CN113496731A - 半导体存储器装置及其形成方法 - Google Patents
半导体存储器装置及其形成方法 Download PDFInfo
- Publication number
- CN113496731A CN113496731A CN202011535585.9A CN202011535585A CN113496731A CN 113496731 A CN113496731 A CN 113496731A CN 202011535585 A CN202011535585 A CN 202011535585A CN 113496731 A CN113496731 A CN 113496731A
- Authority
- CN
- China
- Prior art keywords
- semiconductor layer
- semiconductor
- memory device
- forming
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 162
- 238000000034 method Methods 0.000 title claims abstract description 23
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 17
- 239000003990 capacitor Substances 0.000 claims abstract description 17
- 238000003860 storage Methods 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims description 31
- 239000012212 insulator Substances 0.000 claims description 28
- 238000005530 etching Methods 0.000 claims description 21
- 238000004519 manufacturing process Methods 0.000 claims description 12
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 7
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 7
- QGZKDVFQNNGYKY-UHFFFAOYSA-N ammonia Natural products N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 6
- 235000011114 ammonium hydroxide Nutrition 0.000 claims description 5
- NLXLAEXVIDQMFP-UHFFFAOYSA-N Ammonium chloride Substances [NH4+].[Cl-] NLXLAEXVIDQMFP-UHFFFAOYSA-N 0.000 claims description 4
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 claims description 4
- 239000011810 insulating material Substances 0.000 claims 1
- 230000015654 memory Effects 0.000 description 33
- 238000010586 diagram Methods 0.000 description 11
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- 239000011574 phosphorus Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910000069 nitrogen hydride Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/402—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh
- G11C11/4023—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh using field effect transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/4067—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the bipolar type
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
本申请涉及一种半导体存储器装置及其形成方法。一种半导体存储器装置，其包含：存取晶体管，其配置为包括沟道部分和一对源极/漏极区的竖直晶体管；存储电容器，其连接到所述一对源极/漏极区中的一者；位线，其连接到所述一对源极/漏极区中的另一者；第一半导体层，其设置在所述源极/漏极区中，所述位线连接到所述第一半导体层。优选地，所述第一半导体层包括SiGe。
Description
技术领域
本申请涉及一种半导体存储器装置及其形成方法。
背景技术
近来，在例如动态随机存取存储器的半导体存储器装置中，期望增加存储器容量，但是由于更精细的处理尺寸而难以增加存储器容量。因此，已经提出了通过存储器单元中的存取晶体管的竖直结构来实现存储器单元的平面面积的减小以及存储器容量的增加的技术。
发明内容
在一个方面，本申请提供一种半导体存储器装置，其包括：存取晶体管，其配置为包括沟道部分和一对源极/漏极区的竖直晶体管；存储电容器，其连接到所述一对源极/漏极区中的一者；位线，其连接到所述一对源极/漏极区中的另一者；以及第一半导体层，其设置在所述源极/漏极区中，所述位线连接到所述第一半导体层。
在另一方面，本申请进一步提供一种制造半导体存储器装置的方法，所述半导体存储器装置包括一对源极/漏极区、安置在所述源极/漏极区之间且被绝缘体包围的沟道部分、包括经由栅极绝缘膜与所述沟道部分相对的栅极电极的竖直晶体管、以及连接到所述源极/漏极区中的一者的存储电容器，所述方法包括：形成在半导体衬底上沿垂直于所述半导体衬底的第一方向延伸的多个柱结构，每个柱结构包括作为堆叠结构的包括源极/漏极区中的一者的第一半导体层、包括所述沟道部分的第二半导体层，以及第一绝缘体层；去除所述第一绝缘体层以暴露所述第二半导体层；通过用杂质掺杂暴露的第二半导体层来形成所述源极/漏极区中的另一者；形成连接到所述源极/漏极区中的另一者并沿所述第一方向延伸的存储电容器；通过使用所述第一半导体层作为蚀刻停止剂进行蚀刻来去除所述半导体衬底，以暴露所述第一半导体层；以及形成与所述第二半导体层的侧表面接触的栅极绝缘膜和栅极电极。
在又一方面，本申请进一步提供一种制造半导体存储器装置的方法，其包括：形成在半导体衬底上沿垂直于所述半导体衬底的第一方向延伸的多个柱结构，每个柱结构包括作为堆叠结构的第一半导体层、第二半导体层和第一绝缘体层；在所述柱结构之间形成第二绝缘体层和屏蔽板；去除所述第一绝缘体层以暴露所述第二半导体层；用杂质掺杂所述第二半导体层以形成掺杂部分；形成连接到暴露的第二半导体层并沿所述第一方向延伸的存储电容器；通过蚀刻去除所述半导体衬底以暴露所述第一半导体层；在所述第二半导体层中的每一者与所述屏蔽板之间形成从所述第一半导体层侧到达所述掺杂部分的沟槽；在所述沟槽中形成栅极绝缘膜和栅极电极；以及形成连接到所述第一半导体层的位线。
附图说明
图1A和1B是示出根据实施例的半导体存储器装置的示意性制造方法的图。图1A是示出示例性处理阶段中的存储器单元区的示意性配置的截面图。图1B是示出示例性处理阶段中的存储器单元区的示意性配置的纵截面图。图1A是示出沿图1B中的线A-A的部分的示意性配置的截面图。图1B是示出沿图1A中的线B-B的部分的图的纵截面图。
图2A和2B是示出根据实施例的半导体存储器装置的示意性制造方法的图，并且示出了在图1A和1B之后的示例性处理阶段的示意图。图2A是示出存储器单元区的示意性配置的截面图。图2B是示出存储器单元区的示意性配置的纵截面图。图2A是示出沿图2B中的线A-A的部分的示意性配置的截面图。图2B是示出沿图2A中的线B-B的部分的图的纵截面图。
图3A和3B是示出根据实施例的半导体存储器装置的示意性制造方法的图，并且示出了在图2A和2B之后的示例性处理阶段的示意图。图3A是示出存储器单元区的示意性配置的截面图。图3B是示出存储器单元区的示意性配置的纵截面图。图3A是示出沿图3B中的线A-A的部分的示意性配置的截面图。图3B是示出沿图3A中的线B-B的部分的图的纵截面图。
图4A和4B是示出根据实施例的半导体存储器装置的示意性制造方法的图，并且示出了在图3A和3B之后的示例性处理阶段的示意图。图4A是示出存储器单元区的示意性配置的截面图。图4B是示出存储器单元区的示意性配置的纵截面图。图4A是示出沿图4B中的线A-A的部分的示意性配置的截面图。图4B是示出沿图4A中的线B-B的部分的图的纵截面图。
图5A和5B是示出根据实施例的半导体存储器装置的示意性制造方法的图，并且示出了在图4A和4B之后的示例性处理阶段的示意图。图5A是示出存储器单元区的示意性配置的截面图。图5B是示出存储器单元区的示意性配置的纵截面图。图5A是示出沿图5B中的线A-A的部分的示意性配置的截面图。图5B是示出沿图5A中的线B-B的部分的图的纵截面图。
图6A和6B是示出根据实施例的半导体存储器装置的示意性配置和示意性制造方法的图，并且示出了在图5A和5B之后的示例性处理阶段的示意图。图6A是示出存储器单元区的示意性配置的截面图。图6B是示出存储器单元区的示意性配置的纵截面图。图6A是示出沿图6B中的线A-A的部分的示意性配置的截面图。图6B是示出沿图6A中的线B-B的部分的图的纵截面图。
图7是示出根据实施例的半导体存储器装置的示意性总体配置的纵截面。
具体实施方式
下文将参考附图来详细解释本发明的各种实施例。以下详细描述参考借助于说明示出可以实践的本发明的特定方面和实施例的附图。这些实施例经充分详细描述以使所属领域的技术人员能够实践本发明。应理解，在不脱离本发明的范围的情况下，可利用其它实施例并且可进行结构、逻辑和电性改变。本文所公开的各种实施例不一定相互排斥，因为一些所公开实施例可与一或多个其它所公开实施例组合以形成新的实施例。
在下文中将参考图1A到7描述根据实施例的半导体存储器装置及其制造方法。在以下描述中，将动态随机存取存储器(以下称为DRAM)作为半导体存储器装置1的实例。另外，在以下描述中，X方向是平行于字线的方向，Y方向是垂直于X方向且平行于位线的方向。另外，Z方向是垂直于被定义为半导体衬底2的平面的X-Y平面的方向，并且也被称为第一方向或竖直方向。
在下文中，将描述根据实施例的半导体存储器装置1的制造方法。
如图1A和1B中所示，在半导体衬底2上堆叠第一半导体层4、第二半导体层6和第一绝缘体层8。接下来，通过使用已知的光刻技术和干蚀刻技术进行图案化，形成沿竖直方向延伸且彼此独立地安置在半导体衬底2上的多个柱结构K。柱结构K是第一半导体层4、第二半导体层6和第一绝缘体层8的堆叠。
半导体衬底2例如是具有已进行镜面加工的主平面的圆盘形单晶硅晶片。第一半导体层4包含例如硅锗(SiGe)。第一半导体层4例如可以通过外延生长来形成。形成第一半导体层4的SiGe具有20％至30％的锗(Ge)含量。第一半导体层4用作稍后描述的DRAM存取晶体管的一对源极/漏极区中的一者。应注意，在DRAM中，因为在写入和读取数据时存取晶体管的源极和漏极切换角色，所以在此，将晶体管的所述一对源极区和漏极区称为源极/漏极区。
第二半导体层6可以包含例如硅(Si)。第二半导体层6例如可以通过外延生长来形成。第一绝缘体层8可以包含例如氮化硅(SiN)。第一绝缘体层8例如通过化学气相沉积(以下称为CVD)形成。在以下描述中，化学气相沉积将被称为CVD。包含第一半导体层4、第二半导体层6和第一绝缘体层8的柱结构K之间设置有间隙9。
接下来，如2A和2B所示，在柱结构K之间的间隙9中的每一者中形成第二绝缘体层10和屏蔽板12。第二绝缘体层10包含例如氧化硅(SiO2)。屏蔽板12包含掺杂有磷(P)作为杂质的多晶硅(多晶Si)。第二绝缘体层10和屏蔽板12可以例如通过CVD形成。屏蔽板12在每个间隙9内部被第二绝缘体层10包围。
接下来，如图3A和3B所示，选择性地去除第一绝缘体层8以暴露第二半导体层6的表面。例如，可以通过使用热磷酸溶液进行蚀刻来选择性地去除第一绝缘体层8。之后，通过例如用磷(P)作为杂质掺杂第二半导体层6的暴露部分来形成掺杂部分14。磷的掺杂例如可以通过离子注入来实现。如稍后所述，掺杂部分14用作DRAM存取晶体管的源极/漏极区。
接下来，形成下电极18、电容绝缘膜20和上电极22。下电极18和上电极22包含例如氮化钛(TiN)。下电极18和上电极22例如可以通过CVD形成。电容绝缘膜20包含具有高介电常数的高k膜。高k膜包含例如含有例如锆(Zr)或铝(Al)的金属的金属氧化物。
通过这种布置，形成连接到掺杂部分14并沿第一方向延伸的存储电容器24。之后，形成第三绝缘体层26，并且存储电容器24被第三绝缘体层26覆盖。第三绝缘体层26可以使用例如氧化硅层形成。第三绝缘体层26例如通过CVD形成。
接下来，如图4A和4B所示，将半导体衬底2前后翻转或上下翻转，并且通过蚀刻去除半导体衬底2。注意，图4B以及稍后描述的图5B和6B相对于前述描述中参考的图1B、2B和3B颠倒绘制。在蚀刻步骤中，在不使用单晶片蚀刻的情况下，换言之，在将半导体衬底2浸渍在蚀刻浴中进行蚀刻的情况下，只要在使用稍后描述的图5A和5B描述的步骤中使半导体衬底2的正反面反转即可。
例如，使用稀释于水中的氢氧化四甲基铵(TMAH)或稀释于水中的氨水溶液(NH3(aq))来进行半导体衬底2的蚀刻，换言之，硅的蚀刻。在暴露第一半导体层4的表面的时刻停止对半导体衬底2的蚀刻。半导体衬底2的蚀刻量由蚀刻时间控制。
在此，第一半导体层4包含SiGe。此外，形成第一半导体层4的SiGe具有20％至30％的Ge含量。通过以此方式形成SiGe，在通过稀释于水中的TMAH或稀释于水中的氨水溶液进行的硅蚀刻中，可以设定相对于硅的高选择率。出于此原因，在通过稀释于水中的TMAH或氨水溶液进行的硅蚀刻中，SiGe起到良好的蚀刻停止剂的作用。因此，可以均匀地进行硅的蚀刻，并且可以抑制蚀刻量的变化。
接下来，如图5A和5B所示，通过在半导体衬底2前后反转的同时用例如磷(P)作为杂质掺杂第一半导体层4的一部分来形成掺杂有磷的掺杂部分4a。磷的掺杂例如可以通过离子注入执行。
接下来，在第二半导体层6与屏蔽板12之间形成从第一半导体层4侧到达掺杂部分14的沟槽。形成沿Z方向延伸的沟槽28。之后，通过离子注入将例如磷注入到位于沟槽28底部的掺杂部分14中，并形成延伸的掺杂部分15。可以使用已知的光刻技术和干蚀刻技术来形成沟槽28。掺杂部分14和延伸掺杂部分15用作存取晶体管33的源极/漏极区，所述存取晶体管是稍后描述的竖直晶体管。延伸掺杂部分15用作存取晶体管33的源极/漏极区的延伸部。
接下来，形成栅极绝缘膜30和栅极电极32，并将栅极绝缘膜30和栅极电极32掩埋在沟槽28中。栅极绝缘膜30包含例如氧化硅膜。栅极电极32例如包含例如氮化钛的导电材料。栅极绝缘膜30和栅极电极32例如可以通过CVD形成。通过这种布置，可以形成与第二半导体层6的侧表面接触的栅极电极32，所述栅极电极用作穿过栅极绝缘膜30的沟道部分。
接下来，如图6A和6B所示，形成沿Y方向延伸的多个位线34。位线34包含例如包含WSi、WN、W等中的任何一者的导电材料。通过使位线34邻接第一半导体层4，使位线34电连接到第一半导体层4。
通过以上步骤，可以形成包含存取晶体管33的半导体存储器装置1，所述存取晶体管具有其中第一半导体层4、掺杂部分4a、第二半导体层6、掺杂部分14和延伸的掺杂部分15沿Z方向并排布置的配置。存取晶体管33形成为竖直金属氧化物半导体场效应晶体管(MOSFET)，其形成于第二半导体层6中的沟道部分沿Z方向(即竖直方向)延伸。在下文中，将在竖直方向上形成沟道部分并且源极/漏极区安置于沟道部分的上方和下方的晶体管称为竖直晶体管。
另外，通过以上步骤，可以实现其中存取晶体管33和存储电容器24沿Z方向竖直堆叠的配置。通过这种布置，可以减小存储器单元在X-Y平面中占据的面积，并且可以实现高度集成的半导体存储器装置1。
另外，通过上述步骤形成DRAM存取晶体管33。包含掺杂部分4a的第一半导体层4，以及延伸的掺杂部分15和掺杂部分14用作存取晶体管33的源极/漏极区。栅极电极32用作存取晶体管33的栅极电极。栅极电极32用作半导体存储器装置1的字线。第二半导体层6用作存取晶体管33的沟道部分。形成存取晶体管33的沟道部分的第二半导体层6被绝缘膜包围，除了连接到第一半导体层4和掺杂部分14的部分之外。因此，存取晶体管33是完全耗尽或部分耗尽的SOI晶体管。屏蔽板12连接到预定电位，并且用作电隔离存取晶体管33的隔离物。
在存取晶体管33中，用作源极/漏极区的第一半导体层4包含SiGe。如果使用SiGe来形成作为MOSFET的存取晶体管33的源极/漏极区，所述MOSFET具有其中用作沟道部分的第二半导体层6被绝缘体包围的结构，则沟道部分的浮体效应可以被抑制。这是因为SiGe的带隙比硅的带隙窄，因此即使在沟道部分中产生空穴，空穴也容易穿过第二半导体层6并逸出到位线34，从而减小了沟道部分中电压降的程度。换句话说，在位线接触侧上设置SiGe层降低了势垒，并且抑制了存取晶体管33的浮体效应。因此，在使用其中用作与位线34连接的源极/漏极区的第一半导体层4包含SiGe的存取晶体管33的情况下，半导体存储器装置1的写入特性和读取特性变得良好，并且可以实现高性能的半导体存储器装置1。
另外，通过使用SiGe形成第一半导体层4，可以减小与位线34的接触电阻。
而且，通过以上步骤，形成了具有位线34、栅极电极32、存取晶体管33和存储电容器24的存储器单元结构。存储器单元结构对应于随后描述的图7中所示的结构E。
图7是示意性示出包含上述存储器单元结构E的半导体存储器装置1的总体配置的纵截面图。如图7所示，半导体存储器装置1包含存储器单元结构E、外围电路部分F和互连部分G。
存储器单元结构E形成半导体存储器装置1的存储器单元部分，并且设置有多个栅极电极32(字线)、位线34、存取晶体管33和存储电容器24。图7所示的存储器单元结构E相对于图6A和6B所示的半导体存储器装置1上下颠倒安置。
外围电路部分F设置有用于驱动存储器单元的外围电路。外围电路包含形成于半导体衬底36上的CMOS晶体管38。半导体衬底36的表面提供与X-Y平面平行的面，并且CMOS晶体管38形成在半导体衬底36的表面上。互连部分G设置有包含多个互连件的布线层。
通过在接合面D处接合存储器单元结构E和外围电路部分F，并另外形成互连部分G，获得半导体存储器装置1。在根据实施例的半导体存储器装置1中，外围电路部分F存储器单元结构E沿Z方向堆叠。存取晶体管33的沟道方向在垂直于半导体衬底36的方向上延伸。此外，存储电容器24的纵向方向垂直于半导体衬底36。因此，可以减小存储器单元和外围电路占据的平面面积，并且可以减小半导体存储器装置1的芯片面积。因此，可以提供成本降低的半导体存储器装置1。
如上所述，将DRAM描述为根据实施例的半导体存储器装置1的实例，但是以上描述仅是一个实例，并且不旨在限于DRAM。例如，还可以应用除DRAM之外的其它存储器装置，例如静态随机存取存储器(SRAM)、闪存、可擦可编程只读存储器(EPROM)、磁阻随机存取存储器(MRAM)和相变存储器，作为半导体存储器装置1。此外，除存储器以外的包含逻辑IC的装置，例如微处理器和专用集成电路(ASIC)，也适合作为根据上述实施例的半导体存储器装置1。
虽然已经在某些优选实施例和实例的上下文中公开了本发明，但是所属领域的技术人员应理解，本发明能延伸超出具体公开的实施例到其它替代实施例和/或本发明以及其显而易见的修改和等效物的使用。另外，基于本公开，在本发明的范围内的其它修改对于所属领域的技术人员来说将是显而易见的。还预期可进行实施例的特定特征和方面的各种组合或子组合，且仍处于本发明的范围内。应理解，所公开的实施例的各种特征和方面能够彼此组合或替代彼此以便形成所公开的发明的变化模式。因此，希望本文所公开的本发明中的至少一些的范围不应受上文所描述的特定公开实施例的限制。
Claims (20)
1.一种半导体存储器装置，其包括：
存取晶体管，其配置为包括沟道部分和一对源极/漏极区的竖直晶体管；
存储电容器，其连接到所述一对源极/漏极区中的一者；
位线，其连接到所述一对源极/漏极区中的另一者；以及
第一半导体层，其设置在所述源极/漏极区中，所述位线连接到所述第一半导体层。
2.根据权利要求1所述的半导体存储器装置，其中所述第一半导体层包括SiGe。
3.根据权利要求2所述的半导体存储器装置，其中所述第一半导体层的Ge含量为20重量％至30重量％。
4.根据权利要求1所述的半导体存储器装置，其中所述位线包括导电材料，所述导电材料包括WSi、WN和W中的任一者。
5.根据权利要求1所述的半导体存储器装置，其中所述沟道部分被绝缘材料包围。
6.根据权利要求1所述的半导体存储器装置，其中所述沟道部分包括第二半导体层。
7.根据权利要求6所述的半导体存储器装置，其中所述第二半导体层包括通过外延生长方法提供的硅。
8.根据权利要求1所述的半导体存储器装置，其进一步包括：
栅极绝缘膜，其设置成与所述沟道部分接触；以及
栅极电极，其包括导电材料，
其中所述栅极电极面对所述沟道部分，所述栅极绝缘膜插置在所述栅极电极与所述沟道部分之间。
9.一种制造半导体存储器装置的方法，所述半导体存储器装置包括一对源极/漏极区、安置在所述源极/漏极区之间且被绝缘体包围的沟道部分、包括经由栅极绝缘膜与所述沟道部分相对的栅极电极的竖直晶体管、以及连接到所述源极/漏极区中的一者的存储电容器，所述方法包括：
形成在半导体衬底上沿垂直于所述半导体衬底的第一方向延伸的多个柱结构，每个柱结构包括作为堆叠结构的包括源极/漏极区中的一者的第一半导体层、包括所述沟道部分的第二半导体层，以及第一绝缘体层；
去除所述第一绝缘体层以暴露所述第二半导体层；
通过用杂质掺杂暴露的第二半导体层来形成所述源极/漏极区中的另一者；
形成连接到所述源极/漏极区中的另一者并沿所述第一方向延伸的存储电容器；通过使用所述第一半导体层作为蚀刻停止剂进行蚀刻来去除所述半导体衬底，以暴露所述第一半导体层；以及
形成与所述第二半导体层的侧表面接触的栅极绝缘膜和栅极电极。
10.根据权利要求9所述的方法，其中所述第一半导体层包括SiGe。
11.根据权利要求10所述的方法，其中所述第一半导体层的Ge含量为20重量％至30重量％。
12.根据权利要求9所述的方法，其中所述第一半导体层通过外延生长方法形成。
13.根据权利要求9所述的方法，其中所述第二半导体层通过外延生长方法形成。
14.根据权利要求9所述的方法，其中通过使用水或氨水溶液稀释的氢氧化四甲基铵来执行通过蚀刻去除所述半导体衬底。
15.根据权利要求9所述的方法，其进一步包括：
形成连接到所述第一半导体层的位线。
16.根据权利要求15所述的方法，其中所述位线包括导电材料，所述导电材料包括WSi、WN和W中的任一者。
17.一种制造半导体存储器装置的方法，其包括：
形成在半导体衬底上沿垂直于所述半导体衬底的第一方向延伸的多个柱结构，每个柱结构包括作为堆叠结构的第一半导体层、第二半导体层和第一绝缘体层；
在所述柱结构之间形成第二绝缘体层和屏蔽板；
去除所述第一绝缘体层以暴露所述第二半导体层；
用杂质掺杂所述第二半导体层以形成掺杂部分；
形成连接到暴露的第二半导体层并沿所述第一方向延伸的存储电容器；
通过蚀刻去除所述半导体衬底以暴露所述第一半导体层；
在所述第二半导体层中的每一者与所述屏蔽板之间形成从所述第一半导体层侧到达所述掺杂部分的沟槽；
在所述沟槽中形成栅极绝缘膜和栅极电极；以及
形成连接到所述第一半导体层的位线。
18.根据权利要求17所述的方法，其中所述第一半导体层包括SiGe。
19.根据权利要求18所述的方法，其中所述第一半导体层的Ge含量为20重量％至30重量％。
20.根据权利要求17所述的方法，其中通过使用水或氨水溶液稀释的氢氧化四甲基铵来执行通过蚀刻去除所述半导体衬底。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16/823,241 | 2020-03-18 | ||
| US16/823,241 US11171140B2 (en) | 2020-03-18 | 2020-03-18 | Semiconductor memory device and method of forming the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113496731A true CN113496731A (zh) | 2021-10-12 |
| CN113496731B CN113496731B (zh) | 2024-08-30 |
Family
ID=77748935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011535585.9A Active CN113496731B (zh) | 2020-03-18 | 2020-12-23 | 半导体存储器装置及其形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US11171140B2 (zh) |
| CN (1) | CN113496731B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023070638A1 (en) * | 2021-10-31 | 2023-05-04 | Yangtze Memory Technologies Co., Ltd. | Memory devices having vertical transistors and methods for forming the same |
| US12082399B2 (en) | 2021-10-31 | 2024-09-03 | Yangtze Memory Technologies Co., Ltd. | Memory devices having vertical transistors in staggered layouts |
| US12127393B2 (en) | 2021-12-01 | 2024-10-22 | Yangtze Memory Technologies Co., Ltd. | Memory devices having vertical transistors and methods for forming the same |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12029026B2 (en) * | 2021-08-12 | 2024-07-02 | Changxin Memory Technologies, Inc. | Method of manufacturing semiconductor structure and semiconductor structure |
| CN116391261A (zh) * | 2021-10-31 | 2023-07-04 | 长江存储科技有限责任公司 | 具有垂直晶体管的存储器器件及其形成方法 |
| EP4270478A4 (en) * | 2022-03-15 | 2023-11-22 | Changxin Memory Technologies, Inc. | MEMORY AND METHOD FOR PRODUCING A MEMORY |
| US20240023315A1 (en) * | 2022-07-12 | 2024-01-18 | Nanya Technology Corporation | Semiconductor structure and method of manufacturing the same |
| KR20240084350A (ko) * | 2022-12-06 | 2024-06-13 | 삼성전자주식회사 | 집적회로 소자 및 이의 제조 방법 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5698869A (en) * | 1994-09-13 | 1997-12-16 | Kabushiki Kaisha Toshiba | Insulated-gate transistor having narrow-bandgap-source |
| US20020063286A1 (en) * | 2000-11-29 | 2002-05-30 | De-Yuan Wu | SOI device and method of fabrication |
| US20020063285A1 (en) * | 2000-11-29 | 2002-05-30 | De-Yuan Wu | SOI device and method of fabrication |
| US20120126224A1 (en) * | 2010-11-19 | 2012-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
| KR20120056207A (ko) * | 2010-11-24 | 2012-06-01 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 기억 장치 |
| US20180190665A1 (en) * | 2016-12-29 | 2018-07-05 | United Microelectronics Corp. | Method of forming semiconductor memory device |
| US10032777B1 (en) * | 2017-06-05 | 2018-07-24 | United Microelectronics Corp. | Array of dynamic random access memory cells |
| CN109309092A (zh) * | 2017-07-27 | 2019-02-05 | 格芯公司 | 具有嵌埋位线的存储器阵列及形成存储器阵列的方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100285701B1 (ko) * | 1998-06-29 | 2001-04-02 | 윤종용 | 트렌치격리의제조방법및그구조 |
| US6274894B1 (en) * | 1999-08-17 | 2001-08-14 | Advanced Micro Devices, Inc. | Low-bandgap source and drain formation for short-channel MOS transistors |
| US7199419B2 (en) * | 2004-12-13 | 2007-04-03 | Micron Technology, Inc. | Memory structure for reduced floating body effect |
| KR20130106159A (ko) * | 2012-03-19 | 2013-09-27 | 에스케이하이닉스 주식회사 | 매립비트라인을 구비한 반도체장치 및 제조 방법 |
| US10103053B1 (en) | 2017-07-14 | 2018-10-16 | Micron Technology, Inc. | Methods of forming integrated circuitry |
| US10504961B2 (en) | 2018-03-16 | 2019-12-10 | Micron Technology, Inc. | Methods of forming integrated circuitry |
-
2020
- 2020-03-18 US US16/823,241 patent/US11171140B2/en active Active
- 2020-12-23 CN CN202011535585.9A patent/CN113496731B/zh active Active
-
2021
- 2021-11-01 US US17/515,948 patent/US20220059535A1/en active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5698869A (en) * | 1994-09-13 | 1997-12-16 | Kabushiki Kaisha Toshiba | Insulated-gate transistor having narrow-bandgap-source |
| US20020063286A1 (en) * | 2000-11-29 | 2002-05-30 | De-Yuan Wu | SOI device and method of fabrication |
| US20020063285A1 (en) * | 2000-11-29 | 2002-05-30 | De-Yuan Wu | SOI device and method of fabrication |
| US20120126224A1 (en) * | 2010-11-19 | 2012-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
| KR20120056207A (ko) * | 2010-11-24 | 2012-06-01 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 기억 장치 |
| US20180190665A1 (en) * | 2016-12-29 | 2018-07-05 | United Microelectronics Corp. | Method of forming semiconductor memory device |
| US10032777B1 (en) * | 2017-06-05 | 2018-07-24 | United Microelectronics Corp. | Array of dynamic random access memory cells |
| CN109309092A (zh) * | 2017-07-27 | 2019-02-05 | 格芯公司 | 具有嵌埋位线的存储器阵列及形成存储器阵列的方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023070638A1 (en) * | 2021-10-31 | 2023-05-04 | Yangtze Memory Technologies Co., Ltd. | Memory devices having vertical transistors and methods for forming the same |
| US12082399B2 (en) | 2021-10-31 | 2024-09-03 | Yangtze Memory Technologies Co., Ltd. | Memory devices having vertical transistors in staggered layouts |
| US12127393B2 (en) | 2021-12-01 | 2024-10-22 | Yangtze Memory Technologies Co., Ltd. | Memory devices having vertical transistors and methods for forming the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US11171140B2 (en) | 2021-11-09 |
| US20220059535A1 (en) | 2022-02-24 |
| US20210296319A1 (en) | 2021-09-23 |
| CN113496731B (zh) | 2024-08-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN113496731B (zh) | 半导体存储器装置及其形成方法 | |
| US7830703B2 (en) | Semiconductor device and manufacturing method thereof | |
| US7566620B2 (en) | DRAM including a vertical surround gate transistor | |
| US8124976B2 (en) | Semiconductor device and method of manufacturing the same | |
| US20060003526A1 (en) | Integrated circuit arrangement comprising a capacitor, and production method | |
| US11164872B1 (en) | Underbody contact to horizontal access devices for vertical three-dimensional (3D) memory | |
| KR20010087207A (ko) | 반도체 집적 회로 장치와 그 제조 방법 | |
| CN110265397B (zh) | 存储器结构及其形成方法 | |
| US7173302B2 (en) | Integrated circuit arrangement having capacitors and having planar transistors and fabrication method | |
| US6380589B1 (en) | Semiconductor-on-insulator (SOI) tunneling junction transistor SRAM cell | |
| KR20070047572A (ko) | 반도체 장치 및 그 형성 방법 | |
| US10607998B1 (en) | Integrated circuitry, DRAM circuitry, method of forming a plurality of conductive vias, and method of forming DRAM circuitry | |
| CN111799259A (zh) | 包含两种不同类型的氮化硅的集成组合件及形成集成组合件的方法 | |
| US11832432B2 (en) | Method of manufacturing memory device having word lines with reduced leakage | |
| US20230197771A1 (en) | Memory device having word lines with reduced leakage | |
| KR20230073947A (ko) | U-형 채널 액세스 트랜지스터 및 이를 형성하는 방법 | |
| US6822301B2 (en) | Maskless middle-of-line liner deposition | |
| JP2001068633A (ja) | 強誘電体不揮発性メモリ | |
| US7880237B2 (en) | Semiconductor device | |
| US11276679B2 (en) | Semiconductor device and method of forming the same | |
| US11895820B2 (en) | Method of manufacturing memory device having word line with improved adhesion between work function member and conductive layer | |
| US11937420B2 (en) | Memory device having word line with improved adhesion between work function member and conductive layer | |
| JP2003332463A (ja) | 半導体メモリ装置及びその製造方法 | |
| US20240284662A1 (en) | Semiconductor devices and methods of manufacturing the same | |
| US20240188280A1 (en) | Twin channel access device for vertical three-dimensional memory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |