KR20120056207A - 반도체 기억 장치 - Google Patents

반도체 기억 장치 Download PDF

Info

Publication number
KR20120056207A
KR20120056207A KR1020110119506A KR20110119506A KR20120056207A KR 20120056207 A KR20120056207 A KR 20120056207A KR 1020110119506 A KR1020110119506 A KR 1020110119506A KR 20110119506 A KR20110119506 A KR 20110119506A KR 20120056207 A KR20120056207 A KR 20120056207A
Authority
KR
South Korea
Prior art keywords
capacitor
transistor
insulating film
capacitors
electrode
Prior art date
Application number
KR1020110119506A
Other languages
English (en)
Inventor
도시히꼬 사이또
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority to KR1020110119506A priority Critical patent/KR20120056207A/ko
Publication of KR20120056207A publication Critical patent/KR20120056207A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out

Abstract

본 발명은 단위 면적당 메모리 모듈의 기억 용량을 증가시킨다. 또한, 소비 전력이 작은 메모리 모듈을 제공한다.
고순도화되고, 밴드갭이 2.5eV 이상인 산화물 반도체막, 탄화실리콘막 및 질화갈륨막 등으로 이루어진 트랜지스터를 DRAM에 사용함으로써, 커패시터의 전위의 유지 기간이 길어진다. 또한, 메모리셀이 용량이 상이한 n개의 커패시터를 갖고, n개의 커패시터와 상이한 n개의 데이터 라인을 각각 접속함으로써 유지 용량을 다양하게 만들 수 있다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억 장치에 관한 것이다.
DRAM(Dynamic Random Access Memory)은 하나의 트랜지스터와 하나의 커패시터에 의해 1비트분의 데이터를 기억할 수 있는 반도체 기억 장치이다. 단위 메모리셀당 면적이 적어서 모듈화할 때 집적하기 쉬운 데다가 저렴하게 제조할 수 있다.
DRAM은 커패시터에 축적된 전하가 트랜지스터의 오프(off) 전류로 인하여 누설되기 때문에, 필요한 전하가 소실(消失)되기 전에 다시 충전(리플레쉬)할 필요가 있었다.
특허문헌 1: 일본국 특개평6-295589호 공보
도 8a에 도시한 회로도를 사용하여 DRAM에 대해서 설명하기로 한다. DRAM은 비트 라인 BL, 워드 라인 WL, 센스 앰프 SAmp, 트랜지스터 Tr, 및 커패시터 C를 갖는다.
커패시터에 유지된 전위는 도 8b에 도시한 바와 같이 시간 경과에 따라 서서히 저감되는 것이 알려져 있다. 처음에는 V0으로부터 V1까지 충전된 전위는 일정 시간이 지나면 data1을 판독하는 한계점인 VA까지 저감된다. 이 기간을 유지 기간 T_1로 한다. 즉, 2치 메모리셀의 경우에는 유지 기간 T_1 사이에 리플레쉬하는 동작이 필요하다.
한편, 단위 면적당 메모리 모듈의 기억 용량을 증가시키기 위해서는 메모리셀을 축소시키는 방법만으로는 한계가 있어, 하나의 메모리셀마다 복수의 데이터를 갖는 다치화(多値化)가 요구되고 있다.
data1 및 data2를 판독할 수 있는 3치 메모리셀에 대해서 설명하기로 한다. 도 8c에 있어서, data2를 판독하는 한계점은 V1이고, 그 기간을 유지 기간 T_2로 한다. 유지 기간 T_2는 2치 메모리셀의 유지 기간 T_1과 비교하여 그 기간이 더 짧다는 것을 알 수 있다. 따라서, 리플레쉬 빈도를 더 높일 필요가 있었다. 그러나, 판독할 시간의 여유도 고려하면 다치 메모리셀은 실현되기 어려웠다.
특허문헌 1에 기재된 발명은 하나의 메모리셀마다 하나의 트랜지스터와 복수의 커패시터를 갖고, 상기 복수의 커패시터 각각의 한쪽 단자는 트랜지스터의 소스 또는 드레인과 전기적으로 접속되고, 커패시터 각각의 다른 쪽 단자는 플레이트 전극으로서 각각 독립되어 있다. 그리고, 기록시에 플레이트 전극에 인가되는 전위를 조합함으로써 복수의 값을 메모리셀에 기억시키는 구성이다.
그러나, (1) 리플레쉬 동작을 필요로 하는 시간 간격이 짧아서 단위 시간당 리플레쉬 동작을 많이 반복할 필요가 있는 점(그러므로, 소비 전류가 증대하는 점), (2) 다치화를 한층 더 추구하기 어렵다는 점을 들 수 있다.
(1)에 대해서는 실리콘으로 이루어진 반도체 기판에 채널이 형성되는 트랜지스터를 메모리셀에 사용하는 것이 원인이다. 트랜지스터는 오프 상태라도 미소한 전류가 흘러 버리지만, 실리콘으로 이루어진 반도체 기판에 채널이 형성되는 트랜지스터의 경우에는 오프 상태에서의 누설 전류는 1nA 정도이다. 이것에 1fF의 유지 용량을 사용한다고 하면 유지 시간은 수μ초 정도가 되고 데이터를 유지하기 위해서 리플레쉬 동작을 매우 빈번하게 실시해야 한다.
(2)에 대해서는 특허문헌 1에 제시한 예에서는 분리된 용량 4개를 사용하는데도 불구하고 용량마다 유지된 데이터를 구별할 수 없으므로 4치(또는 기록하기에 음의 전위까지 사용하더라도 9치)의 데이터를 저장할 수 있는 정도에 그치고 있으며 효율이 낮다.
따라서, 본 발명은 단위 면적당 메모리 모듈의 기억 용량을 증가시키는 것을 과제의 하나로 한다.
또한, 소비 전력이 작은 메모리 모듈을 제공하는 것을 과제의 하나로 한다.
메모리셀의 다치화 및 적층 구조화에 의해, 단위 면적당 메모리 모듈의 기억 용량을 증가시킨다.
본 발명의 일 형태는 비트 라인과, 워드 라인과, n개(n은 2 이상의 자연수)의 데이터 라인과, 채널에 산화물 반도체막을 포함한 트랜지스터 및 용량이 상이한 n개의 커패시터로 이루어진 메모리셀을 갖고, 트랜지스터의 소스 및 드레인 중 하나가 비트 라인과 접속되고, 트랜지스터의 소스 및 드레인 중 다른 하나가 n개의 커패시터 각각의 한쪽 전극과 접속되고, 트랜지스터의 게이트가 워드 라인과 접속되고, n개의 커패시터 각각의 다른 쪽 전극이 서로 상이한 상기 n개의 데이터 라인 중 어느 것과 접속되는 반도체 기억 장치이다.
트랜지스터의 오프 전류에 기인하여 커패시터로부터 전하가 소실된다. 오프 전류란 트랜지스터가 오프 상태일 때 소스 및 드레인 사이를 흐르는 전류를 가리킨다. 오프 전류가 흐름으로써 커패시터에 축적된 전하가 시간 경과에 따라 소실되어 버린다. 이러한 현상을 회피하기 위해서 오프 전류가 작은 트랜지스터를 사용함으로써, 커패시터의 전위의 유지 기간을 늘릴 수 있다.
트랜지스터의 오프 전류는 반도체막에서 캐리어가 재결합함으로써 발생한다. 따라서, 반도체막의 밴드갭이 크거나 캐리어의 재결합 중심이 되는 불순물이 적을수록 오프 전류가 흐르기 어려워진다. 예를 들어, 트랜지스터는 고순도화되고 밴드갭이 2.5eV 이상인 산화물 반도체막, 탄화실리콘막 또는 질화갈륨막 등을 사용하면 된다. 다만, 탄화실리콘막 및 질화갈륨막을 사용한 트랜지스터는 공핍형(depletion-type)이 되는 경우가 많고 임계값을 제어하기 어렵다. 따라서, 본 명세서에서는 증가형(enhancement-type) 트랜지스터로도 보고되는 산화물 반도체막을 사용한 경우에 대해서 설명하기로 한다.
특히, 산화물 반도체막은 스퍼터링 장치 등에 의해 용이하게 형성할 수 있는데다가 산화물 반도체막을 사용한 트랜지스터는 낮은 오프 전류를 실현하기 때문에, 본 발명을 실시하기에 적합한 재료이다. 예를 들어, In-Ga-Zn-O로 이루어진 산화물 반도체막을 사용한 트랜지스터의 오프 전류는 1×10-18A 이하, 고순도화된 In-Ga-Zn-O로 이루어진 산화물 반도체막을 사용한 트랜지스터의 오프 전류는 1×10-21A 이하, 불순물을 더 저감시키면 1×10-24A 이하라는 매우 작은 값이 된다. 이것은 실리콘으로 이루어진 반도체 기판에 채널이 형성되는 트랜지스터의 오프 전류의 1014분의 1 내지 108분의 1이며, 커패시터의 전하의 유지 기간은 108배 내지 1014배나 된다.
이와 같이, 오프 전류가 작은 트랜지스터를 사용함으로써, 리플레쉬 동작의 빈도를 증가시키지 않으면서도 커패시터의 전하를 오랜 기간 동안 유지할 수 있다.
또한, 리플레쉬 동작의 빈도가 저감됨으로써 소비 전력을 적게 할 수 있다.
또한, 전하가 거의 소실되지 않음으로써 용량의 미소한 차이를 비교할 수 있게 되기 때문에, 커패시터 크기를 작게 할 수 있고 메모리셀도 축소화되기 때문에, 메모리 모듈의 면적을 작게 하거나 모듈을 고집적화할 수 있다.
더구나, 메모리셀이 용량이 상이한 n개의 커패시터를 갖고, n개의 커패시터와 각각 상이한 n개의 데이터 라인을 접속함으로써, 메모리셀 전체의 유지 용량을 다양하게 만들 수 있다. 유지 용량에 따른 전위를 판독함으로써 다치 메모리셀을 실현할 수 있다.
예를 들어, 1번째 커패시터의 용량을 1로 한 경우에, 2번째 커패시터의 용량을 2, k번째(k는 n 이하의 자연수) 커패시터의 용량을 2k-1로 한다. 메모리셀이 갖는 커패시터 수가 n개인 경우에는 메모리셀에 유지되는 전위의 조합은 2n쌍이 된다. 즉, 2n치 메모리셀을 제작할 수 있다.
또한, 본 발명의 일 형태는 커패시터를 중첩시켜 형성할 수 있다. 커패시터를 중첩시켜 형성함으로써, 작은 면적의 메모리셀을 제작할 수 있고, 단위 면적당 메모리 모듈의 기억 용량을 더 증가시킬 수 있다.
또는, 메모리셀을 중첩시켜 형성하는 구성으로 하여도 된다. 이렇게 함으로써, 단위 면적당 메모리 모듈의 기억 용량을 더 증가시킬 수 있다.
메모리셀의 다치화 및 적층 구조화에 의해, 단위 면적당 메모리 모듈의 기억 용량을 증가시킬 수 있다.
또한, 메모리셀의 리플레쉬 동작의 빈도를 저감시킴으로써, 메모리 모듈의 소비 전력을 저감시킬 수 있다.
도 1a 및 도 1b는 반도체 기억 장치의 예를 도시한 회로도.
도 2는 반도체 기억 장치의 모듈화의 예를 도시한 회로도.
도 3a 및 도 3b는 반도체 기억 장치의 메모리셀을 도시한 단면도 및 상면도.
도 4a 내지 도 4d는 반도체 기억 장치의 메모리셀을 도시한 단면도 및 상면도.
도 5a 내지 도 5d는 반도체 기억 장치의 메모리셀을 도시한 단면도 및 상면도.
도 6a 내지 도 6d는 반도체 기억 장치의 메모리셀을 도시한 단면도 및 상면도.
도 7a 내지 도 7d는 반도체 기억 장치의 메모리셀을 도시한 단면도 및 상면도.
도 8a 내지 도 8c는 종래의 반도체 기억 장치에 대해서 설명하는 도면.
이하에서는 본 발명의 실시형태에 대해서 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하에 기재하는 설명에 한정되지 않고, 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명은 이하에 제시하는 실시형태의 기재 내용에 한정되어 해석되는 것이 아니다. 그리고, 도면을 사용하여 발명의 구성을 설명하는 데 같은 것을 가리키는 부호는 다른 도면간에서도 공통으로 사용한다. 또한, 같은 것을 가리킬 때는 해치 패턴을 같게 하고, 특별히 부호를 도시하지 않는 경우가 있다.
또한, 제 1이나 제 2로 나타내어지는 서수사는 편의상 사용하는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 또한, 본 명세서에 있어서, 발명을 특정하기 위한 사항으로서 고유 명칭을 나타내는 것이 아니다.
이하에서 본 발명을 설명하는데, 본 명세서에서 사용하는 용어에 대해서 간단하게 설명한다. 우선, 본 명세서에서는 트랜지스터의 소스와 드레인에 대해서 둘 중 하나를 드레인이라고 부르면 다른 하나를 소스로 한다. 즉, 전위가 높은지 낮은지에 따라 이들을 구별하지는 않는다. 그래서, 본 명세서에 있어서 소스라고 불리는 부분을 드레인으로 바꿀 수도 있다.
또한, 전압이란 임의의 전위와 기준의 전위(예를 들어, 접지 전위)의 전위차를 가리키는 경우가 많다. 따라서, 전압, 전위, 전위차를 각각 전위, 전압, 전압차로 바꿔 말할 수 있다.
본 명세서에서는 '접속된다'라고 표현되는 경우라도 실제 회로에서는 물리적인 접속 부분이 없고 그저 배선만이 연장되는 경우도 있다. 예를 들어 절연 게이트형 전계 효과 트랜지스터(MISFET)의 회로에서는 하나의 배선이 복수의 MISFET의 게이트를 겸하는 경우도 있다. 이런 경우에는 회로도에서는 하나의 배선이 게이트를 향하여 여러 갈래로 분기되어 도시될 수도 있다. 본 명세서에서는 이러한 경우에도 '배선이 게이트에 접속된다'라는 표현을 사용할 수 있다.
또한, 본 명세서에서는 매트릭스에 있어서 특정한 행이나 열, 위치를 다루는 경우에는 부호에 좌표를 나타내는 기호를 붙이고, 예를 들어 '트랜지스터 Tr_a_b', '비트 라인 BL_b'라고 표기하는데, 특별히 행이나 열, 위치를 특정하지 않는 경우나 집합적으로 다루는 경우, 또는 어느 위치에 있는지 명확한 경우에는 '트랜지스터 Tr', '비트 라인 BL', 또는 단순히 '트랜지스터', '비트 라인'이라고 표기할 수도 있다.
(실시형태 1)
본 실시형태에서는 반도체 기억 장치인 메모리셀의 구성 및 그 동작 예에 대해서 도 1a 및 도 1b를 사용하여 설명하기로 한다.
도 1a는 비트 라인 BL과, 워드 라인 WL과, 데이터 라인 DL_1 내지 DL_n과, 트랜지스터 Tr 및 커패시터 C_1 내지 C_n을 포함한 메모리셀 CL과, 센스 앰프 SAmp를 갖는 2n치 메모리셀의 회로도이다.
트랜지스터 Tr의 게이트는 워드 라인 WL과 접속되고, 트랜지스터 Tr의 소스 및 드레인 중 하나는 비트 라인 BL과 접속되고, 트랜지스터 Tr의 소스 및 드레인 중 다른 하나는 커패시터 C_1 내지 C_n 각각의 한쪽 단자와 접속되고, 커패시터 C_1 내지 C_n 각각의 다른 쪽 단자와 데이터 라인 DL_1 내지 DL_n이 접속된다. 예를 들어, 커패시터 C_1과 데이터 라인 DL_1, 커패시터 C_2와 데이터 라인 DL_2, 커패시터 C_n과 데이터 라인 DL_n이 각각 접속되면 된다. 비트 라인 BL은 센스 앰프 SAmp와 접속된다.
트랜지스터 Tr로서는 오프 전류가 작은 트랜지스터를 사용한다. 구체적으로는 고순도화되고 밴드갭이 2.5eV 이상인 산화물 반도체막 등을 활성층에 사용한 트랜지스터로 하면 된다. 밴드갭이 크고 캐리어의 재결합 중심이 적기 때문에 오프 전류가 작은 트랜지스터로 할 수 있다.
오프 전류가 작은 트랜지스터를 메모리셀에 사용함으로써, 커패시터에 유지된 전하의 소실을 억제할 수 있다. 따라서, 전하의 유지 기간이 길어지고, 리플레쉬 동작의 빈도를 저감할 수 있기 때문에 소비 전력의 저감이 기대된다. 또한, 전하의 소실이 억제됨으로써, 종래의 DRAM에서의 메모리셀과 비교하여 커패시터의 용량을 작게 할 수 있어서 메모리셀의 면적을 축소할 수 있다.
또한, 각 커패시터의 용량을 조정함으로써, 유지되는 전하량을 복수 가질 수 있다. 즉, 다치화된 메모리셀을 제작할 수 있다.
예를 들어, 커패시터 C_k(k는 n 이하의 자연수)의 용량을 커패시터 C_1의 2k-1배로 함으로써, 유지되는 전하의 조합을 2n개 만들 수 있다. 다만, n 값의 크기에 맞추어서 커패시터의 면적을 크게 하거나 또는 용량 절연막을 얇게 해야 한다. 따라서, n 값의 크기에 따라서는 면적을 축소하는 데 불리한 경우가 있다. 또한, 전하의 축적이 적으면 전위를 판독하기 어려울 수도 있기 때문에, n을 적절한 범위로 하는 것이 바람직하다. 예를 들어 n을 2 내지 8, 바람직하게는 3 내지 5로 하면 된다.
또한, 용량이 가장 작은 커패시터의 C_1의 용량이 0.1fF 이상 1fF 이하가 되도록 하면 된다. 메모리셀의 트랜지스터에 산화물 반도체막을 사용함으로써, 상술한 바와 같은 작은 용량이라도 오랜 기간 동안 전하를 유지할 수 있게 된다.
예를 들어, n=3으로서 커패시터 C_1의 용량이 1fF, 커패시터 C_2의 용량이 2fF, 커패시터 C_3의 용량이 4fF인 경우의 기록 동작의 방법에 대해서 도 1b를 사용하여 설명한다.
커패시터 C_1 내지 C_3의 기록은 독립적으로 실시할 수 있다. 예를 들어, 비트 라인을 소정의 전위 VDD(커패시터를 충전하기에 충분한 전위)로 하고, 워드 라인에 VH를 인가한다. 이 때, 데이터 라인 DL_1 내지 DL_3의 전위를 제어하면 된다. 전위를 VDD로 한 데이터 라인과 접속되는 커패시터는 충전되지 않고, 전위를 접지 전위 GND(기준 전위)로 한 데이터 라인과 접속되는 커패시터는 용량에 따른 전하가 유지된다. 본 명세서에 있어서, VH는 트랜지스터의 임계값 전압(Vth)에 VDD를 더한 값보다 높은 전위를 갖는 전압으로 한다. 표 1에 비트 라인(BL), 워드 라인(WL) 및 데이터 라인(DL1 내지 DL3)의 전압, 전위 및 유지 용량의 조합을 나타낸다.
BL WL DL_1 DL_2 DL_3 유지 용량［fF］
VDD VH GND GND GND 7
VDD VH VDD GND GND 6
VDD VH GND VDD GND 5
VDD VH VDD VDD GND 4
VDD VH GND GND VDD 3
VDD VH VDD GND VDD 2
VDD VH GND VDD VDD 1
VDD VH VDD VDD VDD 0
표 1에 나타낸 바와 같이 n=3인 경우에는 3비트(8치)를 기록할 수 있다. 여기서는 n=3인 경우만을 나타냈지만, n 값을 더 크게 한 경우에도 확장하여 적용할 수도 있다. 즉, 본 발명의 일 형태에 의해 2n개의 조합으로 기록 동작을 실시할 수 있다.
메모리셀 CL 내의 전위는 비트 라인 BL의 전위를 부유 전위(float)로 하고, 워드 라인 WL의 전위를 GND 또는 임계값 전압 미만으로 하고, 데이터 라인 DL_1 내지 DL_3의 전위를 GND로 함으로써 유지할 수 있다.
다음에, 판독 방법에 대해서 설명하기로 한다.
판독할 때는 데이터 라인 DL_1 내지 DL_3의 전위를 GND로 하고, 비트 라인 BL의 전위를 적절한 전위, 예를 들어 VR로 한다. 다음에, 워드 라인 WL을 VH로 하면, 유지된 전위에 따라 비트 라인 BL의 전위가 data_CL로 변동된다. 여기서, data_CL은 수학식 1로 나타낼 수 있다.
Figure pat00001
여기서, C_BL은 비트 라인 BL의 용량을 나타낸다. f(1) 내지 f(3) 각각은 커패시터 C_1 내지 C_3에 유지되는 전하에 대응하며, 커패시터에 전하가 유지되는 경우에는 1을 대입하고, 전하가 유지되지 않는 경우에는 0을 대입한다.
data_CL을 센스 앰프 SAmp로 검출함으로써, 3비트(8치)의 데이터를 판독할 수 있게 된다. n=3의 경우에 대해서 나타냈지만, n값을 더 크게 한 경우로 확장하여 적용할 수도 있다. 즉, 본 발명의 일 형태에 의해, 2n개의 조합으로 판독할 수 있다. 이 경우에는 수학식 1을 확장하여 수학식 2와 같이 나타낼 수 있다.
Figure pat00002
여기서, f(n)는 커패시터 C_n에 유지되는 전하에 대응하며, 커패시터에 전하가 유지되는 경우에는 1을 대입하고, 유지되지 않는 경우에는 0을 대입한다.
종래의 실리콘으로 이루어진 반도체 기판에 채널이 형성되는 트랜지스터에서는 오프 전류가 크기 때문에 전위를 유지할 수 없고 메모리셀의 다치화는 어렵다. 그러나, 오프 전류가 작은 트랜지스터를 사용하고 또 복수의 커패시터와 상기 복수의 커패시터와 각각 접속되는 용량 배선을 가짐으로써, 2n치 메모리셀을 실현할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는 반도체 기억 장치의 예로서, 실시형태 1에 제시한 메모리셀을 사용한 a행 b열의 메모리 모듈에 대해서 도 2를 사용하여 설명하기로 한다.
도 2는 어드레스 라인 ADL과, 데이터 라인 DL과, 비트 라인 BL_1 내지 BL_b와, 워드 라인 WL_1 내지 WL_a와, AND회로와, 출력 OUT와, 판독 회로 10_1 내지 10_b와, 스위치 회로 20_1 내지 20_b와, 메모리셀 CL_1_1 내지 CL_a_b를 갖는 메모리 모듈이다.
어드레스 라인 ADL은 AND회로를 통하여 판독 회로 10_1 내지 10_b 및 스위치 회로 20_1 내지 20_b와 접속된다. 데이터 라인 DL은 스위치 회로 20_1 내지 20_b를 통하여 메모리셀 CL_1_1 내지 CL_a_b에 있는 커패시터 각각과 접속된다. 비트 라인 BL_1은 메모리셀 CL_1_1 내지 CL_a_1의 트랜지스터의 소스 및 드레인 중 하나, 및 판독 회로 10_1을 통하여 출력 OUT와 접속된다. 마찬가지로, 비트 라인 BL_2 및 BL_b는 각각 메모리셀 CL_1_2 내지 CL_a_2 및 CL_1_b 내지 CL_a_b의 트랜지스터의 소스 및 드레인 중 하나, 및 판독 회로 10_2 및 판독 회로 10_b를 통하여 출력 OUT와 접속된다. 워드 라인 WL_1은 메모리셀 CL_1_1 내지 CL_1_b의 트랜지스터의 게이트와 접속된다. 마찬가지로, 워드 라인 WL_2 및 WL_a는 각각 메모리셀 CL_2_1 내지 CL_2_b의 트랜지스터의 게이트 및 메모리셀 CL_a_1 내지 CL_a_b의 트랜지스터의 게이트와 접속된다.
메모리셀 CL_1_1 내지 CL_a_b는 실시형태 1에서 설명한 메모리셀 CL과 같은 구성으로 하면 된다.
판독 회로 10_1 내지 10_b는, 예를 들어 센스 앰프를 사용하면 된다.
스위치 회로 20_1 내지 20_b는, 예를 들어 아날로그 스위치를 사용하면 된다.
또한, 스위치 회로 20_1 내지 20_b와 메모리셀 CL_1_1 내지 CL_1_b 사이에 레지스터를 형성하는 구성으로 하여도 된다. 이 후에 자세히 설명하는데, 레지스터를 형성함으로써 행 단위로 데이터를 일괄적으로 기록할 수 있게 되어 기록 속도를 높일 수 있다.
본 실시형태에서는 데이터 라인 DL을 4개 형성하지만, 이것에 한정되지 않는다. 메모리셀 CL_1_1 내지 CL_a_b에 포함되는 커패시터 수에 따라 적절한 수를 선택하면 된다.
본 실시형태에서는 어드레스 라인 ADL을 6개 형성하지만, 이것에 한정되지 않는다. 메모리 모듈을 구성하는 메모리셀 수에 따라 적절한 수를 선택하면 된다.
다음에, 도 2에 도시한 메모리 모듈에 있어서, 데이터를 기록하는 방법을 설명하기로 한다.
데이터의 기록은 메모리셀마다 실시한다. 예를 들어, 메모리셀 CL_a_b에 데이터를 기록하는 경우, 비트 라인 BL_b의 전위를 VDD로 하고 워드 라인 WL_a에 VH를 인가한다. 이 때, 기록하지 않는 메모리셀과 접속된 비트 라인과 데이터 라인은 적절히 높은 전위(예를 들어, VH 이상의 전위)로 함으로써, 메모리셀 CL_a_b 이외의 메모리셀의 트랜지스터가 오프 상태를 유지하게 한다. 그리고, 데이터 라인 DL의 전위를 제어한 상태로 어드레스 라인 ADL을 사용하여 스위치 회로 20_b를 온(on)시키면 된다. 이렇게 함으로써, 메모리셀 CL_a_b에 data_CL_a_b를 기록할 수 있다. 이 동작을 메모리셀마다 실시하면, 모든 메모리셀에 데이터(data_CL_1_1 내지 data_CL_a_b)를 기록할 수 있다.
또는, 데이터의 기록을 행단위로 실시한다. 이 경우에는 상술한 레지스터를 스위치 회로와 메모리셀 사이에 형성하는 구성으로 하면 된다. 구체적인 데이터 기록 방법으로서는, 예를 들어 워드 라인 WL_a를 공유하는 a행의 메모리셀 CL_a_1 내지 CL_a_b에 데이터를 일괄적으로 기록하는 방법에 대해서 설명하기로 한다. 우선, 어드레스 라인 ADL을 사용하여 스위치 회로 20_1만을 온시켜서, 제어된 데이터 라인 DL의 전위를 레지스터에 유지한다. 다음에, 어드레스 라인 ADL을 사용하여 스위치 회로 20_2만을 온시켜서, 제어된 데이터 라인 DL의 전위를 레지스터에 유지한다. 이것을 반복하여 어드레스 라인 ADL을 사용하여 스위치 회로 20_b만을 온시켜서, 제어된 데이터 라인 DL의 전위를 레지스터에 유지한다. 그 후, 스위치 회로 20_1 내지 20_b를 오프 상태로 하여 비트 라인 BL_1 내지 BL_b의 전위를 VDD로 하고 워드 라인 WL_a에 VH를 인가함으로써, 레지스터에 유지된 전위에 따른 데이터를 a행의 메모리셀 CL_a_1 내지 CL_a_b에 기록할 수 있다. 이 동작을 행마다 실시함으로써, a행 b열에 각각 메모리셀을 갖는 메모리 모듈에 데이터를 기록할 수 있다.
다음에, 도 2에 도시한 메모리 모듈에 있어서, 데이터를 판독하는 방법을 설명하기로 한다.
데이터의 판독은 메모리셀마다 실시한다. 예를 들어, 메모리셀 CL_a_b의 데이터를 판독할 때는 어드레스 라인 ADL을 사용하여 스위치 회로 20_b를 온시켜서 데이터 라인 DL의 전위를 모두 GND로 하고, 비트 라인 BL_b의 전위를 VR로 한다. 또한, 판독하지 않는 메모리셀에 접속되는 비트 라인과 데이터 라인은 적절히 높은 전위(예를 들어, VH 이상의 전위)로 함으로써, 메모리셀 CL_a_b 이외의 메모리셀의 트랜지스터가 오프 상태를 유지하게 한다. 다음에, 워드 라인 WL_a의 전위를 VH로 하면, 비트 라인 BL_b의 전위가 data_CL_a_b로 변동된다. 이 전위를 판독 회로 10_b로 판독한다. 이 동작을 메모리셀마다 실시함으로써, a행 b열에 각각 메모리셀을 갖는 메모리 모듈의 데이터를 판독할 수 있다.
또한, 스위치 회로와 판독 회로는 접속되기 때문에, 스위치 회로를 온시키는 전위를 판독 회로의 참조 전위로 하여도 된다. 이러한 구성으로 함으로써, 배선 수를 줄일 수 있어서 메모리 모듈의 면적을 축소 또는 고집적화할 수 있다.
본 발명의 일 형태를 사용함으로써, 2n치 메모리셀이 복수 접속된 대용량 메모리 모듈을 제작할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는 도 3a 및 도 3b를 사용하여 반도체 기억 장치의 메모리셀에 대해서 설명하기로 한다.
도 3a는 반도체 기판(331) 및 제 1 절연막(332)을 갖는 영역(300)과, 영역(300) 위의 제 2 절연막(302)과, 제 2 절연막(302) 위에 형성된 섬 형상의 반도체막(306)과, 반도체막(306)과 일부분이 접촉한 도전막(308) 및 도전막(309)과, 반도체막(306), 도전막(308) 및 도전막(309) 위에 형성된 제 3 절연막(312)과, 제 3 절연막(312)을 사이에 두고 반도체막(306)과 중첩되어 형성된 도전막(304)과, 도전막(304)과 동일층으로 형성된 도전막(341) 내지 도전막(344)과, 제 3 절연막(312), 도전막(304) 및 도전막(341) 내지 도전막(344)을 덮어 형성된 제 4 절연막(316)을 갖는 반도체 기억 장치의 단면 구조를 도시한 도면이다.
반도체막(306)은 고순도화되고 밴드갭이 2.5eV 이상인 반도체막을 사용한다. 예를 들어, 산화물 반도체막, 탄화실리콘막, 질화갈륨막 등을 사용하면 된다.
산화물 반도체막에 사용하는 재료로서는 4원계 금속 산화물인 In-Sn-Ga-Zn-O계 재료나, 3원계 금속 산화물인 In-Ga-Zn-O계 재료, In-Sn-Zn-O계 재료, In-Al-Zn-O계 재료, Sn-Ga-Zn-O계 재료, Al-Ga-Zn-O계 재료, Sn-Al-Zn-O계 재료나, 2원계 금속 산화물인 In-Zn-O계 재료, Sn-Zn-O계 재료, Al-Zn-O계 재료, Zn-Mg-O계 재료, Sn-Mg-O계 재료, In-Mg-O계 재료, In-Ga-O계 재료나, In-O계 재료, Sn-O계 재료, Zn-O계 재료 등을 사용하여도 된다. 또한, 상술한 재료에 산화실리콘을 함유시켜도 된다. 여기서 예를 들어, In-Ga-Zn-O계 재료란 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물이라는 뜻이고, In, Ga, 및 Zn의 조성 비율은 불문한다. 또한, In, Ga, 및 Zn 이외의 원소가 함유되어도 된다.
특히, In-Sn-Zn-O계 재료는 높은 전계 효과 이동도를 얻을 수 있기 때문에, 반도체 기억 장치의 고속 동작의 관점에서 바람직한 재료이다.
또한, 산화물 반도체막은 화학식 InMO3(ZnO)m(m>0)로 표기되는 재료를 사용한 박막으로 형성하여도 된다. 여기서, M은 Ga, Al, Mn 및 Co 중에서 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서 Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등을 사용하여도 된다.
산화물 반도체막은 스퍼터링법, PLD법, 스프레이법 등으로 형성할 수 있다.
특히, 스퍼터링법을 이용하여, 고순도이며 결함이 적은 산화물 반도체막을 형성하는 경우, 형성시의 산소 분압을 10% 이상으로 하는 것이 바람직하다. 또한, 형성 온도를 200℃ 이상 450℃ 이하로 함으로써, 막 내의 불순물(수소 등)의 농도를 저감할 수 있다.
또한, 막을 형성한 후에 열처리를 함으로써, 더 고순도이며 결함이 적은 산화물 반도체막을 형성할 수 있다. 구체적으로는, 온도를 150℃ 이상 기판의 변형점 미만, 바람직하게는 250℃ 이상 450℃ 이하로 설정하고, 고순도화된 질소, 산소, 희가스 또는 이들을 혼합한 분위기하에서 6분 이상 24시간 이하의 열처리를 실시하면 된다. 처리 시간은 24시간보다 길어져도 되지만, 시간을 지나치게 길게 하면 그 비용대효과는 작아진다. 바람직하게는 질소 분위기하에서 열처리한 후, 온도를 변경하지 않고 산화성 분위기(산소, 오존, 아산화질소 등을 10ppm 이상 포함한 분위기)하에서 열처리한다. 이렇게 함으로써, 고순도화되고 또 산소 결손을 저감할 수 있다.
도시하지 않지만, 영역(300)은 센스 앰프 회로, 레지스터 회로, 아날로그 스위치 회로 등의 회로, 및 배선 등 중 적어도 어느 하나를 갖는 구성으로 하여도 된다. 여기서, 반도체 기판(331)은 실리콘 웨이퍼, 탄화실리콘 기판, 질화갈륨 기판, 갈륨비소 기판, 게르마늄 기판, SOI(Silicon On Insulator) 기판 등의 반도체를 포함한 기판으로 하면 된다. 또한, 제 1 절연막(332)은 상기 회로 및 배선 등과, 메모리셀을 분리하기 위해서 형성되지만, 제 2 절연막(302)이 이 기능을 겸하는 구성으로 하여도 된다. 영역(300)의 표면은 CMP(Chemical Mechanical Polishing) 등에 의해 평탄화되어도 된다.
여기서, 트랜지스터 Tr는 제 2 절연막(302)을 하지 절연막으로서, 반도체막(306)을 활성층으로서, 도전막(308) 및 도전막(309)을 소스 전극 및 드레인 전극으로서, 도전막(304)을 게이트 전극으로서, 제 3 절연막(312)을 게이트 절연막으로서 사용하여 구성된다. 또한, 트랜지스터 Tr의 구조는 도시한 구조에 한정되지 않고 적절히 선택하면 된다.
제 2 절연막(302)은 산화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 질화실리콘막, 산화알루미늄막 등을 단층 구조 또는 적층 구조로 형성하면 된다. 제 2 절연막(302)은 트랜지스터 Tr의 하지 절연막으로서 기능하기 때문에, 가열됨으로써 산소를 방출하는 절연막을 사용하면 바람직하다.
'가열됨으로써 산소를 방출한다'란 TDS(Thermal Desorption Spectroscopy: 승온 탈리 가스 분광법) 분석의 결과, 산소 원자로 환산한 산소의 방출량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 것을 말한다.
여기서, TDS 분석에서 산소 원자로 환산한 산소의 방출량의 측정 방법에 관해서 이하에 설명하기로 한다.
TDS 분석을 실시하였을 때의 기체의 방출량은 스펙트럼의 적분값에 비례한다. 그러므로, 절연막의 스펙트럼의 적분값과, 표준 시료에서 얻어지는 기준값에 대한 비율에 의해, 기체의 방출량을 계산할 수 있다. 표준 시료의 기준값이란, 소정의 원자를 함유한 시료의 스펙트럼의 적분값에 대한 원자의 밀도 비율이다.
예를 들어, 표준 시료인 소정 밀도의 수소를 함유한 실리콘 웨이퍼의 TDS 분석의 결과와 절연막의 TDS 분석의 결과로부터, 절연막의 산소 분자의 방출량(NO2)은 수학식 3으로 구할 수 있다. 여기서, TDS 분석으로 얻어지는 질량수 32로 검출되는 스펙트럼 모두가 산소 분자에서 유래한다고 가정한다. 질량수 32인 것으로서 CH3OH가 있지만, 존재할 가능성이 낮은 것으로 간주해서 여기서는 고려하지 않는다. 또한, 산소 원자의 동위체인 질량수 17인 산소 원자 또는 질량수 18인 산소 원자를 함유한 산소 분자에 관해서도 자연계에서의 존재 비율이 매우 미량이기 때문에 고려하지 않는다.
Figure pat00003
NH2는 표준 시료로부터 탈리한 수소 분자를 밀도로 환산한 값이다. SH2는 표준 시료에 대해서 TDS 분석을 실시하였을 때의 스펙트럼의 적분값이다. 여기서, 표준 시료의 기준값을 NH2/SH2로 한다. SO2는 절연막에 대해서 TDS 분석을 실시하였을 때의 스펙트럼의 적분값이다. α는 TDS 분석에 있어서의 스펙트럼 강도에 영향을 미치는 계수이다. 수학식 3의 상세한 내용에 관해서는, 일본국 특개평6-275697호 공보를 참조한다. 또한, 상기 절연막의 산소의 방출량은 승온 탈리 분석 장치 EMD-WA1000S/W(ESCO Ltd., 제조)를 사용하고, 표준 시료로서 1×1016atoms/cm3의 수소 원자를 함유한 실리콘 웨이퍼를 사용하여 측정하였다.
또한, TDS 분석에 있어서, 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상술한 α는 산소 분자의 이온화율을 포함하기 때문에, 산소 분자의 방출량을 평가함으로써, 산소 원자의 방출량에 관해서도 어림잡을 수 있다.
또한, NO2는 산소 분자의 방출량이다. 절연막에 있어서는, 산소 원자로 환산한 산소의 방출량은 산소 분자의 방출량의 2배가 된다.
상기 구성에 있어서, 가열됨으로써 산소를 방출하는 절연막은 산소가 과잉 함유된 산화실리콘(SiOX(X>2))이라도 된다. 산소가 과잉 함유된 산화실리콘(SiOX(X>2))이란 실리콘 원자수의 2배보다 많은 산소 원자를 단위 체적당 포함하는 것이다. 단위 체적당 실리콘 원자수 및 산소 원자수는 러더포드 후방 산란법에 의해 측정한 값이다.
하지 절연막으로부터 산화물 반도체 영역에 산소가 공급됨으로써, 하지 절연막과 산화물 반도체 영역의 계면 준위 밀도를 저감할 수 있다. 그러므로, 트랜지스터의 동작 등에 기인하여 발생할 수 있는 전하 등이 상술한 하지 절연막과 산화물 반도체 영역의 계면에 포획되는 것을 방지할 수 있어서, 전기 특성 열화가 적은 트랜지스터를 얻을 수 있다.
또한, 산화물 반도체 영역의 산소 결손에 기인하여 전하가 발생하는 경우가 있다. 일반적으로, 산화물 반도체 영역의 산소 결손은 일부가 도너가 되고 캐리어인 전자가 발생한다. 그러므로, 트랜지스터의 임계값 전압이 음방향으로 이동해 버린다. 이것은 백채널 측에서 발생하는 산소 결손에서 현저하게 나타난다. 또한, 본 명세서에서 말하는 백채널이란 산화물 반도체 영역에 있어서 하지 절연막 측의 계면 근방을 가리킨다. 하지 절연막으로부터 산화물 반도체 영역에 산소가 충분히 방출됨으로써, 임계값 전압이 음방향으로 이동하는 요인인, 산화물 반도체 영역의 산소 결손을 저감할 수 있다.
즉, 산화물 반도체 영역에 산소 결손이 발생하면, 하지 절연막과 산화물 반도체 영역의 계면에서의 전하 포획을 억제하기 어려워지지만, 하지 절연막에 가열됨으로써 산소를 방출하는 절연막을 형성함으로써, 산화물 반도체 영역과 하지 절연막의 계면 준위, 및 산화물 반도체 영역의 산소 결손을 저감하여, 산화물 반도체 영역과 하지 절연막의 계면에서의 전하 포획에 의한 영향을 작게 할 수 있다.
도전막(308) 및 도전막(309)의 재료는 알루미늄, 티타늄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈, 텅스텐으로 이루어진 단일 금속, 합금 또는 금속 질화물을 사용하면 된다. 산화인듐, 산화주석 또는 산화아연을 함유한 투명 도전 재료를 사용하여도 된다. 또한, 상술한 재료를 적층한 구성으로 하여도 된다.
또한, 도전막(309)은 커패시터 C_1 내지 C_4의 한쪽 전극으로서 기능한다.
제 3 절연막(312)은 예를 들어 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화알루미늄, 산화하프늄 또는 이트리아 안정화 지르코니아 등을 사용하면 되고, 적층 구조 또는 단층 구조로 형성한다. 예를 들어, 열산화법, CVD법, 스퍼터링법 등으로 형성하면 된다. 제 3 절연막(312)에, 가열됨으로써 산소를 방출하는 막을 사용하여도 된다. 제 3 절연막(312)에, 가열됨으로써 산소를 방출하는 막을 사용함으로써, 반도체막(306)에 발생하는 결함을 수복할 수 있어서 트랜지스터의 전기 특성의 열화를 억제할 수 있다.
또한, 제 3 절연막(312)은 커패시터 C_1 내지 C_4의 용량 절연막으로서 기능한다.
도전막(304) 및 도전막(341) 내지 도전막(344)의 재료는 도전막(308) 및 도전막(309)과 같은 구성으로 하면 된다.
도전막(341) 내지 도전막(344)은 커패시터 C_1 내지 C_4의 다른 쪽 전극으로서 기능한다. 즉, 제 3 절연막(312)의 재료 및 두께, 및 도전막(341) 내지 도전막(344)의 면적에 따라 커패시터 C_1 내지 C_4의 용량이 결정된다.
제 4 절연막(316)의 재료는 예를 들어 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘 등을 사용하면 되고, 적층 구조 또는 단층 구조로 형성한다. 예를 들어, 열산화법, CVD법, 또는 스퍼터링법 등으로 형성하면 된다. 폴리이미드 또는 아크릴 등의 유기 재료를 사용하여도 된다.
도 3b는 도 3a에 대응하는 메모리셀의 상면도이다. 또한, 간략화를 위해서 도전막(308), 도전막(309), 도전막(304) 및 도전막(341) 내지 도전막(344) 이외는 생략한다.
도전막(308)은 비트 라인 BL이며, 도전막(304)은 워드 라인 WL이며, 도전막(341) 내지 도전막(344)은 데이터 라인 DL_1 내지 DL_4이다.
본 실시형태를 사용함으로써, 트랜지스터 Tr의 오프 전류가 작기 때문에, 커패시터의 유지 용량을 작게 할 수 있다. 또한, 메모리셀에 유지되는 전위의 변화가 미소하기 때문에, 미소한 전위차를 판독할 수 있게 되어, 다치 메모리셀을 제작할 수 있다.
또한, 본 실시형태에서는 메모리셀에 커패시터를 4개 갖고 데이터 라인을 4개 갖는 구성으로 하지만, 이것에 한정되지 않는다. 필요한 기억 용량에 따라 커패시터 및 데이터 라인 수를 적절히 바뀔 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는 커패시터를 중첩함으로써 면적을 축소한, 실시형태 3과 다른 메모리셀에 대해서 설명하기로 한다.
도 4a는 메모리셀의 단면도이다. 본 실시형태에서는 영역(300)과, 영역(300) 위의 영역(471)과, 영역(471) 위의 영역(472)과, 영역(472) 위의 영역(473)을 갖는다.
영역(471)은 트랜지스터 Tr 및 커패시터 C_1을 갖고, 영역(472)은 커패시터 C_2를 갖고, 영역(473)은 커패시터 C_3을 갖는다. 또한, 커패시터 C_1 내지 C_3은 도전막(441) 내지 도전막(443), 절연막(491) 내지 절연막(493) 및 도전막(481) 내지 도전막(483)으로 구성된다. 절연막(491) 내지 절연막(493)은 커패시터 C_1 내지 C_3의 용량을 제어하는 것이므로, 각각 상이한 재료나 막 두께로 하여도 된다. 도전막(481) 내지 도전막(483)은 콘택홀을 통하여 접속된다.
영역(300) 및 영역(471) 내지 영역(473)의 표면은 CMP 등에 의해 평탄화되어도 된다. 각 영역의 표면이 평탄화됨으로써, 각 영역에서 발생하는 단차의 영향을 저감할 수 있다.
도 4b는 영역(473)을, 도 4c는 영역(472)을, 도 4d는 영역(471)을, 각각 상면으로부터 관찰한 상면도이다.
본 실시형태에서는 커패시터를 갖는 영역을 3층 중첩하는 구성으로 하였지만, 이것에 한정되지 않는다. 예를 들어, 커패시터를 갖는 영역을 4층 이상 중첩하여도 된다.
이러한 구성으로 함으로써, 메모리셀의 면적을 축소할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 5)
본 실시형태에서는 커패시터를 중첩하고 또 동일층에 복수의 커패시터를 가짐으로써 면적을 더 축소시킨, 실시형태 3 및 실시형태 4와 상이한 메모리셀에 대해서 설명하기로 한다.
도 5a는 메모리셀의 단면도이다. 본 실시형태에서는 영역(300)과, 영역(300) 위의 영역(571)과, 영역(571) 위의 영역(572)과, 영역(572) 위의 영역(573)을 갖는다.
영역(571)은 트랜지스터 Tr, 커패시터 C_1 및 C_2를 갖고, 영역(572)은 커패시터 C_3 및 C_4를 갖고, 영역(573)은 커패시터 C_5를 갖는다. 또한, 커패시터 C_1 내지 C_5는 도전막(541) 내지 도전막(545), 절연막(591) 내지 절연막(593) 및 도전막(581) 내지 도전막(583)으로 구성된다. 절연막(591) 내지 절연막(593)은 커패시터 C_1 내지 C_5의 용량을 제어하는 것이므로, 각각 상이한 재료나 막 두께로 하여도 된다. 도전막(581) 내지 도전막(583)은 콘택홀을 통하여 접속된다.
영역(300) 및 영역(571) 내지 영역(573)의 표면은 CMP 등에 의해 평탄화되어도 된다.
도 5b는 영역(573)을, 도 5c는 영역(572)을, 도 5d는 영역(571)을, 각각 상면으로부터 관찰한 상면도이다.
본 실시형태에서는 커패시터를 갖는 영역을 3층 중첩하는 구성으로 하였지만, 이것에 한정되지 않는다. 예를 들어, 커패시터를 갖는 영역을 4층 이상 중첩하여도 된다.
하나의 영역에 복수의 커패시터를 가짐으로써, 실시형태 4와 비교하여 같은 정도의 면적이라도 메모리셀을 더 다치화할 수 있다. 즉, 기억 용량당 메모리셀의 면적을 더 축소할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 6)
본 실시형태에서는 영역(600)에 단차를 갖고, 상기 단차부에 커패시터를 메움으로써 면적을 더 축소시킨, 실시형태 3 내지 실시형태 5와 상이한 반도체 기억 장치인 메모리셀에 대해서 설명하기로 한다. 본 실시형태의 구조는 소위 트렌치 구조라고 불리는 것이며, 작은 면적이라도 대용량 커패시터를 제작할 수 있는 것이다.
도 6a는 메모리셀의 단면도이다. 본 실시형태에서는 영역(600)과, 영역(600) 위의 영역(671)과, 영역(671) 위의 영역(672)을 갖는다.
영역(600)은 단차부 및 커패시터를 갖는다는 것을 제외하고는 영역(300)과 같은 구성이다. 커패시터 C_5는 절연막(690), 도전막(680) 및 도전막(645)으로 구성된다.
영역(671)은 트랜지스터 Tr, 커패시터 C_1 및 C_2를 갖고, 영역(672)은 커패시터 C_3 및 C_4를 갖고, 영역(600)은 커패시터 C_5를 갖는다. 또한, 커패시터 C_1 내지 C_5는 도전막(641) 내지 도전막(645), 절연막(690) 내지 절연막(692) 및 도전막(680) 내지 도전막(682)으로 구성된다. 절연막(690) 내지 절연막(692)은 커패시터 C_1 내지 C_5의 용량을 제어하는 것이므로, 각각 상이한 재료나 막 두께로 하여도 된다. 도전막(680) 내지 도전막(682)은 콘택홀을 통하여 접속된다.
영역(600), 영역(671) 및 영역(672)의 표면은 CMP 등에 의해 평탄화되어도 된다.
도 6b는 영역(672)을, 도 6c는 영역(671)을, 도 6d는 영역(600)을, 각각 상면으로부터 관찰한 상면도이다.
본 실시형태에서는 커패시터를 갖는 영역을 3층 중첩하는 구성으로 하였지만, 이것에 한정되지 않는다. 예를 들어, 커패시터를 갖는 영역을 4층 이상 중첩하여도 된다.
영역(600)에 단차부를 갖고 상기 단차부에 커패시터를 갖기 때문에, 메모리셀에서 커패시터가 점유하는 면적을 축소할 수 있고, 실시형태 4 및 실시형태 5와 비교하여 메모리셀의 면적을 더 축소할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 7)
본 실시형태에서는 영역(700)에 단차부를 갖고, 도 7a에 도시한 바와 같이 상기 단차부 위에 커패시터를 형성함으로써 면적을 축소시킨, 실시형태 6에서 제시한 트렌치 구조의 반도체 기억 장치의 다른 형태에 대해서 설명하기로 한다.
도 7a는 메모리셀의 단면도이다. 본 실시형태에서는 영역(700)과, 영역(700) 위의 영역(771)과, 영역(771) 위의 영역(772)을 갖는다.
영역(700)은 단차부 및 커패시터를 갖는다는 것을 제외하고는 영역(300)과 같은 구성이다. 커패시터 C_5는 절연막(790), 도전막(780) 및 도전막(745)으로 구성된다.
영역(771)은 트랜지스터 Tr, 커패시터 C_1 및 C_2를 갖고, 영역(772)은 커패시터 C_3 및 C_4를 갖고, 영역(700)은 커패시터 C_5를 갖는다. 또한, 커패시터 C_1 내지 C_5는 도전막(741) 내지 도전막(745), 절연막(790) 내지 절연막(792) 및 도전막(780) 내지 도전막(782)으로 구성된다. 절연막(790) 내지 절연막(792)은 커패시터 C_1 내지 C_5의 용량을 제어하기 때문에, 각각 상이한 재료나 막 두께로 하여도 된다. 도전막(780) 내지 도전막(782)은 콘택홀을 통하여 접속된다.
영역(700), 영역(771) 및 영역(772)의 표면은 CMP 등에 의해 평탄화되어도 된다.
도 7b는 영역(772)을, 도 7c는 영역(771)을, 도 7d는 영역(700)을, 각각 상면으로부터 관찰한 상면도이다.
본 실시형태에서는 커패시터를 갖는 영역을 3층 중첩하는 구성으로 하였지만, 이것에 한정되지 않는다. 예를 들어, 커패시터를 갖는 영역을 4층 이상 중첩하여도 된다.
영역(700)에 단차부를 갖고 상기 단차부에 커패시터를 갖기 때문에, 메모리셀에서 커패시터가 점유하는 면적을 축소할 수 있고, 실시형태 4 및 실시형태 5와 비교하여 메모리셀의 면적을 더 축소할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합할 수 있다.
10: 판독 회로
20: 스위치 회로
300: 영역
302: 제 2 절연막
304: 도전막
306: 반도체막
308: 도전막
309: 도전막
312: 제 3 절연막
316: 제 4 절연막
331: 반도체 기판
332: 제 1 절연막
341: 도전막
342: 도전막
343: 도전막
344: 도전막
441: 도전막
442: 도전막
443: 도전막
471: 영역
472: 영역
473: 영역
481: 도전막
482: 도전막
483: 도전막
491: 절연막
492: 절연막
493: 절연막
541: 도전막
542: 도전막
543: 도전막
544: 도전막
545: 도전막
571: 영역
572: 영역
573: 영역
581: 도전막
582: 도전막
583: 도전막
591: 절연막
592: 절연막
593: 절연막
600: 영역
612: 절연막
641: 도전막
642: 도전막
643: 도전막
644: 도전막
645: 도전막
671: 영역
672: 영역
680: 도전막
681: 도전막
690: 절연막
691: 절연막
692: 절연막
700: 영역
712: 절연막
741: 도전막
742: 도전막
743: 도전막
744: 도전막
745: 도전막
771: 영역
772: 영역
780: 도전막
781: 도전막
790: 절연막
791: 절연막
792: 절연막

Claims (20)

  1. 비트 라인과;
    워드 라인과;
    n개의 데이터 라인들(n은 2 이상의 자연수)과;
    산화물 반도체막 내에 형성된 채널을 갖는 트랜지스터와 n개의 커패시터들을 포함하는 메모리셀을 포함하고,
    상기 트랜지스터의 소스 및 드레인 중 하나가 상기 비트 라인에 접속되고,
    상기 트랜지스터의 소스 및 드레인 중 다른 하나가 상기 n개의 커패시터들의 각각의 한쪽 전극에 접속되고,
    상기 트랜지스터의 게이트는 상기 워드 라인에 접속되고,
    상기 n개의 커패시터들의 각각의 다른 쪽 전극은 상기 n개의 데이터 라인들 중 대응되는 하나에 접속되는, 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 n개의 커패시터들의 용량들은 서로 상이한, 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 n개의 커패시터들 중 k번째 커패시터의 용량(k는 n 이하의 자연수)은 가장 작은 용량을 갖는 커패시터의 용량의 2k-1배인, 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 n개의 커패시터들 중 가장 작은 용량을 갖는 상기 커패시터의 용량은 0.1fF 이상 1fF 이하인, 반도체 기억 장치.
  5. 제1항에 있어서,
    복수의 메모리셀들을 포함하고, 상기 복수의 메모리셀들은 적층되는, 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 n개의 커패시터들 중 제 1 커패시터는 제 1 층 내에 형성되고, 상기 n개의 커패시터들 중 제 2 커패시터는 제 2 층 내에 형성되는, 반도체 기억 장치.
  7. 비트 라인과;
    워드 라인과;
    제 1 절연막 위에 형성된 제 1 데이터 라인과;
    제 2 절연막 위에 형성된 제 2 데이터 라인과;
    트랜지스터, 제 1 용량을 갖는 제 1 커패시터, 및 제 2 용량을 갖는 제 2 커패시터를 포함하는 메모리셀을 포함하고,
    상기 트랜지스터의 소스 및 드레인 중 하나는 상기 비트 라인에 접속되고,
    상기 트랜지스터의 소스 및 드레인 중 다른 하나는 상기 제 1 커패시터 및 상기 제 2 커패시터의 각각의 한쪽 전극에 접속되고,
    상기 트랜지스터의 게이트는 상기 워드 라인에 접속되고,
    상기 제 1 커패시터의 다른 쪽 전극은 상기 제 1 데이터 라인에 접속되고,
    상기 제 2 커패시터의 다른 쪽 전극은 상기 제 2 데이터 라인에 접속되는, 반도체 기억 장치.
  8. 제7항에 있어서,
    상기 제 1 용량은 상기 제 2 용량보다 작은, 반도체 기억 장치.
  9. 제8항에 있어서,
    상기 제 2 용량은 상기 제 1 용량의 2배인, 반도체 기억 장치.
  10. 제8항에 있어서,
    상기 제 1 용량은 0.1fF 이상 1fF 이하인, 반도체 기억 장치.
  11. 제7항에 있어서,
    복수의 메모리셀들을 포함하고, 상기 복수의 메모리셀들은 적층되는, 반도체 기억 장치.
  12. 제7항에 있어서,
    제 3 용량을 갖는 제 3 커패시터 및 제 3 데이터 라인을 더 포함하고,
    상기 제 3 데이터 라인은 상기 제 1 절연막 위에 형성되고,
    상기 제 3 용량은 상기 제 1 용량보다 크고 상기 제 2 용량보다 작은, 반도체 기억 장치.
  13. 제 8 항에 있어서,
    상기 제 2 데이터 라인은 상기 제 1 데이터 라인 위에 형성되는, 반도체 기억 장치.
  14. 비트 라인과;
    워드 라인과;
    제 1 전극 위에 형성된 제 1 절연막과;
    상기 제 1 절연막 위에 형성된 제 1 데이터 라인과;
    제 2 전극 위에 형성된 제 2 절연막과;
    상기 제 2 절연막 위에 형성된 제 2 데이터 라인과,
    반도체층을 포함하고,
    상기 비트 라인은 상기 반도체층에 전기적으로 접속되고,
    상기 제 1 전극 및 상기 제 2 전극은 상기 반도체층에 전기적으로 접속되고,
    상기 워드 라인은 상기 제 1 절연막을 사이에 두고 상기 반도체층과 중첩되는, 반도체 기억 장치.
  15. 제14항에 있어서,
    상기 제 1 데이터 라인과 상기 제 1 전극 사이의 제 1 용량은 상기 제 2 데이터 라인과 상기 제 2 전극 사이의 제 2 용량보다 작은, 반도체 기억 장치.
  16. 제15항에 있어서,
    상기 제 2 용량은 상기 제 1 용량의 2배인, 반도체 기억 장치.
  17. 제15항에 있어서,
    상기 제 1 용량은 0.1fF 이상 1fF 이하인, 반도체 기억 장치.
  18. 제15항에 있어서,
    상기 제 1 절연막 위에 형성된 제 3 데이터 라인을 더 포함하고,
    상기 제 3 데이터 라인과 상기 제 1 전극 사이의 제 3 용량은 상기 제 1 용량보다 크고 상기 제 2 용량보다 작은, 반도체 기억 장치.
  19. 제14항에 있어서,
    상기 제 2 데이터 라인은 상기 제 1 데이터 라인 위에 형성되는, 반도체 기억 장치.
  20. 제14항에 있어서,
    상기 제 2 전극은 콘택홀을 통하여 상기 제 1 전극에 전기적으로 접속되는, 반도체 기억 장치.
KR1020110119506A 2010-11-24 2011-11-16 반도체 기억 장치 KR20120056207A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110119506A KR20120056207A (ko) 2010-11-24 2011-11-16 반도체 기억 장치

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2010-261470 2010-11-24
KR1020110119506A KR20120056207A (ko) 2010-11-24 2011-11-16 반도체 기억 장치

Related Child Applications (2)

Application Number Title Priority Date Filing Date
KR1020140160680A Division KR101724803B1 (ko) 2010-11-24 2014-11-18 반도체 기억 장치
KR1020180052456A Division KR20180053606A (ko) 2010-11-24 2018-05-08 반도체 기억 장치

Publications (1)

Publication Number Publication Date
KR20120056207A true KR20120056207A (ko) 2012-06-01

Family

ID=46608434

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110119506A KR20120056207A (ko) 2010-11-24 2011-11-16 반도체 기억 장치

Country Status (1)

Country Link
KR (1) KR20120056207A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113496731A (zh) * 2020-03-18 2021-10-12 美光科技公司 半导体存储器装置及其形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113496731A (zh) * 2020-03-18 2021-10-12 美光科技公司 半导体存储器装置及其形成方法

Similar Documents

Publication Publication Date Title
KR102137909B1 (ko) 반도체 기억 장치
KR101970946B1 (ko) 반도체 기억 장치 및 그 제작 방법
KR101904445B1 (ko) 반도체 장치
KR101775180B1 (ko) 반도체 장치 및 그 구동 방법
KR101848516B1 (ko) 반도체 장치
EP2416323B1 (en) Semiconductor device and driving method thereof
EP2416326B1 (en) Semiconductor device and driving method thereof
EP2416324B1 (en) Semiconductor device and method for driving semiconductor device
KR20120111744A (ko) 반도체 장치
KR20130004592A (ko) 반도체 장치 및 반도체 장치 구동 방법
KR20120114281A (ko) 반도체 장치
KR20130044328A (ko) 반도체 장치
KR20130098312A (ko) 반도체 장치
KR20120022601A (ko) 반도체 장치
KR20120046023A (ko) 반도체 기억 장치
KR20120023523A (ko) 반도체 장치
WO2011142371A1 (en) Semiconductor device
WO2012008286A1 (en) Semiconductor device
JP2012256856A (ja) 半導体記憶装置
KR20120056207A (ko) 반도체 기억 장치

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
E601 Decision to refuse application