KR20120111744A - 반도체 장치 - Google Patents

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Abstract

반도체 장치는, 산화물 반도체를 포함하며 오프 상태에서 소스와 드레인 사이에 작은 리크 전류(오프 전류)를 갖는 기입용 트랜지스터, 기입용 트랜지스터와는 상이한 반도체 재료를 포함하는 판독용 트랜지스터, 및 용량 소자를 포함하는 비휘발성 메모리 셀을 가진다. 기입용 트랜지스터의 소스 전극 및 드레인 전극 중 하나와, 용량 소자의 한 전극과, 판독용 트랜지스터의 게이트 전극이 서로 전기적으로 접속되어 있는 노드에 전위를 공급하여, 미리결정된 양의 전하를 노드에 유지함으로써, 메모리 셀에 데이터가 기입된다. 메모리 윈도우폭은, 1×109회의 기입 전후에 2% 이하로 변한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
개시된 발명은 반도체 소자를 이용한 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 소자를 포함하는 메모리 장치(memory device)는 크게 2개 범주로 분류된다: 전력이 공급되지 않으면 저장된 데이터를 잃어버리는 휘발성 장치와, 전력이 공급되지 않더라도 저장된 데이터를 유지하는 비휘발성 장치.
휘발성 메모리 장치의 대표적인 예는 다이내믹 랜덤 액세스 메모리(DRAM; dynamic random access memory)이다. DRAM은, 메모리 소자(memory element)에 포함된 트랜지스터가 선택되어 용량 소자(capacitor)에 전하가 축적되는 방식으로 데이터를 저장한다.
전술된 원리 때문에, DRAM 내의 데이터가 판독될 때 용량 소자의 전하가 소실된다; 따라서, 데이터가 판독될 때마다 또 다른 기입 동작이 필요하다. 또한, 오프 상태에서 메모리 소자에 포함된 트랜지스터의 소스와 드레인 사이에는 리크 전류(오프 전류)가 흐르기 때문에, 트랜지스터가 선택되지 않아도 전하가 유입되거나 유출되고, 이것은 데이터(정보) 유지 기간을 짧게 만든다. 이 때문에, 미리결정된 간격으로 또 다른 기입 동작(리프레시 동작)이 필요하고, 전력 소비를 충분히 저감하는 것이 어렵다. 또한, 전력 공급이 중단되면 저장된 데이터가 소실되기 때문에, 데이터를 장기간 유지하기 위해서는 자성 재료나 광학 재료를 이용하는 또 다른 메모리 장치가 필요하다.
휘발성 메모리 장치의 또 다른 예는, 스태틱 랜덤 액세스 메모리(SRAM; static random access memory)이다. SRAM은 플립 플롭 등의 회로를 이용하여 저장된 데이터를 유지하므로, 리프레시 동작이 요구되지 않으며, 이것은 DRAM에 비해 이점이 된다. 그러나, 플립 플롭 등의 회로가 이용되기 때문에 용량당 비용이 증가된다. 게다가, DRAM에서와 같이, SRAM 내의 저장된 데이터는 전력 공급이 중단되면 소실된다.
비휘발성 메모리 장치의 대표적인 예는 플래시 메모리(flash memory)이다. 플래시 메모리는 트랜지스터의 게이트 전극과 채널 형성 영역 사이에 플로팅 게이트를 포함하고, 플로팅 게이트에 전하를 유지함으로써 데이터를 저장한다. 따라서, 플래시 메모리는, 데이터 유지 기간이 극히 길고(반-영구적), 휘발성 메모리 장치에서 필요한 리프레시 동작이 불필요하다는 이점을 가지고 있다(예를 들어, 특허 문헌 1 참조).
그러나, 플래시 메모리에서는, 기입 동작시에 발생하는 터널링 전류 때문에 메모리 소자에 포함된 게이트 절연층이 열화되기 때문에, 미리결정된 횟수의 기입 동작 후에는 메모리 소자가 기능하지 않는 문제가 있다. 이 문제의 영향을 줄이기 위하여, 예를 들어, 기입 동작의 횟수를 메모리 소자들 사이에서 균일화하는 방법이 이용될 수 있지만, 이 방법을 실현하기 위해서는 복잡한 주변 회로가 필요하다. 게다가, 이러한 방법을 이용하더라도, 근본적인 수명 문제는 해결되지 않는다. 즉, 플래시 메모리는 데이터가 빈번하게 재기입되는 응용에는 적합하지 않다.
또한, 플로팅 게이트에 전하를 유지하거나 전하를 제거하기 위해서는 고전압이 필요하고, 그 회로가 요구된다. 또한, 전하를 주입하거나 제거하기 위해서는 비교적 긴 시간이 걸리고, 데이터 기입과 소거의 속도를 증가시키는 것이 용이하지 않다.
일본 공개 특허 출원 제S57-105889
전술된 문제에 비추어, 여기서 개시된 발명의 한 실시형태의 목적은 전력이 공급되지 않는 때에도 저장된 데이터가 유지될 수 있고 기입 횟수가 제한되지 않는 신규한 구조를 갖는 반도체 장치를 제공하는 것이다.
본 명세서 등에서 개시된 발명은, 산화물 반도체를 포함하며 오프 상태에서 소스와 드레인 사이에 작은 리크 전류(오프 전류)를 갖는 기입용 트랜지스터, 기입용 트랜지스터와는 상이한 반도체 재료를 포함하는 판독용 트랜지스터, 및 용량 소자를 포함하는 비휘발성 메모리 셀을 갖는 반도체 장치를 제공한다. 기입용 트랜지스터를 온으로 하고, 기입용 트랜지스터의 소스 전극 및 드레인 전극 중 하나와, 용량 소자의 한 전극과, 판독용 트랜지스터의 게이트 전극이 서로 전기적으로 접속되어 있는 노드에 전위를 공급한 다음, 기입용 트랜지스터를 오프로 하여 미리결정된 양의 전하를 노드에 유지함으로써, 메모리 셀에 데이터가 기입 또는 재기입된다.
개시된 발명의 한 실시형태는, 제1 트랜지스터, 제2 트랜지스터, 및 용량 소자를 포함하는 비휘발성 메모리 셀을 포함하는 반도체 장치이다. 반도체 장치에서, 제1 트랜지스터와 제2 트랜지스터는 상이한 반도체 재료를 이용하여 형성된다; 제2 트랜지스터는 산화물 반도체를 이용하여 형성된다; 제2 트랜지스터를 온으로 하여 제2 트랜지스터의 소스 전극 및 드레인 전극 중 하나와, 제1 트랜지스터의 게이트 전극과, 용량 소자의 한 전극이 서로 전기적으로 접속된 노드에 전위를 공급하고, 제2 트랜지스터를 오프로 하여 노드에 전하를 유지함으로써 메모리 셀에 데이터가 기입된다; 용량 소자의 다른 전극에 인가되는 전위를 제어하고, 제1 트랜지스터가 온 상태인지 또는 오프 상태인지를 판별함으로써 메모리 셀로부터 데이터가 판독된다; 메모리 윈도우폭은 1 x 109회의 기입 전과 후에 2% 이하로 변한다.
개시된 발명의 또 다른 실시형태는 제1 트랜지스터; 제2 트랜지스터; 및 용량 소자를 포함하는 비휘발성 메모리 셀을 포함하는 반도체 장치이다. 반도체 장치에서, 제1 트랜지스터와 제2 트랜지스터는 상이한 반도체 재료를 이용하여 형성된다; 제2 트랜지스터는 산화물 반도체를 이용하여 형성되며, 100 zA/㎛ 이하의 오프 전류(여기서는 채널폭의 마이크로미터(㎛)당 전류)를 가진다; 제2 트랜지스터를 온으로 하여 제2 트랜지스터의 소스 전극 및 드레인 전극 중 하나와, 제1 트랜지스터의 게이트 전극과, 용량 소자의 한 전극이 서로 전기적으로 접속된 노드에 전위를 공급하고, 제2 트랜지스터를 오프로 하여 노드에 전하를 유지함으로써 메모리 셀에 데이터가 기입된다; 용량 소자의 다른 전극에 인가되는 전위를 제어하고, 제1 트랜지스터가 온 상태인지 또는 오프 상태인지를 판별함으로써 메모리 셀로부터 데이터가 판독된다; 메모리 윈도우폭은 1 x 109회의 기입 전과 후에 2% 이하로 변한다.
상기 반도체 장치에서, 제2 트랜지스터의 오프 전류는 제1 트랜지스터의 오프 전류보다 낮은 것이 바람직하다.
상기 반도체 장치에서, 제1 트랜지스터의 스위칭 속도는 제2 트랜지스터의 스위칭 속도보다 빠르다.
상기 반도체 장치에서, 제2 트랜지스터는 3 eV보다 높은 에너지 갭을 갖는 재료를 이용하여 형성된다.
상기 설명에서는 작은 오프 전류를 갖는 기입용 트랜지스터가 산화물 반도체 재료를 이용하여 형성되지만, 개시된 발명은 이것으로 한정되지 않는다는 점에 유의한다. 탄화 실리콘과 같은 와이드 갭 재료(Eg >3 eV) 등의, 산화물 반도체와 동등한 오프 전류 특성을 실현할 수 있는 재료를 이용할 수도 있다.
본 명세서 등에서, 비휘발성 메모리 셀이란, 전력 공급 없이도 소정 기간 이상(적어도 1×104초 이상, 바람직하게는 1×106초 이상) 데이터를 유지할 수 있는 메모리 셀을 말한다는 점에 유의한다.
본 명세서 등에서 "위" 또는 "아래" 등의 용어는, 한 구성요소가 반드시 또 다른 구성요소의 "바로 위" 또는 "바로 아래"에 배치되는 것을 의미하는 것은 아니라는 점에 유의한다. 예를 들어, "게이트 절연층 위의 게이트 전극"이라는 표현은, 게이트 절연층과 게이트 전극 사이에 또 다른 구성요소가 제공되는 경우를 배제하지 않는다. 또한, "위" 및 "아래" 등의 용어는 단지 설명의 편의상 이용되는 것이며 달리 명시되지 않는 한 위치들은 뒤바뀔 수 있다.
또한, 본 명세서 등에서, "전극" 또는 "배선" 등의 용어는 구성요소의 기능을 제한하지 않는다. 예를 들어, "전극"은 때때로 "배선"의 일부로서 이용되며, 그 반대도 마찬가지다. 또한, 용어 "전극" 또는 "배선"은, 복수의 "전극"이나 "배선"이 일체로 형성되는 경우를 포함할 수 있다.
또한, "소스"와 "드레인"의 기능은, 예를 들어, 반대 극성의 트랜지스터가 이용되거나 회로 동작시에 전류의 방향이 변하는 경우에는, 때때로 서로 뒤바뀐다. 따라서, 본 명세서에서 용어 "소스" 및 "드레인"은 뒤바뀔 수 있다.
본 명세서 등에서, 용어 "전기적으로 접속된"은, 구성요소들이 임의의 전기적 기능을 갖는 물체를 통해 접속되는 경우를 포함한다는 점에 유의한다. 임의의 전기적 기능을 갖는 물체에 관해서는, 그 물체를 통해 접속된 구성요소들 사이에서 전기 신호가 전송되고 수신될 수 있는 한, 특별한 제한은 없다.
임의의 전기적 기능을 갖는 물체의 예로는, 전극 및 배선 뿐만 아니라, 트랜지스터 등의 스위칭 소자, 저항, 인덕터, 용량 소자, 및 각종 기능을 갖는 소자가 포함된다.
산화물 반도체를 포함하는 트랜지스터의 오프 전류는 극히 작기 때문에, 이 트랜지스터를 이용함으로써 저장된 데이터가 극히 장기간 유지될 수 있다. 즉, 리프레시 동작이 불필요해지거나 리프레시 동작의 빈도가 극히 낮아져, 전력 소비의 충분한 저감으로 이어진다. 게다가, 전력이 공급되지 않는 때에도 저장된 데이터가 장기간 유지될 수 있다.
또한, 개시된 발명에 따른 반도체 장치는 데이터의 기입에 대해 고전압을 필요로 하지 않고, 소자의 열화가 문제가 되지 않는다. 예를 들어, 종래의 비휘발성 메모리와 달리, 플로팅 게이트로의 전자의 주입과 플로팅 게이트로부터의 전자의 추출이 필요 없기 때문에, 게이트 절연층의 열화 등의 문제가 전혀 발생하지 않는다. 즉, 개시된 발명에 따른 반도체 장치는 종래의 비휘발성 메모리의 문제가 되어 온 재기입 횟수에 관한 제약을 갖지 않으므로, 극적으로 개선된 신뢰성을 가진다. 또한, 트랜지스터의 온 또는 오프함으로써 데이터가 기입되므로, 고속 동작이 용이하게 실현될 수 있다. 추가적으로, 데이터를 소거하는 동작이 불필요하다는 이점이 있다.
산화물 반도체가 아닌 재료를 포함하는 트랜지스터는 충분히 고속으로 동작할 수 있기 때문에, 산화물 반도체를 포함하는 트랜지스터와 조합되면, 반도체 장치는 충분히 고속으로 동작(예를 들어, 데이터의 판독)을 실시할 수 있다. 또한, 산화물 반도체가 아닌 재료를 포함하는 트랜지스터는, 고속으로 동작할 것을 요구하는 각종 회로(예를 들어, 논리 회로나 구동 회로)를 적절하게 실현할 수 있다.
산화물 반도체가 아닌 반도체 재료를 포함하는 트랜지스터와 산화물 반도체를 포함하는 트랜지스터 양쪽 모두를 갖춤으로써 신규한 특징을 갖는 반도체 장치가 실현될 수 있다.
도 1a 및 1b는 반도체 장치의 회로도이다.
도 2a 및 도 2b는 반도체 장치의 회로도이다.
도 3a 내지 도 3c는 반도체 장치의 회로도이다.
도 4a 및 도 4b는 반도체 장치의 단면도 및 평면도이다.
도 5의 (a) 내지 (d)는 반도체 장치의 제조 공정의 단면도이다.
도 6의 (a) 내지 (c)는 반도체 장치의 제조 공정의 단면도이다.
도 7a 및 도 7b는 반도체 장치의 단면도 및 평면도이다.
도 8a 내지 8h는 반도체 장치의 제조 공정의 단면도이다.
도 9의 (a) 내지 (e)는 반도체 장치의 제조 공정의 단면도이다.
도 10a 및 도 10b는 반도체 장치의 단면도 및 평면도이다.
도 11의 (a) 내지 (d)는 반도체 장치의 제조 공정의 단면도이다.
도 12a 내지 도 12f는 반도체 장치를 포함하는 전자 장치를 나타낸다.
도 13a 및 도 13b는 메모리 윈도우폭(memory window width)의 측정 결과를 도시하는 그래프이다.
도 14는 산화물 반도체를 포함하는 트랜지스터의 특성을 도시하는 그래프이다.
도 15는 산화물 반도체를 포함하는 트랜지스터의 특성 평가용 회로도이다.
도 16은 산화물 반도체를 포함하는 트랜지스터의 특성 평가용 회로의 타이밍도이다.
도 17은 산화물 반도체를 포함하는 트랜지스터의 특성을 도시하는 그래프이다.
도 18은 산화물 반도체를 포함하는 트랜지스터의 특성을 도시하는 그래프이다.
도 19는 임계값을 계산하기 위한 방법을 도시하는 개념도이다.
이하에서부터, 도면들을 참조하여 본 발명의 실시형태들을 설명한다. 본 발명은 이하의 설명으로 한정되는 것은 아니며, 당업자라면 본 명세서의 사상과 범위로부터 벗어나지 않고 형태 및 세부사항이 다양한 방식으로 수정될 수 있다는 것을 용이하게 이해할 것이라는 점에 유의한다. 따라서, 본 발명은 이하에 주어지는 실시형태들의 설명으로 한정되는 것으로 해석되어서는 안 된다.
도면 등에 나타낸 각 구조의, 위치, 크기, 범위 등은, 용이한 이해를 위해 일부 경우에는 정확하게 표현된 것은 아니라는 점에 유의한다. 따라서, 개시된 발명은 반드시 도면 등에 나타낸 위치, 크기, 범위 등에 의해 한정되지 않는다.
또한, 본 명세서 등에서, "제1", "제2", 및 "제3" 등의 서수는, 구성요소들 간의 혼동을 피하기 위하여 이용되며, 이 용어들이 구성요소들을 수치적으로 제한하는 것은 아니다.
(실시형태 1)
본 실시형태에서는, 개시된 발명의 실시형태에 따른 반도체 장치의 회로 구조 및 동작을 도 1a 및 도 1b를 참조하여 설명한다. 각 회로도에서, 트랜지스터가 산화물 반도체를 포함한다는 것을 나타내기 위하여, 트랜지스터 옆에 "OS"를 부기할 것이라는 점에 유의한다.
도 1a의 반도체 장치는 트랜지스터(160), 트랜지스터(162), 및 용량 소자(164)를 포함하는 비휘발성 메모리 셀을 포함한다. 도 1a에서, 트랜지스터(162)의 소스 전극 및 드레인 전극 중 하나와, 용량 소자(164)의 한 전극과, 트랜지스터(160)의 게이트 전극은 서로 전기적으로 접속된다. 또한, 제1 배선(1st line, 소스선이라고도 함)과 트랜지스터(160)의 소스 전극은 서로 전기적으로 접속되고, 제2 배선(2nd line, 비트선이라고도 함)과 트랜지스터(160)의 드레인 전극은 서로 전기적으로 접속된다. 또한, 제3 배선(3rd line, 1 신호선이라고도 함)과 트랜지스터(162)의 소스 전극 및 드레인 전극 중 다른 하나는 서로 전기적으로 접속되고, 제4 배선(4th line, 제2 신호선이라고도 함)과 트랜지스터(162)의 게이트 전극은 서로 전기적으로 접속된다. 제5 배선(5th line, 워드선이라고도 함)과 용량 소자(164)의 다른 전극은 서로 전기적으로 접속된다.
여기서, 산화물 반도체를 포함하는 트랜지스터가 트랜지스터(162)로서 이용된다. 산화물 반도체를 포함하는 트랜지스터는 극히 작은 오프 전류 특성을 가진다. 따라서, 트랜지스터(162)가 오프 상태에 있으면, 트랜지스터(162)의 소스 전극 및 드레인 전극 중 하나와, 용량 소자(164)의 한 전극과, 트랜지스터(160)의 게이트 전극이 전기적으로 접속된 노드(이하, 노드 FG)의 전위가 매우 장기간 유지될 수 있다. 용량 소자(164)는 노드(FG)에 부여된 전하의 유지와 유지된 데이터의 판독을 용이하게 한다.
트랜지스터(160)의 오프 전류에는 제한이 없다; 메모리 셀의 동작 속도를 증가시키기 위하여, 트랜지스터(162)보다 높은 스위칭 속도(예를 들어, 더 높은 전계-효과 이동도)를 갖는 트랜지스터가 트랜지스터(160)로서 이용된다. 즉, 트랜지스터(160)로서, 산화물 반도체가 아닌 반도체 재료를 포함하는 트랜지스터가 이용된다. 선택된 반도체 재료에 따라, 트랜지스터(160)의 오프 전류는 트랜지스터(162)의 오프 전류보다 클 수도 있다는 점에 유의한다. 트랜지스터(160)에 대한 반도체 재료는, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 갈륨 비소 등일 수 있으며, 바람직하게는 단결정 반도체이다. 이러한 반도체 재료를 포함하는 트랜지스터(160)는 저장된 데이터의 고속 판독 동작 등을 허용한다.
도 1a 나타낸 반도체 장치에서, 데이터가 메모리 셀에 저장되면(데이터의 기입시), 제4 배선의 전위가 트랜지스터(162)를 온으로 하는 전위로 설정됨으로써, 트랜지스터(162)가 온으로 된다. 따라서, 제3 배선의 전위가 노드(FG)에 공급되고 노드(FG)에는 미리결정된 양의 전하가 축적된다. 여기에서는, 상이한 2개의 전위 레벨(이하, 로우-레벨 전하 및 하이-레벨 전하라 함) 중 어느 한쪽을 인가하기 위한 전하가 노드(FG)에 부여된다. 그 후, 제4 배선의 전위는 트랜지스터(162)를 오프로 하는 전위에 설정됨으로써, 트랜지스터(162)가 오프로 된다. 이것은 노드(FG)를 플로팅 상태로 만들고, 미리결정된 양의 전하가 노드(FG)에 유지된다. 따라서 노드(FG)에는 미리결정된 양의 전하가 축적되어 유지됨으로써, 메모리 셀이 데이터를 저장할 수 있다.
트랜지스터(162)의 오프 전류는 극히 작기 때문에, 노드(FG)에 인가된 전하는 장기간 유지된다. 이것은 리프레시 동작의 필요성을 제거하거나 리프레시 동작의 빈도를 극적으로 저감하여, 전력 소비의 충분한 저감으로 이어진다. 게다가, 전력이 공급되지 않는 때에도 저장된 데이터가 장기간 유지될 수 있다.
메모리 셀에 저장된 데이터가 판독될 때(데이터 판독시), 제1 배선에는 미리결정된 전위(고정 전위)가 인가되고, 제5 배선에는 적절한 전위(판독 전위)가 인가됨으로써, 노드(FG)에 유지된 전하량에 따라 트랜지스터(160)가 그 상태를 변경한다. 이것은 일반적으로, 트랜지스터(160)가 n채널형 트랜지스터일 때, 노드(FG)에 하이-레벨 전하가 유지되고 있는 경우의 트랜지스터(160)의 피상 임계값(Vth _H)은, 노드(FG)에 로우-레벨 전하가 유지되고 있는 경우의 트랜지스터(160)의 피상 임계 전압값(Vth_L)보다 낮기 때문이다. 여기서, 피상 임계값이란, 트랜지스터(160)를 온으로 하는 데 필요한 제5 배선의 전위를 말한다. 따라서, 제5 배선의 전위를 Vth _H와 Vth_L의 사이에 있는 전위 V0으로 설정함으로써, 노드(FG)에 유지된 전하가 판별될 수 있다. 예를 들어, 기입시에 하이-레벨 전하가 부여되는 경우, 제5 배선의 전위가 V0(＞Vth _H)에 설정되면, 트랜지스터(160)는 온으로 된다. 기입시에 로우-레벨 전하가 부여되는 경우, 제5 배선의 전위가 V0(< Vth _L)로 설정되더라도, 트랜지스터(160)는 오프 상태에 머문다. 이런 방식으로, 제5 배선의 전위를 제어하고 트랜지스터(160)가 온 상태인지 오프 상태인지를 판별함(제2 배선의 전위를 판독함)으로써, 저장된 데이터가 판독될 수 있다.
메모리 셀들이 어레이화된 경우, 의도된 메모리 셀로부터만 데이터를 판독하는 것이 필요하다는 점에 유의한다. 데이터가 판독되지 않는 메모리 셀에서는, 노드(FG)의 상태에 관계없이 트랜지스터(160)가 오프 상태인 전위, 즉, Vth _H보다 낮은 전위가 제5 배선에 부여될 수도 있다; 대안으로서, 노드(FG)의 상태에 관계없이 트랜지스터(160)가 온 상태인 전위, 즉, Vth _L보다 높은 전위가 제5 배선에 부여될 수도 있다.
또한, 메모리 셀에 저장된 데이터를 재기입하기 위해, 상기의 기입에서 부여된 미리결정된 양의 전하를 유지하고 있는 노드(FG)에 새로운 전위를 인가하여, 노드(FG)에 새로운 데이터의 전하가 유지된다. 구체적으로는, 제4 배선의 전위가 트랜지스터(162)를 온으로 하는 전위로 설정됨으로써, 트랜지스터(162)가 온으로 된다. 제3 배선의 전위(새로운 데이터의 전위)가 노드(FG)에 인가되고 노드(FG)에는 미리결정된 양의 전하가 축적된다. 그 후, 제4 배선의 전위는 트랜지스터(162)를 오프로 하는 전위로 설정됨으로써, 트랜지스터(162)가 오프로 된다. 따라서, 새로운 데이터의 전하가 노드(FG)에 유지된다. 즉, 제1 기입에서 부여된 미리결정된 양의 전하가 노드(FG)에 유지된 상태로, 제1 기입에서와 동일한 동작(제2 기입)이 실시됨으로써, 메모리 셀에 저장된 데이터가 덮어쓰기될 수 있다.
개시된 발명에 따른 반도체 장치에서, 전술된 바와 같은 데이터의 또 다른 기입에 의해 데이터가 직접 재기입될 수 있다. 따라서, 플래시 메모리 등에서 필요한 고전압을 이용한 플로팅 게이트로부터의 전하의 추출은 불필요하고, 소거 동작에 의해 야기되는 동작 속도의 저하가 억제될 수 있다. 즉, 반도체 장치의 고속 동작이 실현될 수 있다. 또한, 본 실시형태에서 설명된 반도체 장치에서는, 종래의 플로팅 게이트형 트랜지스터에서 데이터 기입이나 소거에 필요한 고전압이 불필요하다.
트랜지스터(162)의 소스 전극 및 드레인 전극이 트랜지스터(160)의 게이트 전극에 전기적으로 접속됨으로써, 비휘발성 메모리 소자로서 이용되는 플로팅 게이트형 트랜지스터의 플로팅 게이트와 유사한 효과를 가진다는 점에 유의한다. 트랜지스터(162)가 오프 상태이면, 노드(FG)는 절연체에 매립된 것으로(즉, 플로팅 상태에 있는 것으로) 간주될 수 있으며, 노드(FG)에는 전하가 유지된다. 산화물 반도체를 포함하는 트랜지스터(162)의 오프 전류는, 실리콘 반도체 등을 포함하는 트랜지스터의 오프 전류의 10만 분의 1 이하이다; 따라서, 트랜지스터(162)의 리크 전류로 인해 노드(FG)에 축적되는 전하의 소실은 무시할만한 정도이다. 즉, 산화물 반도체를 포함하는 트랜지스터(162)에 의해, 전력의 공급이 없어도 데이터를 유지할 수 있는 비휘발성 메모리 셀이 실현될 수 있다.
예를 들어, 실온에서 트랜지스터(162)의 오프 전류가 10 zA(1 zA(젭토암페어)는 1×10-21 A임) 이하이고 용량 소자(164)의 용량 값이 약 10 fF인 경우, 데이터는 104초 이상 유지될 수 있다. 유지 시간은 트랜지스터 특성과 용량 값에 따라 변한다는 것을 이해하여야 한다.
종래의 플로팅 게이트형 트랜지스터에서는, 기입(재기입) 동작시에 전하가 게이트 절연막(터널 절연막)을 통과하므로, 그 게이트 절연막(터널 절연막)의 열화가 불가피하다. 대조적으로, 본 실시형태에서 설명된 반도체 장치에서는, 전하는 단순히 트랜지스터(162)의 스위칭 동작에 의해 제3 배선과 노드(FG) 사이에서 이동하므로, 문제가 되어 왔던, 게이트 절연막의 열화를 피할 수 있다. 이것은, 원리상 기입 횟수에 제한이 없으며 기입 내구성이 매우 높다는 것을 의미한다.
본 발명의 한 실시형태에 따른 메모리 셀은 매우 높은 기입 내구성을 가지므로, 1×109회(10억 회) 이상의 기입 후에도 특성이 영향을 받지 않고 이용될 수 있다. 예를 들어, 메모리 셀의 특성 지표 중 하나인, 메모리 윈도우폭은, 1×109회의 기입 전과 후에, 극히 작은 단 2% 이하로 변한다. 본 명세서에서, 메모리 윈도우폭이란 Vth _H와 Vth _L 사이의 차를 말한다; Vth _H는, 노드(FG)에 하이-레벨 전하가 유지되고 있는 경우에 판독용 트랜지스터인 트랜지스터(160)를 온으로 하기 위해 필요한 제5 배선의 전위이고, Vth _L은, 노드(FG)에 로우-레벨 전하가 유지되고 있는 경우에 판독용 트랜지스터인 트랜지스터(160)를 온으로 하기 위해서 필요한 제5 배선의 전위이라는 점에 유의한다.
도 1a의 반도체 장치 내의 트랜지스터 등의 구성요소는, 도 1b에 도시된 바와 같이 저항과 용량 소자를 포함하는 것으로 간주될 수 있다. 즉, 도 1b에서, 트랜지스터(160)와 용량 소자(164)는, 각각, 저항과 용량 소자를 포함하는 것으로 간주된다. R1과 C1은, 각각, 용량 소자(164)의 저항값과 용량 값이다. 저항값(R1)은, 용량 소자(164)에 포함된 절연층의 저항값에 대응한다. R2와 C2는, 각각, 트랜지스터(160)의 저항값과 용량 값이다. 저항값(R2)은 트랜지스터(160)가 온 일 때 게이트 절연층의 저항값에 대응한다. 용량 값(C2)은 소위 게이트 용량(게이트 전극과 소스 전극 및/또는 드레인 전극 사이의 용량, 및 게이트 전극과 채널 형성 영역 사이의 용량)의 용량 값에 대응한다.
트랜지스터(162)가 오프인 때의 소스 전극과 드레인 전극의 사이의 저항값(실효 저항이라고도 함)을 ROS라 할 경우, 트랜지스터(162)의 게이트 리크(gate leakage)가 충분히 작고 R1이 ROS 이상이고, R2가 ROS 이상인 조건 하에서, 전하 유지 기간(데이터 유지 기간이라고도 함)은, 주로 트랜지스터(162)의 오프 전류에 의해 결정된다.
반면, 상기 조건을 만족하지 않는 경우에는, 트랜지스터(162)의 오프 전류가 충분히 작아도 유지 기간을 충분히 확보하는 것이 어려울 것이다. 이것은, 트랜지스터(162)의 오프 전류 이외의 리크 전류(예를 들어, 소스 전극과 게이트 전극의 사이에서 발생하는 리크 전류)가 크기 때문이다. 따라서, 본 실시형태에서 개시되는 반도체 장치는 상기 관계를 만족하는 것이 바람직하다고 말할 수 있다.
C1이 C2이상인 것이 바람직하다. C1이 크다면, 노드(FG)의 전위가 제5 배선에 의해 제어될 때(예를 들어, 판독시), 제5 배선의 전위 변동이 억제될 수 있다.
상기 관계가 만족되면, 더욱 양호한 반도체 장치를 실현할 수 있다. R1 및 R2는, 트랜지스터(160)와 트랜지스터(162)의 게이트 절연층들에 의해 결정된다는 점에 유의한다. 마찬가지로, C1 및 C2는, 트랜지스터(160)와 트랜지스터(162)의 게이트 절연층들에 의해 결정된다. 따라서, 게이트 절연층의 재료, 두께 등을 적절히 설정하여, 상기 관계를 만족시키는 것이 바람직하다.
본 실시형태에서 설명되는 반도체 장치에서, 노드(FG)가 플래시 메모리 등의 플로팅 게이트형 트랜지스터의 플로팅 게이트와 유사한 효과를 갖지만, 본 실시형태의 노드(FG)는 플래시 메모리 등의 플로팅 게이트와는 본질적으로 상이한 특징을 가진다. 플래시 메모리의 경우, 제어 게이트에 인가되는 전압이 높기 때문에, 그 전위가 인접 셀의 플로팅 게이트에 영향을 미치는 것을 방지하기 위하여 셀들 사이에 적절한 간격을 유지하는 것이 필요하다. 이것은 반도체 장치의 고집적화를 저해하는 요인들 중 하나이다. 이 요인은, 고전계 인가에 의해 터널링 전류가 발생한다는, 플래시 메모리의 기본 원리에 기인하는 것이다.
또한, 플래시 메모리의 상기 원리 때문에, 절연막의 열화가 진행되어 재기입 횟수에 관한 제한(약 10000회)이라는 또 다른 문제를 야기한다.
개시된 발명에 따른 반도체 장치는 산화물 반도체를 포함하는 트랜지스터의 스위칭에 의해 동작하며, 상기 터널링 전류에 의한 전하 주입의 원리를 이용하지 않는다. 즉, 플래시 메모리와는 달리, 전하 주입을 위한 고전계가 필요하지 않다. 따라서, 인접 셀에 미치는 제어 게이트에 대한 고전계의 영향을 고려할 필요가 없기 때문에, 고집적화가 용이해질 수 있다.
또한, 터널링 전류에 의한 전하의 주입의 원리를 이용하지 않기 때문에, 메모리 셀의 열화의 원인이 존재하지 않는다. 즉, 개시된 발명에 따른 반도체 장치는 플래시 메모리보다 높은 내구성과 신뢰성을 가진다.
또한, 고전계가 불필요하고 대형의 주변 회로(승압 회로 등)가 불필요하다는 것도 플래시 메모리에 비해 이점이다.
용량 소자(164)에 포함된 절연층의 비유전율 εr1이 트랜지스터(160)에 포함된 절연층의 비유전율 εr2와 상이한 경우, 용량 소자(164)에 포함된 절연층의 면적인 S1과 트랜지스터(160)의 게이트 용량을 형성하는 절연층의 면적인 S2가, 2×S2는 S1이상(바람직하게는, S2는 S1이상)을 만족하면서, 용이하게 C1이 C2 이상으로 될 수 있다. 즉, 용량 소자(164)에 포함된 절연층의 면적을 작게 하면서 용이하게 C1을 C2이상으로 할 수 있다. 구체적으로는, 예를 들어, 산화 하프늄 등의 고유전율(high-k) 재료로 형성된 막, 또는 산화 하프늄 등의 고유전율(high-k) 재료로 형성된 막과 산화물 반도체로 형성된 막의 적층 구조를 용량 소자(164)에 포함되는 절연층에 이용하면, εr1을 10 이상, 바람직하게는 15 이상으로 설정할 수 있다; 그리고, 게이트 용량을 형성하는 절연층에 대해 산화 실리콘으로 형성된 막을 이용하면, εr2를 3 내지 4로 설정할 수 있다.
이러한 구조의 조합은, 개시된 발명에 따른 반도체 장치의 고집적화를 가능케한다.
상기 설명에서는 전자가 다수 캐리어인 n-채널 트랜지스터(n형 트랜지스터)가 이용되었지만, n-채널 트랜지스터 대신해 정공이 다수 캐리어인 p-채널 트랜지스터(p형 트랜지스터)가 이용될 수 있다는 것을 이해할 것이라는 점에 유의한다.
전술된 바와 같이, 개시된 발명의 실시형태에 따른 반도체 장치는, 오프 상태에서 소스와 드레인 사이의 리크 전류(오프 전류)가 작은 기입용 트랜지스터와, 기입용 트랜지스터와는 상이한 반도체 재료를 포함하는 판독용 트랜지스터와, 용량 소자를 포함하는 비휘발성 메모리 셀을 가지고 있다.
기입용 트랜지스터의 오프 전류는, 메모리 셀이 이용되는 온도(예를 들어, 25℃)에서 바람직하게는 100 zA(1×10-19 A) 이하, 더욱 바람직하게는 10 zA(1×10-20 A) 이하, 더욱 더 바람직하게는, 1 zA(1×10-21 A) 이하이다. 이러한 작은 오프 전류는 일반적인 실리콘 반도체로는 얻기 어렵지만, 적절한 조건 하에서 산화물 반도체를 가공함으로써 얻어진 트랜지스터에 의해서는 달성될 수 있다. 따라서, 산화물 반도체를 포함하는 트랜지스터가 기입용 트랜지스터로서 이용되는 것이 바람직하다.
또한, 산화물 반도체를 포함하는 트랜지스터는 작은 임계이하 스윙(S 값)을 가지므로, 이동도가 비교적 낮더라도 스위칭 속도가 충분히 높을 수 있다. 따라서, 이 트랜지스터를 기입용 트랜지스터로서 이용함으로써, 노드(FG)에 부여되는 기입 펄스의 상승(rise)이 매우 가파를 수 있다. 또한, 트랜지스터의 오프 전류가 작기 때문에, 노드(FG)에 유지되는 전하량이 저감될 수 있다. 즉, 산화물 반도체를 포함하는 트랜지스터를 기입용 트랜지스터로서 이용함으로써, 데이터가 고속으로 재기입될 수 있다.
판독용 트랜지스터에 관해서는, 오프 전류에 관한 제한은 없지만, 판독 속도를 높이기 위해 고속으로 동작하는 트랜지스터를 이용하는 것이 바람직하다. 예를 들어, 1 나노초의 스위칭 속도 또는 그 이상을 갖는 트랜지스터를 판독용 트랜지스터로서 이용하는 것이 바람직하다.
기입용 트랜지스터를 온으로 하고 기입용 트랜지스터의 소스 전극 및 드레인 전극 중 하나와, 용량 소자의 한 전극과, 판독용 트랜지스터의 게이트 전극이 서로 전기적으로 접속되어 있는 노드에 전위를 공급한 다음, 기입용 트랜지스터를 오프로 하여 미리결정된 양의 전하를 노드에 유지함으로써 메모리 셀에 데이터가 기입된다. 기입용 트랜지스터의 오프 전류는 극히 작기 때문에, 노드에 인가된 전하는 장기간 유지된다. 오프 전류가, 예를 들어, 실질적으로 0이면, 종래의 DRAM에서 요구되는 리프레시 동작이 불필요해지거나, 리프레시 동작의 빈도가 상당히 낮아질(예를 들어, 1달이나 1년에 한 번 정도) 수 있다. 따라서, 반도체 장치의 전력 소비가 충분히 저감될 수 있다.
또한, 메모리 셀에 새로운 데이터를 덮어쓰기(overwrite)함으로써 데이터가 직접 재기입될 수 있다. 이 때문에, 플래시 메모리 등에서 필요한 소거 동작이 필요하지 않음으로써, 소거 동작에 의해 야기되는 동작 속도의 저하가 억제될 수 있다. 즉, 반도체 장치의 고속 동작이 실현될 수 있다. 또한, 데이터를 기입 및 소거하기 위해 종래의 플로팅 게이트형 트랜지스터에서 요구되어 온 고전압이 불필요해진다; 따라서, 반도체 장치의 전력 소비가 더욱 저감될 수 있다. 본 실시형태에 따른 메모리 셀에 인가되는 전압의 최고값(메모리 셀의 단자들에 동시에 인가되는 최고 전위와 최저 전위 사이의 차이)은, 2 단계(1 비트)의 데이터가 기입되는 경우 각각의 메모리 셀에서, 5 V 이하, 바람직하게는 3 V 이하이다.
개시된 발명에 따른 반도체 장치에 제공되는 메모리 셀은, 적어도 기입용 트랜지스터, 판독용 트랜지스터, 및 용량 소자를 포함할 수도 있다. 또한, 용량 소자의 면적이 작아도 메모리 셀이 동작할 수 있다. 따라서, 예를 들어, 각 메모리 셀에서 6개의 트랜지스터를 요구하는 SRAM에 비해, 각 메모리 셀의 면적이 충분히 작아질 수 있다; 따라서, 반도체 장치에서 메모리 셀들이 고밀도로 배치될 수 있다.
종래의 플로팅 게이트형 트랜지스터에서는, 기입 동작시에 전하가 게이트 절연막(터널 절연막)에서 이동하므로, 게이트 절연막(터널 절연막)의 열화가 불가피하다. 본 발명의 한 실시형태에 따른 메모리 셀에서는, 기입용 트랜지스터의 스위칭 동작에 의해 미리결정된 양의 전하를 노드에 유지함으로써 데이터가 기입되므로, 문제가 되어 왔던 게이트 절연막의 열화를 피할 수 있다. 이것은, 원리상 기입 횟수에 제한이 없으며 기입 내구성이 매우 높다는 것을 의미한다. 예를 들어, 본 발명의 한 실시형태에 따른 메모리 셀에서는, 1×109회의 기입 전과 후에서, 메모리 윈도우폭이 2% 이하로 변화하는 것이 가능하다.
또한, 메모리 셀의 기입용 트랜지스터로서 산화물 반도체를 포함하는 트랜지스터를 이용하는 경우, 산화물 반도체는 3.0 eV 내지 3.5 eV의 넓은 에너지 갭을 가지며 극히 적은 수의 열적으로 여기된 캐리어를 포함하기 때문에, 예를 들어, 150℃의 고온에서도 메모리 셀의 전류-전압 특성이 열화되지 않는다.
집중적인 연구 결과, 본 발명자들은, 산화물 반도체를 포함하는 트랜지스터는, 150℃의 고온하에서도 특성이 열화되지 않고, 실온에서 오프 전류가 극히 작은 100 zA라는 우수한 특성을 갖는다는 것을 처음으로 발견했다. 개시된 발명의 한 실시형태는, 이러한 우수한 특성을 갖는 트랜지스터를 메모리 셀의 기입용 트랜지스터로서 이용함으로써, 신규한 특징을 갖는 반도체 장치를 제공하는 것이다.
본 실시형태에서 설명된 구조, 방법 등은 다른 실시형태들에서 설명된 임의의 구조 및 방법과 적절히 조합될 수 있다.
(실시형태 2)
본 실시형태에서는, 상기 실시형태에서 설명된 반도체 장치의 응용예를 도 2a 및 도 2b와 도 3a 및 도 3b를 참조하여 설명한다.
도 2a 및 도 2b는, 도 1a에 나타낸 복수의 반도체 장치(이하, 메모리 셀(190)이라고도 함)를 각각이 포함하는 반도체 장치들의 회로도이다. 도 2a는 메모리 셀(190)이 직렬로 접속된 소위 NAND형 반도체 장치의 회로도이고, 도 2b는 메모리 셀(190)이 병렬로 접속된 소위 NOR형 반도체 장치의 회로도이다.
도 2a의 반도체 장치는, 소스선(SL), 비트선(BL), 제1 신호선(S1), 복수의 제2 신호선(S2), 복수의 워드선(WL), 및 복수의 메모리 셀(190)을 포함한다. 도 2a에서는, 하나의 소스선(SL)과 하나의 비트선(BL)이 제공되지만, 본 실시형태는 이것으로 한정되지 않는다. 복수의 소스선(SL)과 복수의 비트선(BL)이 제공될 수도 있다.
각 메모리 셀(190)에서, 트랜지스터(160)의 게이트 전극과, 트랜지스터(162)의 소스 전극 및 드레인 전극 중 하나와, 용량 소자(164)의 한 전극은 서로 전기적으로 접속된다. 또한, 제1 신호선(S1)과 트랜지스터(162)의 소스 전극 및 드레인 전극 중 다른 하나는 서로 전기적으로 접속되고, 제2 신호선(S2)과 트랜지스터(162)의 게이트 전극은 서로 전기적으로 접속된다. 워드선(WL)과 용량 소자(164)의 다른 전극은 서로 전기적으로 접속된다.
또한, 메모리 셀(190) 내의 트랜지스터(160)의 소스 전극은 하나의 인접하는 메모리 셀(190) 내의 트랜지스터(160)의 드레인 전극에 전기적으로 접속된다. 메모리 셀(190)에 포함된 트랜지스터(160)의 드레인 전극은 또 다른 인접하는 메모리 셀(190)의 트랜지스터(160)의 소스 전극에 전기적으로 접속된다. 직렬로 접속된 복수의 메모리 셀의 한쪽 끝의 메모리 셀(190)에 포함된 트랜지스터(160)의 드레인 전극은, 비트선에 전기적으로 접속된다는 점에 유의한다. 또한, 직렬로 접속된 복수의 메모리 셀의 다른 쪽 끝의 메모리 셀(190)에 포함된 트랜지스터(160)의 소스 전극은, 소스선에 전기적으로 접속된다.
도 2a의 반도체 장치에서는, 각 행에 대해 기입 동작 및 판독 동작이 실시된다. 기입 동작은 다음과 같이 실시된다. 기입이 실시되는 행의 제2 신호선(S2)에 트랜지스터(162)를 온으로 하는 전위가 인가됨으로써, 기입이 실시될 행의 트랜지스터(162)가 온으로 된다. 따라서, 지정된 행의 트랜지스터(160)의 게이트 전극에 제1 신호선(S1)의 전위가 인가됨으로써, 게이트 전극에 미리결정된 전하가 부여된다. 따라서, 지정된 행의 메모리 셀에 데이터가 기입될 수 있다.
판독 동작은 다음과 같이 실시된다. 우선, 판독을 실시하는 행 이외의 행의 워드선(WL)에, 트랜지스터(160)의 게이트 전극의 전하에 관계없이 트랜지스터(160)를 온으로 하는 전위가 인가됨으로써, 판독을 실시할 행 이외의 행의 트랜지스터(160)가 온으로 된다. 그 다음, 트랜지스터(160)의 게이트 전극의 전하에 따라 트랜지스터(160)의 온 상태 또는 오프 상태를 결정하는 전위(판독 전위)가, 판독을 실시하는 행의 워드선(WL)에 인가된다. 그 후, 소스선(SL)에 고정된 전위가 인가되고, 비트선(BL)에 접속된 판독 회로(미도시)가 동작한다. 여기서, 소스선(SL)과 비트선(BL) 사이의 복수의 트랜지스터(160)는, 판독을 실시하는 행의 트랜지스터(160)를 제외하고는 온 상태에 있기 때문에, 소스선(SL)과 비트선(BL) 사이의 컨덕턴스는, 판독을 실시하는 행의 트랜지스터(160)의 상태에 의해 결정된다. 즉, 판독 회로에 의해 판독되는 비트선(BL)의 전위는, 판독을 실시하는 행의 트랜지스터(160)의 게이트 전극의 전하에 따라 변한다. 따라서, 지정된 행의 메모리 셀로부터 데이터가 판독될 수 있다.
도 2b의 반도체 장치는, 복수의 소스선(SL), 복수의 비트선(BL), 복수의 제1 신호선(S1), 복수의 제2 신호선(S2), 복수의 워드선(WL), 및 복수의 메모리 셀(190)을 포함한다. 트랜지스터(160)의 게이트 전극, 트랜지스터(162)의 소스 전극 및 드레인 전극 중 하나, 및 용량 소자(164)의 한 전극은 서로 전기적으로 접속된다. 또한, 소스선(SL)과 트랜지스터(160)의 소스 전극은 서로 전기적으로 접속되고, 비트선(BL)과 트랜지스터(160)의 드레인 전극은 서로 전기적으로 접속된다. 또한, 제1 신호선(S1)과 트랜지스터(162)의 소스 전극 및 드레인 전극 중 다른 하나는 서로 전기적으로 접속되고, 제2 신호선(S2)과 트랜지스터(162)의 게이트 전극은 서로 전기적으로 접속된다. 워드선(WL)과 용량 소자(164)의 다른 전극은 서로 전기적으로 접속된다.
도 2b의 반도체 장치에서는, 각 행에 대해 기입 동작 및 판독 동작이 실시된다. 기입 동작은 도 2a의 반도체 장치와 유사한 방식으로 실시된다. 판독 동작은 다음과 같이 실시된다. 우선, 판독을 실시하는 행 이외의 행의 워드선(WL)에, 트랜지스터(160)의 게이트 전극의 전하에 관계없이 트랜지스터(160)를 오프로 하는 전위가 인가됨으로써, 판독을 실시할 행 이외의 행의 트랜지스터(160)가 오프로 된다. 그 다음, 트랜지스터(160)의 게이트 전극의 전하에 따라 트랜지스터(160)의 온 상태 또는 오프 상태를 결정하는 전위(판독 전위)가, 판독을 실시하는 행의 워드선(WL)에 인가된다. 그 후, 소스선(SL)에 고정된 전위가 인가되고, 비트선(BL)에 접속된 판독 회로(미도시)가 동작한다. 여기서, 소스선(SL)과 비트선(BL) 사이의 컨덕턴스는, 판독을 실시하는 행의 트랜지스터(160)의 상태에 의해 결정된다. 즉, 판독 회로에 의해 판독되는 비트선(BL)의 전위는, 판독을 실시하는 행의 트랜지스터(160)의 게이트 전극의 전하에 따라 변한다. 따라서, 지정된 행의 메모리 셀로부터 데이터가 판독될 수 있다.
그 다음, 도 2a 및 도 2b의 반도체 장치 등에 이용될 수 있는 판독 회로의 예를 도 3a 내지 도 3c를 참조하여 설명한다.
도 3a는 판독 회로의 개략도이다. 판독 회로는 트랜지스터와 센스 증폭기 회로를 포함한다.
데이터 판독시, 단자 A는 데이터를 판독할 메모리 셀이 접속된 비트선에 접속된다. 또한, 트랜지스터의 게이트 전극에는 바이어스 전위(Vbias)가 인가되어 단자 A의 전위를 제어한다.
메모리 셀(190)의 저항은 저장된 데이터에 따라 변한다. 구체적으로는, 선택된 메모리 셀(190)의 트랜지스터(160)가 온 상태인 때에는, 메모리 셀(190)은 저저항을 갖는 반면, 선택된 메모리 셀(190)의 트랜지스터(160)가 오프 상태인 때에는, 선택된 메모리 셀(190)은 고저항을 가진다.
메모리 셀(190)이 고저항을 가지면, 단자 A의 전위가 기준 전위(Vref)보다 높고, 센스 증폭기 회로는 단자 A의 전위에 대응하는 전위(데이터 "1")를 출력한다. 반면, 메모리 셀(190)이 저저항을 가지면, 단자 A의 전위가 기준 전위(Vref) 보다 낮고, 센스 증폭기 회로는 단자 A의 전위에 대응하는 전위(데이터 "0")를 출력한다.
따라서, 판독 회로를 이용하여, 메모리 셀(190)로부터 데이터가 판독될 수 있다. 본 실시형태의 판독 회로는 예이며, 다른 공지된 회로가 이용될 수도 있다는 점에 유의한다. 판독 회로는 프리차지 회로를 더 포함할 수도 있다. 기준 전위(Vref) 대신에, 기준 비트선이 센스 증폭기 회로에 접속될 수도 있다.
도 3b는 센스 증폭기 회로의 예인 차동형 센스 증폭기(differential sense amplifier)를 나타낸다. 차동형 센스 증폭기는, 입력 단자 Vin(+) 및 입력 단자 Vin(-)과, 출력 단자(Vout)를 가지며, Vin(+)과 Vin(-) 사이의 차를 증폭한다. Vin(+) > Vin(-)이면, Vout의 출력은 실질적으로 하이(High)인 반면, Vin(+) < Vin(-)이면, Vout의 출력은 실질적으로 로우(Low)이다. 판독 회로에 대해 차동형 센스 증폭기를 이용하는 경우, Vin(+) 및 Vin(-) 중 하나는 단자 A에 접속되고, 기준 전위(Vref)는 Vin(+) 및 Vin(-) 중 다른 하나에 인가된다.
도 3c는 센스 증폭기 회로의 예인 래치형 센스 증폭기(latch sense amplifier)를 나타낸다. 래치형 센스 증폭기는, 입/출력 단자 V1, 입력 단자 V2, 제어용 신호 Sp의 입력 단자, 및 제어용 신호 Sn의 입력 단자를 포함한다. 우선, 제어 신호 Sp와 Sn은 각각 하이 및 로우로 설정되고, 전원 전위(Vdd)가 차단된다. 그 다음, 비교될 전위들이 V1 및 V2에 인가된다. 그 후, 신호 Sp 및 Sn은 각각 로우(Low) 및 하이(High)로 설정되고, 전원 전위(Vdd)가 인가된다. 비교되는 전위 V1in과 V2in이 V1in > V2in을 만족하면, V1의 출력은 하이이고, V2의 출력은 로우인 반면, 전위가 V1in < V2in를 만족하면, V1의 출력은 로우이고, V2의 출력은 하이이다. 이러한 관계를 이용함으로써, V1in과 V2in 사이의 차가 증폭될 수 있다. 래치형 센스 증폭기가 판독 회로에 이용되는 경우, V1 및 V2 중 하나가 스위치를 통해 단자 A 및 출력 단자에 접속되고, V1 및 V2 중 다른 하나에는 기준 전위(Vref)가 인가된다.
본 실시형태에서 설명된 구조, 방법 등은 다른 실시형태들에서 설명된 임의의 구조 및 방법과 적절히 조합될 수 있다.
(실시형태 3)
본 실시형태에서는, 개시된 발명의 실시형태에 따른 반도체 장치의 구조 및 제조 방법을, 도 7a 및 7b, 도 8a 내지 8h, 및 도 9의 (a) 내지 (e)를 참조하여 설명한다.
<반도체 장치의 단면 구조 및 평면 구조>
도 7a 및 도 7b는 반도체 장치의 구조예를 나타낸다. 도 7a는 반도체 장치의 단면을 나타내고, 도 7b는 반도체 장치의 평면도를 나타낸다. 여기서, 도 7a는 도 7b의 라인 A1-A2 및 라인 B1-B2를 따른 단면을 나타낸다. 도 7a 및 도 7b에 나타낸 반도체 장치는, 하부에는 산화물 반도체가 아닌 반도체 재료를 포함하는 트랜지스터(160)와, 상부에는 산화물 반도체를 포함하는 트랜지스터(162)를 포함한다. 산화물 반도체가 아닌 반도체 재료를 포함하는 트랜지스터(160)는 용이하게 고속으로 동작할 수 있다. 한편, 산화물 반도체를 포함하는 트랜지스터(162)는 그 특성 때문에 전하를 장시간 유지할 수 있다.
본 설명에서는 양쪽 모두의 트랜지스터가 n채널 트랜지스터이지만, p채널 트랜지스터를 이용할 수 있다는 것을 이해하여야 한다. 개시된 발명의 기술적인 특징은, 데이터를 유지하기 위하여 트랜지스터(162)에서 산화물 반도체를 이용한다는데에 있으므로, 반도체 장치의 구체적인 구조를 여기서 설명된 구조로 한정할 필요는 없다.
도 7a 및 도 7b의 트랜지스터(160)는, 반도체 재료(예를 들어, 실리콘)를 포함하는 기판(100)에 제공된 채널 형성 영역(116), 채널 형성 영역(116)을 사이에 두도록 제공된 불순물 영역(114) 및 고농도 불순물 영역(120)(이들 영역들을 집합적으로 단순히 불순물 영역이라고도 함), 채널 형성 영역(116) 위에 제공된 게이트 절연층(108a), 게이트 절연층(108a) 위에 제공된 게이트 전극(110a), 불순물 영역에 전기적으로 접속된 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)을 포함한다.
게이트 전극(110a)의 측면에는 측벽 절연층(118)이 제공된다. 기판(100)의 표면에 수직인 방향에서 보았을 때, 측벽 절연층(118)과 중첩하지 않는 기판(100)의 영역에 고농도 불순물 영역(120)이 제공된다. 금속 화합물 영역(124)은 고농도 불순물 영역(120)에 접하여 제공된다. 기판(100)에는 트랜지스터(160)를 둘러싸는 소자 분리 절연층(106)이 제공된다. 트랜지스터(160)를 덮도록 층간 절연층(126) 및 층간 절연층(128)이 제공된다. 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b) 각각은, 층간 절연층(126) 및 층간 절연층(128)에 형성된 개구를 통해 금속 화합물 영역(124)에 전기적으로 접속된다. 따라서, 소스 또는 드레인 전극(130a 및 130b) 각각은, 금속 화합물 영역(124)을 통해 고농도 불순물 영역(120) 및 불순물 영역(114)에 전기적으로 접속된다. 또한, 전극(130c)은 층간 절연층(126) 및 층간 절연층(128)에 형성된 개구를 통해 게이트 전극(110a)에 전기적으로 접속된다. 트랜지스터(160)의 집적화 등을 위해 일부 경우에는 측벽 절연층(118)이 생략될 수도 있다는 점에 유의한다.
도 7a 및 도 7b의 트랜지스터(162)는, 층간 절연층(128) 위에 제공된 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b); 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)에 전기적으로 접속된 산화물 반도체층(144); 소스 또는 드레인 전극(142a), 소스 또는 드레인 전극(142b), 및 산화물 반도체층(144)을 덮는 게이트 절연층(146); 및 산화물 반도체층(144)과 중첩하도록 게이트 절연층(146) 위에 제공된 게이트 전극(148a)을 포함한다.
여기서, 산화물 반도체층(144)은 수소 등의 불순물의 충분한 제거 및/또는 충분한 산소의 공급에 의해 고순도화되는 것이 바람직하다. 구체적으로는, 예를 들어, 산화물 반도체층(144)의 수소 농도는 5×1019 atoms/cm3 이하, 바람직하게는 5×1018 atoms/cm3 이하, 더욱 바람직하게는 5×1017 atoms/cm3 이하이다. 산화물 반도체층(144)의 수소 농도는 2차 이온 질량분석법(SIMS：secondary ion mass spectrometry)에 의해 측정된다는 점에 유의한다. 따라서, 수소 농도가 충분히 저감되어 산화물 반도체층이 고순도화되고 충분한 산소의 공급에 의해 산소 결손에 기인한 에너지 갭 내의 결함 준위(defect states)가 저감된 산화물 반도체층(144)에서는, 캐리어 농도가 1×1012/cm3 미만, 바람직하게는, 1×1011/cm3 미만, 보다 바람직하게는 1.45×1010/cm3 미만이다. 예를 들어, 실온에서의 오프 전류(여기서는, 채널폭의 마이크로미터(㎛)당 전류)는 100 zA/㎛ 이하, 바람직하게는 10 zA/㎛ 이하(1 zA는 1×10-21 A이다)이다. 이러한 i형(진성) 또는 실질적으로 i형인 산화물 반도체의 이용에 의해, 상당히 우수한 오프 전류 특성을 갖는 트랜지스터(162)가 얻어질 수 있다.
도 7a 및 도 7b의 트랜지스터(162)에서는, 산화물 반도체층(144)이 섬 형상으로 가공되지 않는다; 따라서, 가공시의 에칭에 기인한 산화물 반도체층(144)의 오염이 방지될 수 있다는 점에 유의한다.
용량 소자(164)는, 소스 또는 드레인 전극(142a), 산화물 반도체층(144), 게이트 절연층(146), 및 전극(148b)을 포함한다. 소스 또는 드레인 전극(142a)은 용량 소자(164)의 한 전극으로서 역할하고, 전극(148b)은 용량 소자(164)의 다른 전극으로서 역할한다.
도 7a 및 도 7b의 용량 소자(164)에서는, 산화물 반도체층(144)과 게이트 절연층(146)이 적층됨으로써, 소스 또는 드레인 전극(142a)과 전극(148b) 사이의 절연성이 충분히 확보될 수 있다는 점에 유의한다.
트랜지스터(162) 및 용량 소자(164)에서, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)의 단부는 테이퍼링되는(tapered) 것이 바람직하다는 점에 유의한다. 여기서, 테이퍼링 각도는, 예를 들어, 30° 내지 60°이다. 테이퍼링 각도란, 테이퍼링된 형상을 갖는 층을 그 단면(기판의 표면에 수직하는 면)에 수직인 방향에서 보았을 때, 테이퍼링된 형상을 갖는 층(예를 들어, 소스 또는 드레인 전극(142a))의 측면과 하부면 사이에 형성된 경사각을 말한다는 점에 유의한다. 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)의 단부가 테이퍼링되면, 산화물 반도체층(144)에 의한 피복성이 향상되고, 절단이 방지될 수 있다.
또한, 트랜지스터(162) 및 용량 소자(164) 위에는 층간 절연층(150)이 제공되고, 층간 절연층(150) 위에는 층간 절연층(152)이 제공된다.
<반도체 장치 제조 방법>
그 다음, 반도체 장치 제조 방법의 예를 설명한다. 우선, 이하에서 도 8a 내지 8h를 참조하여 하부의 트랜지스터(160)의 제조 방법을 설명한 다음, 도 9의 (a) 내지 (e)를 참조하여 상부의 트랜지스터(162)의 제조 방법을 설명한다.
<하부의 트랜지스터 제조 방법>
우선, 반도체 재료를 포함하는 기판(100)이 준비된다(도 8a 참조). 반도체 재료를 포함하는 기판(100)으로서, 실리콘, 탄화 실리콘 등으로 이루어진 단결정 반도체 기판 또는 다결정 반도체 기판; 실리콘 게르마늄 등으로 이루어진 화합물 반도체 기판; SOI 기판 등이 이용될 수 있다. 여기서는, 반도체 재료를 포함하는 기판(100)으로서 단결정 실리콘 기판이 이용되는 예를 설명한다. 용어 "SOI 기판"이란 일반적으로 절연층 위에 실리콘 반도체층이 제공된 기판을 의미하고, 본 명세서 등에서의 용어 "SOI 기판"이란 절연층 위에 실리콘 이외의 재료를 포함하는 반도체층이 제공된 기판도 포함한다는 점에 유의한다. 즉, "SOI 기판"에 포함된 반도체층은 실리콘 반도체층으로 한정되지 않는다. 또한, SOI 기판은, 유리 기판 등의 절연 기판 위에, 절연층을 사이에 두고, 반도체층이 제공된 구조를 갖는 기판도 포함한다.
기판(100) 위에는, 소자 분리 절연층을 형성하기 위한 마스크로서 역할하는 보호층(102)이 형성된다(도 8a 참조). 보호층(102)으로서, 예를 들어, 산화 실리콘, 질화 실리콘, 또는 산화 질화 실리콘 등의 재료를 이용하여 형성된 절연층이 이용될 수 있다. 이 단계의 전 또는 후에, 트랜지스터의 임계 전압을 제어하기 위하여, n형 도전성 또는 p형 도전성을 부여하는 불순물 원소가 기판(100)에 첨가될 수도 있다는 점에 유의한다. 기판(100)의 반도체가 실리콘으로 이루어진 경우, n형 도전성을 부여하는 불순물로서는, 예를 들어, 인(P), 비소(As) 등을 이용할 수 있고, p형 도전성을 부여하는 불순물로서는, 예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga) 등을 이용할 수 있다.
그 다음, 마스크로서 보호층(102)을 이용한 에칭에 의해 보호층(102)으로 덮이지 않은 영역(노출된 영역)의 기판(100)의 일부가 제거된다. 따라서, 다른 반도체 영역들과는 분리된 반도체 영역(104)이 형성된다(도 8b 참조). 에칭으로서, 건식 에칭을 실시하는 것이 바람직하지만, 습식 에칭을 실시할 수도 있다. 에칭 가스 및 에칭액(etchant)은 에칭될 재료에 따라 적절히 선택될 수 있다.
그 다음, 반도체 영역(104)을 덮도록 절연층이 형성되고, 반도체 영역(104)과 중첩하는 영역에서 절연층이 선택적으로 제거됨으로써, 소자 분리 절연층(106)이 형성된다(도 8b 참조). 절연층은, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘 등을 이용하여 형성된다. 절연층을 제거하기 위해, CMP 등의 연마 처리와 에칭 처리 중 임의의 것이 이용될 수 있다. 반도체 영역(104)의 형성 후, 또는 소자 분리 절연층(106)의 형성 후에 보호층(102)이 제거된다는 점에 유의한다.
그 다음, 반도체 영역(104) 위에 절연층이 형성되고, 절연층 위에 도전 재료를 포함하는 층이 형성된다.
절연층은 이후에 게이트 절연층으로서 역할하며, 절연층은, CVD법, 스퍼터링법 등에 의해 형성된, 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈, 산화 이트륨, 하프늄 실리케이트(HfSixOy (x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy (x>0, y>0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy (x>0, y>0)) 중 임의의 것을 포함하는 막을 포함한 단층 구조 또는 적층 구조를 가질 수도 있다. 대안으로서, 절연층은, 고밀도 플라즈마 처리나 열산화 처리에 의해 반도체 영역(104)의 표면을 산화 또는 질화하는 방식으로 형성될 수도 있다. 고밀도 플라즈마 처리는, 예를 들어, He, Ar, Kr, 또는 Xe 등의 희가스와, 산소, 산화 질소, 암모니아, 질소, 또는 수소 등과의 혼합 가스를 이용하여 실시될 수 있다. 절연층은, 예를 들어, 1 nm 내지 100 nm, 바람직하게는, 10 nm 내지 50 nm의 두께를 가질 수 있다.
도전 재료를 포함하는 층은, 알루미늄, 구리, 티타늄, 탄탈, 또는 텅스텐 등의 금속 재료를 이용하여 형성될 수 있다. 또한, 도전 재료를 포함하는 층은, 다결정 실리콘 등의 반도체 재료를 이용하여 형성될 수도 있다. 도전 재료를 포함하는 층을 형성하는 방법에 관해서는 특별한 제한이 없으며, 증착법, CVD법, 스퍼터링법, 및 스핀 코팅법 등의 다양한 성막법이 이용될 수 있다. 본 실시형태에서는, 도전 재료를 포함하는 층이 금속 재료를 이용하여 형성되는 예를 설명한다는 점에 유의한다.
그 후, 절연층 및 도전 재료를 포함하는 층이 선택적으로 에칭됨으로써, 게이트 절연층(108a) 및 게이트 전극(110a)이 형성된다(도 8c 참조).
그 다음, 게이트 전극(110a)을 덮는 절연층(112)이 형성된다(도 8c 참조). 그 다음, 반도체 영역(104)에 인(P)이나 비소(As) 등을 첨가함으로써 얕은 접합 깊이를 갖는 불순물 영역(114)이 형성된다(도 8c 참조). 여기서는 n-채널 트랜지스터를 형성하기 위하여 인(P)이나 비소(As)가 첨가된다; p-채널 트랜지스터를 형성하기 위해서는 붕소(B)나 알루미늄(Al) 등의 불순물 원소가 첨가될 수도 있다는 점에 유의한다. 불순물 영역(114)의 형성에 의해 반도체 영역(104)에는 게이트 절연층(108a) 아래에 채널 형성 영역(116)이 형성된다(도 8c 참조). 여기서, 첨가되는 불순물의 농도는 적절히 설정될 수 있다; 그러나, 반도체 소자가 고도로 미세화되는 경우 그 농도를 증가시키는 것이 바람직하다. 여기서는, 절연층(112)의 형성 후에 불순물 영역(114)이 형성되지만, 대안으로서, 불순물 영역(114)의 형성 후에 절연층(112)이 형성될 수도 있다.
그 다음, 측벽 절연층(118)이 형성된다(도 8d 참조). 절연층(112)을 덮도록 절연층이 형성된 다음, 절연층(112)이 고도의 이방성 에칭 처리됨으로써, 측벽 절연층(118)이 자기 정합적 방식으로 형성될 수 있다. 이 때, 절연층(112)을 부분적으로 에칭하여 게이트 전극(110a)의 상부면과 불순물 영역(114)의 상부면을 노출시키는 것이 바람직하다. 고집적화 등을 위해 일부 경우에는 측벽 절연층(118)이 생략될 수도 있다는 점에 유의한다.
그 다음, 게이트 전극(110a), 불순물 영역(114), 측벽 절연층(118) 등을 덮도록 절연층이 형성된다. 그 다음, 절연층이 불순물 영역(114)에 접하는 영역에 인(P), 비소(As) 등이 첨가됨으로써, 고농도 불순물 영역(120)이 형성된다(도 8e 참조). 그 후, 절연층이 제거된다. 게이트 전극(110a), 측벽 절연층(118), 고농도 불순물 영역(120) 등을 덮도록 금속층(122)이 형성된다(도 8e 참조). 진공 증착법, 스퍼터링법, 및 스핀 코팅법 등의 다양한 성막법 중 임의의 방법이 금속층(122)의 형성에 이용될 수 있다. 저저항 금속 화합물을 형성하도록 반도체 영역(104)에 포함된 반도체 재료와 반응하는 금속 재료를 이용하여 금속층(122)이 형성되는 것이 바람직하다. 이러한 금속 재료의 예로서는, 티타늄, 탄탈, 텅스텐, 니켈, 코발트, 및 백금이 포함된다.
그 다음, 금속층(122)이 반도체 재료와 반응하도록 열 처리가 실시된다. 따라서, 고농도 불순물 영역(120)에 접하는 금속 화합물 영역(124)이 형성된다(도 8f 참조). 게이트 전극(110a)이 다결정 실리콘 등을 이용하여 형성되는 경우, 금속층(122)에 접하는 게이트 전극(110a)의 영역에도 금속 화합물 영역이 형성된다는 점에 유의한다.
열 처리로서, 예를 들어, 플래시 램프(flash lamp)를 이용한 조사가 이용될 수 있다. 또 다른 열 처리 방법이 이용될 수도 있다는 것을 이해하겠지만, 금속 화합물의 형성을 위한 화학 반응의 제어성을 향상시키기 위하여 극히 짧은 시간 동안 열 처리를 달성할 수 있는 방법이 이용되는 것이 바람직하다. 금속 화합물 영역(124)은 금속 재료와 반도체 재료의 반응에 의해 형성되며, 충분히 높은 도전성을 가진다는 점에 유의한다. 금속 화합물 영역의 형성은 전기 저항을 충분히 저감시키고 소자 특성을 향상시킬 수 있다. 금속 화합물 영역(124)이 형성된 후, 금속층(122)은 제거된다는 점에 유의한다.
그 다음, 상기 단계들에서 형성된 구성요소들을 덮도록 층간 절연층(126) 및 층간 절연층(128)이 형성된다(도 8g 참조). 층간 절연층(126) 및 층간 절연층(128)은, 산화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 또는 산화 탄탈 등의 무기 절연 재료를 포함하는 재료를 이용하여 형성될 수 있다. 또한, 층간 절연층(126) 및 층간 절연층(128)은, 폴리이미드나 아크릴 등의 유기 절연 재료를 이용하여 형성될 수 있다. 여기서는, 층간 절연층(126)과 층간 절연층(128)의 적층 구조가 이용되고 있지만, 개시된 발명의 한 실시형태는 이것으로 한정되지 않는다는 점에 유의한다. 단층 구조 또는 3층 이상을 포함하는 적층 구조가 이용될 수 있다. 층간 절연층(128)의 형성 후, 그 표면이, CMP, 에칭 처리 등에 의해 평탄화되는 것이 바람직하다.
그 다음, 금속 화합물 영역(124)에 도달하는 개구가 층간 절연층에 형성되고, 그 개구에 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)이 형성된다(도 8h 참조). 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)은, 예를 들어, PVD법, CVD법 등에 의해 개구를 포함하는 영역에 도전층이 형성된 다음, 그 도전층의 일부가 에칭 처리, CMP 등에 의해 제거되는 방식으로 형성될 수 있다.
구체적으로는, 예를 들어, PVD법에 의해 개구를 포함한 영역에 얇은 티타늄막이 형성되고, CVD법에 의해 얇은 질화 티타늄막이 형성된 다음, 개구를 채우도록 텅스텐막이 형성되는 방법을 이용할 수 있다. 여기서, PVD법에 의해 형성된 티타늄막은, 티타늄막이 형성되는 면 위의 산화막(자연 산화막 등)을 환원시킴으로써, 하부 전극 등(여기서는, 금속 화합물 영역(124))과의 접촉 저항을 낮추는 기능을 가진다. 티타늄막의 형성 후에 형성되는 질화 티타늄막은, 도전성 재료의 확산을 방지하는 배리어(barrier) 기능을 가진다. 티타늄, 질화 티타늄 등으로 된 배리어막의 형성 후에, 도금법에 의해 구리막이 형성될 수도 있다.
소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)이 도전층의 일부를 제거함으로써 형성되는 경우, 그 표면이 평탄화 되도록 가공하는 것이 바람직하다는 점에 유의한다. 예를 들어, 개구를 포함한 영역에 얇은 티타늄막이나 얇은 질화 티타늄막이 형성된 다음, 개구를 채우도록 텅스텐막이 형성되는 경우, 후속하는 CMP에 의해, 텅스텐막, 티타늄막, 질화 티타늄막 등의 불필요한 부분이 제거될 수 있고, 그 표면의 평탄성이 향상될 수 있다. 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)의 표면을 포함하는 표면이 이와 같은 방식으로 평탄화됨으로써, 이후의 단계에서 전극, 배선, 절연층, 반도체층 등이 양호하게 형성될 수 있다.
여기서는, 금속 화합물 영역(124)에 접하는 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b) 만이 도시되어 있다; 그러나, 이 단계에서, 게이트 전극(110a)에 접하는 전극 등도 역시 형성될 수 있다는 점에 유의한다. 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)에 대해 이용되는 재료에 관해서는 특별히 제한은 없고, 다양한 도전 재료들 중 임의의 재료가 이용될 수 있다. 예를 들어, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐 등의 도전성 재료가 이용될 수 있다. 이후에 실시되는 열 처리를 고려하여, 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)은 열 처리를 견디기에 충분한 내열성을 갖는 재료를 이용하여 형성되는 것이 바람직하다.
상기 단계를 통해, 반도체 재료를 포함하는 기판(100)을 이용한 트랜지스터(160)가 형성된다(도 8h 참조). 산화물 반도체가 아닌 반도체 재료를 포함하는 트랜지스터(160)는 고속으로 동작할 수 있다.
상기 단계들 후에 전극, 배선, 절연층 등이 추가로 형성될 수도 있다는 점에 유의한다. 배선이, 층간 절연층 및 도전층의 적층 구조를 포함하는 다층 구조를 갖는 경우, 고도로 집적된 반도체 장치가 제공될 수 있다.
<상부의 트랜지스터 제조 방법>
그 다음, 도 9의 (a) 내지 (e)를 참조하여 층간 절연층(128) 위에 트랜지스터(162)를 제조하는 단계를 설명한다. 도 9의 (a) 내지 (e)는, 층간 절연층(128) 위에 전극, 트랜지스터(162) 등을 제조하는 단계를 나타낸다; 트랜지스터(162) 아래의 트랜지스터(160) 등은 생략된다는 점에 유의한다.
우선, 층간 절연층(128) 위에 도전층이 형성되고 선택적으로 에칭됨으로써, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)이 형성된다(도 9의 (a) 참조).
도전층은 스퍼터링법 등으로 대표되는 PVD법이나, 플라즈마 CVD법 등의 CVD법에 의해 형성될 수 있다. 도전층에 대한 재료로서, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 및 텅스텐으로부터 선택된 원소; 전술된 원소들 중 임의의 원소를 성분으로서 포함하는 합금 등이 이용될 수 있다. 망간, 마그네슘, 지르코늄, 및 베릴륨 중 임의의 것이나, 이들 중 임의의 것을 조합하여 포함하는 재료가 이용될 수도 있다. 또한, 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 및 스칸듐으로부터 선택된 원소와 조합된 알루미늄, 또는 이들 중 임의의 것을 조합하여 포함하는 재료가 이용될 수도 있다.
도전층은 단층 구조 또는 2층 이상을 포함하는 적층 구조를 가질 수도 있다. 예를 들어, 티타늄막이나 질화 티타늄막의 단층 구조, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층된 2층 구조, 질화 티타늄막 위에 티타늄막이 적층된 2층 구조, 티타늄막과 알루미늄막과 티타늄막이 적층된 3층 구조 등을 들 수 있다. 도전층이 티타늄막이나 질화 티타늄막의 단층 구조를 갖는 경우, 도전층은 테이퍼링된 형상을 갖는 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)으로 용이하게 가공된다는 이점이 있다는 점에 유의한다.
대안으로서, 도전성 금속 산화물을 이용하여 도전층이 형성될 수도 있다. 도전성 금속 산화물은, 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 - 산화 주석 합금(ITO로 약기되는, In2O3-SnO2), 산화 인듐 - 산화 아연 합금(In2O3-ZnO), 또는 실리콘이나 산화 실리콘을 포함하는 이들 금속 산화물 재료들 중 임의의 재료일 수 있다.
도전층은, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)의 단부가 테이퍼링되도록 에칭되는 것이 바람직하다. 여기서, 테이퍼링 각도는, 예를 들어, 30°내지 60°이다. 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)이 테이퍼링된 단부를 갖도록 에칭되면, 이후에 형성되는 게이트 절연층(146)에 의한 피복성이 향상될 수 있고, 단차에 기인한 절단이 방지될 수 있다.
트랜지스터의 채널 길이(L)는, 소스 또는 드레인 전극(142a)의 하단부와, 소스 또는 드레인 전극(142b)의 하단부 사이의 간격에 의해 결정된다. 25 nm 미만의 채널 길이(L)를 갖는 트랜지스터에 대한 마스크를 형성하기 위한 노광에서, 수 나노미터 내지 수십 나노미터로 파장이 짧은 초자외선을 이용하는 것이 바람직하다는 점에 유의한다. 초자외선을 이용한 노광의 해상도는 높으며, 초점 심도가 크다. 따라서, 이후에 형성되는 트랜지스터의 채널 길이(L)가 10 nm 내지 1000 nm(1 ㎛)일 수 있어서, 회로의 동작 속도가 증가될 수 있다. 또한, 미세화에 의해 반도체 장치의 전력 소비가 저감될 수 있다.
층간 절연층(128) 위에는, 베이스(base)로서 역할하는 절연층이 제공될 수도 있다는 점에 유의한다. 절연층은 PVD법, CVD법 등에 의해 형성될 수 있다.
또한, 절연층은, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b) 위에 형성될 수도 있다. 절연층을 제공함으로써, 이후에 형성되는 게이트 전극과 소스 및 드레인 전극(142a 및 142b) 사이에 형성된 기생 용량이 저감될 수 있다.
그 다음, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)을 덮도록 산화물 반도체층(144)이 형성된다(도 9의 (b) 참조).
산화물 반도체층(144)은, 4원계 금속 산화물인 In-Sn-Ga-Zn-O계 산화물 반도체; 3원계 금속 산화물인 In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, 또는 Sn-Al-Zn-O계 산화물 반도체막; 2원계 금속 산화물인 In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체, 또는 In-Mg-O계 산화물 반도체; 또는 1원계 금속 산화물인 In-O계 산화물 반도체, Sn-O계 산화물 반도체, 또는 Zn-O계 산화물 반도체 등을 이용하여 형성될 수 있다.
특히, In-Ga-Zn-O계의 산화물 반도체 재료는 전계가 없을 때 충분히 높은 저항을 가지므로 오프 전류가 충분히 저감될 수 있다. 또한, In-Ga-Zn-O계의 산화물 반도체 재료는 일반적인 실리콘 반도체에 비해 높은 전계 효과 이동도를 가지므로, 반도체 장치에 이용되는 반도체 재료로서 적합하다.
In-Ga-Zn-O계의 산화물 반도체 재료의 대표적인 예로서, InGaO3(ZnO)m (m＞0)로 표기되는 것을 들 수 있다. 또한, Ga가 M으로 대체된 InMO3(ZnO)m (m＞0)로 표기되는 산화물 반도체 재료를 들 수 있다. 여기서, M은, 갈륨(Ga), 알루미늄(Al), 철(Fe), 니켈(Ni), 망간(Mn), 코발트(Co) 등으로부터 선택된 하나 이상의 금속 원소를 나타낸다. 예를 들어, M은 Ga, Ga 및 Al, Ga 및 Fe, Ga 및 Ni, Ga 및 Mn, Ga 및 Co 등일 수 있다. 상기 조성은 결정 구조에 따라 주어진 예에 불과하다는 점에 유의한다.
스퍼터링법에 의해 산화물 반도체층(144)을 형성하는데 이용되는 타겟으로서, 조성식 In:Ga:Zn=1:x:y(x는 0이상, y는 0.5 내지 5)으로 표현되는 조성비를 갖는 타겟이 바람직하다. 예를 들어, In:Ga:Zn = 1:1:1 [원자비] (x = 1, y= 1), (즉, In2O3:Ga2O3:ZnO = 1:1:2 [몰수 비])의 조성비를 갖는 타겟 등이 이용될 수 있다. 대안으로서, In:Ga:Zn = 1:1:0.5 [원자비] (x = 1, y = 0.5), (즉, In2O3:Ga2O3:ZnO = 1:1:1 [몰수 비])의 조성비를 갖는 타겟, In:Ga:Zn = 1:1:2 [원자비] (x = 1, y= 2), (즉, In2O3:Ga2O3:ZnO = 1:1:4 [몰수 비])의 조성비를 갖는 타겟, 또는 In:Ga:Zn = 1:0:1 [원자비] (x = 0, y= 1), (즉, In2O3:ZnO = 1:2 [몰수 비])의 조성비를 갖는 타겟이 이용될 수 있다.
본 실시형태에서는, 아몰퍼스 구조를 갖는 산화물 반도체층(144)이 In-Ga-Zn-O계의 금속 산화물 타겟을 이용하여 스퍼터링법에 의해 형성된다.
금속 산화물 타겟 내의 금속 산화물의 상대 밀도는 80% 이상, 바람직하게는 95% 이상, 더욱 바람직하게는 99.9% 이상이다. 높은 상대 밀도를 갖는 금속 산화물 타겟을 이용하여, 산화물 반도체층(144)이 치밀한 구조를 갖도록 형성될 수 있다.
산화물 반도체층(144)이 형성되는 분위기는, 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는 아르곤)와 산소의 혼합 분위기인 것이 바람직하다. 구체적으로는, 예를 들어, 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거되어, 그 농도가 1 ppm 이하(바람직하게는 농도 10 ppb 이하)로 저감된 고순도 가스 분위기를 이용하는 것이 바람직하다.
산화물 반도체층(144)의 형성시, 예를 들어, 감압 상태로 유지된 처리 챔버에 피처리물이 보관 유지되고, 피처리물의 온도가 100℃ 이상 550℃ 미만, 바람직하게는 200℃ 내지 400℃가 되도록 피처리물이 가열된다. 대안으로서, 산화물 반도체층(144)의 형성시의 피처리물의 온도는 실온일 수도 있다. 처리 챔버 내의 수분이 제거되고, 수소, 물 등이 제거된 스퍼터링 가스가 도입되고, 상기 타겟이 이용되어, 산화물 반도체층(144)이 형성된다. 피처리물을 가열하면서 산화물 반도체층(144)을 형성함으로써, 산화물 반도체층(144)의 불순물이 저감될 수 있다. 또한, 스퍼터링에 의한 손상이 저감될 수 있다. 처리 챔버 내의 수분을 제거하기 위하여, 흡착형 진공 펌프(entrapment vacuum pump)가 이용되는 것이 바람직하다. 예를 들어, 크라이오펌프(cryopump), 이온 펌프, 또는 티타늄 승화 펌프(titanium sublimation pump) 등이 이용될 수 있다. 또한, 콜드 트랩(cold trap)을 갖춘 터보 펌프(turbo pump)가 이용될 수도 있다. 크라이오펌프 등을 이용한 배기에 의해, 처리 챔버로부터 수소, 물 등이 제거됨으로써, 산화물 반도체층(144)의 불순물 농도가 저감될 수 있다.
산화물 반도체층(144)은 예를 들어 다음과 같은 조건 하에서 형성될 수 있다: 피처리물과 타겟의 사이의 거리가 170 mm, 압력이 0.4 Pa, 직류(DC) 전력이 0.5 kW, 분위기는 산소(산소 100%) 분위기, 아르곤(아르곤 100%) 분위기, 또는 산소와 아르곤을 포함하는 혼합 분위기. (성막시에 형성되는 분말 물질 등의) 먼지가 경감될 수 있고 막 두께가 균일해질 수 있기 때문에, 펄스 직류(DC) 전원이 바람직하다는 점에 유의한다. 산화물 반도체층(144)의 두께는 1 nm 내지 50 nm, 바람직하게는 1 nm 내지 30 nm, 더욱 바람직하게는 1 nm 내지 10 nm이다. 이러한 두께를 갖는 산화물 반도체층(144)에 의해, 미세화에 수반하여 발생하는 단채널 효과(short-channel effect)가 억제될 수 있다. 이용되는 산화물 반도체 재료, 반도체 장치의 의도된 용도 등에 따라 적절한 두께는 다르다; 따라서, 그 두께는 재료, 의도된 용도 등에 따라 결정될 수도 있다는 점에 유의한다.
산화물 반도체층(144)이 스퍼터링법에 의해 형성되기 전에, 아르곤 가스를 도입해 플라즈마를 발생시키는 역스퍼터링에 의해, 산화물 반도체층(144)이 형성되는 표면(예를 들어, 층간 절연층(128)의 표면)에 부착된 물질을 제거하는 것이 바람직하다는 점에 유의한다. 여기서, 역스퍼터링이란, 스퍼터링 타겟에 이온을 충돌시키는 통상의 스퍼터링과는 대조적으로, 표면을 개질하기 위하여 처리될 표면에 이온을 충돌시키는 방법을 말한다. 처리될 표면에 이온을 충돌시키는 방법으로서, 예를 들어, 아르곤 분위기에서 처리될 표면에 고주파 전압을 인가하여 피처리물 부근에 플라즈마를 생성하는 방법을 들 수 있다. 분위기는, 아르곤 분위기에 대신에, 질소, 헬륨, 산소 등일 수도 있다는 점에 유의한다.
그 후, 산화물 반도체층(144)에 열 처리(제1 열 처리)를 실시하는 것이 바람직하다. 제1 열 처리에 의해, 산화물 반도체층(144) 내의 과잉 수소(물과 수산기 포함)가 제거될 수 있고, 산화물 반도체층의 구조가 개선될 수 있으며, 에너지 갭 내의 결함 준위가 저감될 수 있다. 제1 열 처리의 온도는, 예를 들어, 300℃ 이상 550℃ 미만, 또는 400℃ 내지 500℃이다.
열 처리는, 예를 들어, 저항 발열체 등을 이용하는 전기로 내에 피처리물을 도입하여, 질소 분위기하 450℃에서 1시간 동안 가열하는 방식으로 실시될 수 있다. 열 처리 동안에, 산화물 반도체층(144)은 물과 수소의 혼입을 방지하기 위해 대기에 노출되지 않는다.
열 처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열 전도나 열 복사에 의해 피처리물을 가열하는 장치일 수도 있다. 예를 들어, GRTA(gas rapid thermal annealing) 장치 또는 LRTA(lamp rapid thermal annealing) 장치 등의 RTA(rapid thermal annealing) 장치를 이용할 수 있다. LRTA 장치는, 할로겐 램프(halogen lamp), 메탈 핼라이드 램프(metal halide lamp), 크세논 아크 램프(xenon arc lamp), 카본 아크 램프(carbon arc lamp), 고압 나트륨 램프(high pressure sodium lamp), 또는 고압 수은 램프(high pressure mercury lamp) 등의 램프로부터 방출되는 광(전자기파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용한 열 처리를 위한 장치이다. 가스로서는, 열 처리에 의해 피처리물과 반응하지 않는 불활성 가스, 예를 들어, 아르곤 등의 희가스나 질소가 이용된다.
예를 들어, 제1 열 처리로서, 가열된 불활성 가스 분위기에 피처리물을 두고, 수 분간 가열한 다음, 불활성 가스 분위기로부터 꺼내는 GRTA 처리가 실시될 수도 있다. GRTA 처리는 단시간 동안 고온의 열 처리를 가능케 한다. 또한, GRTA 처리는 온도 상한을 초과하지 않는 온도에서의 처리를 가능케 한다. 처리시에 불활성 가스가, 산소를 포함하는 가스로 변경될 수도 있다는 점에 유의한다. 이것은, 산소를 포함한 분위기에서 제1 열 처리를 실시함으로써 산소 결손에 기인하는 에너지 갭 내의 결함 준위가 저감될 수 있기 때문이다.
불활성 가스 분위기로서, 질소, 또는 희가스(헬륨, 네온, 또는 아르곤 등)를 주성분으로서 포함하고 물, 수소 등을 포함하지 않는 분위기를 이용하는 것이 바람직하다는 점에 유의한다. 예를 들어, 열 처리 장치 내에 도입되는 헬륨, 네온, 또는 아르곤 등의 희가스 또는 질소의 순도는, 6N(99.9999 %) 이상, 바람직하게는 7N(99.99999 %) 이상이다(즉, 불순물 농도는 1 ppm 이하, 바람직하게는 0.1 ppm 이하이다).
어쨌든, 제1 열 처리에 의해 불순물이 저감되어 i형(진성) 또는 실질적으로 i형인 산화물 반도체층(144)이 얻어진다. 따라서, 상당히 우수한 특성을 갖는 트랜지스터가 실현될 수 있다.
상기 열 처리(제1 열 처리)는 수소, 물 등을 제거하는 효과를 가지기 때문에, 탈수화 처리, 탈수소화 처리 등이라고 부를 수 있다. 탈수화 처리 또는 탈수소화 처리는 또한, 다음과 같은 타이밍에서 실시될 수 있다: 산화물 반도체층의 형성 후, 게이트 절연층의 형성 후, 게이트 전극의 형성 후 등. 이러한 탈수화 처리 또는 탈수소화 처리는, 1회 이상 실시될 수도 있다.
그 다음, 산화물 반도체층(144)에 접하여 게이트 절연층(146)이 형성된다(도 9의 (c) 참조). 게이트 절연층(146)은 CVD법, 스퍼터링법 등에 의해 형성될 수 있다. 게이트 절연층(146)은, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 탄탈, 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x>0, y>0)) 등을 포함하는 것이 바람직하다. 게이트 절연층(146)은 단층 구조 또는 적층 구조를 가질 수도 있다. 게이트 절연층(146)의 두께에는 특별한 제한이 없다; 반도체 장치가 미세화되는 경우에는, 트랜지스터의 동작을 확보하기 위하여 게이트 절연층(146)이 얇은 것이 바람직하다. 예를 들어, 산화 실리콘을 이용하는 경우, 그 두께는 1 nm 내지 100 nm, 바람직하게는, 10 nm 내지 50 nm가 될 수 있다.
상기 설명에서와 같이 게이트 절연층이 얇은 경우, 터널링 효과 등에 기인한 게이트 리크(gate leakage)의 문제가 야기된다. 게이트 리크의 문제를 해결하기 위해, 게이트 절연층(146)이, 산화 하프늄, 산화 탄탈, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x>0, y>0)), 또는 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x>0, y>0)) 등의 고유전율(high-k) 재료를 이용하여 형성되는 것이 바람직하다. 게이트 절연층(146)에 대해 고유전율(high-k) 재료를 이용함으로써, 게이트 리크를 방지하기 위해 게이트 절연층(146)의 두께가 증가될 수 있고, 동시에 전기적 특성이 유지될 수 있다. 고유전율(high-k) 재료를 포함하는 막과, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄 등 중에서 임의의 것을 포함하는 막의 적층 구조가 이용될 수도 있다는 점에 유의한다.
게이트 절연층(146)이 형성된 후, 불활성 가스 분위기 또는 산소 분위기에서 제2 열 처리가 실시되는 것이 바람직하다. 열 처리의 온도는 200℃ 내지 450℃, 바람직하게는 250℃ 내지 350℃이다. 예를 들어, 열 처리는 질소 분위기하 250℃에서 1시간 동안 실시될 수도 있다. 제2 열 처리는 트랜지스터의 전기적 특성의 변동을 저감할 수 있다. 또한, 게이트 절연층(146)이 산소를 포함하는 경우, 산화물 반도체층(144)에 산소가 공급되어 산화물 반도체층(144)의 산소 결손을 채움으로써, i형(진성) 또는 실질적으로 i형인 산화물 반도체층이 형성될 수 있다.
본 실시형태에서는 게이트 절연층(146)이 형성된 후 제2 열 처리가 실시된다; 그러나, 제2 열 처리의 타이밍은 특별히 이것으로 한정되지 않는다는 점에 유의한다. 예를 들어, 제2 열 처리는 게이트 전극이 형성된 후에 실시될 수도 있다. 대안으로서, 제1 열 처리와 제2 열 처리가 연속적으로 실시되거나, 제1 열 처리가 제2 열 처리로서도 역할하거나, 제2 열 처리가 제1 열 처리로서도 역할할 수도 있다.
그 다음, 게이트 절연층(146) 위에, 산화물 반도체층(144)과 중첩하는 영역에 게이트 전극(148a)이 형성되고, 소스 또는 드레인 전극(142a)과 중첩하는 영역에 전극(148b)이 형성된다(도 9의 (d) 참조). 게이트 전극(148a)과 전극(148b)은, 게이트 절연층(146) 위에 도전층을 형성한 다음 도전층을 선택적으로 에칭함으로써 형성될 수 있다. 게이트 전극(148a)과 전극(148b)으로 가공되는 도전층은, 스퍼터링법으로 대표되는 PVD법이나 플라즈마 CVD법 등의 CVD법에 의해 형성될 수 있다. 상세한 내용은 소스 또는 드레인 전극(142a) 등의 경우와 유사하다; 따라서, 그 설명을 참조할 수 있다.
그 다음, 게이트 절연층(146), 게이트 전극(148a), 및 전극(148b) 위에, 층간 절연층(150) 및 층간 절연층(152)이 형성된다(도 9의 (e) 참조). 층간 절연층(150) 및 층간 절연층(152)은 PVD법, CVD법 등에 의해 형성될 수 있다. 층간 절연층(150) 및 층간 절연층(152)은, 산화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 또는 산화 탄탈 등의 무기 절연 재료를 포함하는 재료를 이용하여 형성될 수 있다. 본 실시형태에서는 층간 절연층(150)과 층간 절연층(152)의 적층 구조가 이용되고 있지만, 개시된 발명의 한 실시형태는 이것으로 한정되지 않는다는 점에 유의한다. 단층 구조 또는 3층 이상을 포함하는 적층 구조가 이용될 수 있다. 대안으로서, 층간 절연층이 생략될 수도 있다.
층간 절연층(152)은 평탄화된 표면을 갖도록 형성되는 것이 바람직하다는 점에 유의한다. 평탄화된 표면을 갖는 층간 절연층(152)을 형성함으로써, 예를 들어, 반도체 장치가 미세화되는 경우에도, 층간 절연층(152) 위에 전극, 배선 등이 양호하게 형성될 수 있다. 층간 절연층(152)은 화학적 기계적 연마(CMP) 등의 방법에 의해 평탄화될 수 있다.
상기 단계를 통해, 고순도화된 산화물 반도체층(144)을 포함하는 트랜지스터(162)가 완성된다(도 9의 (e) 참조). 또한, 용량 소자(164)도 역시 완성된다.
도 9의 (e)에 나타낸 트랜지스터(162)는, 산화물 반도체층(144); 산화물 반도체층(144)에 전기적으로 접속된 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b); 산화물 반도체층(144), 소스 또는 드레인 전극(142a), 소스 또는 드레인 전극(142b)을 덮는 게이트 절연층(146); 및 게이트 절연층(146) 위의 게이트 전극(148a)을 포함한다. 또한, 용량 소자(164)는, 소스 전극 또는 드레인 전극(142a), 산화물 반도체층(144), 산화물 반도체층(144)과 소스 전극 또는 드레인 전극(142a)을 덮는 게이트 절연층(146), 및 게이트 절연층(146) 위의 전극(148b)을 포함한다.
본 실시형태에서 설명되는 트랜지스터(162)에서, 산화물 반도체층(144)은 고순도화되므로, 그 수소 농도는, 5×1019 atoms/cm3 이하, 바람직하게는 5×1018 atoms/cm3 이하, 더욱 바람직하게는 5×1017 atoms/cm3 이하이다. 산화물 반도체층(144)의 캐리어 밀도는, 일반적인 실리콘 웨이퍼의 캐리어 밀도(약 1×1014/cm3)에 비해 충분히 낮다(예를 들어, 1×1012/cm3 미만, 더욱 바람직하게는, 1.45×1010/cm3 미만). 따라서, 트랜지스터(162)의 오프 전류는 충분히 작다. 예를 들어, 실온에서의 오프 전류(여기서는, 채널폭의 마이크로미터(㎛)당 전류)는 100 zA/㎛ 이하, 바람직하게는 10 zA/㎛ 이하(1 zA는 1×10-21 A이다)이다.
고순도화된 진성 산화물 반도체층(144)을 이용하여, 트랜지스터의 오프 전류가 충분히 저감될 수 있다. 또한, 이러한 트랜지스터를 이용하여, 저장된 데이터를 극히 장기간 유지할 수 있는 반도체 장치가 얻어질 수 있다.
본 실시형태에서 설명된 구조, 방법 등은 다른 실시형태들에서 설명된 임의의 구조 및 방법과 적절히 조합될 수 있다.
(실시형태 4)
본 실시형태에서는, 실시형태 3과는 상이한, 개시된 발명의 실시형태에 따른 반도체 장치의 구조 및 제조 방법을, 도 10a 및 도 10b와 도 11의 (a) 내지 (d)를 참조하여 설명한다.
<반도체 장치의 단면 구조 및 평면 구조>
도 10a 및 도 10b는 반도체 장치의 구조예를 나타낸다. 도 10a는 반도체 장치의 단면을 나타내고, 도 10b는 반도체 장치의 평면도를 나타낸다. 여기서, 도 10a는 도 10b의 라인 A1-A2 및 라인 B1-B2를 따른 단면을 나타낸다. 도 10a 및 도 10b에 나타낸 반도체 장치는, 하부에는 산화물 반도체가 아닌 반도체 재료를 포함하는 트랜지스터(160)와, 상부에는 산화물 반도체를 포함하는 트랜지스터(162)를 포함한다. 산화물 반도체가 아닌 반도체 재료를 포함하는 트랜지스터(160)는 용이하게 고속으로 동작할 수 있다. 한편, 산화물 반도체를 포함하는 트랜지스터(162)는 그 특성 때문에 전하를 장시간 유지할 수 있다.
본 설명에서는 양쪽 모두의 트랜지스터가 n채널 트랜지스터이지만, p채널 트랜지스터를 이용할 수 있다는 것을 이해하여야 한다. 개시된 발명의 기술적인 특징은, 데이터를 유지하기 위하여 트랜지스터(162)에서 산화물 반도체를 이용한다는데에 있으므로, 반도체 장치의 구체적인 구조를 여기서 설명된 구조로 한정할 필요는 없다.
도 10a 및 도 10b의 트랜지스터(160)는, 반도체 재료(예를 들어, 실리콘)를 포함하는 기판(100)에 제공된 채널 형성 영역(116), 채널 형성 영역(116)을 사이에 개재시킨 불순물 영역(114) 및 고농도 불순물 영역(120)(이들 영역들을 집합적으로 단순히 불순물 영역이라고도 함), 채널 형성 영역(116) 위에 제공된 게이트 절연층(108a), 게이트 절연층(108a) 위에 제공된 게이트 전극(110a), 및 불순물 영역에 전기적으로 접속된 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)을 포함한다. 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b) 위에는, 각각 배선(142c) 및 배선(142d)이 제공된다.
게이트 전극(110a)의 측면에는 측벽 절연층(118)이 제공된다. 기판(100)의 표면에 수직인 방향에서 보았을 때, 측벽 절연층(118)과 중첩하지 않는 기판(100)의 영역에 고농도 불순물 영역(120)이 위치한다. 금속 화합물 영역(124)은 고농도 불순물 영역(120)에 접하여 제공된다. 기판(100)에는 트랜지스터(160)를 둘러싸는 소자 분리 절연층(106)이 제공된다. 게이트 전극(110a) 위에 개구를 갖는 층간 절연층(126) 및 층간 절연층(128)이 트랜지스터(160)를 덮도록 제공된다. 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b) 각각은, 층간 절연층(126) 및 층간 절연층(128)에 형성된 개구를 통해 금속 화합물 영역(124)에 전기적으로 접속된다. 따라서, 소스 또는 드레인 전극(130a 및 130b) 각각은, 금속 화합물 영역(124)을 통해 고농도 불순물 영역(120) 및 불순물 영역(114)에 전기적으로 접속된다. 트랜지스터(160)의 집적화 등을 위해 일부 경우에는 측벽 절연층(118)이 생략될 수도 있다는 점에 유의한다.
도 10a 및 도 10b의 트랜지스터(162)는, 층간 절연층(128) 위에 제공된 소스 또는 드레인 전극(142a), 및 소스 또는 드레인 전극(142b); 소스 또는 드레인 전극(142a), 및 소스 또는 드레인 전극(142b)에 전기적으로 접속된 섬-형상의 산화물 반도체층(144); 소스 또는 드레인 전극(142a), 소스 또는 드레인 전극(142b), 및 섬-형상의 산화물 반도체층(144)을 덮는 게이트 절연층(146); 및 섬-형상의 산화물 반도체층(144)과 중첩하도록 게이트 절연층(146) 위에 제공된 게이트 전극(148a)을 포함한다.
여기서, 게이트 전극(110a) 위에 직접 소스 또는 드레인 전극(142a)이 형성됨으로써, 하부 트랜지스터(160)와 상부 트랜지스터(162)가 서로 전기적으로 접속된다. 즉, 본 실시형태에서 설명된 반도체 장치는, 실시형태 3에서 설명된 반도체 장치에서, 게이트 전극(110a)의 상부면 위의 일부가 제거되고, 하부의 트랜지스터(160) 위에 상부 트랜지스터(162)가 형성되는 구조를 가진다.
산화물 반도체층(144)은 수소 등의 불순물의 충분한 제거 및/또는 충분한 산소의 공급에 의해 고순도화되는 것이 바람직하다는 점에 유의한다. 구체적으로는, 예를 들어, 산화물 반도체층(144)의 수소 농도는 5×1019 atoms/cm3 이하, 바람직하게는 5×1018 atoms/cm3 이하, 더욱 바람직하게는 5×1017 atoms/cm3 이하이다. 산화물 반도체층(144)의 수소 농도는 2차 이온 질량분석법(SIMS)에 의해 측정된다는 점에 유의한다. 따라서, 수소 농도가 충분히 저감되어 산화물 반도체층이 고순도화되고 충분한 산소의 공급에 의해 산소 결손에 기인한 에너지 갭 내의 결함 준위가 저감된 산화물 반도체층(144)에서는, 캐리어 농도가 1×1012/cm3 미만, 바람직하게는, 1×1011/cm3 미만, 보다 바람직하게는 1.45×1010/cm3 미만이다. 예를 들어, 실온에서의 오프 전류(여기서는, 채널폭의 마이크로미터(㎛)당 전류)는 100 zA/㎛ 이하, 바람직하게는 10 zA/㎛ 이하(1 zA는 1×10-21 A이다)이다. 이러한 i형(진성) 또는 실질적으로 i형인 산화물 반도체의 이용에 의해, 상당히 우수한 오프 전류 특성을 갖는 트랜지스터(162)가 얻어질 수 있다.
용량 소자(164)는, 소스 또는 드레인 전극(142a), 산화물 반도체층(144), 게이트 절연층(146), 및 전극(148b)을 포함한다. 소스 또는 드레인 전극(142a)은 용량 소자(164)의 한 전극으로서 역할하고, 전극(148b)은 용량 소자(164)의 다른 전극으로서 역할한다.
도 10a 및 도 10b의 용량 소자(164)에서는, 산화물 반도체층(144)과 게이트 절연층(146)이 적층됨으로써, 소스 또는 드레인 전극(142a)과 전극(148b) 사이의 절연성이 충분히 확보될 수 있다는 점에 유의한다.
트랜지스터(162) 및 용량 소자(164)에서, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)의 단부는 테이퍼링되는(tapered) 것이 바람직하다는 점에 유의한다. 여기서, 테이퍼링 각도는, 예를 들어, 30°내지 60°이다. 테이퍼링 각도란, 테이퍼링된 형상을 갖는 층을 그 단면(기판의 표면에 수직하는 면)에 수직인 방향으로부터 관찰한 경우, 테이퍼링된 형상을 갖는 층(예를 들어, 소스 또는 드레인 전극(142a))의 측면과 하부면 사이에 형성된 경사각을 말한다는 점에 유의한다. 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)의 단부가 테이퍼링되면, 산화물 반도체층(144)에 의한 피복성이 향상되고, 절단이 방지될 수 있다.
또한, 트랜지스터(162) 및 용량 소자(164) 위에는 층간 절연층(150)이 제공되고, 층간 절연층(150) 위에는 층간 절연층(152)이 제공된다.
<반도체 장치 제조 방법>
그 다음, 반도체 장치 제조 방법의 예를 설명한다. 이하에서는, 하부 트랜지스터(160)의 형성 후에 실시되는 단계들, 및 상부 트랜지스터(162)의 제조 방법을 도 11의 (a) 내지 (d)를 참조하여 설명한다. 하부 트랜지스터(160)는 실시형태 3에서 설명된 방법과 유사한 방법에 의해 제조될 수 있으며, 실시형태 3의 설명을 참조할 수 있다.
우선, 실시형태 3에서 설명된 방법에 의해 하부 트랜지스터(160)가 형성된 다음, 게이트 전극(110a)의 상부면 위의 트랜지스터(160)의 일부가 제거된다(도 11의 (a) 참조). 게이트 전극(110a)의 상부면 위의 트랜지스터(160)의 일부는, 게이트 전극(110a)의 상부면이 노출될 때까지 트랜지스터(160)에 연마 처리(CMP 처리)를 실시함으로써 제거된다. 따라서, 게이트 전극(110a) 위의 층간 절연층(126 및 128)과 소스 및 드레인 전극(130a 및 130b)의 일부가 제거된다. 이 때, 층간 절연층(126 및 128)과 소스 및 드레인 전극(130a 및 130b)의 표면을 포함하는 표면이 평탄화됨으로써, 이후의 단계에서 전극, 배선, 절연층, 반도체층 등이 양호하게 형성될 수 있다. 또한, 실시형태 3에서 설명된 전극(130c)은 CMP 처리에 의해 완전하게 제거될 것이므로 형성될 필요가 없다.
이런 방식으로 CMP 처리에 의해 게이트 전극(110a)의 상부면이 노출됨으로써, 게이트 전극(110a)과 소스 또는 드레인 전극(142a)이 직접 서로 접속될 수 있다; 따라서, 트랜지스터(160)와 트랜지스터(162)는 용이하게 서로 전기적으로 접속될 수 있다.
그 다음, 층간 절연층(126 및 128) 위에 도전층이 형성되고 선택적으로 에칭됨으로써, 소스 또는 드레인 전극(142a), 소스 또는 드레인 전극(142b), 배선(142c), 및 배선(142d)이 형성된다(도 11의 (b) 참조). 여기서, 소스 또는 드레인 전극(142a), 배선(142c), 및 배선(142d)은, 각각, 게이트 전극(110a), 소스 또는 드레인 전극(130a), 및 소스 또는 드레인 전극(130b)에 직접 접속되도록 형성된다.
여기서, 소스 또는 드레인 전극(142a), 소스 또는 드레인 전극(142b), 배선(142c), 및 배선(142d)으로 가공되는 도전층에 대해, 실시형태 3에서 설명된 재료와 유사한 재료가 이용될 수 있으며, 실시형태 3의 설명을 참조할 수 있다. 도전층의 에칭도 역시, 실시형태 3에서 설명된 방법과 유사한 방식으로 실시될 수 있으며, 실시형태 3의 설명을 참조할 수 있다.
또한, 실시형태 3의 경우에서와 같이, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b) 위에는, 절연층이 형성될 수도 있다. 절연층을 제공함으로써, 이후에 형성되는 게이트 전극과 소스 및 드레인 전극(142a 및 142b) 사이에 형성된 기생 용량이 저감될 수 있다.
그 다음, 소스 또는 드레인 전극(142a), 소스 또는 드레인 전극(142b), 배선(142c), 및 배선(142d)을 덮도록 산화물 반도체층이 형성되고 산화물 반도체층이 선택적으로 에칭됨으로써, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)에 접하도록 산화물 반도체층(144)이 형성된다(도 11의 (c) 참조).
산화물 반도체층은, 실시형태 3에서 설명된 것과 유사한 재료 및 방법을 이용하여 형성될 수 있다. 따라서, 산화물 반도체층의 재료와 형성 방법에 대해 실시형태 3을 참조할 수 있다.
이런 방식으로 형성된 산화물 반도체층은, 마스크를 이용한 에칭 등의 방법에 의해 섬 형상으로 가공됨으로써, 섬-형상의 산화물 반도체층(144)이 형성된다.
산화물 반도체층의 에칭으로서, 건식 에칭 또는 습식 에칭이 이용될 수도 있다. 물론, 건식 에칭 및 습식 에칭이 조합하여 이용될 수 있다. 산화물 반도체층이 원하는 형상으로 에칭될 수 있도록 재료에 따라 에칭 조건(에칭 가스, 에칭액, 에칭 시간, 및 온도 등)이 적절히 설정된다.
또한, 실시형태 3에서 설명된 바와 같이, 산화물 반도체층(144)에 열 처리(제1 열 처리)를 실시하는 것이 바람직하다. 제1 열 처리는 실시형태 3에서 설명된 방법에 의해 실시될 수 있으며, 실시형태 3을 참조할 수 있다. 제1 열 처리에 의해 불순물이 저감되어 i형(진성) 또는 실질적으로 i형인 산화물 반도체층(144)이 얻어진다. 따라서, 상당히 우수한 특성을 갖는 트랜지스터가 실현될 수 있다. 제1 열 처리는, 산화물 반도체층이 에칭되기 이전에, 또는 산화물 반도체층이 섬 형상으로 에칭된 이후에 실시될 수도 있다는 점에 유의한다.
그 다음, 산화물 반도체층(144)에 접하여 게이트 절연층(146)이 형성된다(도 11의 (c) 참조).
게이트 절연층(146)은, 실시형태 3에서 설명된 것과 유사한 재료 및 방법을 이용하여 형성될 수 있다. 따라서, 게이트 절연층(146)의 재료와 형성 방법에 대해 실시형태 3을 참조할 수 있다.
게이트 절연층(146)이 형성된 후, 실시형태 3에서 설명된 바와 같이 불활성 가스 분위기 또는 산소 분위기에서 제2 열 처리가 실시되는 것이 바람직하다. 제2 열 처리는 실시형태 3에서 설명된 방법에 의해 실시될 수 있으며, 실시형태 3을 참조할 수 있다. 제2 열 처리는 트랜지스터의 전기적 특성의 변동을 저감할 수 있다. 또한, 게이트 절연층(146)이 산소를 포함하는 경우, 산화물 반도체층(144)에 산소가 공급되어 산화물 반도체층(144)의 산소 결손을 채움으로써, i형(진성) 또는 실질적으로 i형인 산화물 반도체층이 형성될 수 있다.
본 실시형태에서는 게이트 절연층(146)이 형성된 후 제2 열 처리가 실시된다; 그러나, 제2 열 처리의 타이밍은 특별히 이것으로 한정되지 않는다는 점에 유의한다. 예를 들어, 제2 열 처리는 게이트 전극이 형성된 후에 실시될 수도 있다. 대안으로서, 제1 열 처리와 제2 열 처리가 연속적으로 실시되거나, 제1 열 처리가 제2 열 처리로서도 역할하거나, 제2 열 처리가 제1 열 처리로서도 역할할 수도 있다.
그 다음, 게이트 절연층(146) 위에, 산화물 반도체층(144)과 중첩하는 영역에 게이트 전극(148a)이 형성되고, 소스 또는 드레인 전극(142a)과 중첩하는 영역에 전극(148b)이 형성된다(도 11의 (d) 참조). 게이트 전극(148a)과 전극(148b)은, 게이트 절연층(146) 위에 도전층을 형성한 다음 도전층을 선택적으로 에칭함으로써 형성될 수 있다. 게이트 전극(148a)과 전극(148b)으로 가공되는 도전층은, 스퍼터링법으로 대표되는 PVD법이나 플라즈마 CVD법 등의 CVD법에 의해 형성될 수 있다. 상세한 내용은 소스 또는 드레인 전극(142a) 등의 경우와 유사하다; 따라서, 그 설명을 참조할 수 있다.
그 다음, 실시형태 3에서 설명된 바와 같이, 게이트 절연층(146), 게이트 전극(148a), 및 전극(148b) 위에, 층간 절연층(150) 및 층간 절연층(152)이 형성된다. 층간 절연층(150) 및 층간 절연층(152)은, 실시형태 3에서 설명된 것과 유사한 재료와 방법을 이용하여 형성될 수 있다. 따라서, 층간 절연층(150) 및 층간 절연층(152)의 재료와 형성 방법에 대해, 실시형태 3을 참조할 수 있다.
층간 절연층(152)은 평탄화된 표면을 갖도록 형성되는 것이 바람직하다는 점에 유의한다. 평탄화된 표면을 갖는 층간 절연층(152)을 형성함으로써, 예를 들어, 반도체 장치가 미세화되는 경우에도, 층간 절연층(152) 위에 전극, 배선 등이 양호하게 형성될 수 있다. 층간 절연층(152)은, 화학적 기계적 연마(CMP) 등의 방법에 의해 평탄화될 수 있다.
상기 단계를 통해, 고순도화된 산화물 반도체층(144)을 포함하는 트랜지스터(162)가 완성된다(도 10a 및 10b 참조). 또한, 용량 소자(164)도 역시 완성된다.
도 10a 및 도 10b에 나타낸 트랜지스터(162)는, 산화물 반도체층(144); 산화물 반도체층(144)에 전기적으로 접속된 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b); 산화물 반도체층(144), 소스 또는 드레인 전극(142a), 소스 또는 드레인 전극(142b)을 덮는 게이트 절연층(146); 및 게이트 절연층(146) 위의 게이트 전극(148a)을 포함한다. 또한, 용량 소자(164)는, 소스 전극 또는 드레인 전극(142a), 산화물 반도체층(144), 산화물 반도체층(144)과 소스 전극 또는 드레인 전극(142a)을 덮는 게이트 절연층(146), 및 게이트 절연층(146) 위의 전극(148b)을 포함한다.
본 실시형태에서 설명되는 트랜지스터(162)에서, 산화물 반도체층(144)은 고순도화되므로, 그 수소 농도는, 5×1019 atoms/cm3 이하, 바람직하게는 5×1018 atoms/cm3 이하, 더욱 바람직하게는 5×1017 atoms/cm3 이하이다. 산화물 반도체층(144)의 캐리어 밀도는, 일반적인 실리콘 웨이퍼의 캐리어 밀도(약 1×1014/cm3)에 비해 충분히 낮다(예를 들어, 1×1012/cm3 미만, 더욱 바람직하게는, 1.45×1010/cm3 미만). 따라서, 트랜지스터(162)의 오프 전류는 충분히 작다. 예를 들어, 실온에서의 오프 전류(여기서는, 채널폭의 마이크로미터(㎛)당 전류)는 100 zA/㎛ 이하, 바람직하게는 10 zA/㎛ 이하(1 zA는 1×10-21 A이다)이다.
고순도화된 진성 산화물 반도체층(144)을 이용하여, 트랜지스터의 오프 전류가 충분히 저감될 수 있다. 또한, 이러한 트랜지스터를 이용하여, 저장된 데이터를 극히 장기간 유지할 수 있는 반도체 장치가 얻어질 수 있다.
본 실시형태에서 설명된 구조, 방법 등은 다른 실시형태들에서 설명된 임의의 구조 및 방법과 적절히 조합될 수 있다.
(실시형태 5)
본 실시형태에서는, 실시형태 3 및 실시형태 4와는 상이한, 개시된 발명의 실시형태에 따른 반도체 장치의 구조 및 제조 방법을 도 4a 및 도 4b와 도 5의 (a) 내지 (d)와 도 6의 (a) 내지 (c)를 참조하여 설명한다.
<반도체 장치의 단면 구조 및 평면 구조>
도 4a 및 도 4b는 반도체 장치의 구조예를 나타낸다. 도 4a는 반도체 장치의 단면을 나타내고, 도 4b는 반도체 장치의 평면도를 나타낸다. 여기서, 도 4a는 도 4b의 라인 C1-C2 및 라인 D1-D2를 따른 단면을 나타낸다. 도 4b의 평면도에서, 복잡성을 피하기 위해, 소스 또는 드레인 전극(154)과 배선(156) 등의 일부 구성요소는 생략한다. 도 4a 및 도 4b에 나타낸 반도체 장치는, 하부에는 산화물 반도체가 아닌 반도체 재료를 포함하는 트랜지스터(160)와, 상부에는 산화물 반도체를 포함하는 트랜지스터(162)를 포함한다. 산화물 반도체가 아닌 반도체 재료를 포함하는 트랜지스터(160)는 용이하게 고속으로 동작할 수 있다. 한편, 산화물 반도체를 포함하는 트랜지스터(162)는 그 특성 때문에 전하를 장시간 유지할 수 있다.
본 설명에서는 양쪽 모두의 트랜지스터가 n채널 트랜지스터이지만, p채널 트랜지스터를 이용할 수 있다는 것을 이해하여야 한다. 개시된 발명의 기술적인 특징은, 데이터를 유지하기 위하여 트랜지스터(162)에서 산화물 반도체를 이용한다는데에 있으므로, 반도체 장치의 구체적인 구조를 여기서 설명된 구조로 한정할 필요는 없다.
도 4a 및 도 4b의 반도체 장치는, 반도체 장치의 평면 레이아웃에서 상기 실시형태들에서 설명된 반도체 장치와는 상이하다. 본 실시형태에서는, 트랜지스터(162) 및 용량 소자(164)가 트랜지스터(160)와 중첩하도록 제공된다. 이러한 평면 레이아웃을 이용함으로써, 고집적화가 가능하다. 예를 들어, 최소 가공 치수를 F라 하면, 메모리 셀에 의해 점유되는 면적은 15F2 내지 25F2가 될 수 있다.
도 4a 및 도 4b의 반도체 장치는, 트랜지스터(160)에 측벽 절연층(118)이 제공되지 않는다는 점에서 상기 실시형태들에서 설명된 반도체 장치와는 상이하다. 즉, 도 4a 및 도 4b의 반도체 장치는 측벽 절연층을 포함하지 않는다. 측벽 절연층이 형성되지 않으므로, 불순물 영역(114)이 형성되지 않는다. 측벽 절연층이 제공되지 않는 경우, 측벽 절연층(118)이 제공되는 경우에 비해 고집적화가 용이하다. 또한, 측벽 절연층(118)이 제공되는 경우에 비해 제조 공정이 간략화될 수 있다.
도 4a 및 도 4b의 반도체 장치는, 트랜지스터(160)에 층간 절연층(125)이 제공된다는 점에서도 상기 실시형태들에서 설명된 반도체 장치와는 상이하다. 즉, 도 4a 및 도 4b의 반도체 장치는 층간 절연층(125)을 포함한다. 층간 절연층(125)으로서 수소를 포함한 절연층을 이용함으로써, 트랜지스터(160)에 수소를 공급할 수 있고 트랜지스터(160)의 특성을 향상시킬 수 있다. 층간 절연층(125)으로서, 예를 들어, 플라즈마 CVD법에 의해 형성된 수소를 포함한 질화 실리콘층이 있다. 또한, 층간 절연층(126)으로서 수소가 충분히 저감된 절연층을 이용함으로써, 트랜지스터(162)의 특성에 악영향을 줄 수도 있을 수소가 트랜지스터(162)에 포함되는 것이 방지될 수 있다. 층간 절연층(126)으로서, 예를 들어, 스퍼터링법에 의해 형성된 질화 실리콘층이 있다. 이러한 구조를 이용하면, 트랜지스터(160)와 트랜지스터(162)의 특성이 충분히 향상될 수 있다.
도 4a 및 도 4b의 반도체 장치는, 트랜지스터(162)에 절연층(143a) 및 절연층(143b)이 제공된다는 점에서도 상기 실시형태들에서 설명된 반도체 장치와는 상이하다. 즉, 도 4a 및 도 4b의 반도체 장치는 절연층(143a) 및 절연층(143b)을 포함한다. 이와 같이 절연층(143a) 및 절연층(143b)을 제공함으로써, 게이트 전극(148a)과 소스 또는 드레인 전극(142a)(또는, 게이트 전극(148a)과 소스 또는 드레인 전극(142b))에 의해 형성되는 소위 게이트 용량이 저감될 수 있고, 트랜지스터(162)의 동작 속도가 증가될 수 있다.
실시형태 4에서와 같이, 게이트 전극(110a) 위에 직접 소스 또는 드레인 전극(142a)이 형성됨으로써, 하부 트랜지스터(160)와 상부 트랜지스터(162)가 서로 전기적으로 접속된다는 점에 유의한다. 이러한 구조에 의해, 전극 및 배선이 추가로 제공되는 경우에 비해 반도체 장치가 고집적화 될 수 있다. 또한, 제조 공정이 간략화될 수 있다.
본 실시형태의 구조는 상기 차이점들 모두를 포함하지만, 이들 차이점들 중 임의의 것을 포함하는 구조가 이용될 수도 있다.
<반도체 장치 제조 방법>
그 다음, 반도체 장치 제조 방법의 예를 설명한다. 이하에서부터, 하부 트랜지스터(160)의 형성 후에 실시되는 단계들, 및 상부 트랜지스터(162)의 제조 방법을 도 5의 (a) 내지 (d)와 도 6의 (a) 내지 (c)를 참조하여 설명한다. 하부 트랜지스터(160)는 실시형태 3에서 설명된 방법과 유사한 방법에 의해 제조될 수 있다. 세부사항은 실시형태 3을 참조할 수 있다. 본 실시형태에서는 트랜지스터(160)를 덮도록 3개의 층간 절연층(125, 126, 및 128)이 형성된다는 점에 유의한다(도 8g 참조). 본 실시형태에서는 트랜지스터(160)의 제조 공정을 통해 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)이 형성되지 않지만(도 8h 참조), 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)이 없는 구조도 편의상 트랜지스터(160)라고 부른다는 점에 유의한다.
우선, 실시형태 3에서 설명된 방법에 의해 하부 트랜지스터(160)가 형성된 다음, 게이트 전극(110a)의 상부면 위의 트랜지스터(160)의 일부가 제거된다. 제거 단계에 대해, 화학적 기계적 연마(CMP) 등의 연마 처리가 이용될 수도 있다. 따라서, 게이트 전극(110a)의 상부면 위의, 층간 절연층(125), 층간 절연층(126), 및 층간 절연층(128)의 부분들이 제거된다. 연마 처리된 표면을 충분히 평탄화함으로써, 이후의 단계들에서 전극, 배선, 절연층, 및 반도체층 등이 양호하게 형성될 수 있다는 점에 유의한다.
그 다음, 게이트 전극(110a), 층간 절연층(125), 층간 절연층(126), 및 층간 절연층(128) 위에 도전층이 형성되고, 그 도전층이 선택적으로 에칭됨으로써, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)이 형성된다(도 5의 (a) 참조). 여기서, 소스 또는 드레인 전극(142a)은 게이트 전극(110a)에 직접 접속되도록 형성된다.
소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)을 형성하는 데 이용되는 도전층은, 실시형태 3에서 설명된 것과 유사한 재료를 이용하여 형성될 수 있다. 또한, 도전층은 실시형태 3에서 설명된 방법과 유사한 방법에 의해 에칭될 수 있다. 세부사항은 실시형태 3을 참조할 수 있다.
그 다음, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)을 덮도록 절연층이 형성되고 선택적으로 에칭됨으로써, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b) 위에 각각 절연층(143a) 및 절연층(143b)이 형성된다(도 5의 (b) 참조).
절연층(143a) 및 절연층(143b)을 제공함으로써, 이후에 형성되는 게이트 전극과 소스 및 드레인 전극(142a) 사이에 형성되는 기생 용량, 및 이후에 형성되는 게이트 전극과 소스 또는 드레인 전극(142b) 사이에 형성되는 기생 용량이 저감될 수 있다.
그 다음, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)을 덮도록 산화물 반도체층(144)이 형성되고, 산화물 반도체층(144) 위에 게이트 절연층(146)이 형성된다(도 5의 (c) 참조).
산화물 반도체층(144)은 실시형태 3에서 설명된 재료 및 방법을 이용하여 형성될 수 있다. 또한, 산화물 반도체층(144)에 열 처리(제1 열 처리)를 실시하는 것이 바람직하다. 세부사항은 실시형태 3을 참조할 수 있다.
게이트 절연층(146)은 실시형태 3에서 설명된 재료 및 방법을 이용하여 형성될 수 있다. 게이트 절연층(146)이 형성된 후, 불활성 가스 분위기 또는 산소 분위기에서 열 처리(제2 열 처리)가 실시되는 것이 바람직하다. 세부사항은 실시형태 3을 참조할 수 있다.
그 다음, 게이트 절연층(146) 위에, 트랜지스터(162)의 채널 형성 영역과 중첩하는 영역에 게이트 전극(148a)이 형성되고, 소스 또는 드레인 전극(142a)과 중첩하는 영역에 전극(148b)이 형성된다(도 5의 (d) 참조).
게이트 전극(148a)과 전극(148b)은, 게이트 절연층(146) 위에 도전층을 형성한 다음 도전층을 선택적으로 에칭함으로써 형성될 수 있다. 게이트 전극(148a)과 전극(148b)으로 가공되는 도전층은, 스퍼터링법으로 대표되는 PVD법이나 플라즈마 CVD법 등의 CVD법에 의해 형성될 수 있다. 상세한 내용은 소스 또는 드레인 전극(142a) 등의 경우와 유사하다; 따라서, 그 설명을 참조할 수 있다.
그 다음, 게이트 절연층(146), 게이트 전극(148a), 및 전극(148b) 위에, 층간 절연층(150) 및 층간 절연층(152)이 형성된다(도 6의 (a) 참조). 층간 절연층(150) 및 층간 절연층(152)은, 실시형태 3에서 설명된 것과 유사한 재료와 방법을 이용하여 형성될 수 있다. 세부사항은 실시형태 3을 참조할 수 있다.
층간 절연층(152)은 평탄화된 표면을 갖도록 형성되는 것이 바람직하다는 점에 유의한다. 평탄화된 표면을 갖는 층간 절연층(152)을 형성함으로써, 예를 들어, 반도체 장치가 미세화되는 경우에도, 층간 절연층(152) 위에 전극, 배선 등이 양호하게 형성될 수 있다. 층간 절연층(152)은, 화학적 기계적 연마(CMP) 등의 방법에 의해 평탄화될 수 있다.
그 후, 층간 절연층(125), 층간 절연층(126), 층간 절연층(128), 산화물 반도체층(144), 게이트 절연층(146), 층간 절연층(150), 및 층간 절연층(152)이 선택적으로 에칭됨으로써, 트랜지스터(160)의 금속 화합물 영역(124)에 도달하는 개구가 형성된다(도 6의 (b) 참조). 에칭으로서, 건식 에칭 또는 습식 에칭이 이용될 수도 있다; 미세제조의 관점에서, 건식 에칭을 이용하는 것이 바람직하다.
소스 또는 드레인 전극(154)은 개구를 채우도록 형성된다. 그 다음, 배선(156)은 소스 또는 드레인 전극(154)에 접속되도록 형성된다(도 6의 (c) 참조).
소스 또는 드레인 전극(154)은, 예를 들어, PVD법, CVD법 등에 의해 개구를 포함하는 영역에 도전층이 형성된 다음, 그 도전층의 일부가 에칭 처리, CMP 등에 의해 제거되는 방식으로 형성될 수 있다. 구체적으로는, 예를 들어, PVD법에 의해 개구를 포함한 영역에 얇은 티타늄막이 형성되고, CVD법에 의해 얇은 질화 티타늄막이 형성된 다음, 개구를 채우도록 텅스텐막이 형성되는 방법을 이용할 수 있다. 여기서, PVD법에 의해 형성된 티타늄막은, 티타늄막이 형성되는 면 위의 산화막(자연 산화막 등)을 환원시킴으로써, 하부 전극 등(여기서는, 금속 화합물 영역(124))과의 접촉 저항을 낮추는 기능을 가진다. 티타늄막의 형성 후에 형성되는 질화 티타늄막은, 도전성 재료의 확산을 방지하는 배리어(barrier) 기능을 가진다. 티타늄, 질화 티타늄 등으로 된 배리어막의 형성 후에, 도금법에 의해 구리막이 형성될 수도 있다.
배선(156)은, 소스 또는 드레인 전극(154)에 접하여 도전층이 형성된 다음 선택적으로 에칭되는 방식으로 형성될 수 있다. 도전층은 스퍼터링법 등으로 대표되는 PVD법이나, 플라즈마 CVD법 등의 CVD법에 의해 형성될 수 있다. 상세한 내용은 소스 또는 드레인 전극(142a) 등의 경우와 유사하다.
상기 단계를 통해, 트랜지스터(160), 트랜지스터(162), 및 용량 소자(164)를 포함하는 반도체 장치가 완성된다.
본 실시형태에서 설명된 반도체 장치는, 예를 들어, 트랜지스터(162) 및 용량 소자(164)가 트랜지스터(160)와 중첩하고, 트랜지스터(160)는 측벽 절연층을 포함하지 않으며, 게이트 전극(110a) 위에 소스 또는 드레인 전극(142a)이 직접 형성되기 때문에, 고집적화될 수 있다. 또한, 제조 공정이 간략화된다.
또한, 본 실시형태에서 설명된 반도체 장치에서는, 층간 절연층(125) 및 층간 절연층(126)으로서, 각각, 수소를 포함하는 절연층과 충분히 저감된 수소 농도를 갖는 절연층이 이용된다; 따라서, 트랜지스터(160 및 162)의 특성이 향상된다. 또한, 절연층(143a 및 143b) 때문에, 소위 게이트 용량이 저감되므로, 트랜지스터(162)의 동작 속도가 증가된다.
본 실시형태에서 설명된 상기 특징은, 상당히 우수한 특성을 갖는 반도체 장치를 제공하는 것을 가능케한다.
본 실시형태에서 설명된 구조, 방법 등은 다른 실시형태들에서 설명된 임의의 구조 및 방법과 적절히 조합될 수 있다.
(실시형태 6)
본 실시형태에서는, 상기 임의의 실시형태에서 설명된 반도체 장치가 전자 장치에 적용되는 경우를 도 12a 내지 도 12f를 참조하여 설명한다. 본 실시형태에서는, 컴퓨터, 휴대 전화기(휴대 전화, 또는 휴대 전화 장치라고도 함), 휴대 정보 단말기(휴대형 게임 콘솔, 오디오 플레이어 등을 포함), 디지털 카메라, 디지털 비디오 카메라, 전자 페이퍼, 또는 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함) 등의 전자 장치에, 상기의 반도체 장치가 적용되는 경우를 설명한다.
도 12a는 하우징(701), 하우징(702), 표시부(703), 키보드(704) 등을 포함하는 노트북 퍼스널 컴퓨터이다. 상기 임의의 실시형태에서 설명된 반도체 장치가 하우징(701)과 하우징(702)에 제공된다. 결과적으로, 노트북 퍼스널 컴퓨터는 데이터의 기입 및 판독을 고속으로 행할 수 있고, 충분히 저감된 전력 소비와 함께 데이터를 장기간 저장할 수 있다.
도 12b는 휴대 정보 단말기(PDA; personal digital assistance)이다. 본체(711)에는, 표시부(713), 외부 인터페이스(715), 및 조작 버튼(714) 등이 제공된다. 또한, 휴대 정보 단말기 등을 작동하기 위한 스타일러스(712)도 역시 제공된다. 본체(711)에는, 상기 임의의 실시형태에서 설명된 반도체 장치가 제공된다. 결과적으로, 휴대 정보 단말기는 데이터의 기입 및 판독을 고속으로 행할 수 있고, 충분히 저감된 전력 소비와 함께 데이터를 장기간 저장할 수 있다.
도 12c는 전자 페이퍼를 탑재한 전자서적 리더(720)이다. 전자서적 리더는, 2개의 하우징, 하우징(721) 및 하우징(723)을 가진다. 하우징(721) 및 하우징(723)에는, 각각 표시부(725) 및 표시부(727)가 제공된다. 하우징(721) 및 하우징(723)은 경첩(737)에 의해 접속되고, 경첩(737)을 따라 개방 및 폐쇄될 수 있다. 또한, 하우징(721)에는 전원 스위치(731), 조작 키(733), 스피커(735) 등이 제공된다. 하우징(721) 및 하우징(723) 중 적어도 하나에는, 상기 임의의 실시형태에서 설명된 반도체 장치가 제공된다. 결과적으로, 전자서적 리더는 데이터의 기입 및 판독을 고속으로 행할 수 있고, 충분히 저감된 전력 소비와 함께 데이터를 장기간 저장할 수 있다.
도 12d는 2개의 하우징, 하우징(740) 및 하우징(741)을 포함하는 휴대 전화기이다. 또한, 도 12d에 나타낸 바와 같이 전개된 상태의 하우징(740 및 741)은, 하나가 다른 하나 위에 겹치도록 슬라이딩됨으로써 이동될 수 있다; 따라서, 휴대 전화기의 크기가 줄어들 수 있고, 이것은 휴대 전화기를 휴대에 적합하게 한다. 하우징(741)에는, 표시 패널(742), 스피커(743), 마이크로폰(744), 포인팅 장치(746), 카메라용 렌즈(747), 외부 접속 단자(748) 등이 제공된다. 하우징(740)에는, 휴대 전화기를 충전하기 위한 태양전지(solar cell, 749), 외부 메모리 슬롯(750) 등이 제공된다. 또한, 안테나가 하우징(741) 내에 통합된다. 하우징(740) 및 하우징(741) 중 적어도 하나에는, 상기 임의의 실시형태에서 설명된 반도체 장치가 제공된다. 결과적으로, 휴대 전화기는 데이터의 기입 및 판독을 고속으로 행할 수 있고, 충분히 저감된 전력 소비와 함께 데이터를 장기간 저장할 수 있다.
도 12e는, 본체(761), 표시부(767), 접안부(763), 조작 스위치(764), 표시부(765), 배터리(766) 등을 포함하는 디지털 카메라이다. 본체(761)에는, 상기 임의의 실시형태에서 설명된 반도체 장치가 제공된다. 결과적으로, 디지털 카메라는 데이터의 기입 및 판독을 고속으로 행할 수 있고, 충분히 저감된 전력 소비와 함께 데이터를 장기간 저장할 수 있다.
도 12f는 하우징(771), 표시부(773), 및 지지대(775) 등을 포함하는 텔레비전 장치(770)이다. 텔레비전 장치(770)는 하우징(771)의 조작 스위치 또는 별도의 리모콘(780)에 의해 작동될 수 있다. 상기 임의의 실시형태에서 설명된 반도체 장치가 하우징(771)과 리모콘(780)에 탑재된다. 결과적으로, 텔레비전 장치는 데이터의 기입 및 판독을 고속으로 행할 수 있고, 충분히 저감된 전력 소비와 함께 데이터를 장기간 저장할 수 있다.
따라서, 상기 임의의 실시형태에 따른 반도체 장치가 본 실시형태에서 설명된 전자 장치들에 탑재된다. 따라서, 낮은 전력 소비를 갖는 전자 장치가 실현될 수 있다.
[예 1]
개시된 발명의 실시형태에 따른 메모리 장치가 재기입될 수 있는 횟수가 조사되었다. 이 예에서는, 도 13a 및 도 13b를 참조하여 조사 결과를 설명한다.
조사에 이용되는 반도체 장치는, 도 1a의 회로 구조를 갖는 반도체 장치이다. 여기서, 트랜지스터(162)에 대응하는 트랜지스터에 대해 산화물 반도체가 이용되었다. 용량 소자(164)에 대응하는 용량 소자로서 0.33 pF의 용량 값을 갖는 용량 소자가 이용되었다.
도 1a의 제3 배선에 대응하는 배선에 0 V 또는 5 V를 인가하고 제4 배선에 대응하는 배선에 0 V 또는 5 V를 인가함으로써, 메모리 셀에 데이터가 저장 및 기입되었다. 제4 배선에 대응하는 배선의 전위가 0 V인 경우, 트랜지스터(162)에 대응하는 트랜지스터(기입용 트랜지스터)는 오프 상태가 된다; 따라서, 노드(FG)에 인가된 전위는 유지된다. 제4 배선에 대응하는 배선의 전위가 5 V인 경우, 트랜지스터(162)에 대응하는 트랜지스터는 온 상태가 된다; 따라서, 제3 배선에 대응하는 배선의 전위가 노드(FG)에게 인가된다.
도 13a는, 1×109회의 기입 전과 후에 제5 배선에 대응하는 배선의 전위(Vcg)와 트랜지스터(160)에 대응하는 트랜지스터(판독용 트랜지스터)의 드레인 전류(Id) 사이의 관계의 곡선(Vcg-Id 곡선)을 도시한다. 도 13a 및 도 13b에서, "L 기입"은 노드(FG)에 0 V가 인가되는 것을 나타내고, "H 기입"은 노드(FG)에 5 V가 인가되는 것을 나타낸다. 도 13a에서, 횡축은 Vcg (V)를 나타내고, 종축은 Id (A)를 나타낸다는 점에 유의한다.
도 13a에서와 같이, L 기입 및 H 기입 양쪽 모두의 Vcg-Id 곡선은 1×109회의 기입 전과 후에 거의 변하지 않는다. 또한, L 기입의 Vcg-Id 곡선과 H 기입의 Vcg-Id 곡선 사이의 시프트량(ΔVcg)은 1×109회의 기입 전과 후에 거의 변하지 않는다.
도 13b는, H 기입과 L 기입에 대해 트랜지스터(160)를 온으로 하는 데 필요한 제5 배선에 대응하는 배선의 전위와 기입 횟수 사이의 관계를 나타낸다. 도 13b에서, 횡축은 재기입 횟수를 나타내고, 종축은 제5 배선에 대응하는 배선의 전위, 즉, 트랜지스터(160)의 피상 임계값 Vth(V)를 나타낸다.
임계값 Vth는 일반적으로 접선법(tangent method)에 의해 구할 수 있다는 점에 유의한다. 구체적으로는, 도 19에서와 같이, 횡축이 게이트 전압(Vg)을 나타내고, 종축이 드레인 전류(Id)의 제곱근을 나타내는 그래프에서, 그 곡선의 최대 기울기의 지점에 대한 접선을 구한다. 그 접선의 횡축(게이트 전압(Vg)의 값) 절편이 임계값 Vth이다. 도 13b에서도, 피상 임계값 Vth는 접선법에 의해 구하였다.
도 13b로부터 얻어진 메모리 윈도우폭이 표 1에 주어져 있다. 계산에 의해 구한 메모리 윈도우폭은, H 기입인 경우의 피상 임계값 Vth _H와 L 기입인 경우의 피상 임계값 Vth _L 사이의 차임에 유의한다.
Figure pct00001
표 1로부터 알 수 있는 바와 같이, 본 예의 메모리 셀에서, 메모리 윈도우폭은 1×109회의 기입 전과 후에 2% 이하, 구체적으로는 1.68% 변한다. 1×109회의 기입에 의해 메모리 윈도우폭이 2% 이하로 변한다는 사실은, 적어도 데이터가 1×109회 기입되는 기간 동안에 반도체 장치가 열화되지 않는다는 것을 나타낸다.
전술된 바와 같이, 개시된 발명의 실시형태에 따른 메모리 셀은 매우 높은 재기입 내구성을 가지며, 데이터가 1×109회 저장 및 기입되더라도 그 특성이 변하지 않는다. 즉, 개시된 발명의 실시형태에 따라 우수한 신뢰성을 갖는 메모리 셀, 및 이 메모리 셀을 포함하고 우수한 신뢰성을 갖는 반도체 장치가 실현된다고 말할 수 있다.
[예 2]
이 예에서는, 고순도화된 산화물 반도체를 포함하는 트랜지스터의 오프 전류의 측정 결과를 설명한다.
본 예에서는, 실시형태 3에서와 같이 고순도화된 산화물 반도체를 이용하여 트랜지스터가 형성되었다. 우선, 고순도화된 산화물 반도체를 포함하는 트랜지스터의 오프 전류는 극히 작다는 사실을 고려하여, 충분히 넓은 1m의 채널폭(W)을 갖는 트랜지스터가 준비되었고, 오프 전류가 측정되었다. 도 14는 1m의 채널폭(W)을 갖는 트랜지스터의 오프 전류의 측정에 의해 얻어진 결과를 도시한다. 도 14에서, 횡축은 게이트 전압(VG)을 나타내고, 종축은 드레인 전류(ID)를 나타낸다. 드레인 전압(VD)가 +1 V 또는 +10 V이고 게이트 전압(VG)이 -5 V 내지 -20 V의 범위에 있는 경우, 트랜지스터의 오프 전류는, 검출 한계인 1×10-13 A 이하인 것을 알 수 있었다. 또한, 트랜지스터의 오프 전류(여기서는 채널폭의 마이크로미터(㎛)당 전류)는 1 aA/㎛ (1×10-18 A/㎛) 이하인 것을 알 수 있었다.
그 다음, 고순도화된 산화물 반도체를 포함하는 트랜지스터의 오프 전류를 더 정확히 측정함으로써 얻어진 결과를 설명한다. 전술된 바와 같이, 고순도화된 산화물 반도체를 포함하는 트랜지스터의 오프 전류는, 측정 장비의 검출 한계인 1×10-13 A 이하인 것을 알 수 있었다. 여기서, 특성 평가용 소자를 이용하여, 더욱 정확한 오프 전류값(상기 측정에서 측정 장비의 검출 한계 이하의 값)을 측정함으로써 얻어진 결과를 설명한다.
우선, 전류 측정 방법에서 이용된 특성 평가용 소자를 도 15를 참조하여 설명한다.
도 15의 특성 평가용 소자에서, 3개의 측정 시스템(800)이 병렬로 접속된다. 측정 시스템(800)은, 용량 소자(802), 트랜지스터(804), 트랜지스터(805), 트랜지스터(806), 및 트랜지스터(808)를 포함한다. 실시형태 3에서와 같이 형성된 트랜지스터가 트랜지스터(804), 트랜지스터(805), 및 트랜지스터(806) 각각으로서 이용되었다.
측정 시스템(800)에서, 트랜지스터(804)의 소스 단자 및 드레인 단자 중 하나와, 용량 소자(802)의 한 단자와, 트랜지스터(805)의 소스 단자 및 드레인 단자 중 하나는, (V2를 공급하는) 전원에 접속된다. 트랜지스터(804)의 소스 단자 및 드레인 단자 중 다른 하나, 트랜지스터(808)의 소스 단자 및 드레인 단자 중 하나, 용량 소자(802)의 다른 단자, 및 트랜지스터(805)의 게이트 단자는 서로 접속된다. 트랜지스터(808)의 소스 단자 및 드레인 단자 중 다른 하나, 트랜지스터(806)의 소스 단자 및 드레인 단자 중 하나, 및 트랜지스터(806)의 게이트 단자는, (V1을 공급하는) 전원에 접속된다. 트랜지스터(805)의 소스 단자 및 드레인 단자 중 다른 하나와, 트랜지스터(806)의 소스 단자 및 드레인 단자 중 다른 하나는 서로 접속되어 출력 단자(Vout)로서 역할한다.
트랜지스터(804)의 게이트 단자에는, 트랜지스터(804)를 온 상태로 할지 또는 오프 상태로 할지를 제어하는 전위(Vext_b2)가 인가된다. 트랜지스터(808)의 게이트 단자에는, 트랜지스터(808)를 온으로 할지 또는 오프로 할지를 제어하는 전위(Vext_b1)가 공급된다. 출력 단자로부터는 전위(Vout)가 출력된다.
그 다음, 측정 시스템을 이용한 전류 측정 방법을 설명한다.
우선, 오프 전류를 측정하기 위해 전위차를 인가하는 초기화 기간을 간략하게 설명한다. 초기화 기간에서, 트랜지스터(808)의 게이트 단자에 트랜지스터(808)를 온으로 하는 전위(Vext_b1)가 입력되고, 트랜지스터(804)의 소스 단자 및 드레인 단자 중 다른 하나에 접속된 노드(즉, 트랜지스터(808)의 소스 단자 및 드레인 단자 중 하나, 용량 소자(802)의 다른 단자, 및 트랜지스터(805)의 게이트 단자에 접속된 노드)인 노드 A에는 전위(V1)이 인가된다. 여기서, 전위(V1)는, 예를 들어, 고전위이다. 트랜지스터(804)는 오프 상태로 유지된다.
그 후, 트랜지스터(808)의 게이트 단자에 트랜지스터(808)를 오프로 하는 전위(Vext_b1)가 입력됨으로써, 트랜지스터(808)가 오프로 된다. 트랜지스터(808)가 오프로 된 후, 전위(V1)는 저전위로 설정된다. 트랜지스터(804)는 여전히 오프 상태에 있다. 전위(V2)는 전위(V1)와 동일한 전위로 설정된다. 따라서, 초기화 기간이 종료된다. 초기화 기간이 종료되면, 노드 A와 트랜지스터(804)의 소스 전극 및 드레인 전극 중 하나 사이에 전위차가 발생하고, 노드 A와 트랜지스터(808)의 소스 전극 및 드레인 전극 중 다른 하나 사이에도 전위차가 발생한다. 따라서, 트랜지스터(804) 및 트랜지스터(808)를 통해 소량의 전하가 흐른다. 즉, 오프 전류가 발생된다.
그 다음, 오프 전류의 측정 기간을 간략하게 설명한다. 측정 기간에서, 트랜지스터(804)의 소스 단자 및 드레인 단자 중 하나의 전위(즉, 전위 V2), 및 트랜지스터(808)의 소스 단자 및 드레인 단자 중 다른 하나의 전위(즉, 전위 V1)는 저전위로 고정된다. 한편, 측정 기간에서 노드 A의 전위는 고정되지 않는다(노드 A는 플로팅 상태에 있음). 따라서, 트랜지스터(804)를 통해 전하가 흐르고, 노드 A에 저장된 전하량은 시간의 경과에 따라 변한다. 또한, 노드 A에 유지된 전하량이 변함에 따라, 노드 A의 전위가 변한다. 또한, 출력 단자의 출력 전위(Vout)도 변한다.
도 16은, 전위차가 발생되는 초기화 기간, 및 그 후의 측정 기간에서 전위들 간의 관계의 세부사항(타이밍도)을 도시한다.
초기화 기간에서, 우선, 전위(Vext_b2)는 트랜지스터(804)를 온으로 하는 전위(고전위)로 설정된다. 따라서, 노드 A의 전위는 V2, 즉, 저전위(VSS)가 된다. 그 후, 전위(Vext_b2)가 트랜지스터(804)를 오프로 하는 전위(저전위)로 설정됨으로써, 트랜지스터(804)가 오프로 된다. 그 다음, 전위(Vext_b1)가 트랜지스터(808)를 온으로 하는 전위(고전위)로 설정된다. 따라서, 노드 A의 전위는 V1, 즉, 고전위(VDD)가 된다. 그 후, 전위(Vext_b1)가 트랜지스터(808)를 오프로 하는 전위에 설정된다. 따라서, 노드 A는 플로팅 상태가 되고, 초기화 기간이 종료된다.
후속하는 측정 기간에서, 전위(V1) 및 전위(V2)는 개별적으로, 노드 A에 전하가 유입되는 전위 또는 노드 A로부터 전하가 유출되는 전위로 설정된다. 여기서, 전위(V1) 및 전위(V2)는 저전위(VSS)로 설정된다. 출력 전위(Vout)를 측정하는 타이밍에서, 출력 회로를 동작시킬 필요가 있다; 따라서, 일부 경우에는 일시적으로 V1이 고전위(VDD)에 설정된다는 점에 유의한다. V1이 고전위(VDD)인 기간은, 측정에 영향을 주지 않도록 짧게 설정된다는 점에 유의한다.
전술된 바와 같이 전위차를 생성하고 측정 기간이 개시되면, 노드 A에 유지된 전하량이 시간의 경과에 따라 변하고, 그에 따라 노드 A의 전위가 변한다. 이것은, 트랜지스터(805)의 게이트 단자의 전위가 변하고, 출력 단자의 출력 전위(Vout)도 시간의 경과에 따라 변한다는 것을 의미한다.
얻어진 출력 전위(Vout)에 기초하여 오프 전류를 계산하는 방법을 이하에 설명한다.
오프 전류가 계산되기 이전에, 노드 A의 전위(VA)와 출력 전위(Vout) 사이의 관계를 구함으로써, 출력 전위(Vout)에 기초하여 노드 A의 전위(VA)를 구할 수 있다. 전술된 관계로부터, 노드 A의 전위 (VA)는 다음과 같은 수학식에 의해 출력 전위(Vout)의 함수로서 표현될 수 있다.
Figure pct00002
노드 A의 전하(Q A)는, 노드 A의 전위(V A), 노드 A에 접속된 용량(C A), 및 상수(const)를 이용하여 다음과 같은 수학식으로 표현된다. 여기서, 노드 A에 접속된 용량(CA)은, 용량 소자(802)의 용량 및 다른 용량의 합이다.
Figure pct00003
노드 A의 전류(IA)는, 노드 A로 유입되는 전하(또는 노드 A로부터 유출되는 전하)의 시간 미분이기 때문에, 노드 A의 전류(IA)는 다음과 같은 수학식으로 표현된다.
Figure pct00004
따라서, 노드 A에 접속된 용량(CA)과 출력 단자의 출력 전위(Vout)로부터 노드 A의 전류(IA)를 구할 수 있다.
전술된 방법에 의해, 오프 상태에 있는 트랜지스터의 소스와 드레인 사이에 흐르는 리크 전류(오프 전류)를 계산할 수 있다.
본 예에서는, 트랜지스터(804), 트랜지스터(805), 트랜지스터(806), 및 트랜지스터(808)가 10 ㎛의 채널 길이(L)와 50 ㎛의 채널폭(W)을 갖는 고순도화된 산화물 반도체를 이용하여 형성되었다. 병렬로 배치된 측정 시스템(800)에서, 용량 소자(802a), 용량 소자(802b), 및 용량 소자(802c)의 용량 값은, 각각, 100 fF, 1 pF, 3 pF였다.
본 예에 따른 측정에서, VDD는 5 V였고, VSS는 0 V였다는 점에 유의한다. 측정 기간에서, 전위(V1)는 기본적으로 VSS로 설정되었고 10초 내지 300초마다 100 msec 동안만 VDD로 설정되어, Vout을 측정했다. 또한, 소자를 통해 흐르는 전류 I의 계산에 이용된 Δt는 약 30000 sec였다.
도 17은 전류 측정시에 출력 전위(Vout)와 경과 시간(Time) 사이의 관계를 도시한다. 도 17에서 알 수 있는 바와 같이, 전위는 시간에 따라 변한다.
도 18은 상기 전류 측정에 기초하여 계산된 오프 전류를 도시한다. 도 18은 소스-드레인 전압(V)과 오프 전류(I) 사이의 관계를 도시한다. 도 18에 따르면, 소스-드레인 전압이 4 V일 때 실온에서 오프 전류는 약 40 zA/㎛이다. 소스-드레인 전압이 3.1 V일 때, 실온에서 오프 전류는 10 zA/㎛ 이하였다. 1 zA는 10-21 A와 같다는 점에 유의한다.
본 예에 따르면, 고순도화된 산화물 반도체를 포함하는 트랜지스터에서는 오프 전류가 충분히 작다는 것을 확인하였다.
본 출원은 2010년 1월 15일 일본 특허청에 출원된 일본 특허 출원번호 제2010-007494호에 기초하며, 그 전체 내용을 본 명세서에서 참조로 원용한다.
100: 기판, 102: 보호층, 104: 반도체 영역, 106: 소자 분리 절연층, 108a: 게이트 절연층, 110a; 게이트 전극, 112: 절연층, 114: 불순물 영역, 116: 채널 형성 영역, 118: 측벽 절연층, 120: 고농도 불순물 영역, 122: 금속층, 124: 금속 화합물 영역, 125: 층간 절연층, 126: 층간 절연층, 128: 층간 절연층, 130a: 소스 또는 드레인 전극, 130b: 소스 또는 드레인 전극, 130c: 전극, 142a: 소스 또는 드레인 전극, 142b: 소스 또는 드레인 전극, 143a : 절연층, 143b: 절연층, 144: 산화물 반도체층, 146: 게이트 절연층, 148a: 게이트 전극, 148b: 전극, 150: 층간 절연층, 152: 층간 절연층, 154: 소스 또는 드레인 전극, 160: 트랜지스터, 162: 트랜지스터, 164: 용량 소자, 701: 하우징, 702: 하우징, 703: 표시부, 704: 키보드, 711: 본체, 712: 스타일러스, 713: 표시부, 714: 조작 버튼, 715: 외부 인터페이스, 720: 전자서적 리더, 721: 하우징, 723: 하우징, 725: 표시부, 727: 표시부, 731: 전원 스위치, 733: 조작 키, 735: 스피커, 737: 경첩, 740: 하우징, 741: 하우징, 742: 표시 패널, 743: 스피커, 744: 마이크로폰, 746: 포인팅 장치, 747: 카메라 렌즈, 748: 외부 접속 단자, 749: 태양 전지, 750: 외부 메모리 슬롯, 761: 본체, 763: 접안부, 764: 조작 스위치, 765: 표시부, 766: 배터리, 767: 표시부, 770: 텔레비전 장치, 771: 하우징, 773: 표시부, 775: 스탠드, 780: 리모콘, 802: 용량 소자, 802a: 용량 소자, 802b: 용량 소자, 802c: 용량 소자, 804: 트랜지스터, 805: 트랜지스터, 806: 트랜지스터, 808: 트랜지스터.

Claims (16)

  1. 반도체 장치로서,
    제1 반도체를 포함하는 제1 트랜지스터;
    산화물 반도체를 포함하는 제2 트랜지스터;
    용량 소자; 및
    상기 제2 트랜지스터의 소스 전극 및 드레인 전극 중 하나가 상기 제1 트랜지스터의 게이트 전극과 상기 용량 소자의 한 전극에 접속된 노드
    를 포함하고,
    상기 제2 트랜지스터의 게이트 전극에 제2 전위를 인가함으로써 상기 제2 트랜지스터가 턴 온될 때 상기 제2 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나에 제1 전위를 인가함으로써 데이터가 기입되며,
    상기 제2 트랜지스터가 턴 오프되면 상기 노드에서 데이터가 유지되고,
    상기 용량 소자의 다른 전극에 제3 전위가 인가될 때 상기 제1 트랜지스터가 온 상태인지 오프 상태인지를 판별함으로써 상기 노드에 유지된 데이터가 판독되며,
    상기 온 상태의 상기 제1 트랜지스터의 제1 임계 전압과 상기 오프 상태의 상기 제1 트랜지스터의 제2 임계 전압 사이의 차는 1×1019회의 기입 전후에 2% 이하로 유지되는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 트랜지스터의 오프 전류는 상기 제1 트랜지스터의 오프 전류보다 작은, 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 트랜지스터의 스위칭 속도는 상기 제2 트랜지스터의 스위칭 속도보다 빠른, 반도체 장치.
  4. 제1항에 있어서,
    상기 산화물 반도체의 에너지 갭은 3 eV 이상인, 반도체 장치.
  5. 반도체 장치로서,
    제1 반도체를 포함하는 제1 트랜지스터;
    산화물 반도체를 포함하고 오프 전류 밀도가 100 zA/㎛ 이하인 제2 트랜지스터;
    용량 소자; 및
    상기 제2 트랜지스터의 소스 전극 및 드레인 전극 중 하나가 상기 제1 트랜지스터의 게이트 전극과 상기 용량 소자의 한 전극에 접속된 노드
    를 포함하고,
    상기 제2 트랜지스터의 게이트 전극에 제2 전위를 인가함으로써 상기 제2 트랜지스터가 턴 온될 때 상기 제2 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나에 제1 전위를 인가함으로써 데이터가 기입되며,
    상기 제2 트랜지스터가 턴 오프될 때 데이터는 상기 노드에서 유지되고,
    상기 용량 소자의 다른 전극에 제3 전위가 인가될 때 상기 제1 트랜지스터가 온 상태인지 오프 상태인지를 판별함으로써 상기 노드에 유지된 데이터가 판독되며,
    상기 온 상태의 상기 제1 트랜지스터의 제1 임계 전압과 상기 오프 상태의 상기 제1 트랜지스터의 제2 임계 전압 사이의 차는 1×1019회의 기입 전후에 2% 이하로 유지되는, 반도체 장치.
  6. 제5항에 있어서,
    상기 제2 트랜지스터의 오프 전류는 상기 제1 트랜지스터의 오프 전류보다 작은, 반도체 장치.
  7. 제5항에 있어서,
    상기 제1 트랜지스터의 스위칭 속도는 상기 제2 트랜지스터의 스위칭 속도보다 빠른, 반도체 장치.
  8. 제5항에 있어서,
    상기 산화물 반도체의 에너지 갭은 3 eV 이상인, 반도체 장치.
  9. 반도체 장치의 제조 방법으로서,
    제1 트랜지스터를 형성하는 단계;
    산화물 반도체를 이용함으로써 제2 트랜지스터를 형성하는 단계;
    용량 소자를 형성하는 단계;
    노드에서, 상기 제1 트랜지스터의 게이트 전극을 상기 제2 트랜지스터의 소스 전극 및 드레인 전극 중 하나와 상기 용량 소자의 한 전극에 접속하는 단계;
    상기 제2 트랜지스터의 게이트 전극에 제2 전위를 인가함으로써 상기 제2 트랜지스터를 온으로 하면서 상기 제2 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나에 제1 전위를 인가함으로써 상기 노드에 데이터를 기입하는 단계; 및
    상기 용량 소자의 다른 전극에 제3 전위를 인가할 때 상기 제1 트랜지스터가 온 상태인지 오프 상태인지를 판별함으로써 상기 노드에 기입된 데이터를 판독하는 단계
    를 포함하고,
    상기 온 상태의 상기 제1 트랜지스터의 제1 임계 전압과 상기 오프 상태의 상기 제1 트랜지스터의 제2 임계 전압 사이의 차는 1×1019회의 기입 전후에 2% 이하로 유지되는, 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 제2 트랜지스터의 오프 전류는 상기 제1 트랜지스터의 오프 전류보다 작은, 반도체 장치의 제조 방법.
  11. 제9항에 있어서,
    상기 제1 트랜지스터의 스위칭 속도는 상기 제2 트랜지스터의 스위칭 속도보다 빠른, 반도체 장치의 제조 방법.
  12. 제9항에 있어서,
    상기 산화물 반도체의 에너지 갭은 3 eV 이상인, 반도체 장치의 제조 방법.
  13. 반도체 장치의 제조 방법으로서,
    제1 트랜지스터를 형성하는 단계;
    산화물 반도체를 이용함으로써 제2 트랜지스터를 형성하는 단계;
    용량 소자를 형성하는 단계;
    노드에서, 상기 제1 트랜지스터의 게이트 전극을 상기 제2 트랜지스터의 소스 전극 및 드레인 전극 중 하나와 상기 용량 소자의 한 전극에 접속하는 단계;
    상기 제2 트랜지스터의 게이트 전극에 제2 전위를 인가함으로써 상기 제2 트랜지스터를 턴 온하면서 상기 제2 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나에 제1 전위를 인가함으로써 상기 노드에 데이터를 기입하는 단계; 및
    상기 용량 소자의 다른 전극에 제3 전위를 인가할 때 상기 제1 트랜지스터가 온 상태인지 오프 상태인지를 판별함으로써 상기 노드에 기입된 데이터를 판독하는 단계
    를 포함하고,
    상기 온 상태의 상기 제1 트랜지스터의 제1 임계 전압과 상기 오프 상태의 상기 제1 트랜지스터의 제2 임계 전압 사이의 차는 1×1019회의 기입 전후에 2% 이하로 유지되고,
    상기 제2 트랜지스터의 오프 전류 밀도는 100 zA/㎛이하인, 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 제2 트랜지스터의 오프 전류는 상기 제1 트랜지스터의 오프 전류보다 작은, 반도체 장치의 제조 방법.
  15. 제13항에 있어서,
    상기 제1 트랜지스터의 스위칭 속도는 상기 제2 트랜지스터의 스위칭 속도보다 빠른, 반도체 장치의 제조 방법.
  16. 제13항에 있어서,
    상기 산화물 반도체의 에너지 갭은 3 eV 이상인, 반도체 장치의 제조 방법.
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