JP3741232B2 - 強誘電体メモリ - Google Patents
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Description
【発明の属する技術分野】
この発明は強誘電体メモリに関し、例えば、複数の記憶領域を有する大規模強誘電体メモリならびにその信頼性の向上に利用して特に有効な技術に関する。
【0002】
【従来の技術】
強誘電体キャパシタ及びアドレス選択MOSFET(金属酸化物半導体型電界効果トランジスタ。この明細書では、MOSFETをして絶縁ゲート型電界効果トランジスタの総称とする)からなる強誘電体メモリセルが格子状に配置されてなるメモリアレイをその基本構成要素とする強誘電体メモリがある。強誘電体メモリは、例えば強誘電体キャパシタのプレート電圧の電位を切り換えることにより、選択的に本来の不揮発モードあるいはダイナミック型RAM(ランダムアクセスメモリ)等と同様な揮発モードで使用することができる。
【0003】
【発明が解決しようとする課題】
本願発明者等は、この発明に先立って、複数の記憶領域(メモリマット)を有する大規模強誘電体メモリを開発し、その各記憶領域を選択的に不揮発領域又は揮発領域として使用することにより大規模強誘電体メモリの使い勝手をよくする方法を考え、特願平7−174296号として出願した。この大規模強誘電体メモリにおいて、各記憶領域を構成する強誘電体メモリは、強誘電体キャパシタに対するプレート電圧が選択的に電源電圧及び接地電位間の中間電位あるいは接地電位とされることで選択的に不揮発モード又は揮発モードとされ、これによって各記憶領域が選択的に不揮発領域又は揮発領域として使用される。
【0004】
しかし、上記大規模強誘電体メモリでは、各記憶領域が固定的に不揮発領域又は揮発領域として割り当てられるため、次のような問題点が残されていることが本願発明者等により明らかとなった。すなわち、強誘電体メモリでは、周知のように、反転書き込みにともなう分極反転によってメモリアレイを構成する強誘電体キャパシタの強誘電体に膜疲労が生じるため、強誘電体メモリとしての書き込み回数が例えば1010回程度に制限される。このような書き込み回数の制限は、上記のように各記憶領域が固定的に不揮発領域又は揮発領域として割り当てられる場合において大規模強誘電体メモリの書き込み回数に制約を与え、これによって大規模強誘電体メモリの寿命つまり使用可能期間が短縮される。
【0005】
この発明の目的は、複数の記憶領域を有する大規模強誘電体メモリ等の寿命つまり使用可能期間を長くし、その信頼性を高めることにある。
【0006】
この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【0007】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、選択的に不揮発領域又は揮発領域として使用される複数の記憶領域を備える大規模強誘電体メモリ等において、不揮発領域又は揮発領域として使用される記憶領域を、経過時間又はアクセス回数あるいは強誘電体メモリセルの情報保持特性の劣化程度に応じて順次シフトさせ、大規模強誘電体メモリ等に、経過時間を計時するための分周カウンタ又はアクセス回数を計数するためのアクセスカウンタあるいは強誘電体メモリセルの情報保持特性の劣化程度を判定するためのダミーセル及びデータ比較回路を設ける。
【0008】
上記した手段によれば、各記憶領域における強誘電体メモリセルの膜疲労を平均化して、その実質的な書き込み可能回数を多くすることができる。この結果、複数の記憶領域を備える大規模強誘電体メモリ等の寿命つまり使用可能期間を長くし、その信頼性を高めることができる。
【0009】
【発明の実施の形態】
図1には、この発明が適用された大規模強誘電体メモリの一実施例の部分的なブロック図が示されている。同図をもとに、まずこの実施例の大規模強誘電体メモリの構成及び動作の概要について説明する。なお、図1の各ブロックを構成する回路素子は、特に制限されないが、公知のMOSFET集積回路の製造技術により、単結晶シリコンのような1個の半導体基板上に形成される。
【0010】
図1において、この実施例の大規模強誘電体メモリは、特に制限されないが、64個の単位強誘電体メモリUS00〜US77と、アドレスバッファAB,単位メモリ選択回路US,データ入出力回路IOならびにメモリ制御回路MCとを備える。このうち、単位強誘電体メモリUM00〜UM77は、16ビットのデータバスDB0〜DB15を介してデータ入出力回路IOに共通結合される。また、これらの単位強誘電体メモリUM00〜UM77には、アドレスバッファABからそれぞれ10ビットのXアドレス信号X00〜X09ならびにYアドレス信号Y00〜Y09が共通に供給されるとともに、単位メモリ選択回路USから対応する単位メモリ選択信号US00〜US77が供給される。
【0011】
一方、アドレスバッファABには、外部端子A00〜A25を介して26ビットのアドレス信号A00〜A25が供給され、メモリ制御回路MCから内部制御信号ALが供給される。また、単位メモリ選択回路USには、アドレスバッファABからそれぞれ上位3ビットのXアドレス信号X10〜X12ならびにYアドレス信号Y10〜Y12が供給され、メモリ制御回路MCから内部制御信号SEが供給される。さらに、データ入出力回路IOは、外部端子D0〜D15に結合されるとともに、メモリ制御回路MCから内部制御信号IC及びOCが供給される。メモリ制御回路MCには、外部端子MENB及びR/WBを介してメモリイネーブル信号MENB(ここで、それが有効とされるとき選択的にロウレベルとされるいわゆる反転信号等については、その名称の末尾にBを付して表す。以下同様)及びライトイネーブル信号WEBがそれぞれ供給され、その出力信号つまりビジー信号BSYBは、外部端子BSYBを介して出力される。
【0012】
この実施例において、単位強誘電体メモリUM00〜UM77は、特に制限されないが、それぞれ16,777,216ビットつまりいわゆる16メガビットの記憶容量を有し、大規模強誘電体メモリは、合計1,073,741,824ビットつまりいわゆる1ギガビットの記憶容量を有する。また、単位強誘電体メモリUS00〜US77は、それぞれ16ビット×1,048,576ワードつまりいわゆる16ビット×1メガワードのアドレス構成とされ、大規模強誘電体メモリは、合計16ビット×67,108,864ワードつまりいわゆる16ビット×64メガワードのアドレス構成を有するものとされる。したがって、大規模強誘電体メモリには、上記のように、記憶データの入出力に供される16個の外部端子D0〜D15が設けられるとともに、アドレス信号A00〜A25の入力に供される26個の外部端子A00〜A25が設けられる。
【0013】
アドレスバッファABは、外部端子A00〜A25を介して入力されるアドレス信号A00〜A25を、メモリ制御回路MCから供給される内部制御信号ALに従って取り込み、保持するとともに、これらのアドレス信号A00〜A25をもとにそれぞれ13ビットのXアドレス信号X00〜X12ならびにYアドレス信号Y00〜Y12を形成する。このうち、それぞれ上位3ビットのXアドレス信号X10〜X12ならびにYアドレス信号Y10〜Y12は、単位強誘電体メモリUM00〜UM77の択一選択に供するため、単位メモリ選択回路USに供給され、残りそれぞれ10ビットのXアドレス信号X00〜X09ならびにYアドレス信号Y00〜Y09は、各単位強誘電体メモリ内アドレスの択一選択に供するため、単位強誘電体メモリUM00〜UM77に供給される。
【0014】
単位メモリ選択回路USは、メモリコントローラMCから供給される内部制御信号SEのハイレベルを受けて選択的に動作状態とされ、アドレスバッファABから供給されるXアドレス信号X10〜X12ならびにYアドレス信号Y10〜Y12をデコードして、対応する単位メモリ選択信号US00〜US77を択一的にハイレベルとする。これらの単位メモリ選択信号US00〜US77は、対応する単位強誘電体メモリUM00〜UM77にそれぞれ供給される。
【0015】
データ入出力回路IOは、大規模強誘電体メモリが書き込みモードで選択状態とされるとき、外部端子D0〜D15を介して入力される16ビットの書き込みデータを内部制御信号ICに従って取り込み、データバスDB0〜DB15を介して単位強誘電体メモリUM00〜UM77に伝達する。また、大規模強誘電体メモリが読み出しモードで選択状態とされるときには、内部制御信号OCに従って選択的に動作状態とされ、指定された単位強誘電体メモリUM00〜UM77の指定アドレスから読み出される16ビットのデータを外部端子D0〜D15を介して大規模強誘電体メモリの外部に出力する。
【0016】
メモリ制御回路MCは、起動制御信号として供給されるメモリイネーブル信号MENB及びリードライト信号R/WBをもとに上記各種の内部制御信号を選択的に形成し、大規模強誘電体メモリの各部に供給する。また、大規模強誘電体メモリ内において後述するメモリブロック間のデータ転写が行われるときには、ビジー信号BSYBをロウレベルとして、大規模強誘電体メモリに対する外部装置からのアクセスを禁止する。
【0017】
ところで、大規模強誘電体メモリを構成する64個の単位強誘電体メモリUM00〜UM77は、特に制限されないが、UM00〜UM07ならびにUM10〜UM17,UM20〜UM27ならびにUM30〜UM37,UM40〜UM47ならびにUM50〜UM57,UM60〜UM67ならびにUM70〜UM77の組み合わせで16個ずつブロック分割され、4組のメモリブロックB0〜B3を構成する。これらのメモリブロックB0〜B3は、その一つがダイナミック型RAMと同様な形態でいわゆる揮発領域として使用され、残り三つが本来の不揮発領域として使用されるとともに、揮発領域として使用される一つは、後述する所定の条件をもって、かつメモリブロックB0,B1,B2ならびにB3の順序をもって順次シフトされる。このため、単位メモリ選択回路USは、その領域切り換えに関する内部情報をデコードして、単位強誘電体メモリUM00〜UM77に対する所定ビットのXアドレス信号を選択的に入れ換えるとともに、メモリブロックB0〜B3に対するプレート電圧制御信号VPC0〜VPC3を択一的にハイレベルとする。これらのプレート電圧制御信号は、メモリブロックB0〜B3を構成するそれぞれ16個の単位強誘電体メモリUM00〜UM17,UM20〜UM37,UM40〜UM57ならびにUM60〜UM77に対して共通に供給され、これによって各メモリブロックを構成する16個の単位強誘電体メモリの動作モードが選択的に切り換えられる。
【0018】
すなわち、プレート電圧制御信号VPC0〜VPC3がロウレベルとされるとき、メモリブロックB0〜B3を構成する16個の単位強誘電体メモリの強誘電体メモリセルには、プレート電圧VPとして電源電圧VCC及び接地電位VSS間の中間電位HVCが供給される。このため、これらの単位強誘電体メモリは不揮発モードとされ、対応するメモリブロックB0〜B3は不揮発領域として使用される。一方、プレート電圧制御信号VPC0〜VPC3がハイレベルとされるとき、メモリブロックB0〜B3を構成する16個の単位強誘電体メモリの強誘電体メモリセルには、プレート電圧VPとして接地電位VSSが供給される。このため、これらの単位強誘電体メモリは揮発モードとされ、これによって対応するメモリブロックB0〜B3は揮発領域として使用される。なお、メモリブロックB0〜B3は、それが不揮発領域として使用されるとき、例えばいわゆるファイルメモリとして機能し、揮発領域として使用されるときには、例えばいわゆるキャッシュメモリとして機能する。大規模強誘電体メモリの領域切り換えについては、後で詳細に説明する。
【0019】
図2には、図1の大規模強誘電体メモリの一実施例の基板配置図が示されている。同図をもとに、この実施例の大規模強誘電体メモリの基板配置の概要について説明する。なお、基板配置に関する以下の説明では、図2の位置関係をもって半導体基板CHIP面上における上下左右を表す。
【0020】
図2において、この実施例の大規模強誘電体メモリの形成基体となる半導体基板CHIPは、特に制限されないが、ほぼ正方形をなし、その中央部を含む大半の面積には、64個の単位強誘電体メモリUM00〜UM77が、単位強誘電体メモリUM00を左上端に配置し、単位強誘電体メモリUM07を左下端に配置し、単位強誘電体メモリUM70を右上端に配置し、単位強誘電体メモリUM77を右下端に配置すべく格子状に配置される。
【0021】
半導体基板CHIPの上部には、その上辺に沿って入出力部IOB0が配置され、その左部,下部ならびに右部には、それぞれその左辺,下辺ならびに右辺に沿って入出力部IOB1,IOB2ならびにIOB3が配置される。これらの入出力部IOB0〜IOB3には、前記図1のデータ入出力回路IO,アドレスバッファAB,単位メモリ選択回路USならびにメモリ制御回路MCが含まれるとともに、外部端子D0〜D7,A00〜A26,MENB,R/WBならびにBSYBに対応するボンディングパッドや入力保護回路が含まれる。
【0022】
図3には、図1の大規模強誘電体メモリの一実施例のアドレス割当図が示されている。同図をもとに、この実施例の大規模強誘電体メモリのアドレス割り当てとその具体的なアドレス指定方法について説明する。
【0023】
図3において、この実施例の大規模強誘電体メモリを構成する単位強誘電体メモリUM00〜UM77のそれぞれは、前述のように、16ビット×1メガワードのアドレス構成を有し、その1メガワードのアドレスは、それぞれ10ビットのXアドレス信号X00〜X09ならびにYアドレス信号Y00〜Y09の組み合わせに従って選択的かつ択一的に指定される。また、これらの単位強誘電体メモリUM00〜UM77は、それぞれ3ビットのXアドレス信号X10〜X12ならびにYアドレス信号Y10〜Y12に従って択一的に指定され、活性状態とされる。このとき、Xアドレス信号X10〜X12は、図3の下部に示される通り、行方向に整列配置された8個の単位強誘電体メモリUM00〜UM07ないしUM70〜UM77を択一的に指定するために供され、Yアドレス信号Y10〜Y12は、列方向に整列配置された8個の単位強誘電体メモリUM00〜UM70ないしUM07〜UM77を択一的に指定するために供される。
【0024】
前述のように、単位強誘電体メモリUM00〜UM77は、2行つまり16個の単位強誘電体メモリUM00〜UM07ならびにUM10〜UM17,UM20〜UM27ならびにUM30〜UM37,UM40〜UM47ならびにUM50〜UM57,UM60〜UM67ならびにUM70〜UM77を単位として4組のメモリブロックB0〜B3に分割されるが、これらのメモリブロックB0〜B3は、図3から明らかなように、上位2ビットのXアドレス信号X11及びX12に従って択一的に指定されるものとなる。このことは、後述する単位メモリ選択回路USの動作条件を決定する重要な要件となる。
【0025】
図4には、図1の大規模強誘電体メモリの一実施例の記憶領域区分図が示されている。同図をもとに、この実施例の大規模強誘電体メモリの記憶領域区分とその切り換え順序ならびにデータ転写の組み合わせについて説明する。
【0026】、
図4において、この実施例の大規模強誘電体メモリを構成する単位強誘電体メモリUM00〜UM77は、前述のように、2行つまり16個の単位強誘電体メモリを単位として4組のメモリブロックB0〜B3に分割される。また、これらのメモリブロックB0〜B3は、そのいずれか一つが揮発領域としてまた他の三つが不揮発領域として使用されるとともに、揮発領域として使用される一つ、言い換えるならば不揮発領域として使用される三つは、領域切り換え後の経過時間又はアクセス回数あるいは強誘電体メモリセルの情報保持特性の劣化程度に応じて、かつメモリブロックB0,B1,B2ならびにB3の順序で順次切り換えられシフトされる。一方、この実施例の大規模強誘電体メモリにおいて、メモリブロックB0〜B3は、前述のように、上位2ビットのXアドレス信号X11及びX12に従って択一的に指定される。したがって、大規模強誘電体メモリは、記憶領域の切り換えに際してXアドレス信号X11及びX12の非反転及び反転信号を互いに入れ換えるためのアドレス変換回路ADCVを備える。
【0027】
なお、この実施例の大規模強誘電体メモリにおいて、上記のような記憶領域の切り換えは、ユーザに知られることなく自律的に行われるが、ユーザからみた論理的メモリブロックの番号b0〜b3は、物理的メモリブロックB0〜B3の領域切り換えとともにシフトするため、問題は生じない。ただ、論理的メモリブロックのシフトは、記憶データの入れ換えを必要とするため、この実施例の大規模強誘電体メモリでは、領域切り換えのたびに記憶データの入れ換えを行う機能を有する。すなわち、メモリブロックB0が揮発領域として使用される状態1からメモリブロックB1が揮発領域として使用される状態2への移行に際しては、メモリブロックB0及びB1間ならびにB2及びB3間でのデータ転写が必要となる。また、メモリブロックB1が揮発領域として使用される状態2からメモリブロックB2が揮発領域として使用される状態3への移行時には、メモリブロックB0及びB3間ならびにB1及びB2間でのデータ転写が必要となり、メモリブロックB2が揮発領域として使用される状態3からメモリブロックB3が揮発領域として使用される状態4への移行時には、メモリブロックB0及びB1間ならびにB2及びB3間でのデータ転写が必要となる。なお、メモリブロックB0〜B3間におけるデータ転写については、後で詳細に説明する。
【0028】
図5には、図1の大規模強誘電体メモリに含まれる単位メモリ選択回路USの一実施例のブロック図が示されている。また、図6には、図5の単位メモリ選択回路USの一実施例の動作条件図が示され、図7ないし図9には、図5の単位メモリ選択回路USに含まれるアドレス変換制御回路ACVCの第1ないし第3の実施例のブロック図がそれぞれ示されている。これらの図をもとに、この実施例の大規模強誘電体メモリに含まれる単位メモリ選択回路USの具体的構成及び単位メモリ選択動作ならびにその特徴について説明する。
【0029】
図5において、この実施例の大規模強誘電体メモリの単位メモリ選択回路USは、アドレス変換制御回路ACVC,アドレス変換回路ADCV,デコーダSDECならびにプレート電圧制御回路VPCTを含む。このうち、アドレス変換制御回路ACVCは、後述するように、メモリブロックB0〜B3の領域切り換えが行われた後の経過時間又はアクセス回数あるいは強誘電体メモリセルの情報保持特性の劣化程度に応じて、2ビットのアドレス変換制御信号SL11及びSL12を所定の組み合わせで選択的にハイレベル又はロウレベルとする。
【0030】
すなわち、アドレス変換制御回路ACVCは、図6に示されるように、大規模強誘電体メモリがメモリブロックB0を揮発領域とする状態1において、アドレス変換制御信号SL11及びSL12をともにロウレベル(L)とし、メモリブロックB1を揮発領域とする状態2では、アドレス変換制御信号SL11及びSL12をそれぞれハイレベル(H)及びロウレベルとする。また、大規模強誘電体メモリがメモリブロックB2を揮発領域とする状態3においては、アドレス変換制御信号SL11及びSL12をそれぞれロウレベル及びハイレベルとし、メモリブロックB3を揮発領域とする状態4では、アドレス変換制御信号SL11及びSL12をともにハイレベルとする。
【0031】
一方、アドレス変換回路ADCVは、アドレス変換制御回路ACVCから供給されるアドレス変換制御信号SL11及びSL12に従ってXアドレス信号X11及びX12の非反転及び反転信号を選択的に入れ換え、内部Xアドレス信号x11又はx12としてデコーダSDECに伝達する。すなわち、アドレス変換回路ADCVは、図6に示されるように、アドレス変換制御信号SL11がロウレベルとされるとき、非反転Xアドレス信号X11T及び反転Xアドレス信号X11Bをそのまま非反転内部Xアドレス信号x11T及び反転内部アドレス信号x11Bとして伝達するが、アドレス変換制御信号SL11がハイレベルとされるときには、非反転Xアドレス信号X11Tを反転内部Xアドレス信号信号x11Bとして入れ換えて伝達し、反転Xアドレス信号X11Bを非反転内部Xアドレス信号x11Tとして入れ換えて伝達する。また、アドレス変換制御信号SL12がロウレベルとされるときには、非反転Xアドレス信号X12T及び反転Xアドレス信号X12Bをそのまま非反転内部Xアドレス信号x12T及び反転内部アドレス信号x12Bとして伝達するが、アドレス変換制御信号SL12がハイレベルとされるときには、非反転Xアドレス信号X12Tを反転内部Xアドレス信号信号x12Bとして入れ換えて伝達し、反転Xアドレス信号X12Bを非反転内部Xアドレス信号x12Tとして入れ換えて伝達する。
【0032】
デコーダSDECは、メモリ制御回路MCから供給される内部制御信号SEのハイレベルを受けて選択的に動作状態とされ、アドレスバッファABから直接供給される非反転Xアドレス信号X10T及び反転Xアドレス信号X10Bと、アドレス変換回路ADCVから供給される非反転内部Xアドレス信号x11T及びx12Tならびに反転内部Xアドレス信号x11B及びx12Bとをデコードして、対応する単位メモリ選択信号US00〜US77を択一的にハイレベルとする。上記のように、非反転Xアドレス信号X11T及びX12Tならびに反転Xアドレス信号X11B及びX12Bと非反転内部Xアドレス信号x11T及びx12Tならびに反転内部Xアドレス信号x11B及びx12Bとの関係は、アドレス変換制御信号SL11及びSL12に従って選択的に入れ換えられる。このため、例えば、非反転Xアドレス信号X11T及びX12Tがともにロウレベルとされ反転Xアドレス信号X11B及びX12Bがともにハイレベルとされる場合でも、選択される物理的なメモリブロックは、大規模強誘電体メモリの状態に応じてB0からB1,B2ならびにB3へと順次シフトする。
【0033】
次に、プレート電圧制御回路VPCTは、アドレス変換制御回路ACVCから供給されるアドレス変換制御信号SL11及びSL12に従って、プレート電圧制御信号VPC0〜VPC3を択一的にハイレベルとする。すなわち、プレート電圧制御回路VPCTは、図6に示されるように、アドレス変換制御信号SL11及びSL12がともにロウレベルとされるとき、プレート電圧制御信号VPC0を択一的にハイレベルとし、それぞれハイレベル及びロウレベルとされるときには、プレート電圧制御信号VPC1を択一的にハイレベルとする。また、アドレス変換制御信号SL11及びSL12がそれぞれロウレベル及びハイレベルとされるとき、プレート電圧制御信号VPC2を択一的にハイレベルとし、アドレス変換制御信号SL11及びSL12がともにハイレベルとされるときには、プレート電圧制御信号VPC3を択一的にハイレベルとする。
【0034】
プレート電圧制御信号VPC0が択一的にハイレベルとされるとき、大規模強誘電体メモリでは、前述のように、対応する16個の単位強誘電体メモリUM00〜UM07ならびにUM10〜UM17に対して接地電位VSSのプレート電圧VPが供給され、メモリブロックB0は揮発領域として使用される。また、プレート電圧制御信号VPC1が択一的にハイレベルとされるときには、対応する16個の単位強誘電体メモリUM20〜UM27ならびにUM30〜UM37に対して接地電位VSSのプレート電圧VPが供給され、メモリブロックB1は揮発領域として使用される。一方、プレート電圧制御信号VPC2が択一的にハイレベルとされるとき、大規模強誘電体メモリでは、対応する16個の単位強誘電体メモリUM40〜UM47ならびにUM50〜UM57に対して接地電位VSSのようなプレート電圧VPが供給され、メモリブロックB2は揮発領域として使用される。また、プレート電圧制御信号VPC3が択一的にハイレベルとされるときには、対応する16個の単位強誘電体メモリUM60〜UM67ならびにUM70〜UM77に対して接地電位VSSのプレート電圧VPが供給され、メモリブロックB3は揮発領域として使用される。
【0035】
ここで、大規模強誘電体メモリの領域切り換えが領域切り換え後の経過時間に応じて行われるとき、単位メモリ選択回路USのアドレス変換制御回路ACVCは、図7に示されるように、発振回路OSCと分周カウンタDCT1〜DCT3ならびに変換制御信号生成回路SLCGとにより構成される。
【0036】
このうち、発振回路OSCは、時間計時を行うための所定の基本クロック信号CP0を生成し、分周カウンタDCT1〜DCT3は、基本クロック信号CP0のパルス数を計数することによって時間計時を行う。また、変換制御信号生成回路SLCGは、分周カウンタDCT3のオーバーフロー信号COFのハイレベルを受けて前回の領域切り換えが行われてから所定時間が経過したことを識別し、アドレス変換制御信号SL11〜SL12を前記所定の組み合わせで選択的にロウレベル又はハイレベルとして、大規模強誘電体メモリを状態1から状態4へ順次切り換える。なお、オーバーフロー信号COFがハイレベルとされるとき、分周カウンタDCT1〜DCT3はリセット状態に戻される。
【0037】
次に、大規模強誘電体メモリの領域切り換えが領域切り換え後のアクセス回数に応じて行われるとき、単位メモリ選択回路USのアドレス変換制御回路ACVCは、図8に示されるように、変換制御レジスタSLCR,アクセスカウンタACTR,アクセス回数比較回路ACMPならびに変換制御信号生成回路SLCGによって構成される。
【0038】
このうち、変換制御レジスタSLCRは、領域切り換えを実施すべき基準アクセス回数を格納し、アクセスカウンタACTRは、不揮発領域とされるメモリブロックがアクセス対象となったとき選択的にハイレベルとされる内部制御信号FBACを受けて、そのアクセス回数を計数する。また、アクセス回数比較回路ACMPは、変換制御レジスタSLCRに格納される基準アクセス回数とアクセスカウンタACTRの計数値とを比較照合し、両者が一致したとき、言い換えるならばアクセスカウンタACTRの計数値が基準アクセス回数に達したとき、その出力信号つまり一致検出信号CMをハイレベルとする。さらに、変換制御信号生成回路SLCGは、アクセス回数比較回路ACMPの出力信号つまり一致検出信号CMのハイレベルを受けて、アドレス変換制御信号SL11〜SL12を前記組み合わせで選択的にロウレベル又はハイレベルとし、大規模強誘電体メモリの状態を、状態1から状態4へと順次切り換える。
【0039】
一方、大規模強誘電体メモリの領域切り換えが強誘電体メモリセルの情報保持特性の劣化程度に応じて行われるとき、単位メモリ選択回路USのアドレス変換制御回路ACVCは、図9に示されるように、試験データパターン生成回路TDPG,ダミーセル書き込み回路DDWC,ダミーセル読み出し回路DDRC,試験データ比較回路TDCPならびに変換制御信号生成回路SLCGにより構成される。このとき、大規模強誘電体メモリは、例えばメモリブロックB0〜B3に対応して設けられる複数のダミーセルアレイDARY及びダミーセル用センスアンプDSAを備え、ダミーセルアレイDARYは、アドレス選択MOSFETQs及び強誘電体キャパシタCdからなりそのプレートに中間電位HVCを受けることで定常的に不揮発モードとされる一対のダミーセルを含む。
【0040】
ダミーセルアレイDARYを構成するダミーセルのそれぞれは、ダミーワード線DWLがハイレベルとされることで選択状態とされ、ダミーセル用センスアンプDSAのスイッチMOSFETNE及びNFならびに相補ダミー共通データ線CDD*(ここで、例えば非反転ダミー共通データ線CDDT及び反転ダミー共通データ線CDDBを合わせて相補ダミー共通データ線CDD*のように*を付して表す。また、それが有効レベルとされるとき選択的にハイレベルとされるいわゆる非反転信号等については、その名称の末尾にTを付して表す。以下同様)を介してアドレス変換制御回路ACVCのダミーセル書き込み回路DDWC及びダミーセル読み出し回路DDRCに接続される。
【0041】
アドレス変換制御回路ACVCの試験データパターン生成回路TDPGは、前記内部制御信号FBACつまり不揮発領域とされるメモリブロックがアクセスされることによって選択的に動作状態とされ、ダミーセルに直前に書き込まれた試験データとは逆論理つまり反転された試験書き込みデータTWDを生成して、ダミーセル書き込み回路DDWC及び試験データ比較回路TDCPに出力する。このとき、ダミーセル書き込み回路DDWCは、試験データパターン生成回路TDPGから供給される試験書き込みデータTWDを相補ダミー共通データ線CDD*を介してダミーセルアレイDARYのダミーセルに書き込み、ダミーセル読み出し回路DDRCは、ダミーセルに書き込まれたデータを読み出し、試験読み出しデータTRDとして試験データ比較回路TDCPに出力する。
【0042】
試験データ比較回路TDCPは、試験データパターン生成回路TDPGから供給される試験書き込みデータTWDとダミーセル読み出し回路DDRCから出力される試験読み出しデータTRDとを比較照合し、ダミーセルが正常に機能しているかどうかを判定する。この結果、両データが一致しなかった場合には、ダミーセルの情報保持特性が劣化したものとして、変換制御信号生成回路SLCGに不一致信号を出力する。変換制御信号生成回路SLCGは、試験データ比較回路TDCPの出力信号つまり不一致信号を受けて、アドレス変換制御信号SL11〜SL12を前記組み合わせで選択的にロウレベル又はハイレベルとし、大規模強誘電体メモリの状態を、状態1から状態4へと順次切り換える。
【0043】
図10には、図1の大規模強誘電体メモリに含まれる単位強誘電体メモリUM00の一実施例のブロック図が示されている。また、図11には、図10の単位強誘電体メモリUM00を構成するメモリアレイARYL及びARYRならびにその周辺部の一実施例の部分的な回路図が示され、図12には、図10の単位強誘電体メモリUM00に含まれるプレート電圧発生回路VPCGの一実施例の回路図が示されている。さらに、図13には、図11のメモリアレイARYL及びARYRを構成する強誘電体メモリセルの一実施例の情報保持特性図が示されている。これらの図をもとに、この実施例の大規模強誘電体メモリに含まれる単位強誘電体メモリUM00の構成及び動作の概要について説明する。なお、単位強誘電体メモリUM01〜UM77は、単位強誘電体メモリUM00と同一構成とされるため、これに関する以下の説明から類推されたい。また、以下の説明は、図10を中心に進め、その過程で図11〜図13を参照する。
【0044】
図10において、この実施例の単位強誘電体メモリUM00は、特に制限されないが、シェアドセンス方式を採り、センスアンプSAの両側に配置されこのセンスアンプSAを共有する一対のメモリアレイARYL及びARYRと、メモリアレイARYL及びARYRに対応して設けられる一対のXアドレスデコーダXDL及びXDRと、1個のYアドレスデコーダYDとを備える。
【0045】
メモリアレイARYL及びARYRは、特に制限されないが、図11に示されるように、いわゆる2セル・2トランジスタ型アレイとされ、図の垂直方向に平行して配置される合計m+2本つまり例えば合計513本のワード線WL0〜WLmならびにWLcあるいはWR0〜WRmならびにWRcと、水平方向に平行して配置されるn+1組つまり例えば16,384組の相補ビット線BL0*〜BLn*あるいはBR0*〜BRn*とをそれぞれ含む。これらのワード線及び相補ビット線の交点には、強誘電体キャパシタCt及びアドレス選択MOSFETQtからなる(m+2)×(n+1)対つまり例えば8,404,992対の強誘電体メモリセルがそれぞれ格子状に配置される。
【0046】
この実施例において、ワード線WLc及びWRcに結合されるメモリセルは、後述するメモリブロック間データ転写時の退避用メモリとして使用される。したがって、メモリアレイARYL及びARYRのそれぞれは、実質8,388,608ビットつまりいわゆる8メガビットの記憶容量を有するものとされ、単位強誘電体メモリUM00は、いわゆる16メガビットの記憶容量を有するものとされる。なお、メモリアレイARYL及びARYRは、それぞれ所定数の冗長素子を含むが、この発明には直接関係ないため、その説明を割愛する。
【0047】
メモリアレイARYL及びARYRの同一列に配置されるm+2対のメモリセルの強誘電体キャパシタCtの一方の電極は、各メモリセルの情報蓄積ノードとして、対応するアドレス選択MOSFETQtを介して相補ビット線BL0*〜BLn*あるいはBR0*〜BRn*の非反転又は反転信号線にそれぞれ共通結合される。また、メモリアレイARYL及びARYRの同一行に配置されるn+1対のメモリセルのアドレス選択MOSFETQtのゲートは、対応するワード線WL0〜WLm又はWLcあるいはWR0〜WRm又はWRcにそれぞれ共通結合される。メモリアレイARYL及びARYRのすべてのメモリセルの強誘電体キャパシタCtの他方の電極つまりプレートには、プレート電圧制御回路VPCTから所定のプレート電圧VPが共通に供給される。
【0048】
ここで、プレート電圧制御回路VPCTは、図12に示されるように、中間電位供給点HVCと接地電位VSSとの間に直列形態に設けられるPチャンネルMOSFETP3及びNチャンネルMOSFETNEを含む。これらのMOSFETのゲートには、前記アドレス変換制御回路ACVCからプレート電圧制御信号VPC0が共通に供給され、その共通結合されたドレインにおける電位は、プレート電圧VPとしてメモリアレイARYL及びARYRに供給される。
【0049】
プレート電圧制御信号VPC0は、前述のように、単位強誘電体メモリUM00を含むメモリブロックB0が不揮発領域とされるとき、接地電位VSSのようなロウレベルとされ、メモリブロックB0が揮発領域とされるとき、電源電圧VCCのようなハイレベルとされる。
【0050】
プレート電圧制御信号VPC0がロウレベルとされるとき、プレート電圧発生回路VPCGでは、MOSFETP3がオン状態とされ、MOSFETNEはオフ状態とされる。このため、メモリアレイARYL及びARYRには、中間電位HVCがプレート電圧VPとして供給され、これによって単位強誘電体メモリUM00は不揮発モードとされる。一方、プレート電圧制御信号VPC0がハイレベルとされると、プレート電圧発生回路VPCGでは、MOSFETP3がオフ状態となり、代わってMOSFETNEがオン状態となる。このため、メモリアレイARYL及びARYRには、接地電位VSSがプレート電圧VPとして供給され、単位強誘電体メモリUM00は揮発モードとされる。
【0051】
この実施例において、単位強誘電体メモリUM00の右側に設けられるメモリアレイARYRは、相補ビット線BL0*〜BLn*に対応して設けられそのゲートに内部制御信号S0を共通に受けるNチャンネル型のn+1対の転写スイッチMOSFETNC及びNDを含む。これらの転写スイッチMOSFETの一方は、メモリアレイARYRの対応する相補ビット線BR0*〜BRn*の非反転又は反転信号線に結合され、その他方は、隣接するメモリブロックB1の例えば単位強誘電体メモリUM10のメモリアレイARYLを構成する相補ビット線BL0*〜BLn*の非反転又は反転信号線に結合される。転写スイッチMOSFETNC及びNDは、後述するデータ転写モードにおいて所定の条件で選択的にオン状態とされ、メモリブロック間のデータ転写に供される。なお、大規模強誘電体メモリの最右端に設けられる単位強誘電体メモリUM70〜UM77は、上記転写スイッチMOSFETNC及びNDを含まない。
【0052】
メモリアレイARYL及びARYRを構成するワード線は、その下方において対応するXアドレスデコーダXDL又はXDRに結合され、それぞれ択一的に選択レベルとされる。XアドレスデコーダXDL及びXDRには、XアドレスラッチXLを介して10ビットのXアドレス信号X00〜X09が共通に供給され、クロック発生回路CGから図示されない内部制御信号XGが共通に供給される。XアドレスデコーダXDL及びXDRは、内部制御信号XGがハイレベルとされかつ上位ビットのXアドレス信号X09がロウレベル又はハイレベルとされることでそれぞれ選択的に動作状態とされ、残り9ビットのXアドレス信号X00〜X08をデコードして、メモリアレイARYL又はARYRのワード線WL0〜WLmあるいはWR0〜WRmを択一的に高電圧VCHの選択レベルとする。この高電圧VCHは、電源電圧VCCより少なくとも強誘電体メモリセルのアドレス選択MOSFETQtのしきい値電圧分以上高い電位とされる。
【0053】
なお、メモリアレイARYL及びARYRに含まれるワード線WLc及びWRcは、後述するように、メモリブロック間のデータ転写が行われるとき、転写先となるワード線の保持データを一時的に退避させるために用いられ、通常の記憶動作には使用されない。大規模強誘電体メモリのメモリブロック間におけるデータ転写動作については、後で詳細に説明する。
【0054】
次に、メモリアレイARYL及びARYRを構成する相補ビット線は、センスアンプSAの対応する単位回路にそれぞれ結合される。センスアンプSAには、クロック発生回路CGからシェアド制御信号SHL及びSHR,プリチャージ制御信号PCならびにコモンソース線信号CSP及びCSNが供給され、図示されない内部電圧発生回路からプリチャージ電圧VPCが供給される。
【0055】
シェアド制御信号SHL及びSHRは、単位強誘電体メモリUM00が非選択状態とされるとき、ともに高電圧VCHのようなハイレベルとされ、単位強誘電体メモリUM00が選択状態とされると、その一方が選択的に接地電位VSSのようなロウレベルとされる。また、プリチャージ制御信号PCは、単位強誘電体メモリUM00が非選択状態とされるとき、電源電圧VCCのようなハイレベルとされ、単位強誘電体メモリUM00が選択状態とされると、所定のタイミングでロウレベルとされる。さらに、コモンソース線信号CSP及びCSNは、単位強誘電体メモリUM00が非選択状態とされるとき、それぞれ接地電位VSS又は電源電圧VCCのような無効レベルとされ、単位強誘電体メモリUM00が選択状態とされると、所定のタイミングでそれぞれ電源電圧VCC又は接地電位VSSのような有効レベルとされる。プリチャージ電圧VPCは、単位強誘電体メモリUM00が不揮発モードとされるとき、例えば電源電圧VCCとされるが、揮発モードとされるときには中間電位HVCとされる。
【0056】
センスアンプSAは、メモリアレイARYL及びARYRの相補ビット線BL0*〜BLn*ならびにBR0*〜BRn*に対応して設けられるn+1個の単位回路を備え、これらの単位回路のそれぞれは、図11に示されるように、PチャンネルMOSFETP1及びNチャンネルMOSFETN1ならびにPチャンネルMOSFETP2及びNチャンネルMOSFETN2からなる一対のCMOS(相補型MOS)インバータが交差結合された単位増幅回路を含む。
【0057】
センスアンプSAの各単位増幅回路を構成するMOSFETP1及びP2のソースは、コモンソース線CSPに共通結合され、MOSFETN1及びN2のソースは、コモンソース線CSNに共通結合される。また、MOSFETP1及びN1の共通結合されたドレインならびにMOSFETP2及びN2の共通結合されたゲートは、それぞれ各単位回路の非反転入出力ノードBS0T〜BSnTとなり、MOSFETP1及びN1の共通結合されたゲートならびにMOSFETP2及びN2の共通結合されたドレインは、それぞれ各単位回路の反転入出力ノードBS0B〜BSnBとなる。なお、コモンソース線CSP及びCSNは、前記コモンソース線信号CSP及びCSNにそれぞれ対応する。
【0058】
センスアンプSAの各単位回路は、さらに、その相補入出力ノードBS0*〜BSn*と相補共通データ線CD*との間にそれぞれ設けられるNチャンネル型の一対のスイッチMOSFETN3及びN4と、Nチャンネル型の3個のプリチャージMOSFETN5〜N7が直並列結合されてなるビット線プリチャージ回路とをそれぞれ含む。また、各単位回路は、その相補入出力ノードBS0*〜BSn*とメモリアレイARYLの対応する相補ビット線BL0*〜BLn*との間にそれぞれ設けられるNチャンネル型の一対のシェアドMOSFETN8及びN9をそれぞれ含み、その相補入出力ノードBS0*〜BSn*とメモリアレイARYRの対応する相補ビット線BR0*〜BRn*との間にそれぞれ設けられるもう一対のシェアドMOSFETNA及びNBをそれぞれ含む。
【0059】
センスアンプSAの各単位回路を構成するスイッチMOSFETN3及びN4のゲートは、順次16個ずつ共通結合され、YアドレスデコーダYDから対応するビット線選択信号YS0〜YSpがそれぞれ供給される。また、各単位回路のビット線プリチャージ回路を構成するプリチャージMOSFETN5〜N7のゲートには、プリチャージ制御信号PCが共通に供給され、プリチャージMOSFETN6及びN7の共通結合されたソースには、プリチャージ電圧VPCが供給される。さらに、シェアドMOSFETN8及びN9のゲートには、シェアド制御信号SHLが共通に供給され、シェアドMOSFETNA及びNBのゲートには、シェアド制御信号SHRが共通に供給される。
【0060】
これにより、センスアンプSAの各単位回路のシェアドMOSFETN8及びN9ならびにNA及びNBは、対応するシェアド制御信号SHL又はSHRのハイレベルを受けて選択的にオン状態となり、メモリアレイARYL又はARYRの相補ビット線BL0*〜BLn*あるいはBR0*〜BRn*とセンスアンプSAの対応する単位回路の相補入出力ノードBS0*〜BSn*との間を選択的に接続状態とする。また、各単位回路のビット線プリチャージ回路を構成するプリチャージMOSFETN5〜N7は、プリチャージ制御信号PCのハイレベルを受けて選択的にオン状態となり、センスアンプSAの各単位回路の相補入出力ノードBS0*〜BSn*つまりはメモリアレイARYL及びARYRの相補ビット線BL0*〜BLn*ならびにBR0*〜BRn*をプリチャージ電圧VCつまり中間電位HVC又は接地電位VSSにプリチャージする。
【0061】
一方、センスアンプSAの各単位回路の単位増幅回路は、コモンソース線CSP及びCSNが電源電圧VCC又は接地電位VSSのような有効レベルとされることで選択的にかつ一斉に動作状態とされ、メモリアレイARYL又はARYRの選択されたワード線に結合されるn+1対のメモリセルから対応する相補ビット線BL0*〜BLn*あるいはBR0*〜BRn*を介して出力される微小読み出し信号をそれぞれ増幅して、ハイレベル又はロウレベルの2値読み出し信号とする。また、各単位回路のスイッチMOSFETN3及びN4は、対応するビット線選択信号YS0〜YSpのハイレベルを受けて16対ずつ選択的にオン状態となり、対応する16個の単位回路の例えば相補入出力ノードBS0*〜BSF*と相補共通データ線CD0*〜CD15*つまりはメインアンプMAの対応する単位回路との間を選択的に接続状態とする。
【0062】
YアドレスデコーダYDには、YアドレスラッチYLを介して10ビットのYアドレス信号Y00〜Y09が供給され、クロック発生回路CGから図示されない内部制御信号YGが供給される。YアドレスデコーダYDは、内部制御信号YGのハイレベルを受けて選択的に動作状態とされ、YアドレスラッチYLから供給されるYアドレス信号Y00〜Y09をデコードして、対応する前記ビット線選択信号YS0〜YSpを択一的にハイレベルとする。
【0063】
相補共通データ線CD0*〜CD15*は、メインアンプMAに結合され、メインアンプMAは、データ入出力バッファDBに結合される。メインアンプMAは、相補共通データ線CD0*〜CD15*に対応して設けられる16個の単位回路を含み、これらの単位回路のそれぞれは、ライトアンプ及びリードアンプを含む。また、データ入出力バッファDBは、メインアンプMAの各単位回路に対応して設けられる16個の単位回路を含み、これらの単位回路のそれぞれは、入力バッファ及び出力バッファを含む。データ入出力バッファDBの各入力バッファの入力端子は、対応するデータバスDB0〜DB15にそれぞれ結合され、その出力端子は、メインアンプMAの対応するライトアンプの入力端子に結合される。また、データ入出力バッファDBの各出力バッファの入力端子は、メインアンプMAの対応するリードアンプの出力端子にそれぞれ結合され、その出力端子は、対応するデータバスDB0〜DB15に結合される。メインアンプMAの各ライトアンプの出力端子ならびに各リードアンプの入力端子は、対応する相補共通データ線CD0*〜CD15*にそれぞれ共通結合される。
【0064】
データ入出力バッファDBの各入力バッファは、単位強誘電体メモリUM00が書き込みモードで選択状態とされるとき、外部のアクセス装置からデータバスDB0〜DB15を介して入力される16ビットの書き込みデータを取り込み、メインアンプMAの対応するライトアンプに伝達する。このとき、メインアンプMAの各ライトアンプは、図示されない内部制御信号WCのハイレベルを受けて選択的に動作状態とされ、データ入出力バッファDBの対応する入力バッファから伝達される書き込みデータを所定の相補書き込み信号とした後、相補共通データ線CD0*〜CD15*ならびにセンスアンプSAを介してメモリアレイARYL又はARYRの選択された16個の強誘電体メモリセルに書き込む。
【0065】
一方、メインアンプMAの各リードアンプは、単位強誘電体メモリUM00が読み出しモードで選択状態とされるとき、メモリアレイARYL又はARYRの選択された16個の強誘電体メモリセルからセンスアンプSAならびに相補共通データ線CD0*〜CD15*を介して出力される読み出し信号を増幅して、データ入出力バッファDBの対応する出力バッファに伝達する。このとき、データ入出力バッファDBの各出力バッファは、図示されない内部制御信号OCのハイレベルを受けて動作状態とされ、メインアンプMAの対応するリードアンプから伝達される読み出し信号をデータバスDB0〜DB15に出力する。
【0066】
クロック発生回路CGは、起動制御信号となる単位メモリ選択信号US00,ライトイネーブル信号WEBならびに出力イネーブル信号OEBをもとに上記各種の内部制御信号等を選択的に形成し、各部に供給する。
【0067】
ところで、メモリアレイARYL及びARYRを構成する強誘電体メモリセルは、強誘電体キャパシタCtの電極間に印加される電界と電極間にある強誘電体の分極状態との関係において、図13に太い実線で示されるような情報保持特性を有する。すなわち、点Aにある初期の強誘電体メモリセルは、強誘電体キャパシタCtの電極間に正方向の電界+Epが印加されることでその状態を点Bに移し、正方向の最大分極+Ppを生じる。この分極は、電界の絶対値が小さくなることで徐々に低下するが、電界がゼロとなる点Cにおいても所定の残留分極を残す。一方、強誘電体メモリセルの分極状態は、点Dを境に反転し、電界−Epが印加される点Eにおいて逆方向の最大分極−Ppを生じる。この分極は、電界の絶対値が小さくなることで徐々に低下するが、電界がゼロとなる点Fにおいても所定の残留分極を残す。そして、点Gを境に正転し、上記点Bに戻る。
【0068】
単位強誘電体メモリUM00では、前述のように、強誘電体メモリセルが対構成とされ、一対をもって記憶データの1ビットに対応される。このため、各対の強誘電体メモリセルは、特に制限されないが、対応する相補ビット線の非反転信号線側に結合された強誘電体メモリセルの分極状態が図13の+側にあり反転信号線側に結合されたメモリセルの分極状態が−側にあるとき、論理“1”のデータを保持するものとされ、非反転信号線側に結合された強誘電体メモリセルの分極状態が−側にあり反転信号線側に結合されたメモリセルの分極状態が+側にあるとき、論理“0”のデータを保持するものとされる。
【0069】
一方、単位強誘電体メモリUM00は、前述のように、メモリアレイARYL及びARYRを構成する強誘電体キャパシタCtのプレートに供給されるプレート電圧VPが中間電位HVCとされることで不揮発モードとされ、プレート電圧VPが接地電位VSSとされることで揮発モードとされる。
【0070】
単位強誘電体メモリUM00が不揮発モードとされ、各強誘電体キャパシタCtのプレートに中間電位HVCのプレート電圧VPが供給されるとき、この中間電位HVCが強誘電体キャパシタの電極間電圧を決める基準電位つまり図13の電界ゼロの状態に対応する。また、単位強誘電体メモリUM00が揮発領域とされ、各強誘電体キャパシタCtのプレートに接地電位VSSのプレート電圧VPが供給されるときには、この接地電位VSSが強誘電体キャパシタの電極間電圧を決める基準電位つまり図13の電界ゼロの状態に対応する。
【0071】
単位強誘電体メモリUM00が不揮発モードの非選択状態とされるとき、メモリアレイARYL及びARYRのワード線WL0〜WLm及びWLcならびにWR0〜WRm及びWRcはすべてロウレベルの非選択状態レベルとされ、強誘電体メモリセルのアドレス選択MOSFETQtはすべてオフ状態とされる。このため、強誘電体メモリセルの強誘電体キャパシタCtの両電極間には電界が印加されず、各強誘電体メモリセルは、その分極状態が図13の点C又は点Fのいずれにあるかによって論理“0”又は“1”のデータを保持するものとなる。このとき、メモリアレイARYL及びARYRを構成する相補ビット線BL0*〜BLn*ならびにBR0*〜BRn*の非反転及び反転信号線は、センスアンプSAの対応する単位回路に接続され、そのビット線プリチャージ回路によって例えば電源電圧VCCのようなハイレベルにプリチャージされる。
【0072】
単位強誘電体メモリUM00が選択状態とされ、メモリアレイARYL又はARYRのワード線WL0〜WLm又はWLcあるいはWR0〜WRm又はWRcが択一的に高電圧VCHのような選択レベルとされると、この選択ワード線に結合されるn+1対の強誘電体メモリセルのアドレス選択MOSFETQtが一斉にオン状態となる。このため、相補ビット線BL0*〜BLn*あるいはBR0*〜BRn*の非反転又は反転信号線のプリチャージレベルつまり電源電圧VCCが、強誘電体キャパシタCtの情報蓄積ノード側の電極に伝達され、各対の強誘電体メモリセルの分極状態は、ともに強制的に図13の点Bに移行される。このとき、論理“0”のデータを保持する強誘電体メモリセル対のうち各相補ビット線の非反転信号線側に結合されるメモリセルでは、点Fから点Bへの分極反転をともなうために比較的多くの正電荷が移動し、対応する非反転信号線の電位は比較的大きく低下する。しかし、各相補ビット線の反転信号線側に結合されるメモリセルでは、分極反転をともなわない点Cから点Bへの移行であるため正電荷の移動量は少なく、対応する反転信号線の電位低下も小さい。
【0073】
一方、論理“1”のデータを保持する強誘電体メモリセル対のうち各相補ビット線の非反転信号線側に結合されるメモリセルでは、分極反転をともなわない点Cから点Bへの移行であるため正電荷の移動量は少なく、対応する非反転信号線の電位低下も小さい。しかし、各相補ビット線の反転信号線側に結合されるメモリセルでは、点Fから点Bへの分極反転をともなうために比較的多くの正電荷が移動し、対応する反転信号線の電位は比較的大きく低下する。
【0074】
上記のような相補ビット線BL0*〜BLn*あるいはBR0*〜BRn*の非反転及び反転信号線における微小な電位変化つまり微小読み出し信号は、センスアンプSAの対応する単位増幅回路が動作状態とされることによってそれぞれ増幅され、電源電圧VCCのハイレベル又は接地電位VSSのロウレベルの2値読み出し信号とされる。このとき、論理“0”のデータを保持する強誘電体メモリセル対のうち各相補ビット線の反転信号線側に結合されるメモリセルならびに論理“1”のデータを保持する強誘電体メモリセル対のうち各相補ビット線の非反転信号線側に結合されるメモリセルでは、そのまま点Bの分極状態にあるが、論理“0”のデータを保持する強誘電体メモリセル対のうち各相補ビット線の非反転信号線側に結合されるメモリセルならびに論理“1”のデータを保持する強誘電体メモリセル対のうち各相補ビット線の反転信号線側に結合されるメモリセルでは、その分極状態が再度反転し、点Bから点Eに移行する。
【0075】
次に、単位強誘電体メモリUM00が不揮発モードから揮発モードに切り換えられるとき、大規模強誘電体メモリでは、プレート電圧VPを接地電位VSSとして後述のデータ転写が行われ、単位強誘電体メモリUM00のメモリアレイARYL及びARYRを構成する強誘電体メモリセルの分極状態は、強制的に図13の点H又は点Cに移行される。このとき、強誘電体キャパシタCtの電極間容量には、2値読み出し信号のハイレベルつまり電源電圧VCCに相当する電荷あるいはロウレベルつまり接地電位VSSに相当する電荷が選択的に蓄積される。これらの電荷は、時間の経過とともに、アドレス選択MOSFETQtの寄生ダイオードを介して半導体基板側にリークするが、大規模強誘電体メモリのリフレッシュ動作が所定の周期で行われることにより回復する。
【0076】
一方、強誘電体キャパシタCtの電極間容量に蓄積された電荷は、単位強誘電体メモリUM00で揮発モードの読み出し動作が行われるとき、中間電位HVCにプリチャージされた各相補ビット線の非反転及び反転信号線の電位をチャージシェアによりわずかに高く又は低くし、いわゆる微小読み出し信号となる。そして、センスアンプSAの対応する単位増幅回路による増幅動作が行われることで各強誘電体メモリセルに再書き込みされ、そのレベルを回復する。
【0077】
これらのことから、単位強誘電体メモリUM00が揮発モードとされる間における各強誘電体キャパシタCtの情報蓄積ノードは、例えばそれが論理“1”のデータを保持するときほぼ電源電圧VCCに近いハイレベルとされ、論理“0”のデータを保持するとき接地電位VSSに近いロウレベルを保持する。したがって、強誘電体メモリセルとしての分極状態は、強誘電体キャパシタCtの情報蓄積ノードがハイレベルとされるとき、図13の点Hにあり、強誘電体キャパシタCtの情報蓄積ノードがロウレベルとされるときは点Cにある。
【0078】
なお、単位強誘電体メモリUM00が揮発モードとされる間、各強誘電体メモリセルの分極状態は、データの書き換えを受けて図13の点H及び点C間を往復するが、その過程において強誘電体メモリセルは分極反転を生じないため、強誘電体の膜劣化はなく、書き込み回数が制限されることはない。
【0079】
図14には、図1の大規模強誘電体メモリのメモリブロック間のデータ転写を説明するための一実施例の概念図が示されている。同図をもとに、この実施例の大規模強誘電体メモリのメモリブロック間データ転写動作の概要について説明する。なお、図1では、メモリブロックB0の単位強誘電体メモリUM00とメモリブロックB1の単位強誘電体メモリUM10との間のデータ転写を例に説明を進めるが、この大規模強誘電体メモリでは、図4で示したように、同時に4個つまり2組のメモリブロック間で同様なデータ転写が行われる。
【0080】
図14において、この実施例の大規模強誘電体メモリのメモリブロック間におけるデータ転写は3段階に分けて行われ、各段階ではワード線単位つまり16,384ビット単位のデータ転写が行われる。すなわち、第1の段階では、図14(1)に示されるように、まずデータ転写の対象となる一方のメモリブロックB1の例えば単位強誘電体メモリUM10のメモリアレイARYLのワード線WLyに関するn+1ビットつまり16,384ビットの保持データが、メモリアレイARYLの退避用ワード線WLcにパラレル転写される。このとき、単位強誘電体メモリUM10では、メモリアレイARYLのワード線WLyが選択レベルとされた後、やや遅れてセンスアンプSAが動作状態とされ、さらに少し遅れて同じくメモリアレイARYLのワード線WLyが非選択状態レベルとされる。また、センスアンプSAでは、シェアド制御信号SHLを受ける左側のシェアドMOSFETN8及びN9がオン状態とされる。
【0081】
これにより、まずワード線WLyが選択レベルとされることで、この選択ワード線WLyに結合されたn+1個の強誘電体メモリセルの揮発モード又は不揮発モードによる微小読み出し信号が、対応する相補ビット線BL0*〜BLn*に出力され、センスアンプSAの対応する単位増幅回路に伝達される。これらの微小読み出し信号は、センスアンプSAが動作状態とされることで、対応する単位増幅回路によってハイレベル又はロウレベルの2値読み出し信号とされた後、退避用ワード線WLcが選択レベルとされることで、この退避用ワード線WLcに結合されたn+1個のメモリセルにパラレルに書き込まれる。
【0082】
次に、第2の段階では、図14(2)に示されるように、データ転写の対象となる他方のメモリブロックB0の例えば単位強誘電体メモリUM00のメモリアレイARYLのワード線WLxに関するn+1ビットの保持データが、データ退避を終えたメモリブロックB1の単位強誘電体メモリUM10のメモリアレイARYLのワード線WLyに結合されたn+1ビットの強誘電体メモリセルにパラレル転写される。このとき、単位強誘電体メモリUM00では、メモリアレイARYLのワード線WLxがハイレベルとされた後、やや遅れてセンスアンプSAが動作状態とされる。また、少し遅れて内部制御信号S0を受ける転写スイッチMOSFETNC及びNDがオン状態とされた後、単位強誘電体メモリUM10のセンスアンプSAが動作状態とされる。単位強誘電体メモリUM00のセンスアンプSAでは、当初シェアド制御信号SHLを受けるシェアドMOSFETN8及びN9がオン状態とされ、センスアンプSAの増幅動作終了後には、上記転写スイッチMOSFETNC及びNDとともに、シェアド制御信号SHRを受けるシェアドMOSFETNA及びNBがオン状態とされる。また、単位強誘電体メモリUM10のセンスアンプSAでは、これに合わせてシェアド制御信号SHLを受けるシェアドMOSFETN8及びN9がオン状態とされる。
【0083】
これにより、単位強誘電体メモリUM00では、まずワード線WLxが選択レベルとされることで、この選択ワード線WLxに結合されたn+1個の強誘電体メモリセルの揮発モード又は不揮発モードによる微小読み出し信号が、メモリアレイARYLの対応する相補ビット線BL0*〜BLn*に出力され、センスアンプSAの対応する単位増幅回路に伝達される。これらの微小読み出し信号は、センスアンプSAが動作状態とされることで、対応する単位増幅回路によって増幅され、2値読み出し信号とされる。また、シェアドMOSFETNA及びNBならびに転写スイッチMOSFETNC及びNDがオン状態とされることで、メモリアレイARYRの相補ビット線BR0*〜BRn*から単位強誘電体メモリUM10のメモリアレイARYLの相補ビット線BL0*〜BLn*を介してセンスアンプSAの対応する単位増幅回路に伝達され、増幅された後、メモリアレイARYLのワード線WLyが選択レベルとされることで、この選択ワード線WLyに結合されたn+1個のメモリセルに書き込まれる。
【0084】
最後に、第3の段階では、図14(3)に示されるように、先にメモリブロックB1の単位強誘電体メモリUM10のメモリアレイARYLの退避用ワード線WLcに退避されたデータが読み出され、メモリブロックB0の単位強誘電体メモリUM00のメモリアレイARYLのワード線WRxに結合されたn+1個の強誘電体メモリセルにパラレル転写される。このとき、単位強誘電体メモリUM10では、まず退避用ワード線WLcが選択レベルとされた後、やや遅れてセンスアンプSAが動作状態とされる。また、少し遅れて単位強誘電体メモリUM00の転写スイッチMOSFETNC及びND,シェアドMOSFETN8及びN9ならびにNA及びNDがオン状態とされた後、センスアンプSAが動作状態とされ、メモリアレイARYLのワード線WLxが選択レベルとされる。
【0085】
これにより、まず退避用ワード線WLcの選択レベルを受けて、この退避用ワード線WLcに結合されたn+1個の強誘電体メモリセルから退避データに対応する微小読み出し信号が出力され、単位強誘電体メモリUM10のセンスアンプSAの対応する単位増幅回路によって2値読み出し信号とされる。これらの2値読み出し信号は、転写スイッチMOSFETNC及びNDならびにシェアドMOSFETNA及びNBを介して単位強誘電体メモリUM00のセンスアンプSAに伝達され、各単位増幅回路の増幅作用によって2値読み出し信号とする。そして、メモリアレイARYLのワード線WLxが選択レベルとされた時点で、シェアドMOSFETN8及びN9を介してこのワード線WLxに結合されたn+1個の強誘電体メモリセルにパラレル書き込みされ、ワード線WLx及びWLy間のデータ転写動作が終了する。以下、単位強誘電体メモリUM00及びUM10間で他のワード線に関する一連のデータ転写動作が繰り返され、これによってメモリブロックB0及びB1間のデータ転写が終了する。
【0086】
なお、この実施例の大規模強誘電体メモリにおいて、上記メモリブロック間のデータ転写は、前述のように、ユーザに認識されることなく実行される。このため、大規模強誘電体メモリのメモリ制御回路MCは、メモリブロック間のデータ転写が繰り返される間、ビジー信号BSYBをロウレベルとし、大規模強誘電体メモリに対する外部装置からのアクセスを禁止する。
【0087】
以上の実施例から得られる作用効果は、下記の通りである。すなわち、
(1)選択的に不揮発領域又は揮発領域として使用される複数の記憶領域を備える大規模強誘電体メモリ等において、不揮発領域又は揮発領域として使用される記憶領域を、領域切り換え後の経過時間又はアクセス回数あるいは強誘電体メモリセルの情報保持特性の劣化程度に応じて順次切り換えシフトさせることで、大規模強誘電体メモリ等の各記憶領域における強誘電体メモリセルの膜疲労を平均化することができるという効果が得られる。
(2)上記(1)項により、大規模強誘電体メモリ等の実質的な書き込み可能回数を多くすることができるという効果が得られる。
(3)上記(1)項及び(2)項により、複数の記憶領域を備える大規模強誘電体メモリ等の寿命つまり使用可能期間を長くし、その信頼性を高めることができるという効果が得られる。
【0088】
(3)上記(1)項及び(2)項において、大規模強誘電体メモリ等に、領域切り換え後の経過時間を計時するための分周カウンタ又は領域切り換え後のアクセス回数を計数するためのアクセスカウンタあるいは強誘電体メモリセルの情報保持特性の劣化程度を判定するためのダミーセル及びデータ比較回路を設けることで、ユーザに認識されることなく上記記憶領域の切り換えシフト動作を行うことができるという効果が得られる。
(4)上記(1)項ないし(3)項において、大規模強誘電体メモリ等に、領域切り換えに際して保持データをワード線単位で入れ換えるための手段を設けることで、領域切り換えに際して必要なデータ転写を高速化し、アクセス装置の待ち時間を短縮することができるという効果が得られる。
【0089】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図1において、大規模強誘電体メモリは、任意数の単位強誘電体メモリを備えることができるし、その記憶容量も任意に設定できる。また、大規模強誘電体メモリは、×8ビット,×32ビットあるいは×64ビット等、任意のビット構成を採りうるし、そのアドレス構成も任意である。さらに、大規模強誘電体メモリのブロック構成や起動制御信号の名称及び組み合わせ等は、種々の実施形態を採りうる。
【0090】
図2において、大規模強誘電体メモリが形成される半導体基板CHIPの形状ならびに各ブロックの具体的配置は、この実施例による制約を受けない。図3において、単位強誘電体メモリUM00〜UM77に対するXアドレス信号X00〜X12ならびにYアドレス信号Y00〜Y12の割り当ては、任意に設定できる。図4において、メモリブロックB0〜B3の領域切り換え順序は、任意に設定できるし、単位強誘電体メモリUM00〜UM77のメモリブロックへの分割方法も、種々の実施形態を採りうる。
【0091】
図5において、単位メモリ選択回路USのブロック構成は、この実施例による制約を受けない。図6において、アドレス変換制御信号SL11及びSL12,相補内部Xアドレス信号x11*及びx12*ならびにプレート電圧制御信号VPC0〜VPC3の有効レベルならびにその組み合わせは、種々の実施形態を採りうる。図7〜図9において、アドレス変換制御回路ACVCの各実施例におけるブロック構成は、種々考えられよう。
【0092】
図10において、単位強誘電体メモリUM00〜UM77は、特にシェアドセンス方式を採ることを必須条件とはしないし、そのビット構成も任意である。図11において、メモリアレイARYL及びARYRは、例えば1セル・1トランジスタ型等、任意のアレイ構成を採りうるし、その具体的構成ならびにMOSFETの導電型等も種々の実施形態を採りうる。図12において、プレート電圧発生回路VPCGの構成は、この実施例による制約を受けない。図13において、強誘電体メモリセルの情報保持特性は、標準的な一例であって、例えば、強誘電体メモリセルが揮発領域にある場合の特性曲線は、ヒステリシスなものであってよい。図14において、領域切り換えにともなうデータ転写の具体的方法及び順序ならびに退避方法等は、この実施例による制約を受けない。
【0093】
本実施例では、大規模強誘電体メモリに単位メモリ選択回路USを設け、メモリブロックB0〜B3の不揮発領域又は揮発領域への切り換えをユーザに知られることなく自律的に行っているが、この領域切り換えは、ユーザの指示により受動的に行うようにしてもよい。この場合、ユーザは、何らかの手段により領域切り換えの時期を判定する必要があるとともに、領域切り換えに際して各記憶領域の保持データを入れ換え又は無効にするための手段を施す必要がある。
【0094】
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野である複数の単位強誘電体メモリを同一半導体基板上に搭載した大規模強誘電体メモリに適用した場合について説明したが、それに限定されるものではなく、例えば、個別の半導体基板上に形成された多数の単位強誘電体メモリを備えるメモリボードやこのようなメモリボードを含むデジタルシステムにも適用できる。この発明は、少なくとも揮発領域又は不揮発領域として選択的に使用される複数の記憶領域を含む強誘電体メモリならびにこのような強誘電体メモリを含む装置又はシステムに広く適用できる。
【0095】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、選択的に不揮発領域又は揮発領域として使用される複数の記憶領域を備える大規模強誘電体メモリ等において、不揮発領域又は揮発領域として使用される記憶領域を、領域切り換え後の経過時間又はアクセス回数あるいは強誘電体メモリセルの情報保持特性の劣化程度に応じて順次シフトさせ、大規模強誘電体メモリ等に、経過時間を計時するための分周カウンタ又はアクセス回数を計数するためのアクセスカウンタあるいは強誘電体メモリセルの情報保持特性の劣化程度を判定するためのダミーセル及びデータ比較回路を設けることで、各記憶領域における強誘電体メモリセルの膜疲労を平均化して、その実質的な書き込み可能回数を多くすることができる。これにより、複数の記憶領域を備える大規模強誘電体メモリ等の寿命つまり使用可能期間を長くし、その信頼性を高めることができる。
【図面の簡単な説明】
【図1】この発明が適用された大規模強誘電体メモリの一実施例を示す部分的なブロック図である。
【図2】図1の大規模強誘電体メモリの一実施例を示す基板配置図である。
【図3】図1の大規模強誘電体メモリの一実施例を示すアドレス割当図である。
【図4】図1の大規模強誘電体メモリの一実施例を示す記憶領域区分図である。
【図5】図1の大規模強誘電体メモリに含まれる単位メモリ選択回路の一実施例を示すブロック図である。
【図6】図5の単位メモリ選択回路に含まれるアドレス変換回路の一実施例を示す動作条件図である。
【図7】図6のアドレス変換回路に含まれるアドレス変換制御回路の第1の実施例を示すブロック図である。
【図8】図6のアドレス変換回路に含まれるアドレス変換制御回路の第2の実施例を示すブロック図である。
【図9】図6のアドレス変換回路に含まれるアドレス変換制御回路の第3の実施例を示すブロック図である。
【図10】図1の大規模強誘電体メモリに含まれる単位強誘電体メモリの一実施例を示すブロック図である。
【図11】図10の単位強誘電体メモリに含まれにメモリアレイ及び周辺部の一実施例を示す部分的な回路図である。
【図12】この発明に用いられるプレート電圧制御回路の一実施例を示す回路図である。
【図13】図11のメモリアレイを構成する強誘電体メモリセルの一実施例を示す情報保持特性図である。
【図14】図1の大規模強誘電体メモリにおけるメモリブロック間のデータ転写を説明するための一実施例を示す概念図である。
【符号の説明】
UM00〜UM77……単位強誘電体メモリ、AB……アドレスバッファ、MC……メモリコントローラ、US……単位メモリ選択回路、IO……データ入出力回路、D0〜D15……データ入出力用外部端子、A00〜A25……アドレス信号入力用外部端子(アドレス信号)、MENB……メモリイネーブル信号、R/WB……リードライト信号、BSYB……ビジー信号、DB0〜DB15……データバス、X00〜X12……Xアドレス信号、Y00〜Y12……Yアドレス信号、US00〜US77……単位メモリ選択信号、VPC……プレート電圧制御信号、SE,AL,IC,OC……内部制御信号。
CHIP……半導体基板、IOB0〜IOB3……入出力部。
B0〜B3……メモリブロック(物理的メモリブロック)、b0〜b3……メモリブロック(論理的メモリブロック)。
ACVC……アドレス変換制御回路、SL11〜SL12……アドレス変換制御信号、ACVC……アドレス変換回路、SDEC……デコーダ、VPCT……プレート電圧制御回路、X10T〜X12T……非反転Xアドレス信号、X10B〜X12B……反転Xアドレス信号、x10T〜x12T……非反転内部Xアドレス信号、x10B〜x12B……反転内部Xアドレス信号、Y10T〜Y12T……非反転Yアドレス信号、Y10B〜Y12B……反転Yアドレス信号。OSC……発振回路、CP0……基本クロック信号、DCT1〜DCT3……分周カウンタ、SLCG……変換制御信号生成回路。
SLCR……変換制御レジスタ、ACTR……アクセスカウンタ、ACMP……アクセス回数比較回路、CM……一致検出信号。
DARY……ダミーセルアレイ、DWL……ダミーワード線、DBL*……相補ダミービット線、Qd……ダミーセル用アドレス選択MOSFET、Cd……ダミーセル用強誘電体キャパシタ、HVC……中間電位、DSA……ダミーセル用センスアンプ、US……ダミーセル用センスアンプ単位回路、YSD……ダミービット線選択信号、CDD*……相補ダミー共通データ線、TDPG……試験データパターン生成回路、TWD……試験書き込みデータ、DDWC……ダミーセル書き込み回路、DDRC……ダミーセル読み出し回路、TRD……試験読み出しデータ、TDCP……試験データ比較回路。
ARYL,ARYR……メモリアレイ、VPCG……プレート電圧発生回路、VP……プレート電圧、XDL,XDR……Xアドレスデコーダ、XL……Xアドレスラッチ、SA……センスアンプ、SHL,SHR……シェアド制御信号、PC……プリチャージ制御信号、VPC……プリチャージ電圧、CSN,CSP……コモンソース線信号、YD……Yアドレスデコーダ、YL……Yアドレスラッチ、CD0*〜CD7*……相補共通データ線、MA……メインアンプ、DB……データ入出力バッファ、VPC……プリチャージ電圧、WEB……ライトイネーブル信号、OEB……出力イネーブル信号。
WL0〜WLm,WLc,WR0〜WRm,WRc……ワード線、BL0*〜BLn*,BR0*〜BRn*……相補ビット線、Qt,Qb……アドレス選択MOSFET、Ct,Cb……強誘電体キャパシタ、BS0*〜BSn*……センスアンプ相補入出力ノード、YS0〜YSn……ビット線選択信号。
P1〜P3……PチャンネルMOSFET、N1〜NE……NチャンネルMOSFET、VCC……電源電圧、VSS……接地電位。
WLy,WRx……ワード線。
Claims (6)
- 不揮発領域又は揮発領域として選択的に使用される複数の記憶領域を具備し、
上記記憶領域の不揮発領域から揮発領域あるいは揮発領域から不揮発領域への切り換えが、所定ビットのアドレス信号の非反転及び反転信号を入れ換えることにより実現されるものであることを特徴とする強誘電体メモリ。 - 請求項1において、
上記記憶領域の切り換えは、切り換え後の経過時間に応じて選択的に行われるものであって、
上記強誘電体メモリは、上記記憶領域の切り換えが行われてから所定の時間が経過したことを識別するための分周カウンタを具備するものであることを特徴とする強誘電体メモリ。 - 請求項1又は請求項2において、
上記記憶領域の切り換えは、切り換え後のアクセス回数に応じて選択的に行われるものであって、
上記強誘電体メモリは、上記記憶領域の切り換えが行われた後のアクセス回数が所定値に達したことを識別するためのアクセスカウンタを具備するものであることを特徴とする強誘電体メモリ。 - 請求項1又は請求項2において、
上記記憶領域の切り換えは、強誘電体メモリセルの情報保持特性の劣化の程度に応じて選択的に行われるものであって、
上記強誘電体メモリは、定常的に不揮発モードで使用されかつアクセスごとにその保持データが反転されるダミーセルと、
上記ダミーセルの読み出しデータが正常であるかどうかを判定するためのデータ比較回路とを具備するものであることを特徴とする強誘電体メモリ。 - 請求項2ないし請求項4のいずれかにおいて、
上記強誘電体メモリは、上記記憶領域の切り換えに際して各記憶領域の保持データをワード線単位で入れ換えるための手段を具備するものであることを特徴とする強誘電体メモリ。 - 請求項1ないし請求項4のいずれかにおいて、
上記記憶領域は、そのメモリアレイを構成する強誘電体メモリセルのプレート電圧が第1又は第2の電位とされることで選択的に上記不揮発領域又は揮発領域として使用されるものであることを特徴とする強誘電体メモリ。
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