JP3222243B2 - 半導体記憶装置とそれを用いた情報処理システム - Google Patents
半導体記憶装置とそれを用いた情報処理システムInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- G—PHYSICS
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置とそ
れを用いた情報処理システムに関し、特に強誘電体キャ
パシタをメモリセルの一部に用いるものに利用して有効
な技術に関するものである。
れを用いた情報処理システムに関し、特に強誘電体キャ
パシタをメモリセルの一部に用いるものに利用して有効
な技術に関するものである。
【０００２】
【従来の技術】強誘電体キャパシタを記憶素子として用
いた例としては、特開昭６３−２０１９９８号公報、特
開平３−３６７６３号公報がある。
いた例としては、特開昭６３−２０１９９８号公報、特
開平３−３６７６３号公報がある。
【０００３】
【発明が解決しようとする課題】本願発明者にあって
は、強誘電体キャパシタを用いてＤＲＡＭ（ダイナミッ
ク型ＲＡＭ）モードからＦＲＡＭ（強誘電体メモリ）モ
ードに切り替え可能な半導体記憶装置と、それを用いた
情報処理システムを考えた。
は、強誘電体キャパシタを用いてＤＲＡＭ（ダイナミッ
ク型ＲＡＭ）モードからＦＲＡＭ（強誘電体メモリ）モ
ードに切り替え可能な半導体記憶装置と、それを用いた
情報処理システムを考えた。
【０００４】この発明の目的は、簡単な構成でしかも一
瞬にＤＲＡＭモードからＦＲＡＭモードへの切り替えを
実現した新規な半導体記憶装置を提供することにある。
この発明の他の目的は、使い勝手のよいメモリ装置を備
えた情報処理システムを提供することにある。この発明
の前記ならびにそのほかの目的と新規な特徴は、本明細
書の記述および添付図面から明らかになるであろう。
瞬にＤＲＡＭモードからＦＲＡＭモードへの切り替えを
実現した新規な半導体記憶装置を提供することにある。
この発明の他の目的は、使い勝手のよいメモリ装置を備
えた情報処理システムを提供することにある。この発明
の前記ならびにそのほかの目的と新規な特徴は、本明細
書の記述および添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ワード線にゲートが接続さ
れたアドレス選択用のスイッチ素子に対して、強誘電体
キャパシタと強誘電体キャパシタ又は常誘電体キャパシ
タの一方の電極を共通に接続し、他方の電極にそれぞれ
第１と第２のプレート電圧供給線に接続させ、上記第１
のプレート電圧供給線に一方の電圧に対応した第１の電
圧を供給し、第２のプレート電圧供給線に他方の電圧に
対応した第２の電圧を供給する第１の動作モードと、上
記第１のプレート電圧供給線に上記第２の電圧を供給
し、第２のプレート電圧供給線に上記第１の電圧を供給
する第１の動作モードを設ける。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ワード線にゲートが接続さ
れたアドレス選択用のスイッチ素子に対して、強誘電体
キャパシタと強誘電体キャパシタ又は常誘電体キャパシ
タの一方の電極を共通に接続し、他方の電極にそれぞれ
第１と第２のプレート電圧供給線に接続させ、上記第１
のプレート電圧供給線に一方の電圧に対応した第１の電
圧を供給し、第２のプレート電圧供給線に他方の電圧に
対応した第２の電圧を供給する第１の動作モードと、上
記第１のプレート電圧供給線に上記第２の電圧を供給
し、第２のプレート電圧供給線に上記第１の電圧を供給
する第１の動作モードを設ける。
【０００６】
【作用】上記した手段によれば、第１の動作モードでは
強誘電体キャパシタにはデータ線からの書き込み情報に
従った一方向の電圧又は０Ｖしか供給されないので分極
の反転が行われずＤＲＡＭとしての動作を行うのに対し
て、第２の動作モードの実施により各メモリセルにおい
て記憶情報に従った分極の反転が行われるのでＦＲＡＭ
としての書き込みが一斉に行われる。
強誘電体キャパシタにはデータ線からの書き込み情報に
従った一方向の電圧又は０Ｖしか供給されないので分極
の反転が行われずＤＲＡＭとしての動作を行うのに対し
て、第２の動作モードの実施により各メモリセルにおい
て記憶情報に従った分極の反転が行われるのでＦＲＡＭ
としての書き込みが一斉に行われる。
【０００７】
【実施例】図１には、この発明に係るメモリセルの一実
施例の回路図が示されている。同図の各回路素子は、公
知の半導体集積回路の製造技術により、単結晶シリコン
のような１個の半導体基板上において形成される。
施例の回路図が示されている。同図の各回路素子は、公
知の半導体集積回路の製造技術により、単結晶シリコン
のような１個の半導体基板上において形成される。
【０００８】縦方向に延長されるワード線ＷＬにゲート
が接続されたアドレス選択用のスイッチＭＯＳＦＥＴＱ
ｍを設ける。このＭＯＳＦＥＴＱｍの一方のソース，ド
レインは、横方向に延長されるビット線（データ線又は
ディジット線と呼ばれることもある。）ＢＬに接続され
る。このＭＯＳＦＥＴＱｍの他方のソース，ドレイン
は、キャパシタＣ１とＣ２の一方の電極に共通に接続さ
れる。キャパシタＣ１の他方の電極には、プレート電圧
ＶＰＬ１が供給される。キャパシタＣ２の他方の電極に
は、プレート電圧ＶＰＬ２が供給される。
が接続されたアドレス選択用のスイッチＭＯＳＦＥＴＱ
ｍを設ける。このＭＯＳＦＥＴＱｍの一方のソース，ド
レインは、横方向に延長されるビット線（データ線又は
ディジット線と呼ばれることもある。）ＢＬに接続され
る。このＭＯＳＦＥＴＱｍの他方のソース，ドレイン
は、キャパシタＣ１とＣ２の一方の電極に共通に接続さ
れる。キャパシタＣ１の他方の電極には、プレート電圧
ＶＰＬ１が供給される。キャパシタＣ２の他方の電極に
は、プレート電圧ＶＰＬ２が供給される。
【０００９】上記プレート電圧ＶＰＬ１とＶＰＬ２は、
外部端子から導かれるプレート電圧供給線通して供給さ
れる。半導体基板上には、上記のようなメモリセルがワ
ード線とビット線の交点に複数からなるメモリセルがマ
トリックス配置されるが、全てのメモリセルにおける上
記キャパシタＣ１とＣ２と同様なキャパシタには、それ
ぞれのプレート電圧ＶＰＬ１とＶＰＬ２に対応したプレ
ート電圧供給線に接続される。それ故、メモリセルのプ
レート電圧ＶＰＬ１とＶＰＬ２は、外部端子を介して供
給される。
外部端子から導かれるプレート電圧供給線通して供給さ
れる。半導体基板上には、上記のようなメモリセルがワ
ード線とビット線の交点に複数からなるメモリセルがマ
トリックス配置されるが、全てのメモリセルにおける上
記キャパシタＣ１とＣ２と同様なキャパシタには、それ
ぞれのプレート電圧ＶＰＬ１とＶＰＬ２に対応したプレ
ート電圧供給線に接続される。それ故、メモリセルのプ
レート電圧ＶＰＬ１とＶＰＬ２は、外部端子を介して供
給される。
【００１０】上記２つのキャパシタＣ１とＣ２のうち、
少なくともキャパシタＣ１又はＣ２の一方が強誘電体キ
ャパシタにより構成される。これに変えてキャパシタＣ
１とＣ２は、共に強誘電体キャパシタであってもよい。
強誘電体キャパシタは、ＰＺＴ等からなる強誘電体を用
いて形成される。
少なくともキャパシタＣ１又はＣ２の一方が強誘電体キ
ャパシタにより構成される。これに変えてキャパシタＣ
１とＣ２は、共に強誘電体キャパシタであってもよい。
強誘電体キャパシタは、ＰＺＴ等からなる強誘電体を用
いて形成される。
【００１１】特に制限されないが、上記メモリセルをダ
イナミック型メモリセルとして用いる動作モードのとき
には、一方のキャパシタＣ１に対応したプレート電圧Ｖ
ＰＬ１を回路の接地電位にし、他方のキャパシタＣ２に
対応したプレート電圧ＶＰＬ２を電源電圧のような５Ｖ
にする。
イナミック型メモリセルとして用いる動作モードのとき
には、一方のキャパシタＣ１に対応したプレート電圧Ｖ
ＰＬ１を回路の接地電位にし、他方のキャパシタＣ２に
対応したプレート電圧ＶＰＬ２を電源電圧のような５Ｖ
にする。
【００１２】図２には、上記メモリセルをダイナミック
型メモリセルとして用いる動作モードのときの強誘電体
膜の分極Ｑｃと電圧Ｖとのヒステリシス特性図が示され
ている。同図（Ａ）には、ハイレベル（５Ｖ）を保持し
た状態が示され、、（Ｂ）にはロウレベル（０Ｖ）を保
持した状態が示されている。同図には、キャパシタＣ１
とＣ２が共に強誘電体キャパシタである場合が示されて
いる。
型メモリセルとして用いる動作モードのときの強誘電体
膜の分極Ｑｃと電圧Ｖとのヒステリシス特性図が示され
ている。同図（Ａ）には、ハイレベル（５Ｖ）を保持し
た状態が示され、、（Ｂ）にはロウレベル（０Ｖ）を保
持した状態が示されている。同図には、キャパシタＣ１
とＣ２が共に強誘電体キャパシタである場合が示されて
いる。
【００１３】同図（Ａ）においては、ビット線からハイ
レベル（５Ｖ）が書き込まれ、それを保持している状態
が示されている。すなわち、プレート電圧ＶＰＬ１が回
路の接地電位にされたキャパシタＣ１においては、スイ
ッチＭＯＳＦＥＴＱｍとの接続される蓄積ノードからみ
て＋５Ｖが供給されるので、ヒステリシテ特性上の斜線
を付した丸に対応した正極性の分極が生じている。この
とき、キャパシタＣ２の両電極には共に５Ｖが供給され
るから、ヒステリシス特性上の白い丸に対応して負側の
残留分極にある。
レベル（５Ｖ）が書き込まれ、それを保持している状態
が示されている。すなわち、プレート電圧ＶＰＬ１が回
路の接地電位にされたキャパシタＣ１においては、スイ
ッチＭＯＳＦＥＴＱｍとの接続される蓄積ノードからみ
て＋５Ｖが供給されるので、ヒステリシテ特性上の斜線
を付した丸に対応した正極性の分極が生じている。この
とき、キャパシタＣ２の両電極には共に５Ｖが供給され
るから、ヒステリシス特性上の白い丸に対応して負側の
残留分極にある。
【００１４】同図（Ｂ）においては、ビット線からロウ
レベル（０Ｖ）が書き込まれ、それを保持している状態
が示されている。この場合には、プレート電圧ＶＰＬ１
が回路の接地電位にされたキャパシタＣ１においては、
スイッチＭＯＳＦＥＴＱｍとの接続される蓄積ノードか
らみて０Ｖが供給されるので、ヒステリシテ特性上の斜
線を付した丸に対応した残留分極にある。これに対し
て、プレート電圧ＶＰＬ２が電源電圧にされたキャパシ
タＣ２においては、スイッチＭＯＳＦＥＴＱｍとの接続
される蓄積ノードからみて−５Ｖが供給されるので、ヒ
ステリシテ特性上の白い丸に対応した負極性の分極が生
じている。
レベル（０Ｖ）が書き込まれ、それを保持している状態
が示されている。この場合には、プレート電圧ＶＰＬ１
が回路の接地電位にされたキャパシタＣ１においては、
スイッチＭＯＳＦＥＴＱｍとの接続される蓄積ノードか
らみて０Ｖが供給されるので、ヒステリシテ特性上の斜
線を付した丸に対応した残留分極にある。これに対し
て、プレート電圧ＶＰＬ２が電源電圧にされたキャパシ
タＣ２においては、スイッチＭＯＳＦＥＴＱｍとの接続
される蓄積ノードからみて−５Ｖが供給されるので、ヒ
ステリシテ特性上の白い丸に対応した負極性の分極が生
じている。
【００１５】このように、ダイナミック型メモリセルと
しての動作モードにおいて、キャパシタＣ１とＣ２に対
しては、書き込み信号のハイレベルとロウレベルに対応
して、それぞれが正極性と負極性の分極及び残留分極し
か生じないので、言い換えるならば、分極の反転が生じ
ないので、分極の反転に伴う絶縁膜特性が劣化し、其に
伴う誘電率の低下が生じない。
しての動作モードにおいて、キャパシタＣ１とＣ２に対
しては、書き込み信号のハイレベルとロウレベルに対応
して、それぞれが正極性と負極性の分極及び残留分極し
か生じないので、言い換えるならば、分極の反転が生じ
ないので、分極の反転に伴う絶縁膜特性が劣化し、其に
伴う誘電率の低下が生じない。
【００１６】図３には、この発明に係るメモリセルの一
実施例の素子構造断面図が示されている。同図において
は、公知のダイナミック型メモリセル用のキャパシタの
上に強誘電体キャパシタを積層構造に形成したものであ
る。すなわち、フィールド絶縁膜ＳｉＯ2 に囲まれた素
子形成領域にアドレス選択用のＭＯＳＦＥＴＱｍを構成
するＮ+ 層からなるソース，ドレインを形成し、一方の
ソース，ドレインにはフィン（ＦＩＮ）構造からなるキ
ャパシタが形成される。このキャパシタは、通常の誘電
体を用いて構成され、公知のダイナミック型メモリセル
と同様に形成される。上記キャパシタの他方の電極はプ
レート電圧ＶＰＬ２が供給される。
実施例の素子構造断面図が示されている。同図において
は、公知のダイナミック型メモリセル用のキャパシタの
上に強誘電体キャパシタを積層構造に形成したものであ
る。すなわち、フィールド絶縁膜ＳｉＯ2 に囲まれた素
子形成領域にアドレス選択用のＭＯＳＦＥＴＱｍを構成
するＮ+ 層からなるソース，ドレインを形成し、一方の
ソース，ドレインにはフィン（ＦＩＮ）構造からなるキ
ャパシタが形成される。このキャパシタは、通常の誘電
体を用いて構成され、公知のダイナミック型メモリセル
と同様に形成される。上記キャパシタの他方の電極はプ
レート電圧ＶＰＬ２が供給される。
【００１７】この実施例では、上記のキャパシタの上に
一方の電極である蓄積ノードを共通にし、強誘電体を絶
縁膜に用いた強誘電体キャパシタが設けられる。この強
誘電体キャパシタの他方の電極はプレート電圧ＶＰＬ１
が供給される。このように、上層のキャパシタ部の絶縁
膜に強誘電体膜を用いた方が製造上都合がよい。なぜな
ら、強誘電体膜を絶縁膜に用いる場合には、リーク電流
を抑えるために蓄積ノードと絶縁膜間に金属膜を形成す
ることがあり、この場合に上記構造が有利になるからで
ある。
一方の電極である蓄積ノードを共通にし、強誘電体を絶
縁膜に用いた強誘電体キャパシタが設けられる。この強
誘電体キャパシタの他方の電極はプレート電圧ＶＰＬ１
が供給される。このように、上層のキャパシタ部の絶縁
膜に強誘電体膜を用いた方が製造上都合がよい。なぜな
ら、強誘電体膜を絶縁膜に用いる場合には、リーク電流
を抑えるために蓄積ノードと絶縁膜間に金属膜を形成す
ることがあり、この場合に上記構造が有利になるからで
ある。
【００１８】図４には、この発明に係るメモリセルの他
の一実施例の素子構造断面図が示されている。同図にお
いては、公知のダイナミック型メモリセル用のキャパシ
タの上に形成される強誘電体キャパシタを積層構造に形
成するとき、両キャパシタ共にフィン（ＦＩＮ）構造に
して形成するものである。このような構造にすることに
よって、実質的に小さな占有面積により大きな容量値を
得ることができる。
の一実施例の素子構造断面図が示されている。同図にお
いては、公知のダイナミック型メモリセル用のキャパシ
タの上に形成される強誘電体キャパシタを積層構造に形
成するとき、両キャパシタ共にフィン（ＦＩＮ）構造に
して形成するものである。このような構造にすることに
よって、実質的に小さな占有面積により大きな容量値を
得ることができる。
【００１９】図５には、この発明に係るメモリセルの更
に他の一実施例の素子構造断面図が示されている。同図
においては、公知のダイナミック型メモリセル用のキャ
パシタの上に形成される強誘電体キャパシタを積層構造
に形成するとき、ダイナミック型メモリセル用のキャパ
シタをトレンチ構造にし、その上に形成される強誘電体
キャパシタをフィン（ＦＩＮ）構造にして形成したもの
である。このような構造を採ることによって、実質的な
多層化を防ぐことができる。
に他の一実施例の素子構造断面図が示されている。同図
においては、公知のダイナミック型メモリセル用のキャ
パシタの上に形成される強誘電体キャパシタを積層構造
に形成するとき、ダイナミック型メモリセル用のキャパ
シタをトレンチ構造にし、その上に形成される強誘電体
キャパシタをフィン（ＦＩＮ）構造にして形成したもの
である。このような構造を採ることによって、実質的な
多層化を防ぐことができる。
【００２０】上記のメモリセルの製造プロセスの概略
は、次の通りである。素子形成用の拡散層の部分を残し
てフィールド絶縁膜ＳｉＯ2 が形成される。このフィー
ルド絶縁膜ＳｉＯ2 下には、図示しないがＰ型のチャン
ネルストッパーが形成されている。上記フィールド絶縁
膜ＳｉＯ2 に囲まれた素子形成領域の表面に薄いゲート
絶縁膜が形成され、その上にポリシリコン又はポリサイ
ドからなるゲート電極（ワード線）が形成される。この
ゲート電極とフィールド絶縁膜ＳｉＯ2 をマクスとして
Ｎチャンネル型ＭＯＳＦＥＴのソースとドレインを構成
するＮ+ 型拡散層が形成される。ＣＭＯＳ回路を構成す
るＰチャンネル型ＭＯＳＦＥＴでは、別の工程でソース
とドレインを構成するＰ+ 型拡散層１０が形成される。
上記ゲート絶縁膜上には、層間絶縁膜としてＣＶＤ−Ｓ
ｉＯ2 が形成される。
は、次の通りである。素子形成用の拡散層の部分を残し
てフィールド絶縁膜ＳｉＯ2 が形成される。このフィー
ルド絶縁膜ＳｉＯ2 下には、図示しないがＰ型のチャン
ネルストッパーが形成されている。上記フィールド絶縁
膜ＳｉＯ2 に囲まれた素子形成領域の表面に薄いゲート
絶縁膜が形成され、その上にポリシリコン又はポリサイ
ドからなるゲート電極（ワード線）が形成される。この
ゲート電極とフィールド絶縁膜ＳｉＯ2 をマクスとして
Ｎチャンネル型ＭＯＳＦＥＴのソースとドレインを構成
するＮ+ 型拡散層が形成される。ＣＭＯＳ回路を構成す
るＰチャンネル型ＭＯＳＦＥＴでは、別の工程でソース
とドレインを構成するＰ+ 型拡散層１０が形成される。
上記ゲート絶縁膜上には、層間絶縁膜としてＣＶＤ−Ｓ
ｉＯ2 が形成される。
【００２１】ゲート電極に対して図示しないが、ＣＶＤ
−ＳｉＯ2 からなるサイドウォールが形成され、ＣＶＤ
−ＳｉＯ2 からなる層間絶縁膜が形成される。そして、
トランスファＭＯＳＦＥＴのソース又はドレインに相当
する部分には、開口が形成され、ビット線と蓄積ノード
を構成する電極が形成される。
−ＳｉＯ2 からなるサイドウォールが形成され、ＣＶＤ
−ＳｉＯ2 からなる層間絶縁膜が形成される。そして、
トランスファＭＯＳＦＥＴのソース又はドレインに相当
する部分には、開口が形成され、ビット線と蓄積ノード
を構成する電極が形成される。
【００２２】強誘電体キャパシタは、公知の方法により
ダイナミック型メモリセルを構成するキャパシタの蓄積
ノードを構成する電極の上部にＰＺＴ等からなる強誘電
体がディポジションされ、その上にＰｔ等からなる上部
電極が形成される。上記強誘電体は、ＢａＭｇＦ4 のよ
うな強誘電体であってもよい。このような強誘電体層の
形成方法に関しては、例えば、雑誌『セミコンダクタ・
ワールド』１９９１年１２月号、ＰＰ．１２２−１２５
に詳しく述べられている。
ダイナミック型メモリセルを構成するキャパシタの蓄積
ノードを構成する電極の上部にＰＺＴ等からなる強誘電
体がディポジションされ、その上にＰｔ等からなる上部
電極が形成される。上記強誘電体は、ＢａＭｇＦ4 のよ
うな強誘電体であってもよい。このような強誘電体層の
形成方法に関しては、例えば、雑誌『セミコンダクタ・
ワールド』１９９１年１２月号、ＰＰ．１２２−１２５
に詳しく述べられている。
【００２３】この発明に係るメモリセルの動作を説明す
る前に、その理解を容易にするために次の図６ないし図
１０を用いて１個の強誘電体キャパシタを用いてＤＲＡ
ＭモードからＦＲＡＭモードへの切り替え動作を説明す
る。
る前に、その理解を容易にするために次の図６ないし図
１０を用いて１個の強誘電体キャパシタを用いてＤＲＡ
ＭモードからＦＲＡＭモードへの切り替え動作を説明す
る。
【００２４】図６には、１つの強誘電体キャパシタを用
いたメモリセルの回路図が示されている。同図のメモリ
セルは、基本的には公知のダイナミック型メモリセルと
同様に強誘電体キャパシタを用いて構成される。ただ
し、プレート電圧ＶＰＬが固定の電圧ではなく動作モー
ドに応じて変化させられる。強誘電体キャパシタの分極
の向きは、同図に矢印で示すようにスイッチＭＯＳＦＥ
ＴＱｍ側、言い換えるならば、蓄積ノード側からみた方
向を正極性として説明する。
いたメモリセルの回路図が示されている。同図のメモリ
セルは、基本的には公知のダイナミック型メモリセルと
同様に強誘電体キャパシタを用いて構成される。ただ
し、プレート電圧ＶＰＬが固定の電圧ではなく動作モー
ドに応じて変化させられる。強誘電体キャパシタの分極
の向きは、同図に矢印で示すようにスイッチＭＯＳＦＥ
ＴＱｍ側、言い換えるならば、蓄積ノード側からみた方
向を正極性として説明する。
【００２５】図７には、ハイレベルが記憶された状態で
不揮発化させる場合の動作波形図が示され、図８には強
誘電体膜のヒステリシス特性上での分極の動作が示され
ている。上記のようにメモリセルにハイレベルが記憶さ
れた状態では、ワード線を選択状態にすると、ビット線
ＢＬに現れた微小な記憶情報をセンスアンプが増幅して
リフレッシュ動作と同様に５Ｖのようなハイレベルに増
幅する。この状態は、図８（Ａ）の特性図の状態１に示
すように強誘電体膜には５Ｖに対応した分極が生じてい
る。
不揮発化させる場合の動作波形図が示され、図８には強
誘電体膜のヒステリシス特性上での分極の動作が示され
ている。上記のようにメモリセルにハイレベルが記憶さ
れた状態では、ワード線を選択状態にすると、ビット線
ＢＬに現れた微小な記憶情報をセンスアンプが増幅して
リフレッシュ動作と同様に５Ｖのようなハイレベルに増
幅する。この状態は、図８（Ａ）の特性図の状態１に示
すように強誘電体膜には５Ｖに対応した分極が生じてい
る。
【００２６】上記のようにビット線ＢＬがハイレベルに
された状態で、フレート電圧ＶＰＬを同じ５Ｖのような
ハイレベルに変化させる。この状態２では、強誘電体膜
には同電位が供給されるので、図８（Ｂ）のように電圧
が０Ｖのときに対応した分極が生じている。
された状態で、フレート電圧ＶＰＬを同じ５Ｖのような
ハイレベルに変化させる。この状態２では、強誘電体膜
には同電位が供給されるので、図８（Ｂ）のように電圧
が０Ｖのときに対応した分極が生じている。
【００２７】プレート電圧ＶＰＬをもとのロウレベルに
戻すと、強誘電体膜には再び５Ｖが加わるので状態３の
ような分極が生じている。これはワード線ＷＬをロウレ
ベルの非選択状態にさせても、蓄積ノードに保持された
電圧によって同様な分極が生じるものである。
戻すと、強誘電体膜には再び５Ｖが加わるので状態３の
ような分極が生じている。これはワード線ＷＬをロウレ
ベルの非選択状態にさせても、蓄積ノードに保持された
電圧によって同様な分極が生じるものである。
【００２８】そして、電源遮断を行うとリーク電流によ
って上記蓄積ノードの電位が下がり、強誘電体膜には電
圧が印加されなくなるから図８（Ｂ）の状態４のように
残留分極が保持されている。
って上記蓄積ノードの電位が下がり、強誘電体膜には電
圧が印加されなくなるから図８（Ｂ）の状態４のように
残留分極が保持されている。
【００２９】図９には、ロウレベルが記憶された状態で
不揮発化させる場合の動作波形図が示され、図１０には
強誘電体膜のヒステリシス特性上での分極の動作が示さ
れている。メモリセルにロウレベルが記憶された状態で
は、ワード線を選択状態にすると、ビット線ＢＬに現れ
た微小な記憶情報をセンスアンプが増幅してリフレッシ
ュ動作と同様に０Ｖのようなロウレベルに増幅する。こ
の状態１では、強誘電体膜には同じ０Ｖが印加されるか
ら、図１０（Ａ）の特性図の状態１のように０Ｖに対応
した分極が生じている。
不揮発化させる場合の動作波形図が示され、図１０には
強誘電体膜のヒステリシス特性上での分極の動作が示さ
れている。メモリセルにロウレベルが記憶された状態で
は、ワード線を選択状態にすると、ビット線ＢＬに現れ
た微小な記憶情報をセンスアンプが増幅してリフレッシ
ュ動作と同様に０Ｖのようなロウレベルに増幅する。こ
の状態１では、強誘電体膜には同じ０Ｖが印加されるか
ら、図１０（Ａ）の特性図の状態１のように０Ｖに対応
した分極が生じている。
【００３０】上記のようにビット線ＢＬがロウレベルに
された状態で、フレート電圧ＶＰＬを同じ５Ｖのような
ハイレベルに変化させる。この状態２では、強誘電体膜
には蓄積ノード側から見て−５Ｖが印加されるので、図
１０（Ｂ）のように電圧が−５Ｖのときに対応して分極
の反転が行われる。
された状態で、フレート電圧ＶＰＬを同じ５Ｖのような
ハイレベルに変化させる。この状態２では、強誘電体膜
には蓄積ノード側から見て−５Ｖが印加されるので、図
１０（Ｂ）のように電圧が−５Ｖのときに対応して分極
の反転が行われる。
【００３１】プレート電圧ＶＰＬをもとのロウレベルに
戻すと、強誘電体膜には同じ０Ｖが加わるが、上記のよ
うな分極の反転により正ではなく負側の残留分極に対応
した状態３のような分極が生じている。これはワード線
ＷＬをロウレベルの非選択状態にさせても、蓄積ノード
に保持された電圧の０Ｖによって同様な分極が生じるも
のである。そして、電源遮断を行うと、強誘電体膜には
同様に電圧が印加されない状態であるから図１０（Ｂ）
の状態４のように負極性の残留分極が保持されている。
戻すと、強誘電体膜には同じ０Ｖが加わるが、上記のよ
うな分極の反転により正ではなく負側の残留分極に対応
した状態３のような分極が生じている。これはワード線
ＷＬをロウレベルの非選択状態にさせても、蓄積ノード
に保持された電圧の０Ｖによって同様な分極が生じるも
のである。そして、電源遮断を行うと、強誘電体膜には
同様に電圧が印加されない状態であるから図１０（Ｂ）
の状態４のように負極性の残留分極が保持されている。
【００３２】電源投入を行ってリフレッシュ動作を実施
すると、ビット線には残留分極に対応して基準電圧とし
てのハーフプリチャージ電圧２．５Ｖに対して微小なハ
イレベル又はロウレベルが出力され、それをセンスアン
プが増幅して強誘電体キャパシタに対してハイレベル／
ロウレベルの再書き込みが実施されるので、図８（Ａ）
の状態１又は図９（Ａ）の状態３のように分極の向きに
差が生じて記憶情報の保持動作を行うものである。
すると、ビット線には残留分極に対応して基準電圧とし
てのハーフプリチャージ電圧２．５Ｖに対して微小なハ
イレベル又はロウレベルが出力され、それをセンスアン
プが増幅して強誘電体キャパシタに対してハイレベル／
ロウレベルの再書き込みが実施されるので、図８（Ａ）
の状態１又は図９（Ａ）の状態３のように分極の向きに
差が生じて記憶情報の保持動作を行うものである。
【００３３】上記のように強誘電体キャパシタを１個用
いた場合には、リフレッシュ動作を利用して、ワード線
単位で逐一にＤＲＡＭモードからＦＲＡＭモードに切り
替える必要がある。そのため、不測の停電や誤った電源
スイッチの操作によってメモリ装置の電源が遮断された
とき、ＤＲＡＭモードから不揮発化のためのＦＲＡＭモ
ードに切り替えるのに時間がかかかり、切り替え用の特
別の電源装置を必要とするので使い勝手が悪くなる。
いた場合には、リフレッシュ動作を利用して、ワード線
単位で逐一にＤＲＡＭモードからＦＲＡＭモードに切り
替える必要がある。そのため、不測の停電や誤った電源
スイッチの操作によってメモリ装置の電源が遮断された
とき、ＤＲＡＭモードから不揮発化のためのＦＲＡＭモ
ードに切り替えるのに時間がかかかり、切り替え用の特
別の電源装置を必要とするので使い勝手が悪くなる。
【００３４】図１１には、この発明に係るメモリセルの
ＤＲＡＭモードからＦＲＡＭモードへの切り替え動作の
一実施例を説明するための波形図が示され、図１２と図
１３には、そのときの強誘電体キャパシタのヒステリシ
ス特性図が示されている。
ＤＲＡＭモードからＦＲＡＭモードへの切り替え動作の
一実施例を説明するための波形図が示され、図１２と図
１３には、そのときの強誘電体キャパシタのヒステリシ
ス特性図が示されている。
【００３５】この実施例では、図１に示したメモリセル
のキャパシタＣ１とＣ２が共に強誘電体キャパシタであ
る場合が示されている。また、プレート電極ＶＰＬ１に
は通常動作のときには５Ｖが供給され、プレート電圧Ｖ
ＰＬ２には回路の接地電位０Ｖが供給されている。
のキャパシタＣ１とＣ２が共に強誘電体キャパシタであ
る場合が示されている。また、プレート電極ＶＰＬ１に
は通常動作のときには５Ｖが供給され、プレート電圧Ｖ
ＰＬ２には回路の接地電位０Ｖが供給されている。
【００３６】図１１において、状態１はＤＲＡＭモード
での動作を示している。このときには、上記のようにプ
レート電圧ＶＰＬ１が５Ｖで、プレート電圧ＶＰＬ２が
０Ｖの状態にされている。したがって、ワード線が非選
択状態にされ、メモリセルの蓄積ノードにハイレベルが
記憶された状態では、プレート電圧ＶＰＬ２に対応した
キャパシタＣ２においては、図１２（Ａ）に示すよう
に、５Ｖの印加電圧に対応した分極が生じている。これ
に対して、プレート電圧ＶＰＬ１に対応したキャパシタ
Ｃ１においては、両電極が共に５Ｖになって電圧差が０
Ｖになるものであるが、蓄積ノードにロウレベルが書き
込まれたときの分極の反転に対応して負極性側の残留分
極にある。
での動作を示している。このときには、上記のようにプ
レート電圧ＶＰＬ１が５Ｖで、プレート電圧ＶＰＬ２が
０Ｖの状態にされている。したがって、ワード線が非選
択状態にされ、メモリセルの蓄積ノードにハイレベルが
記憶された状態では、プレート電圧ＶＰＬ２に対応した
キャパシタＣ２においては、図１２（Ａ）に示すよう
に、５Ｖの印加電圧に対応した分極が生じている。これ
に対して、プレート電圧ＶＰＬ１に対応したキャパシタ
Ｃ１においては、両電極が共に５Ｖになって電圧差が０
Ｖになるものであるが、蓄積ノードにロウレベルが書き
込まれたときの分極の反転に対応して負極性側の残留分
極にある。
【００３７】上記のような記憶情報の保持状態におい
て、図１１の状態２のようにプレート電圧ＶＰＬ１とＶ
ＰＬ２をそれぞれ反転させる。言い換えるならば、プレ
ート電圧ＶＰＬ１を５Ｖから０Ｖに変化させ、プレート
電圧ＶＰＬ２を０Ｖから５Ｖに変化させる。このため、
プレート電圧ＶＰＬ１とＶＰＬ２は、外部から供給され
る１つの制御信号により、相補的に切り替えられるＣＭ
ＯＳインバータ回路等を利用して形成することができ
る。
て、図１１の状態２のようにプレート電圧ＶＰＬ１とＶ
ＰＬ２をそれぞれ反転させる。言い換えるならば、プレ
ート電圧ＶＰＬ１を５Ｖから０Ｖに変化させ、プレート
電圧ＶＰＬ２を０Ｖから５Ｖに変化させる。このため、
プレート電圧ＶＰＬ１とＶＰＬ２は、外部から供給され
る１つの制御信号により、相補的に切り替えられるＣＭ
ＯＳインバータ回路等を利用して形成することができ
る。
【００３８】例えば、半導体記憶装置において、モード
切り替え制御端子を設け、そこにモード切り替え信号を
供給して、内部回路においてプレート電圧ＶＰＬ１とＶ
ＰＬ２を電源電圧と回路の接地電位に相補的に切り替え
るようなＣＭＯＳインバータ回路を設けることにより簡
単に実現できる。
切り替え制御端子を設け、そこにモード切り替え信号を
供給して、内部回路においてプレート電圧ＶＰＬ１とＶ
ＰＬ２を電源電圧と回路の接地電位に相補的に切り替え
るようなＣＭＯＳインバータ回路を設けることにより簡
単に実現できる。
【００３９】特定の制御端子を設けないで、ＤＲＡＭに
存在する既存の制御端子の組み合わせにより上記ＦＲＡ
Ｍモードへの切り替え制御信号を形成してもよい。例え
ば、ロウアドレスストローブ信号ＲＡＳをロウレベルに
する前に、ライトイネーブル信号ＷＥ及びカラムアドレ
スストローブ信号をロウレベルにして、これをＦＲＡＭ
モードと定義してもよい。出力イネーブル信号ＯＥを持
つものでは、これも組み合わせてＦＲＡＭモードにして
もよい。この他、上記のような動作モード制御信号とア
ドレス信号又はデータ信号とを組み合わせてＦＲＡＭモ
ードの信号を形成してもよい。
存在する既存の制御端子の組み合わせにより上記ＦＲＡ
Ｍモードへの切り替え制御信号を形成してもよい。例え
ば、ロウアドレスストローブ信号ＲＡＳをロウレベルに
する前に、ライトイネーブル信号ＷＥ及びカラムアドレ
スストローブ信号をロウレベルにして、これをＦＲＡＭ
モードと定義してもよい。出力イネーブル信号ＯＥを持
つものでは、これも組み合わせてＦＲＡＭモードにして
もよい。この他、上記のような動作モード制御信号とア
ドレス信号又はデータ信号とを組み合わせてＦＲＡＭモ
ードの信号を形成してもよい。
【００４０】上記の状態２では、図１２（Ｂ）に示すよ
うに、５Ｖから０Ｖに変化させられたプレート電圧ＶＰ
Ｌ１に対応したキャパシタＣ１では、ハイレベルが記憶
されていた蓄積ノード側からみて５Ｖが印加されるの
で、ヒステリシス特性に従って負側の残留分極から分極
の反転が生じて５Ｖに対応した分極に変化する。これに
対して、０Ｖから５Ｖに変化させられたプレート電圧Ｖ
ＰＬ２に対応したキャパシタＣ２では、共に両電極に５
Ｖが印加されることに対応して電圧差が０Ｖになるので
正側の残留分極に変化する。
うに、５Ｖから０Ｖに変化させられたプレート電圧ＶＰ
Ｌ１に対応したキャパシタＣ１では、ハイレベルが記憶
されていた蓄積ノード側からみて５Ｖが印加されるの
で、ヒステリシス特性に従って負側の残留分極から分極
の反転が生じて５Ｖに対応した分極に変化する。これに
対して、０Ｖから５Ｖに変化させられたプレート電圧Ｖ
ＰＬ２に対応したキャパシタＣ２では、共に両電極に５
Ｖが印加されることに対応して電圧差が０Ｖになるので
正側の残留分極に変化する。
【００４１】図１１の状態３のようにプレート電圧ＶＰ
Ｌ１とＶＰＬ２をもとの状態に戻す。言い換えるなら
ば、プレート電圧ＶＰＬ１を０Ｖから５Ｖに変化させ、
プレート電圧ＶＰＬ２を５Ｖから０Ｖに変化させる。す
なわち、前記状態２は、１ショットのパルスに対応して
プレート電圧ＶＰＬ１とＶＰＬ２の電圧レベルが相補的
に切り替えられるものである。
Ｌ１とＶＰＬ２をもとの状態に戻す。言い換えるなら
ば、プレート電圧ＶＰＬ１を０Ｖから５Ｖに変化させ、
プレート電圧ＶＰＬ２を５Ｖから０Ｖに変化させる。す
なわち、前記状態２は、１ショットのパルスに対応して
プレート電圧ＶＰＬ１とＶＰＬ２の電圧レベルが相補的
に切り替えられるものである。
【００４２】この状態３では、図１３（Ｃ）に示すよう
に、キャパシタＣ１側で分極の反転が生じたので前の状
態１とは異なり、プレート電圧ＶＰＬ１に対応したキャ
パシタＣ１は正の残留分極になる。分極の反転が生じな
いキャパシタＣ２は、蓄積ノードの保持電圧５Ｖに対応
した分極に戻る。
に、キャパシタＣ１側で分極の反転が生じたので前の状
態１とは異なり、プレート電圧ＶＰＬ１に対応したキャ
パシタＣ１は正の残留分極になる。分極の反転が生じな
いキャパシタＣ２は、蓄積ノードの保持電圧５Ｖに対応
した分極に戻る。
【００４３】図１１の状態４のように電源遮断を行う
と、プレート電圧ＶＰＬ１も放電等により０Ｖに変化す
る。それ故、図１３（Ｄ）のようにキャパシタＣ１とＣ
２が共に正の残留分極になる。
と、プレート電圧ＶＰＬ１も放電等により０Ｖに変化す
る。それ故、図１３（Ｄ）のようにキャパシタＣ１とＣ
２が共に正の残留分極になる。
【００４４】これに対して、状態１のＤＲＡＭモードに
おいて、ワード線が非選択状態にされ、メモリセルの蓄
積ノードにロウレベルが記憶された状態では、プレート
電圧ＶＰＬ１に対応したキャパシタＣ１においては、図
１４（Ａ）に示すように、蓄積ノード側からみた−５Ｖ
の印加電圧に対応した分極が生じている。これに対し
て、プレート電圧ＶＰＬ２に対応したキャパシタＣ２に
おいては、両電極が０Ｖになって電圧差が０Ｖになるも
のであるが、蓄積ノードにハイレベルが書き込まれたと
きの分極の反転に対応して正極性側の残留分極にある。
もっとも、以前に一度もハイレベルが書き込まれないと
きには負極性側の残留分極にある。
おいて、ワード線が非選択状態にされ、メモリセルの蓄
積ノードにロウレベルが記憶された状態では、プレート
電圧ＶＰＬ１に対応したキャパシタＣ１においては、図
１４（Ａ）に示すように、蓄積ノード側からみた−５Ｖ
の印加電圧に対応した分極が生じている。これに対し
て、プレート電圧ＶＰＬ２に対応したキャパシタＣ２に
おいては、両電極が０Ｖになって電圧差が０Ｖになるも
のであるが、蓄積ノードにハイレベルが書き込まれたと
きの分極の反転に対応して正極性側の残留分極にある。
もっとも、以前に一度もハイレベルが書き込まれないと
きには負極性側の残留分極にある。
【００４５】上記のような記憶情報の保持状態におい
て、前記図１１の状態２のようにプレート電圧ＶＰＬ１
とＶＰＬ２をそれぞれ反転させると、図１４図（Ｂ）に
示すように、０Ｖから５Ｖに変化させられたプレート電
圧ＶＰＬ２に対応したキャパシタＣ２では、ロウレベル
が記憶されていた蓄積ノード側からみて−５Ｖが印加さ
れるので、ヒステリシス特性に従って正側の残留分極か
ら分極の反転が生じて−５Ｖに対応した分極に変化す
る。もしも、キャパシタＣ２において上記のように負極
性側の残留分極にあるなら、そのまま分極の反転もなく
−５Ｖに対応した分極に変化する。これに対して、５Ｖ
から０Ｖに変化させられたプレート電圧ＶＰＬ１に対応
したキャパシタＣ１では、共に両電極に０Ｖが印加され
ることに対応して電圧差が０Ｖになるので負側残留分極
になる。
て、前記図１１の状態２のようにプレート電圧ＶＰＬ１
とＶＰＬ２をそれぞれ反転させると、図１４図（Ｂ）に
示すように、０Ｖから５Ｖに変化させられたプレート電
圧ＶＰＬ２に対応したキャパシタＣ２では、ロウレベル
が記憶されていた蓄積ノード側からみて−５Ｖが印加さ
れるので、ヒステリシス特性に従って正側の残留分極か
ら分極の反転が生じて−５Ｖに対応した分極に変化す
る。もしも、キャパシタＣ２において上記のように負極
性側の残留分極にあるなら、そのまま分極の反転もなく
−５Ｖに対応した分極に変化する。これに対して、５Ｖ
から０Ｖに変化させられたプレート電圧ＶＰＬ１に対応
したキャパシタＣ１では、共に両電極に０Ｖが印加され
ることに対応して電圧差が０Ｖになるので負側残留分極
になる。
【００４６】前記図１１の状態３のようにプレート電圧
ＶＰＬ１とＶＰＬ２をもとの状態に戻と、図１５（Ｃ）
に示すように、キャパシタＣ２側で分極の反転が生じた
ので前の状態１とは異なり、プレート電圧ＶＰＬ２に対
応したキャパシタＣ２は負側残留分極になる。分極の反
転が生じないキャパシタＣ１は、蓄積ノードの保持電圧
０Ｖによる−５Ｖに対応した分極に戻る。
ＶＰＬ１とＶＰＬ２をもとの状態に戻と、図１５（Ｃ）
に示すように、キャパシタＣ２側で分極の反転が生じた
ので前の状態１とは異なり、プレート電圧ＶＰＬ２に対
応したキャパシタＣ２は負側残留分極になる。分極の反
転が生じないキャパシタＣ１は、蓄積ノードの保持電圧
０Ｖによる−５Ｖに対応した分極に戻る。
【００４７】前記図１１の状態４のように電源遮断を行
うと、プレート電圧ＶＰＬ１も放電等により０Ｖに変化
する。それ故、図１５（Ｄ）のようにキャパシタＣ１と
Ｃ２が共に負の残留分極になる。
うと、プレート電圧ＶＰＬ１も放電等により０Ｖに変化
する。それ故、図１５（Ｄ）のようにキャパシタＣ１と
Ｃ２が共に負の残留分極になる。
【００４８】上記のようなＤＲＡＭモードからＦＲＡＭ
モードへの切り替え動作は、上記のようなプレート電圧
ＶＰＬ１とＶＰＬ２が供給されるメモリセルにおいて、
一斉に行われる。それ故、全てのメモリセルの一対のキ
ャパシタのプレート電圧を、ＶＰＬ１とＶＰＬ２にそれ
ぞれ共通に接続することにより、全メモリセルに対して
一瞬のうちにＤＲＡＭモードからＦＲＡＭモードに切り
替えられる。
モードへの切り替え動作は、上記のようなプレート電圧
ＶＰＬ１とＶＰＬ２が供給されるメモリセルにおいて、
一斉に行われる。それ故、全てのメモリセルの一対のキ
ャパシタのプレート電圧を、ＶＰＬ１とＶＰＬ２にそれ
ぞれ共通に接続することにより、全メモリセルに対して
一瞬のうちにＤＲＡＭモードからＦＲＡＭモードに切り
替えられる。
【００４９】なお、上記のようなＤＲＭＡモードからＦ
ＲＡＭモードへの切り替えにおいて、状態１と状態２を
実施した後に直ちに電源遮断を行ってもよい。言い換え
るならば、状態３を経由しないで電源遮断を行っても同
様な強誘電体キャパシタの残留分極による不揮発性記憶
動作を行うことかできる。
ＲＡＭモードへの切り替えにおいて、状態１と状態２を
実施した後に直ちに電源遮断を行ってもよい。言い換え
るならば、状態３を経由しないで電源遮断を行っても同
様な強誘電体キャパシタの残留分極による不揮発性記憶
動作を行うことかできる。
【００５０】次に、上記ＦＲＡＭモードからＤＲＡＭモ
ードへの切り替え動作を説明する。図１６には、図１３
（Ｄ）のようにキャパシタＣ１とＣ２が正側の残留分極
にあったときの動作波形図が示され、図１７と図１８に
は、そのときの強誘電体キャパシタのヒステリシス特性
図が示されている。
ードへの切り替え動作を説明する。図１６には、図１３
（Ｄ）のようにキャパシタＣ１とＣ２が正側の残留分極
にあったときの動作波形図が示され、図１７と図１８に
は、そのときの強誘電体キャパシタのヒステリシス特性
図が示されている。
【００５１】ＦＲＡＭモードからＤＲＡＭモードへの切
り替えは、リフレッシュ動作を利用して実施される。す
なわち、図１６に示すように、状態１では電源投入を行
って各電位の設定を行う。すなわち、プレート電圧ＶＰ
Ｌ１は５Ｖに、プレート電圧ＶＰＬ２は０Ｖにされ、ビ
ット線ＢＬはハーフプリチャージ電圧２．５Ｖにされ
る。この状態では、ワード線が非選択状態のままである
から、キャパシタＣ１とＣ２は、何もチャージされずに
残留分極の状態を保持している。
り替えは、リフレッシュ動作を利用して実施される。す
なわち、図１６に示すように、状態１では電源投入を行
って各電位の設定を行う。すなわち、プレート電圧ＶＰ
Ｌ１は５Ｖに、プレート電圧ＶＰＬ２は０Ｖにされ、ビ
ット線ＢＬはハーフプリチャージ電圧２．５Ｖにされ
る。この状態では、ワード線が非選択状態のままである
から、キャパシタＣ１とＣ２は、何もチャージされずに
残留分極の状態を保持している。
【００５２】状態２では、リフレッシュ動作を開始して
１つのワード線の選択動作を行う。上記のようにキャパ
シタＣ１とＣ２が正側の残留分極を持っていると、ワー
ド線の選択動作よりアドレス選択スイッチＭＯＳＦＥＴ
Ｑｍのオン状態により、ビット線ＢＬにはハイレベル側
の微小電圧が現れる。この微小電圧をセンスアンプが増
幅してビット線ＢＬの電位を５Ｖのようなハイレベルに
増幅する。これにより、図１７（Ｂ）のように、プレー
ト電圧ＶＰＬ２に対応したキャパシタＣ２には５Ｖに対
応した分極が生じ、プレート電圧ＶＰＬ１に対応したキ
ャパシタＣ１は正のは残留分極のままにされる。
１つのワード線の選択動作を行う。上記のようにキャパ
シタＣ１とＣ２が正側の残留分極を持っていると、ワー
ド線の選択動作よりアドレス選択スイッチＭＯＳＦＥＴ
Ｑｍのオン状態により、ビット線ＢＬにはハイレベル側
の微小電圧が現れる。この微小電圧をセンスアンプが増
幅してビット線ＢＬの電位を５Ｖのようなハイレベルに
増幅する。これにより、図１７（Ｂ）のように、プレー
ト電圧ＶＰＬ２に対応したキャパシタＣ２には５Ｖに対
応した分極が生じ、プレート電圧ＶＰＬ１に対応したキ
ャパシタＣ１は正のは残留分極のままにされる。
【００５３】状態３では、ワード線を選択状態にしてお
いて、プレート電圧ＶＰＬ１とＶＰＬ２をそれぞれ反転
させる。すなわち、前記同様に、プレート電圧ＶＰＬ１
を５Ｖから０Ｖに変化させ、プレート電圧ＶＰＬ２を０
Ｖから５Ｖに変化させる。これにより、図１８（Ｃ）に
示すように、キャパシタＣ１は、上記のような正の残留
分極から−５Ｖに対応した分極に反転させられる。キャ
パシタＣ２は、両電極が共に５Ｖにされるから、その差
電圧が０Ｖになり、正の残留分極になる。
いて、プレート電圧ＶＰＬ１とＶＰＬ２をそれぞれ反転
させる。すなわち、前記同様に、プレート電圧ＶＰＬ１
を５Ｖから０Ｖに変化させ、プレート電圧ＶＰＬ２を０
Ｖから５Ｖに変化させる。これにより、図１８（Ｃ）に
示すように、キャパシタＣ１は、上記のような正の残留
分極から−５Ｖに対応した分極に反転させられる。キャ
パシタＣ２は、両電極が共に５Ｖにされるから、その差
電圧が０Ｖになり、正の残留分極になる。
【００５４】状態４では、プレート電圧ＶＰＬ１とＶＰ
Ｌ２とがそれぞれともの状態、言い換えるならば、ＤＲ
ＡＭモードのプレート電圧ＶＰＬ１が５Ｖに、ＶＰＬ１
が０Ｖに変化させられる。これにより、図１８（Ｄ）に
示すように、キャパシタＣ１は負の残留分極に、キャパ
シタＣ１は５Ｖに対応した分極になる。この状態は、前
記図１２図（Ａ）と同様である。
Ｌ２とがそれぞれともの状態、言い換えるならば、ＤＲ
ＡＭモードのプレート電圧ＶＰＬ１が５Ｖに、ＶＰＬ１
が０Ｖに変化させられる。これにより、図１８（Ｄ）に
示すように、キャパシタＣ１は負の残留分極に、キャパ
シタＣ１は５Ｖに対応した分極になる。この状態は、前
記図１２図（Ａ）と同様である。
【００５５】図１９には、図１４（Ｄ）のようにキャパ
シタＣ１とＣ２が負側の残留分極にあったときの動作波
形図が示され、図２０と図２１には、そのときの強誘電
体キャパシタのヒステリシス特性図が示されている。
シタＣ１とＣ２が負側の残留分極にあったときの動作波
形図が示され、図２０と図２１には、そのときの強誘電
体キャパシタのヒステリシス特性図が示されている。
【００５６】前記のように状態１では電源投入を行っ
て、プレート電圧ＶＰＬ１は５Ｖに、プレート電圧ＶＰ
Ｌ２は０Ｖにされ、ビット線ＢＬはハーフプリチャージ
電圧２．５Ｖのような電位設定を行う。この状態では、
ワード線が非選択状態のままであるから、キャパシタＣ
１とＣ２は、何もチャージされず残留分極の状態を保持
している。
て、プレート電圧ＶＰＬ１は５Ｖに、プレート電圧ＶＰ
Ｌ２は０Ｖにされ、ビット線ＢＬはハーフプリチャージ
電圧２．５Ｖのような電位設定を行う。この状態では、
ワード線が非選択状態のままであるから、キャパシタＣ
１とＣ２は、何もチャージされず残留分極の状態を保持
している。
【００５７】状態２では、リフレッシュ動作を開始して
１つのワード線の選択動作を行う。上記のようにキャパ
シタＣ１とＣ２が負側の残留分極を持っていると、ワー
ド線の選択動作よりアドレス選択スイッチＭＯＳＦＥＴ
Ｑｍのオン状態により、ビット線ＢＬにはロウレベル側
の微小電圧が現れる。この微小読み出し電圧をセンスア
ンプが増幅してビット線ＢＬの電位を０Ｖのようなロウ
レベルに増幅する。これにより、図２０（Ｂ）に示した
ように、プレート電圧ＶＰＬ１に対応したキャパシタＣ
１には−５Ｖに対応した分極が生じ、プレート電圧ＶＰ
Ｌ２に対応したキャパシタＣ１は負側の残留分極のまま
にされる。
１つのワード線の選択動作を行う。上記のようにキャパ
シタＣ１とＣ２が負側の残留分極を持っていると、ワー
ド線の選択動作よりアドレス選択スイッチＭＯＳＦＥＴ
Ｑｍのオン状態により、ビット線ＢＬにはロウレベル側
の微小電圧が現れる。この微小読み出し電圧をセンスア
ンプが増幅してビット線ＢＬの電位を０Ｖのようなロウ
レベルに増幅する。これにより、図２０（Ｂ）に示した
ように、プレート電圧ＶＰＬ１に対応したキャパシタＣ
１には−５Ｖに対応した分極が生じ、プレート電圧ＶＰ
Ｌ２に対応したキャパシタＣ１は負側の残留分極のまま
にされる。
【００５８】状態３では、ワード線を選択状態にしてお
いて、プレート電圧ＶＰＬ１とＶＰＬ２をそれぞれ反転
させる。すなわち、前記同様に、プレート電圧ＶＰＬ１
を５Ｖから０Ｖに変化させ、プレート電圧ＶＰＬ２を０
Ｖから５Ｖに変化させる。これにより、図２１（Ｃ）に
示すように、キャパシタＣ２は、上記のような負の残留
分極から５Ｖに対応した分極に反転させられる。キャパ
シタＣ１は、両電極が共に０Ｖにされるから、その差電
圧が０Ｖになり、負側の残留分極になる。
いて、プレート電圧ＶＰＬ１とＶＰＬ２をそれぞれ反転
させる。すなわち、前記同様に、プレート電圧ＶＰＬ１
を５Ｖから０Ｖに変化させ、プレート電圧ＶＰＬ２を０
Ｖから５Ｖに変化させる。これにより、図２１（Ｃ）に
示すように、キャパシタＣ２は、上記のような負の残留
分極から５Ｖに対応した分極に反転させられる。キャパ
シタＣ１は、両電極が共に０Ｖにされるから、その差電
圧が０Ｖになり、負側の残留分極になる。
【００５９】状態４では、プレート電圧ＶＰＬ１とＶＰ
Ｌ２とがそれぞれともの状態、言い換えるならば、ＤＲ
ＡＭモードのプレート電圧ＶＰＬ１が５Ｖに、ＶＰＬ１
が０Ｖに変化させられる。これにより、図２１（Ｄ）に
示すように、キャパシタＣ２は正の残留分極に、キャパ
シタＣ１は−５Ｖに対応した分極になる。この状態は、
前記図１４図（Ａ）と同様である。
Ｌ２とがそれぞれともの状態、言い換えるならば、ＤＲ
ＡＭモードのプレート電圧ＶＰＬ１が５Ｖに、ＶＰＬ１
が０Ｖに変化させられる。これにより、図２１（Ｄ）に
示すように、キャパシタＣ２は正の残留分極に、キャパ
シタＣ１は−５Ｖに対応した分極になる。この状態は、
前記図１４図（Ａ）と同様である。
【００６０】ＦＲＡＭモードからＤＲＡＭモードに切り
替えるときには、前記のような動作を全てのワード線に
ついて行うようにすればよい。すなわち、リフレッシュ
動作を実施しつつ、それに同期させてプレート電圧ＶＰ
Ｌ１とＶＰＬ２を反転させればよい。
替えるときには、前記のような動作を全てのワード線に
ついて行うようにすればよい。すなわち、リフレッシュ
動作を実施しつつ、それに同期させてプレート電圧ＶＰ
Ｌ１とＶＰＬ２を反転させればよい。
【００６１】上記のようなＦＲＡＭモードからＤＲＡＭ
モードへの切り替えは、必ずしも一括して行う必要はな
い。すなわち、これからＤＲＡＭとして使用するエリア
のみをＤＲＡＭモードにし、他の部分はＦＲＡＭのまま
にしておいて理論的には問題ない。しかし、ＤＲＡＭモ
ードにおいては、常に一定時間毎にリフレッシュ動作を
行う必要がある。このリフレッシュ動作を上記メモリエ
リアに対応させて実施するようにすれば、他のエリアは
ＦＲＡＭモードのままでもよい。しかしながら、リフレ
ッシュ動作を上記のようにするには、リフレッシュアド
レスの管理等が面倒であるし、内蔵の自動リフレッシュ
回路でリフレッシュ動作が行われるものでは、全てのメ
モリセルに対してリフレッシュ動作が行われるから、上
記のようなＦＲＡＭモードからＤＲＡＭモードへの切り
替えは、リフレッシュ制御や管理の観点から一括して行
うことが便利である。
モードへの切り替えは、必ずしも一括して行う必要はな
い。すなわち、これからＤＲＡＭとして使用するエリア
のみをＤＲＡＭモードにし、他の部分はＦＲＡＭのまま
にしておいて理論的には問題ない。しかし、ＤＲＡＭモ
ードにおいては、常に一定時間毎にリフレッシュ動作を
行う必要がある。このリフレッシュ動作を上記メモリエ
リアに対応させて実施するようにすれば、他のエリアは
ＦＲＡＭモードのままでもよい。しかしながら、リフレ
ッシュ動作を上記のようにするには、リフレッシュアド
レスの管理等が面倒であるし、内蔵の自動リフレッシュ
回路でリフレッシュ動作が行われるものでは、全てのメ
モリセルに対してリフレッシュ動作が行われるから、上
記のようなＦＲＡＭモードからＤＲＡＭモードへの切り
替えは、リフレッシュ制御や管理の観点から一括して行
うことが便利である。
【００６２】図２２には、上記のようなメモリセルを用
いた半導体記憶装置とその外部に設けられる周辺回路の
一実施例の概略ブロック図が示されている。これらの周
辺回路も半導体チップ上に搭載して１つの半導体記憶装
置としてもよい。
いた半導体記憶装置とその外部に設けられる周辺回路の
一実施例の概略ブロック図が示されている。これらの周
辺回路も半導体チップ上に搭載して１つの半導体記憶装
置としてもよい。
【００６３】上記のようなＤＲＡＭモードとＦＲＡＭモ
ードを備えた半導体記憶装置Ｄ＆ＦＲＡＭは、基本的に
はＤＲＡＭと同様なメモリマット（又はメモリアレイ）
と、行選択回路（ワード線選択回路）及び列選択回路
（ビット線選択回路）及び入出力回路から構成される。
ードを備えた半導体記憶装置Ｄ＆ＦＲＡＭは、基本的に
はＤＲＡＭと同様なメモリマット（又はメモリアレイ）
と、行選択回路（ワード線選択回路）及び列選択回路
（ビット線選択回路）及び入出力回路から構成される。
【００６４】メモリマットは、前記のようにメモリセル
が少なくとも一方が強誘電体キャパシタにされた２キャ
パシタ構成であることを除いて、他の構成は公知のダイ
ナミック型ＲＡＭのメモリマット又はメモリアレイと同
様である。なお、メモリマットには、センスアンプやビ
ット線プリチャージ回路、カラムスイッチ回路等も含ま
れると理解されたい。
が少なくとも一方が強誘電体キャパシタにされた２キャ
パシタ構成であることを除いて、他の構成は公知のダイ
ナミック型ＲＡＭのメモリマット又はメモリアレイと同
様である。なお、メモリマットには、センスアンプやビ
ット線プリチャージ回路、カラムスイッチ回路等も含ま
れると理解されたい。
【００６５】行選択回路は、行アドレスを受けるアドレ
スバッファ、アドレスデコーダ及びワード線駆動回路か
ら構成される。列選択回路は列アドレスを受けるアドレ
スバッファ、アドレスデコーダ及び選択出力回路から構
成される。入出力回路は、入力バッファと書き込みアン
プ、メインアンプと出力バッファから構成される。
スバッファ、アドレスデコーダ及びワード線駆動回路か
ら構成される。列選択回路は列アドレスを受けるアドレ
スバッファ、アドレスデコーダ及び選択出力回路から構
成される。入出力回路は、入力バッファと書き込みアン
プ、メインアンプと出力バッファから構成される。
【００６６】同図には、行及び列選択回路に対してそれ
ぞれのアドレスが供給されるように示されているが、ア
ドレススストローブ信号ＲＡＳとＣＡＳにより行アドレ
スと列アドレスとが時系列的に入力されるアドレスマル
チプレックス方式のものでは、共通のアドレス端子から
上記アドレス信号が時系列的に入力される。
ぞれのアドレスが供給されるように示されているが、ア
ドレススストローブ信号ＲＡＳとＣＡＳにより行アドレ
スと列アドレスとが時系列的に入力されるアドレスマル
チプレックス方式のものでは、共通のアドレス端子から
上記アドレス信号が時系列的に入力される。
【００６７】電圧印加モニター回路は、上記半導体記憶
装置Ｄ＆ＤＲＡＭに供給される電源電圧ＶＣＣとＶＳＳ
を監視し、それが遮断されたとを検出すると、モード設
定回路に検出出力を供給する。
装置Ｄ＆ＤＲＡＭに供給される電源電圧ＶＣＣとＶＳＳ
を監視し、それが遮断されたとを検出すると、モード設
定回路に検出出力を供給する。
【００６８】モード設定回路は、上記のような電源電圧
の遮断を検出すると、行選択回路に制御信号を供給して
全ワード線を非選択状態にさせる。メモリ回路が動作状
態ならば、メモリセルへの再書き込みが終了した時点で
ワード線を非選択状態にする。メモリ回路が非選択状態
ならそのまま非選択状態にし、リフレッシュ動作を禁止
する。モード接待回路は、このような行選択回路に対す
るワード線の非選択制御とととに、プレート電圧発生回
路を制御してプレート電圧の一時的な反転動作を行わせ
る。
の遮断を検出すると、行選択回路に制御信号を供給して
全ワード線を非選択状態にさせる。メモリ回路が動作状
態ならば、メモリセルへの再書き込みが終了した時点で
ワード線を非選択状態にする。メモリ回路が非選択状態
ならそのまま非選択状態にし、リフレッシュ動作を禁止
する。モード接待回路は、このような行選択回路に対す
るワード線の非選択制御とととに、プレート電圧発生回
路を制御してプレート電圧の一時的な反転動作を行わせ
る。
【００６９】印加電圧モニター回路及びモード設定回路
並びにプレート電圧発生回路が、上記はＤ＆ＦＲＡＭが
形成される半導体チップに内蔵される場合、上記モード
設定回路は、制御回路に含ませるものであってもよい。
すなわち、前記のようなＲＡＳ、ＣＡＳ及びＷＥ等の制
御信号により、ＤＲＡＭモードにおける読み出しモー
ド、書き込みモード及びリフレッシュモードのような各
種モードと、ＤＲＡＭからＦＲＡＭモードへの切り替
え、あるいはＦＲＡＭモードからＤＲＡＭモードへの切
り替えに必要な制御信号を形成する。
並びにプレート電圧発生回路が、上記はＤ＆ＦＲＡＭが
形成される半導体チップに内蔵される場合、上記モード
設定回路は、制御回路に含ませるものであってもよい。
すなわち、前記のようなＲＡＳ、ＣＡＳ及びＷＥ等の制
御信号により、ＤＲＡＭモードにおける読み出しモー
ド、書き込みモード及びリフレッシュモードのような各
種モードと、ＤＲＡＭからＦＲＡＭモードへの切り替
え、あるいはＦＲＡＭモードからＤＲＡＭモードへの切
り替えに必要な制御信号を形成する。
【００７０】図２３には、この発明に係る半導体記憶装
置に設けられる電源回路の一実施例の回路図が示されて
いる。この実施例では、半導体チップ又はそれが搭載さ
れるパッケージ内にキャパシタＣを内蔵させて、このキ
ャパシタに保持された電圧によりＤＲＡＭモードからＦ
ＲＡＭモードへの切り替えに必要な電源として用いる。
すなわち、この実施例の半導体記憶装置は、前記のよう
にワード線を全非選択状態にしておいて、プレート電圧
を一時的に切り替えるだけでよいから、キャパシタＣに
保持された電圧を用いて切り替えを行うことができる。
置に設けられる電源回路の一実施例の回路図が示されて
いる。この実施例では、半導体チップ又はそれが搭載さ
れるパッケージ内にキャパシタＣを内蔵させて、このキ
ャパシタに保持された電圧によりＤＲＡＭモードからＦ
ＲＡＭモードへの切り替えに必要な電源として用いる。
すなわち、この実施例の半導体記憶装置は、前記のよう
にワード線を全非選択状態にしておいて、プレート電圧
を一時的に切り替えるだけでよいから、キャパシタＣに
保持された電圧を用いて切り替えを行うことができる。
【００７１】この場合、インバータ回路ＩＮＶを前記印
加電圧モニター回路として利用することができる。この
インバータ回路ＩＮＶをキャパシタＣに保持された電圧
で動作させるとともに、電源電圧ＶＣＣの低下を検出し
て、モード切り替え信号を発生させる。これにより、Ｄ
ＲＡＭモードからＦＲＡＭモードに切り替えるようにす
る。ダイオードＤは、キャパシタＣが電源電圧端子ＶＣ
Ｃ側に逆流放電されるのを防止するものである。
加電圧モニター回路として利用することができる。この
インバータ回路ＩＮＶをキャパシタＣに保持された電圧
で動作させるとともに、電源電圧ＶＣＣの低下を検出し
て、モード切り替え信号を発生させる。これにより、Ｄ
ＲＡＭモードからＦＲＡＭモードに切り替えるようにす
る。ダイオードＤは、キャパシタＣが電源電圧端子ＶＣ
Ｃ側に逆流放電されるのを防止するものである。
【００７２】上記キャパシタＣに代えて、バッテリーを
用いるものであってもよい。バッテリーを用いる場合に
は、半導体チップには内蔵できないから、半導体チップ
が実装されるカード又はメモリ装置を構成する実装基板
にダイオードとバッテリーを設けるようにすればよい。
用いるものであってもよい。バッテリーを用いる場合に
は、半導体チップには内蔵できないから、半導体チップ
が実装されるカード又はメモリ装置を構成する実装基板
にダイオードとバッテリーを設けるようにすればよい。
【００７３】図２４に、本発明のＤ＆ＦＲＡＭを用いた
ＩＣカードの要部概略図を示す。プラスチック基板上に
本発明のＤ＆ＦＲＡＭ及びマイクロコントローラが搭載
されている。上記マイクロコントローラは本発明のＤ＆
ＦＲＡＭ用制御回路であって、本発明のＤ＆ＦＲＡＭの
動作を制御する。また、本発明のＤ＆ＦＲＡＭ及びマイ
クロコントローラの内部配線と上記プラスチック基板上
の配線とは互いに接続されている。さらに上記コネクタ
と上記プラスチック基板上の配線とが電気的に接続され
ており、上記コネクタと外部のシステムにおけるインタ
ーフェース回路とを接続する。このことによって、各種
システムの情報としてＩＣカードを使用することが出来
る。
ＩＣカードの要部概略図を示す。プラスチック基板上に
本発明のＤ＆ＦＲＡＭ及びマイクロコントローラが搭載
されている。上記マイクロコントローラは本発明のＤ＆
ＦＲＡＭ用制御回路であって、本発明のＤ＆ＦＲＡＭの
動作を制御する。また、本発明のＤ＆ＦＲＡＭ及びマイ
クロコントローラの内部配線と上記プラスチック基板上
の配線とは互いに接続されている。さらに上記コネクタ
と上記プラスチック基板上の配線とが電気的に接続され
ており、上記コネクタと外部のシステムにおけるインタ
ーフェース回路とを接続する。このことによって、各種
システムの情報としてＩＣカードを使用することが出来
る。
【００７４】本実施例では本発明のＤ＆ＦＲＡＭ用制御
回路としてのマイクロコントローラをＩＣカードに内蔵
した場合の例を示したが、上記マイクロコントローラを
ＩＣカード内に設けず、独立に形成しても良い。このＩ
Ｃカードを従来のフロッピーディスクのようにワークス
テーション以下の小型及び携帯用のコンピュータシステ
ムにおける交換可能な補助記憶媒体として利用すれば、
ディスクを回転させる必要が無く、システム全体の小型
化，軽量化および薄型化が図れるとともに、消費電力を
低減でき、さらに大容量の情報をＤＲＡＭと同様に高速
に読み書きできるので、システム全体としての処理能力
が向上する。
回路としてのマイクロコントローラをＩＣカードに内蔵
した場合の例を示したが、上記マイクロコントローラを
ＩＣカード内に設けず、独立に形成しても良い。このＩ
Ｃカードを従来のフロッピーディスクのようにワークス
テーション以下の小型及び携帯用のコンピュータシステ
ムにおける交換可能な補助記憶媒体として利用すれば、
ディスクを回転させる必要が無く、システム全体の小型
化，軽量化および薄型化が図れるとともに、消費電力を
低減でき、さらに大容量の情報をＤＲＡＭと同様に高速
に読み書きできるので、システム全体としての処理能力
が向上する。
【００７５】図２５に、本発明のＤ＆ＦＲＡＭを用いた
コンピュータシステムの要部概略図を示す。このコンピ
ュータシステムは、本情報機器としての中央処理装置Ｃ
ＰＵ，上記情報処理システム内に構築したＩ／Ｏバス，
ＢＵＳ Ｕｎｉｔ，主記憶メモリや拡張メモリなど高速
メモリをアクセスするメモリ制御ユニットＭｅｍｏｒｙ
Ｃｏｎｔｒｏｌｌ Ｕｎｉｔ、主記憶メモリとしての
ＤＲＡＭ，基本制御プログラムが格納されたＲＯＭ、先
端にキーボードが接続されたキーボードコントローラＫ
ＢＤＣ等によって構成される。
コンピュータシステムの要部概略図を示す。このコンピ
ュータシステムは、本情報機器としての中央処理装置Ｃ
ＰＵ，上記情報処理システム内に構築したＩ／Ｏバス，
ＢＵＳ Ｕｎｉｔ，主記憶メモリや拡張メモリなど高速
メモリをアクセスするメモリ制御ユニットＭｅｍｏｒｙ
Ｃｏｎｔｒｏｌｌ Ｕｎｉｔ、主記憶メモリとしての
ＤＲＡＭ，基本制御プログラムが格納されたＲＯＭ、先
端にキーボードが接続されたキーボードコントローラＫ
ＢＤＣ等によって構成される。
【００７６】表示アダプタとしてのＤｉｓｐｌａｙ ａ
ｄａｐｔｅｒがＩ／Ｏバスに接続され、上記Ｄｉｓｐｌ
ａｙ ａｄａｐｔｅｒの先端にはディスプレイが接続さ
れている。上記Ｉ／ＯバスにはパラレルポートＰａｒａ
ｌｌｅｌ ＰｏｒｔＩ／Ｆ，マウス等のシリアルポート
Ｓｅｒｉａｌ Ｐｏｒｔ Ｉ／Ｆ、フロッピーディスク
ドライブＦＤＤ、上記Ｉ／ＯバスよりのＨＤＤＩ／Ｆに
変換するバッファコントローラＨＤＤ ｂｕｆｆｅｒが
接続される。上記メモリ制御ユニットＭｅｍｏｒｙ Ｃ
ｏｎｔｒｏｌ Ｕｎｉｔからのバスと接続されて拡張Ｒ
ＡＭ及び主記憶メモリとしてのＤＲＡＭが接続されてい
る。
ｄａｐｔｅｒがＩ／Ｏバスに接続され、上記Ｄｉｓｐｌ
ａｙ ａｄａｐｔｅｒの先端にはディスプレイが接続さ
れている。上記Ｉ／ＯバスにはパラレルポートＰａｒａ
ｌｌｅｌ ＰｏｒｔＩ／Ｆ，マウス等のシリアルポート
Ｓｅｒｉａｌ Ｐｏｒｔ Ｉ／Ｆ、フロッピーディスク
ドライブＦＤＤ、上記Ｉ／ＯバスよりのＨＤＤＩ／Ｆに
変換するバッファコントローラＨＤＤ ｂｕｆｆｅｒが
接続される。上記メモリ制御ユニットＭｅｍｏｒｙ Ｃ
ｏｎｔｒｏｌ Ｕｎｉｔからのバスと接続されて拡張Ｒ
ＡＭ及び主記憶メモリとしてのＤＲＡＭが接続されてい
る。
【００７７】このコンピュータシステムの動作について
説明する。電源が投入されて、動作を開始するとまず上
記中央処理装置ＣＰＵは、上記ＲＯＭを上記Ｉ／Ｏバス
を通してアクセスし、初期診断、初期設定を行なう。補
助記憶装置からシステムプログラムを主記憶メモリとし
てのＤＲＡＭにロードする。また、上記中央処理装置Ｃ
ＰＵは、上記Ｉ／Ｏバスを通してＨＤＤコントローラに
ＨＤＤをアクセスするものとして動作する。そして、シ
ステムプログラムのロードが終了すると、ユーザーの処
理要求に従い、処理を進めていく。
説明する。電源が投入されて、動作を開始するとまず上
記中央処理装置ＣＰＵは、上記ＲＯＭを上記Ｉ／Ｏバス
を通してアクセスし、初期診断、初期設定を行なう。補
助記憶装置からシステムプログラムを主記憶メモリとし
てのＤＲＡＭにロードする。また、上記中央処理装置Ｃ
ＰＵは、上記Ｉ／Ｏバスを通してＨＤＤコントローラに
ＨＤＤをアクセスするものとして動作する。そして、シ
ステムプログラムのロードが終了すると、ユーザーの処
理要求に従い、処理を進めていく。
【００７８】ユーザーは上記Ｉ／Ｏバス上のキーボード
コントローラＫＢＤＣや表示アダプタＤｉｓｐｌａｙ
ａｄａｐｔｅｒにより処理の入出力を行ないながら作業
を進める。そして、必要に応じてパラレルポートＰａｒ
ａｌｌｅｌ Ｐｏｒｔ Ｉ／Ｆ、シリアルポートＳｅｒ
ｉａｌ Ｐｏｒｔ Ｉ／Ｆに接続された入出力装置を活
用する。
コントローラＫＢＤＣや表示アダプタＤｉｓｐｌａｙ
ａｄａｐｔｅｒにより処理の入出力を行ないながら作業
を進める。そして、必要に応じてパラレルポートＰａｒ
ａｌｌｅｌ Ｐｏｒｔ Ｉ／Ｆ、シリアルポートＳｅｒ
ｉａｌ Ｐｏｒｔ Ｉ／Ｆに接続された入出力装置を活
用する。
【００７９】本体上の主記憶メモリとしてのＤＲＡＭで
は主記憶容量が不足する場合は、拡張ＲＡＭにより主記
憶を補う。ユーザーがファイルを読み書きしたい場合に
は、ユーザーは上記ＨＤＤが補助記憶装置であるものと
して補助記憶装置へのアクセスを要求する。そして、本
発明のＤ＆ＦＲＡＭによって構成されたファイルメモリ
システムはそれを受けてファイルデータのアクセスを行
なう。
は主記憶容量が不足する場合は、拡張ＲＡＭにより主記
憶を補う。ユーザーがファイルを読み書きしたい場合に
は、ユーザーは上記ＨＤＤが補助記憶装置であるものと
して補助記憶装置へのアクセスを要求する。そして、本
発明のＤ＆ＦＲＡＭによって構成されたファイルメモリ
システムはそれを受けてファイルデータのアクセスを行
なう。
【００８０】図２６にコンピュータシステムを使用した
応用例について示す。図２６（ａ）はＩＣカードスロッ
トＭＳＬＯＴを備え、本発明のＤ＆ＦＲＡＭを内蔵した
ＩＣカードによって構成されたファイルメモリｆｉｌｅ
Ｍを内蔵したシステムである。入出力装置をキーボード
ＫＢ及びディスプレイＤＰとしたノートタイプパソコン
である。
応用例について示す。図２６（ａ）はＩＣカードスロッ
トＭＳＬＯＴを備え、本発明のＤ＆ＦＲＡＭを内蔵した
ＩＣカードによって構成されたファイルメモリｆｉｌｅ
Ｍを内蔵したシステムである。入出力装置をキーボード
ＫＢ及びディスプレイＤＰとしたノートタイプパソコン
である。
【００８１】図２６（ｂ）はフロッピーディスクドライ
ブＦＤＤ及び本発明のＤ＆ＦＲＡＭを内蔵したＩＣカー
ドによって構成されたファイルメモリｆｉｌｅＭを内蔵
したシステムである。入出力装置をキーボードＫＢ及び
ディスプレイＤＰとし、フロッピーディスクＦＤが上記
フロッピーディスクドライブＦＤＤに挿入される。この
ことによってソフトウェアとしての上記フロッピーディ
スクＦＤおよびハードウェアとしての上記ファイルメモ
リｆｉｌｅＭに情報を記憶できるデスクトップタイプパ
ソコンとなる。
ブＦＤＤ及び本発明のＤ＆ＦＲＡＭを内蔵したＩＣカー
ドによって構成されたファイルメモリｆｉｌｅＭを内蔵
したシステムである。入出力装置をキーボードＫＢ及び
ディスプレイＤＰとし、フロッピーディスクＦＤが上記
フロッピーディスクドライブＦＤＤに挿入される。この
ことによってソフトウェアとしての上記フロッピーディ
スクＦＤおよびハードウェアとしての上記ファイルメモ
リｆｉｌｅＭに情報を記憶できるデスクトップタイプパ
ソコンとなる。
【００８２】図２６（ｃ）は本発明のＤ＆ＦＲＡＭを内
蔵したＩＣカードとしてのファイルメモリカードｆｉｌ
ｅＭＣＡＲＤを挿入し、入出力装置を入力専用ペンＰＥ
Ｎ及びディスプレイＤＰとしたペンポータブルタイプパ
ソコンである。このように、本発明のＤ＆ＦＲＡＭをコ
ンピュータシステムに応用することによって、上述した
ような携帯用のコンピュータシステムに応用することが
できる。
蔵したＩＣカードとしてのファイルメモリカードｆｉｌ
ｅＭＣＡＲＤを挿入し、入出力装置を入力専用ペンＰＥ
Ｎ及びディスプレイＤＰとしたペンポータブルタイプパ
ソコンである。このように、本発明のＤ＆ＦＲＡＭをコ
ンピュータシステムに応用することによって、上述した
ような携帯用のコンピュータシステムに応用することが
できる。
【００８３】このことによって、従来のディスクを回転
させる必要がなく、システム全体の小型化，軽量化，薄
型化が図れるとともに消費電力を低減でき、さらに大容
量の情報を高速に読み書きできるので、コンピュータシ
ステム全体としての処理能力を向上させることができ
る。さらに、従来のディスクを本発明のＤ＆ＦＲＡＭで
置き換えているため、携帯用コンピュータにおいて問題
となる耐衝撃性が向上でき、コンピュータシステムにお
ける信頼性を向上させることができる。
させる必要がなく、システム全体の小型化，軽量化，薄
型化が図れるとともに消費電力を低減でき、さらに大容
量の情報を高速に読み書きできるので、コンピュータシ
ステム全体としての処理能力を向上させることができ
る。さらに、従来のディスクを本発明のＤ＆ＦＲＡＭで
置き換えているため、携帯用コンピュータにおいて問題
となる耐衝撃性が向上でき、コンピュータシステムにお
ける信頼性を向上させることができる。
【００８４】図２７に本発明のＤ＆ＦＲＡＭを内蔵した
マイクロプロセッサシステムの概略図を示す。マイクロ
プロセッサＭＰＵは中央処理装置ＣＰＵ、本発明のＤ＆
ＦＲＡＭ、シリアル・コミュニケーション・インターフ
ェースＳＣＩ、リード・オンリ・メモリＲＯＭ、ランダ
ム・アクセス・メモリＲＡＭ、その他の入出力回路Ｉ／
Ｏなどの周辺回路、そして制御回路ＣＯＮＴ等によって
構成される。上記マイクロプロセッサＭＰＵにおいて上
記中央処理装置ＣＰＵが実行すべき書き換え制御プログ
ラムは予め、ＤＲＡＭモードでのプログラムストアによ
って本発明のＤ＆ＦＲＡＭに書き込まれている。
マイクロプロセッサシステムの概略図を示す。マイクロ
プロセッサＭＰＵは中央処理装置ＣＰＵ、本発明のＤ＆
ＦＲＡＭ、シリアル・コミュニケーション・インターフ
ェースＳＣＩ、リード・オンリ・メモリＲＯＭ、ランダ
ム・アクセス・メモリＲＡＭ、その他の入出力回路Ｉ／
Ｏなどの周辺回路、そして制御回路ＣＯＮＴ等によって
構成される。上記マイクロプロセッサＭＰＵにおいて上
記中央処理装置ＣＰＵが実行すべき書き換え制御プログ
ラムは予め、ＤＲＡＭモードでのプログラムストアによ
って本発明のＤ＆ＦＲＡＭに書き込まれている。
【００８５】モード信号入力端子ＭＤＰＡＤへのモード
信号ＭＤの制御によって、データバスＤＢＵＳを介し
て、上記中央処理装置ＣＰＵ，上記入出力回路Ｉ／Ｏ，
上記シリアル・コミュニケーション・インターフェース
ＳＣＩ，上記リード・オンリ・メモリＲＯＭ，上記ラン
ダム・アクセス・メモリＲＡＭ，本発明のＤ＆ＦＲＡＭ
とのデータのインターフェースを行い、上記中央処理装
置ＣＰＵにより本発明のＤ＆ＦＲＡＭの動作の制御を行
う。また、上記入出力回路Ｉ／Ｏおよび上記シリアル・
コミュニケーション・インターフェースＳＣＩは入出力
装置とのデータのインターフェースを行う。
信号ＭＤの制御によって、データバスＤＢＵＳを介し
て、上記中央処理装置ＣＰＵ，上記入出力回路Ｉ／Ｏ，
上記シリアル・コミュニケーション・インターフェース
ＳＣＩ，上記リード・オンリ・メモリＲＯＭ，上記ラン
ダム・アクセス・メモリＲＡＭ，本発明のＤ＆ＦＲＡＭ
とのデータのインターフェースを行い、上記中央処理装
置ＣＰＵにより本発明のＤ＆ＦＲＡＭの動作の制御を行
う。また、上記入出力回路Ｉ／Ｏおよび上記シリアル・
コミュニケーション・インターフェースＳＣＩは入出力
装置とのデータのインターフェースを行う。
【００８６】本発明のＤ＆ＦＲＡＭは、アドレスバスＡ
ＢＵＳを介して、上記入出力回路Ｉ／Ｏ，上記シリアル
・コミュニケーション・インターフェースＳＣＩ，上記
ランダム・アクセス・メモリＲＡＭ，上記リード・オン
リ・メモリＲＯＭとアドレシングを行う。このリード・
オンリ・メモリＲＯＭには書換え不可能な基本システム
プログラムを格納する。
ＢＵＳを介して、上記入出力回路Ｉ／Ｏ，上記シリアル
・コミュニケーション・インターフェースＳＣＩ，上記
ランダム・アクセス・メモリＲＡＭ，上記リード・オン
リ・メモリＲＯＭとアドレシングを行う。このリード・
オンリ・メモリＲＯＭには書換え不可能な基本システム
プログラムを格納する。
【００８７】このようにして、本発明のＤ＆ＦＲＡＭは
マイクロプロセッサＭＰＵが入出力装置を加えたマイク
ロプロセッサシステムとして実装された状態で上記中央
処理装置ＣＰＵの制御に基づいてその記憶情報を書き換
え可能にする。そして、ＤＲＡＭモードによりＤＲＡＭ
と同様に記憶情報を書き換え可能にする。このように、
本発明のＤ＆ＦＲＡＭをマイクロプロセッサシステムに
応用することによって、消費電力を低減できる。さらに
大容量の情報を高速に読み書きでき、マイクロプロセッ
サの小型化が実現でき、マイクロプロセッサシステム全
体としての処理能力が向上する。
マイクロプロセッサＭＰＵが入出力装置を加えたマイク
ロプロセッサシステムとして実装された状態で上記中央
処理装置ＣＰＵの制御に基づいてその記憶情報を書き換
え可能にする。そして、ＤＲＡＭモードによりＤＲＡＭ
と同様に記憶情報を書き換え可能にする。このように、
本発明のＤ＆ＦＲＡＭをマイクロプロセッサシステムに
応用することによって、消費電力を低減できる。さらに
大容量の情報を高速に読み書きでき、マイクロプロセッ
サの小型化が実現でき、マイクロプロセッサシステム全
体としての処理能力が向上する。
【００８８】図２８に本発明のＤ＆ＦＲＡＭを内蔵した
コードレス電話器システムの要部概略図を示す。以下
に、本発明のＤ＆ＦＲＡＭを内蔵したコードレス電話器
の音声の受信について説明する。アンテナによって入力
された電波はアナログフロントエンド部を介して、ベー
スバンド部のデジタル変調回路に入力され、波形等化及
びアナログ−デジタル変換される。そして、上記デジタ
ル変調回路の出力信号は上記チャンネルコーディング回
路へ入力され、誤り訂正及びフレームの分解が行われ
る。上記のチャンネルコーディング回路の出力信号は音
声コーデック回路に入力され、デジタル−アナログ変換
及び音声伸長が行われ、コードレス電話器のスピーカー
に伝送される。
コードレス電話器システムの要部概略図を示す。以下
に、本発明のＤ＆ＦＲＡＭを内蔵したコードレス電話器
の音声の受信について説明する。アンテナによって入力
された電波はアナログフロントエンド部を介して、ベー
スバンド部のデジタル変調回路に入力され、波形等化及
びアナログ−デジタル変換される。そして、上記デジタ
ル変調回路の出力信号は上記チャンネルコーディング回
路へ入力され、誤り訂正及びフレームの分解が行われ
る。上記のチャンネルコーディング回路の出力信号は音
声コーデック回路に入力され、デジタル−アナログ変換
及び音声伸長が行われ、コードレス電話器のスピーカー
に伝送される。
【００８９】以下に、本発明のＤ＆ＦＲＡＭを内蔵した
コードレス電話器システムの音声の発信について説明す
る。上記コードレス電話器のマイクに入力された音声
は、上記ベースバンド部の音声コーデック回路に入力さ
れ、音声のアナログ−ディジタル変換及び音声圧縮を行
い、上記チャンネルコーディング回路を介して誤り訂正
及びフレーム組立てを行う。そして、上記デジタル変調
回路を介して、波形等化及びデジタル−アナログ変換を
行い、上記アナログ・フロントエンド部を介して、上記
アンテナへ転送される。
コードレス電話器システムの音声の発信について説明す
る。上記コードレス電話器のマイクに入力された音声
は、上記ベースバンド部の音声コーデック回路に入力さ
れ、音声のアナログ−ディジタル変換及び音声圧縮を行
い、上記チャンネルコーディング回路を介して誤り訂正
及びフレーム組立てを行う。そして、上記デジタル変調
回路を介して、波形等化及びデジタル−アナログ変換を
行い、上記アナログ・フロントエンド部を介して、上記
アンテナへ転送される。
【００９０】マイクロプロセッサと本発明のＤ＆ＦＲＡ
Ｍにより構成された制御部において、上記マイクロプロ
セッサと本発明のＤ＆ＦＲＡＭは双方向的に接続されて
いる。そして、上記コードレス電話器に備えられたキー
による信号の入力によって、上記マイクロプロセッサの
制御により、本発明のＤ＆ＦＲＡＭへの短縮ダイヤル番
号及びコード等の書き込みを行っている。そしてさら
に、本発明のＤ＆ＦＲＡＭに記憶された上記短縮ダイヤ
ル番号及びコード等の読み出しをも行っている。
Ｍにより構成された制御部において、上記マイクロプロ
セッサと本発明のＤ＆ＦＲＡＭは双方向的に接続されて
いる。そして、上記コードレス電話器に備えられたキー
による信号の入力によって、上記マイクロプロセッサの
制御により、本発明のＤ＆ＦＲＡＭへの短縮ダイヤル番
号及びコード等の書き込みを行っている。そしてさら
に、本発明のＤ＆ＦＲＡＭに記憶された上記短縮ダイヤ
ル番号及びコード等の読み出しをも行っている。
【００９１】上記マイクロプロセッサにより、デジタル
変調回路及び音声コーデック回路は制御されている。こ
のようにコードレス電話器の制御部に本発明のＦＲＡＭ
を用いることによって、上記制御部の小型化並びにコー
ドレス電話器システムの小型化，軽量化、低消費電力化
が図れ、さらに大容量の情報を高速に読み書きできるの
で、システム全体としての処理能力が向上する。さら
に、携帯用電話器として問題となっている耐衝撃性が向
上でき、コードレス電話器システムとしての信頼性が向
上する。
変調回路及び音声コーデック回路は制御されている。こ
のようにコードレス電話器の制御部に本発明のＦＲＡＭ
を用いることによって、上記制御部の小型化並びにコー
ドレス電話器システムの小型化，軽量化、低消費電力化
が図れ、さらに大容量の情報を高速に読み書きできるの
で、システム全体としての処理能力が向上する。さら
に、携帯用電話器として問題となっている耐衝撃性が向
上でき、コードレス電話器システムとしての信頼性が向
上する。
【００９２】図２９に本発明のＤ＆ＦＲＡＭ内蔵ＩＣカ
ードを使用したデジタル・スチル・カメラ・システムの
要部概略図を示す。デジタル・スチル・カメラシステム
は光学系，中央処理装置ＣＰＵ，モータ駆動回路，絞
り，シャッター，イメージセンサ，信号処理回路および
アナログ−デジタル変換回路Ａ／ＤＣ等によって構成さ
れる。
ードを使用したデジタル・スチル・カメラ・システムの
要部概略図を示す。デジタル・スチル・カメラシステム
は光学系，中央処理装置ＣＰＵ，モータ駆動回路，絞
り，シャッター，イメージセンサ，信号処理回路および
アナログ−デジタル変換回路Ａ／ＤＣ等によって構成さ
れる。
【００９３】被写体は、光学系に受像され、中央処理装
置ＣＰＵによって制御されたモータ駆動回路によって絞
り、シャッターが制御され、上記絞り、シャッターを介
して、イメージセンサ上に上記被写体が結像される。そ
して、上記イメージセンサによって結像された画像の信
号が信号処理回路によって形成される。また、上記信号
処理回路によって形成された信号は、アナログ−デジタ
ル変換回路Ａ／ＤＣに入力され、入力されたアナログ信
号からデジタル信号が形成される。
置ＣＰＵによって制御されたモータ駆動回路によって絞
り、シャッターが制御され、上記絞り、シャッターを介
して、イメージセンサ上に上記被写体が結像される。そ
して、上記イメージセンサによって結像された画像の信
号が信号処理回路によって形成される。また、上記信号
処理回路によって形成された信号は、アナログ−デジタ
ル変換回路Ａ／ＤＣに入力され、入力されたアナログ信
号からデジタル信号が形成される。
【００９４】上記デジタル信号は上記中央処理装置ＣＰ
Ｕによって制御された信号処理回路に入力されてデータ
圧縮され、上記データは本発明のＤ＆ＦＲＡＭ内蔵ＩＣ
カードに記憶される。このようにデジタル・スチル・カ
メラに本発明のＤ＆ＦＲＡＭ内蔵ＩＣカードを適用する
ことによって、上記デジタル・スチル・カメラ・システ
ムの小型化，軽量化，薄型化が図れると共に低消費電力
化が図れ、さらに大容量の情報を高速に読み書きできる
ので、システム全体としての処理能力が向上する。さら
に、デジタル・スチル・カメラ・システムとして問題と
なっている耐衝撃性が向上でき、上記デジタル・スチル
・カメラのシステムとしての信頼性が向上する。
Ｕによって制御された信号処理回路に入力されてデータ
圧縮され、上記データは本発明のＤ＆ＦＲＡＭ内蔵ＩＣ
カードに記憶される。このようにデジタル・スチル・カ
メラに本発明のＤ＆ＦＲＡＭ内蔵ＩＣカードを適用する
ことによって、上記デジタル・スチル・カメラ・システ
ムの小型化，軽量化，薄型化が図れると共に低消費電力
化が図れ、さらに大容量の情報を高速に読み書きできる
ので、システム全体としての処理能力が向上する。さら
に、デジタル・スチル・カメラ・システムとして問題と
なっている耐衝撃性が向上でき、上記デジタル・スチル
・カメラのシステムとしての信頼性が向上する。
【００９５】図３０に本発明のＤ＆ＦＲＡＭをメモリ素
子として製造した自動車システムの要部概略図を示す。
入出力制御部Ｉ／ＯＣＯＮＴは空調部，センサ類および
エンジンの動力をタイヤに伝えるトランスミッションＴ
ＲＭを制御し、さらに計器類および表示パネルとの信号
の入出力を行う。上記エンジンはエンジン制御部によっ
て制御され、上記入出力制御部Ｉ／ＯＣＯＮＴは本発明
のＦＲＡＭ内蔵のマイクロプロセッサＭＰＵを内蔵した
信号処理部によって、メモリ部としての本発明のＤ＆Ｆ
ＲＡＭを制御し、情報の書き込み及び読み出しを行う。
子として製造した自動車システムの要部概略図を示す。
入出力制御部Ｉ／ＯＣＯＮＴは空調部，センサ類および
エンジンの動力をタイヤに伝えるトランスミッションＴ
ＲＭを制御し、さらに計器類および表示パネルとの信号
の入出力を行う。上記エンジンはエンジン制御部によっ
て制御され、上記入出力制御部Ｉ／ＯＣＯＮＴは本発明
のＦＲＡＭ内蔵のマイクロプロセッサＭＰＵを内蔵した
信号処理部によって、メモリ部としての本発明のＤ＆Ｆ
ＲＡＭを制御し、情報の書き込み及び読み出しを行う。
【００９６】上記トランスミッションＴＲＭによる出力
信号は車高制御部およびサスペンション制御部に入力さ
れ、車体の制御を行う。本実施例では本発明のＤ＆ＦＲ
ＡＭをマイクロプロセッサに内蔵するとともに、メモリ
部にも本発明のＤ＆ＦＲＡＭを適応したが、本発明のＤ
＆ＦＲＡＭは特に限定することなく所望の箇所に適応す
ることができる。このことによって、上記自動車システ
ムの小型化，軽量化が図れると共に低消費電力化が図
れ、燃費が向上する。さらに、本発明におけるＤ＆ＦＲ
ＡＭを使用することにより、耐衝撃性が高くできるので
システムとしての信頼性を向上することができる。ま
た、大容量のメモリを提供できるので、上記制御システ
ムにも、少ない部品数で、高度な処理能力を持たせるこ
とができるという利点がある。
信号は車高制御部およびサスペンション制御部に入力さ
れ、車体の制御を行う。本実施例では本発明のＤ＆ＦＲ
ＡＭをマイクロプロセッサに内蔵するとともに、メモリ
部にも本発明のＤ＆ＦＲＡＭを適応したが、本発明のＤ
＆ＦＲＡＭは特に限定することなく所望の箇所に適応す
ることができる。このことによって、上記自動車システ
ムの小型化，軽量化が図れると共に低消費電力化が図
れ、燃費が向上する。さらに、本発明におけるＤ＆ＦＲ
ＡＭを使用することにより、耐衝撃性が高くできるので
システムとしての信頼性を向上することができる。ま
た、大容量のメモリを提供できるので、上記制御システ
ムにも、少ない部品数で、高度な処理能力を持たせるこ
とができるという利点がある。
【００９７】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） ワード線にゲートが接続されたアドレス選択用
のスイッチ素子に対して、強誘電体キャパシタと強誘電
体キャパシタ又は常誘電体キャパシタの一方の電極を共
通に接続し、他方の電極にそれぞれ第１と第２のプレー
ト電圧供給線に接続させ、上記第１のプレート電圧供給
線に一方の電圧に対応した第１の電圧を供給し、第２の
プレート電圧供給線に他方の電圧に対応した第２の電圧
を供給する第１の動作モードと、上記第１のプレート電
圧供給線に上記第２の電圧を供給し、第２のプレート電
圧供給線に上記第１の電圧を供給する第１の動作モード
を設けることにより、第１の動作モードでは強誘電体キ
ャパシタにはデータ線からの書き込み情報に従った一方
向の電圧又は０Ｖしか供給されないので分極の反転が行
われず強誘電体膜の劣化がないのに対して、第２の動作
モードの実施により各メモリセルにおいて記憶情報に従
った分極の反転が行われるのでＦＲＡＭとしての書き込
みが一瞬のうちに行うことができるという効果が得られ
る。
記の通りである。すなわち、 （１） ワード線にゲートが接続されたアドレス選択用
のスイッチ素子に対して、強誘電体キャパシタと強誘電
体キャパシタ又は常誘電体キャパシタの一方の電極を共
通に接続し、他方の電極にそれぞれ第１と第２のプレー
ト電圧供給線に接続させ、上記第１のプレート電圧供給
線に一方の電圧に対応した第１の電圧を供給し、第２の
プレート電圧供給線に他方の電圧に対応した第２の電圧
を供給する第１の動作モードと、上記第１のプレート電
圧供給線に上記第２の電圧を供給し、第２のプレート電
圧供給線に上記第１の電圧を供給する第１の動作モード
を設けることにより、第１の動作モードでは強誘電体キ
ャパシタにはデータ線からの書き込み情報に従った一方
向の電圧又は０Ｖしか供給されないので分極の反転が行
われず強誘電体膜の劣化がないのに対して、第２の動作
モードの実施により各メモリセルにおいて記憶情報に従
った分極の反転が行われるのでＦＲＡＭとしての書き込
みが一瞬のうちに行うことができるという効果が得られ
る。
【００９８】（２） 上記（１）により、強誘電体膜の
分極の反転が電源投入前後にしか行われないから、書き
換え回数の実質的な制限を無くすことができるという効
果が得られる。
分極の反転が電源投入前後にしか行われないから、書き
換え回数の実質的な制限を無くすことができるという効
果が得られる。
【００９９】（３） メモリセルを構成する上記キャパ
シタは、ダイナミック型メモリセルに用いられる常誘電
体キャパシタの上に強誘電体キャパシタを積層構造に形
成することによって、メモリセルの高集積化と製造を簡
単に行うことができるという効果が得られる。
シタは、ダイナミック型メモリセルに用いられる常誘電
体キャパシタの上に強誘電体キャパシタを積層構造に形
成することによって、メモリセルの高集積化と製造を簡
単に行うことができるという効果が得られる。
【０１００】（４） 上記のようなＤＲＡＭモードとＦ
ＲＡＭモードとを備えた半導体記憶装置をメモリ装置と
して用い、電源遮断時にキャパシタ又はバッテリーの電
圧に切り替えるとともに電源電圧モニター回路により電
源電圧の遮断を検出してメモリ装置に対して第２の動作
モードを実施することにより、一瞬のうちに記憶データ
の不揮発化を行わせることができるという効果が得られ
る。
ＲＡＭモードとを備えた半導体記憶装置をメモリ装置と
して用い、電源遮断時にキャパシタ又はバッテリーの電
圧に切り替えるとともに電源電圧モニター回路により電
源電圧の遮断を検出してメモリ装置に対して第２の動作
モードを実施することにより、一瞬のうちに記憶データ
の不揮発化を行わせることができるという効果が得られ
る。
【０１０１】（５） 上記（４）により、使い勝手のよ
いメモリ装置を持つ情報処理システムを得ることができ
るという効果が得られる。
いメモリ装置を持つ情報処理システムを得ることができ
るという効果が得られる。
【０１０２】（６） 上記半導体記憶装置それ自身又は
メモリ装置において第２の動作モードを実施するための
キャパシタ又はバッテリーを搭載させることにより、不
揮発化のための電源装置の簡素化を図ることができると
いう効果が得られる。
メモリ装置において第２の動作モードを実施するための
キャパシタ又はバッテリーを搭載させることにより、不
揮発化のための電源装置の簡素化を図ることができると
いう効果が得られる。
【０１０３】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。前記実施例の
ように一方のキャパシタが常誘電体キャパシタであると
きには、前記の動作説明において両電極の電圧差が０Ｖ
になったときに、強誘電体キャパシタのように残留分極
が生じないで電圧差に対応してほぼ直線的に０になるだ
けで他の動作は同様である。ＤＲＡＭモードのときにプ
レート電圧ＶＰＬ１を０Ｖにし、ＶＰＬ２を５Ｖにして
おいて、上記のＦＲＡＭモードへの切り替えのとき、あ
るいはＦＲＡＭモードからＤＲＡＭモードへの切り替え
のときに、一時的に電圧を逆にするものであってもよ
い。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。前記実施例の
ように一方のキャパシタが常誘電体キャパシタであると
きには、前記の動作説明において両電極の電圧差が０Ｖ
になったときに、強誘電体キャパシタのように残留分極
が生じないで電圧差に対応してほぼ直線的に０になるだ
けで他の動作は同様である。ＤＲＡＭモードのときにプ
レート電圧ＶＰＬ１を０Ｖにし、ＶＰＬ２を５Ｖにして
おいて、上記のＦＲＡＭモードへの切り替えのとき、あ
るいはＦＲＡＭモードからＤＲＡＭモードへの切り替え
のときに、一時的に電圧を逆にするものであってもよ
い。
【０１０４】メモリマットは、前記のような２キャパシ
タのメモリセルからなるメモリマットと、ＤＲＡＭメモ
リセルのみからなるメモリマットとに分けて構成しても
よい。この構成においては、ＤＲＡＭメモリセルからな
るメモリマットには、不揮発化を必要としてないデータ
のみを記憶させる領域として用い、上記２キャパシタの
メモリセルからなるメモリマットには不揮発化を必要と
するデータを記憶させるように使い分けるものとしても
よい。この発明は、ＤＲＡＭモードとＦＲＡＭモードと
を備えた半導体記憶装置及びそれを用いた情報処理シス
テムして広く利用できるものである。
タのメモリセルからなるメモリマットと、ＤＲＡＭメモ
リセルのみからなるメモリマットとに分けて構成しても
よい。この構成においては、ＤＲＡＭメモリセルからな
るメモリマットには、不揮発化を必要としてないデータ
のみを記憶させる領域として用い、上記２キャパシタの
メモリセルからなるメモリマットには不揮発化を必要と
するデータを記憶させるように使い分けるものとしても
よい。この発明は、ＤＲＡＭモードとＦＲＡＭモードと
を備えた半導体記憶装置及びそれを用いた情報処理シス
テムして広く利用できるものである。
【０１０５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ワード線にゲートが接続さ
れたアドレス選択用のスイッチ素子に対して、強誘電体
キャパシタと強誘電体キャパシタ又は常誘電体キャパシ
タの一方の電極を共通に接続し、他方の電極にそれぞれ
第１と第２のプレート電圧供給線に接続させ、上記第１
のプレート電圧供給線に一方の電圧に対応した第１の電
圧を供給し、第２のプレート電圧供給線に他方の電圧に
対応した第２の電圧を供給する第１の動作モードと、上
記第１のプレート電圧供給線に上記第２の電圧を供給
し、第２のプレート電圧供給線に上記第１の電圧を供給
する第１の動作モードを設けることにより、第１の動作
モードでは強誘電体キャパシタにはデータ線からの書き
込み情報に従った一方向の電圧又は０Ｖしか供給されな
いので分極の反転が行われず強誘電体膜の劣化がないの
に対して、第２の動作モードの実施により各メモリセル
において記憶情報に従った分極の反転が行われるのでＦ
ＲＡＭとしての書き込みが一瞬のうちに行うことができ
る。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ワード線にゲートが接続さ
れたアドレス選択用のスイッチ素子に対して、強誘電体
キャパシタと強誘電体キャパシタ又は常誘電体キャパシ
タの一方の電極を共通に接続し、他方の電極にそれぞれ
第１と第２のプレート電圧供給線に接続させ、上記第１
のプレート電圧供給線に一方の電圧に対応した第１の電
圧を供給し、第２のプレート電圧供給線に他方の電圧に
対応した第２の電圧を供給する第１の動作モードと、上
記第１のプレート電圧供給線に上記第２の電圧を供給
し、第２のプレート電圧供給線に上記第１の電圧を供給
する第１の動作モードを設けることにより、第１の動作
モードでは強誘電体キャパシタにはデータ線からの書き
込み情報に従った一方向の電圧又は０Ｖしか供給されな
いので分極の反転が行われず強誘電体膜の劣化がないの
に対して、第２の動作モードの実施により各メモリセル
において記憶情報に従った分極の反転が行われるのでＦ
ＲＡＭとしての書き込みが一瞬のうちに行うことができ
る。
【図１】この発明に係るメモリセルの一実施例を示す回
路図である。
路図である。
【図２】上記メモリセルをダイナミック型メモリセルと
して用いる動作モードのときの強誘電体膜の分極Ｑｃと
電圧Ｖと関係を示すヒステリシス特性図である。
して用いる動作モードのときの強誘電体膜の分極Ｑｃと
電圧Ｖと関係を示すヒステリシス特性図である。
【図３】この発明に係るメモリセルの一実施例を示す素
子構造断面図である。
子構造断面図である。
【図４】この発明に係るメモリセルの他の一実施例を示
す素子構造断面図である。
す素子構造断面図である。
【図５】この発明に係るメモリセルの更に他の一実施例
を示す素子構造断面図である。
を示す素子構造断面図である。
【図６】１つの強誘電体キャパシタを用いた場合のメモ
リセルの回路図である。
リセルの回路図である。
【図７】図６のメモリセルにハイレベルが記憶された状
態で不揮発化させる場合の動作の一例を説明するための
波形図である。
態で不揮発化させる場合の動作の一例を説明するための
波形図である。
【図８】図７に対応した強誘電体膜のヒステリシス特性
上での分極の動作図である。
上での分極の動作図である。
【図９】図６のメモリセルにロウレベルが記憶された状
態で不揮発化させる場合の動作の一例を説明するための
波形図である。
態で不揮発化させる場合の動作の一例を説明するための
波形図である。
【図１０】図９に対応した強誘電体膜のヒステリシス特
性上での分極の動作図である。
性上での分極の動作図である。
【図１１】この発明に係るメモリセルを用いてハイレベ
ルを保持した状態におけるＤＲＡＭモードからＦＲＡＭ
モードへの切り替え動作の説明するための波形図であ
る。
ルを保持した状態におけるＤＲＡＭモードからＦＲＡＭ
モードへの切り替え動作の説明するための波形図であ
る。
【図１２】図１１の動作の一部を説明するための強誘電
体キャパシタのヒステリシス特性図である。
体キャパシタのヒステリシス特性図である。
【図１３】図１１の動作の一部を説明するための強誘電
体キャパシタのヒステリシス特性図である。
体キャパシタのヒステリシス特性図である。
【図１４】図１１の動作の一部を説明するための強誘電
体キャパシタのヒステリシス特性図である。
体キャパシタのヒステリシス特性図である。
【図１５】図１１の動作の一部を説明するための強誘電
体キャパシタのヒステリシス特性図である。
体キャパシタのヒステリシス特性図である。
【図１６】この発明に係るメモリセルのキャパシタＣ１
とＣ２において正側の残留分極にあったときのＦＲＡＭ
モードからＤＲＡＭモードに切り替えるときの動作波形
図である。
とＣ２において正側の残留分極にあったときのＦＲＡＭ
モードからＤＲＡＭモードに切り替えるときの動作波形
図である。
【図１７】図１６の動作の一部を説明するための強誘電
体キャパシタのヒステリシス特性図である。
体キャパシタのヒステリシス特性図である。
【図１８】図１６の動作の残り一部を説明するための強
誘電体キャパシタのヒステリシス特性図である。
誘電体キャパシタのヒステリシス特性図である。
【図１９】この発明に係るメモリセルのキャパシタＣ１
とＣ２において負側の残留分極にあったときのＦＲＡＭ
モードからＤＲＡＭモードに切り替えるときの動作波形
図である。
とＣ２において負側の残留分極にあったときのＦＲＡＭ
モードからＤＲＡＭモードに切り替えるときの動作波形
図である。
【図２０】図１９の動作の一部を説明するための強誘電
体キャパシタのヒステリシス特性図である。
体キャパシタのヒステリシス特性図である。
【図２１】図１９の動作の残り一部を説明するための強
誘電体キャパシタのヒステリシス特性図である。
誘電体キャパシタのヒステリシス特性図である。
【図２２】この発明に係るメモリセルを用いた半導体記
憶装置とその外部に設けられる周辺回路の一実施例を示
すブロック図である。
憶装置とその外部に設けられる周辺回路の一実施例を示
すブロック図である。
【図２３】この発明に係る半導体記憶装置に設けられる
電源回路の一実施例を示す回路図である。
電源回路の一実施例を示す回路図である。
【図２４】本発明のＤ＆ＦＲＡＭを用いたＩＣカードの
要部概略図である。
要部概略図である。
【図２５】本発明のＤ＆ＤＲＡＭを用いたコンピュータ
システムの要部概略図である。
システムの要部概略図である。
【図２６】本発明のＤ＆ＦＲＡＭを用いたコンピュータ
システムの応用例を示す要部概略図である。
システムの応用例を示す要部概略図である。
【図２７】本発明のＤ＆ＦＲＡＭを内蔵したマイクロプ
ロセッサシステムの要部概略図である。
ロセッサシステムの要部概略図である。
【図２８】本発明のＤ＆ＦＲＡＭを内蔵したコードレス
電話器システムの要部概略図である。
電話器システムの要部概略図である。
【図２９】本発明のＤ＆ＦＲＡＭ内蔵ＩＣカードを内蔵
したデジタル・スチル・カメラシステムの要部概略図で
ある。
したデジタル・スチル・カメラシステムの要部概略図で
ある。
【図３０】本発明のＤ＆ＦＲＡＭ内蔵マイクロプロセッ
サおよびＤ＆ＦＲＡＭを内蔵した自動車システムの概略
図である。
サおよびＤ＆ＦＲＡＭを内蔵した自動車システムの概略
図である。
Ｑｍ…スイッチＭＯＳＦＥＴ、Ｃ１，Ｃ２…キャパシタ
（強誘電体キャパシタ）、ＷＬ…ワード線、ＢＬ…ビッ
ト線、Ｄ／ＤＣ…デジタル−デジタル変換回路、ＲＡＭ
…ランダム・アクセス・メモリ、ＭＰＵ…マイクロプロ
セッサ、ｆｉｌｅＭ…ファイルメモリ、ＫＢ…キーボー
ド、ＤＰ…ディスプレイ、ＭＳＬＯＴ…メモリスロッ
ト、ＦＤＤ…フロッピーディスクドライブ、ＦＤ…フロ
ッピーディスク、ｆｉｌｅＭＣＡＲＤ…ファイルメモリ
カード、ＰＥＮ…入力専用ペン、ＣＰＵ…中央処理装
置、ＳＣＩ…シリアル・コミュニケーション・インター
フェース、Ｉ／Ｏ…入出力回路、ＣＯＮＴ…制御回路、
ＭＤＰＡＤ…モード信号入力端子、ＭＤ…モード信号、
ＤＢＵＳ…データバス、ＡＢＵＳ…アドレスバス、ＲＯ
Ｍ…リード・オンリ・メモリ、Ａ／ＤＣ…アナログ−デ
ジタル変換回路、ＴＲＭ…トランスミッション、ＫＢＤ
Ｃ…キーボードコントローラ、Ｉ／Ｆ…インターフェー
ス回路。
（強誘電体キャパシタ）、ＷＬ…ワード線、ＢＬ…ビッ
ト線、Ｄ／ＤＣ…デジタル−デジタル変換回路、ＲＡＭ
…ランダム・アクセス・メモリ、ＭＰＵ…マイクロプロ
セッサ、ｆｉｌｅＭ…ファイルメモリ、ＫＢ…キーボー
ド、ＤＰ…ディスプレイ、ＭＳＬＯＴ…メモリスロッ
ト、ＦＤＤ…フロッピーディスクドライブ、ＦＤ…フロ
ッピーディスク、ｆｉｌｅＭＣＡＲＤ…ファイルメモリ
カード、ＰＥＮ…入力専用ペン、ＣＰＵ…中央処理装
置、ＳＣＩ…シリアル・コミュニケーション・インター
フェース、Ｉ／Ｏ…入出力回路、ＣＯＮＴ…制御回路、
ＭＤＰＡＤ…モード信号入力端子、ＭＤ…モード信号、
ＤＢＵＳ…データバス、ＡＢＵＳ…アドレスバス、ＲＯ
Ｍ…リード・オンリ・メモリ、Ａ／ＤＣ…アナログ−デ
ジタル変換回路、ＴＲＭ…トランスミッション、ＫＢＤ
Ｃ…キーボードコントローラ、Ｉ／Ｆ…インターフェー
ス回路。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/105 H01L 27/108 H01L 21/8242 G11C 11/22 G11C 14/00 H01L 21/822 H01L 27/04 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (11)
- 【請求項１】 ワード線にゲートが接続されたアドレス
選択用のスイッチ素子と、 データ線に上記スイッチ素子を介して一方の電極が接続
され、他方の電極が第１のプレート電圧供給線に接続さ
れ、強誘電体の絶縁膜を含む第１キャパシタと、 上記第１キャパシタと一方の電極が共通接続され、他方
の電極が第２のプレート電圧供給線に接続された第２キ
ャパシタとを備え、 上記第１のプレート電圧供給線に一方の電圧に対応した
第１の電圧を供給し、第２のプレート電圧供給線に他方
の電圧に対応した第２の電圧を供給する第１の動作モー
ドと、 上記第１のプレート電圧供給線に上記第２の電圧を供給
し、第２のプレート電圧供給線に上記第１の電圧を供給
する第２の動作モードとを備えてなることを特徴とする
半導体記憶装置。 - 【請求項２】 請求項１において、 上記第１の電圧は回路の接地電位であり、 上記第２の電圧は電源電圧であることを特徴とする半導
体記憶装置。 - 【請求項３】 請求項１又は２において、 上記第１の動作モードは、通常のメモリアクセス状態の
ときであり、 上記第２の動作モードは、電源遮断前に行われるもので
あることを特徴とする半導体記憶装置。 - 【請求項４】 請求項１において、 上記第２キャパシタは、強誘電体を絶縁膜として含むこ
とを特徴とする半導体記憶装置。 - 【請求項５】 請求項１において、 上記第２キャパシタは、常誘電体を絶縁膜として含み、 上記第１キャパシタは、上記第２キャパシタの上に積層
構造に形成されるものであることを特徴とする半導体記
憶装置。 - 【請求項６】 請求項１において、 上記第１キャパシタ及び上記第２キャパシタは、積層構
造にされたフィン構造により形成されるものであること
を特徴とする半導体記憶装置。 - 【請求項７】 請求項１において、 上記第１キャパシタ及び上記第２キャパシタは、その一
方がフィン構造により形成され、他方がトレンチ構造に
より形成されるものであることを特徴とする半導体記憶
装置。 - 【請求項８】 ワード線にゲートが接続されたアドレス
選択用のスイッチ素子と、 データ線に上記スイッチ素子を介して一方の電極が接続
され、他方の電極が第１のプレート電圧供給線に接続さ
れ、強誘電体の絶縁膜を含む第１キャパシタと、 上記第１キャパシタと一方の電極が共通接続され、他方
の電極が第２のプレート電圧供給線に接続された第２キ
ャパシタとを備え、 上記第１のプレート電圧供給線に電源電圧に対応した第
１の電圧を供給し、第２のプレート電圧供給線に回路の
接地電位に対応した第２の電圧を供給する第１の動作モ
ードと、 上記第１のプレート電圧供給線に上記第２の電圧を供給
し、第２のプレート電圧供給線に上記第１の電圧を供給
する第２の動作モードとを備えた半導体記憶装置をメモ
リ装置として用い、 電源遮断時にキャパシタ又はバッテリーの電圧に切り替
えるとともに電源電圧モニター回路により電源電圧の遮
断を検出してメモリ装置に対して上記第２の動作モード
を実施することを特徴とする情報処理システム。 - 【請求項９】 ワード線にゲートが接続されたアドレス
選択用のスイッチ素子と、 データ線に上記スイッチ素子を介して一方の電極が接続
され、他方の電極が第１のプレート電圧供給線に接続さ
れ、強誘電体の絶縁膜を含む第１キャパシタと、 上記第１キャパシタと一方の電極が共通接続され、他方
の電極が第２のプレート電圧供給線に接続された第２キ
ャパシタとを備え、 上記第１のプレート電圧供給線に電源電圧に対応した第
１の電圧を供給し、第２のプレート電圧供給線に回路の
接地電位に対応した第２の電圧を供給する第１の動作モ
ードと、 上記第１のプレート電圧供給線に上記第２の電圧を供給
し、第２のプレート電圧供給線に上記第１の電圧を供給
する第２の動作モードとを備えてなる半導体記憶装置を
脱着可能なメモリ装置に搭載したものを用い、 システムの電源遮断時又はシステムからの取り外し前に
前にメモリ装置の半導体記憶装置に対して上記第２の動
作モードを実施することを特徴とする情報処理システ
ム。 - 【請求項１０】 請求項９において、 上記脱着可能なメモリ装置は、カード状に構成されるも
のであることを特徴とする情報処理システム。 - 【請求項１１】 請求項９又は１０において、 上記肌着可能なメモリ装置は、上記半導体記憶装置それ
自身又はメモリ装置において上記第２の動作モードを実
施するためのキャパシタ又はバッテリーを搭載するもの
であることを特徴とする情報処理システム。
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|---|---|---|---|
| JP02860093A JP3222243B2 (ja) | 1993-01-25 | 1993-01-25 | 半導体記憶装置とそれを用いた情報処理システム |
| KR1019940000903A KR100306110B1 (ko) | 1993-01-25 | 1994-01-19 | 반도체 기억장치 |
| US08/183,958 US5383150A (en) | 1993-01-25 | 1994-01-19 | Semiconductor memory device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02860093A JP3222243B2 (ja) | 1993-01-25 | 1993-01-25 | 半導体記憶装置とそれを用いた情報処理システム |
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| Publication Number | Publication Date |
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| JPH06224386A JPH06224386A (ja) | 1994-08-12 |
| JP3222243B2 true JP3222243B2 (ja) | 2001-10-22 |
Family
ID=12253085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02860093A Expired - Lifetime JP3222243B2 (ja) | 1993-01-25 | 1993-01-25 | 半導体記憶装置とそれを用いた情報処理システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5383150A (ja) |
| JP (1) | JP3222243B2 (ja) |
| KR (1) | KR100306110B1 (ja) |
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|---|---|---|---|---|
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| US5729488A (en) * | 1994-08-26 | 1998-03-17 | Hughes Electronics | Non-destructive read ferroelectric memory cell utilizing the ramer-drab effect |
| JP3590115B2 (ja) * | 1994-12-20 | 2004-11-17 | 株式会社日立製作所 | 半導体メモリ |
| JP2762971B2 (ja) * | 1995-09-30 | 1998-06-11 | 日本電気株式会社 | 半導体記憶装置及びデータのアクセス方法 |
| KR100328743B1 (ko) * | 1995-11-28 | 2002-10-31 | 삼성전자 주식회사 | 다이내믹 강유전체 랜덤 액세서 메모리 |
| KR100403798B1 (ko) * | 1996-03-11 | 2004-06-26 | 삼성전자주식회사 | 겹침형강유전체랜덤액세서메모리및그제조방법과구동방법 |
| JP3766181B2 (ja) * | 1996-06-10 | 2006-04-12 | 株式会社東芝 | 半導体記憶装置とそれを搭載したシステム |
| US6094370A (en) * | 1996-06-10 | 2000-07-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device and various systems mounting them |
| US6320782B1 (en) * | 1996-06-10 | 2001-11-20 | Kabushiki Kaisha Toshiba | Semiconductor memory device and various systems mounting them |
| JP3741232B2 (ja) * | 1996-07-01 | 2006-02-01 | 株式会社日立製作所 | 強誘電体メモリ |
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| US5920453A (en) * | 1996-08-20 | 1999-07-06 | Ramtron International Corporation | Completely encapsulated top electrode of a ferroelectric capacitor |
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1994
- 1994-01-19 US US08/183,958 patent/US5383150A/en not_active Expired - Lifetime
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