JP3770171B2 - メモリ装置およびそれを用いたメモリシステム - Google Patents
メモリ装置およびそれを用いたメモリシステム Download PDFInfo
- Publication number
- JP3770171B2 JP3770171B2 JP2002026180A JP2002026180A JP3770171B2 JP 3770171 B2 JP3770171 B2 JP 3770171B2 JP 2002026180 A JP2002026180 A JP 2002026180A JP 2002026180 A JP2002026180 A JP 2002026180A JP 3770171 B2 JP3770171 B2 JP 3770171B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- units
- node electrode
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性強誘電体メモリを含むメモリ装置およびこのメモリ装置を用いたメモリシステムに関するものである。
【０００２】
【従来の技術】
半導体メモリ、特に強誘電体を用いたＦｅＲＡＭは、高速なアクセスと不揮発性の記憶を併せ持つ使い勝手のよいデバイスとして注目されており、その大容量化が期待されている。
ＦｅＲＡＭは、小型で低消費電力であると共に衝撃にも強く、大容量化に伴うビット単価の低下が進めば、音声や画像の記録メディアとしても有望である。
【０００３】
特に、その集積度を向上させる有望な手段として、特願平１１−１５８６３２号や特開平０９−１２１０３２号では、いわゆるクロスポイント型強誘電体メモリが提案されている。
【０００４】
図１０は、クロスポイント型強誘電体メモリの一例を示す回路図である。
【０００５】
この強誘電体メモリ１０は、図１０に示すように、メモリセルアレイ１１、ワードドライバ１２、プレートドライバ１３、およびセンスアンプ（Ｓ／Ａ）１４を有している。
【０００６】
メモリセルアレイ１１は、それぞれメモリセルを構成する複数（図１０では、８個）の強誘電体キャパシタＦＣ１０１〜ＦＣ１０８が４行２列のマトリクス状に配列されている。
メモリセルアレイ１１は、２列のセルストリングＣＳＴ１１，ＣＳＴ１２に分割されている。
【０００７】
セルストリングＣＳＴ１１は、ｎチャネルＭＯＳトランジスタからなるパストランジスタＴＲ１０１、および同一列に配列された強誘電体キャパシタＦＣ１０１，ＦＣ１０２，ＦＣ１０３，ＦＣ１０４により構成される。
【０００８】
セルストリングＣＳＴ１１においては、パストランジスタＴＲ１０１を介してビット線ＢＬ１１に接続されている一つのノード電極ＮＤ１１に４個のメモリセルとしての強誘電体キャパシタＦＣ１０１，ＦＣ１０２，ＦＣ１０３，ＦＣ１０４の一方の電極が共通に接続されている。
各強誘電体キャパシタＦＣ１０１，ＦＣ１０２，ＦＣ１０３，ＦＣ１０４の他方の電極はそれぞれ異なるプレート線ＰＬ１１，ＰＬ１２，ＰＬ１３，ＰＬ１４に接続されており、メモリセルとしての各強誘電体キャパシタＦＣ１０１，ＦＣ１０２，ＦＣ１０３，ＦＣ１０４のそれぞれに対して独立にデータの書き込みができるように構成されている。
なお、ノード電極ＮＤ１１を共有する複数の強誘電体キャパシタＦＣ１０１，ＦＣ１０２，ＦＣ１０３，ＦＣ１０４のデータアクセスは、たとえば一括で連続的に行われる。また、アクセスされたデータはセンスアンプ１４で増幅されて再書き込みされる。
【０００９】
セルストリングＣＳＴ１２は、ｎチャネルＭＯＳトランジスタからなるパストランジスタＴＲ１０２、および同一列に配列された強誘電体キャパシタＦＣ１０５，ＦＣ１０６，ＦＣ１０７，ＦＣ１０８により構成される。
【００１０】
セルストリングＣＳＴ１２においては、パストランジスタＴＲ１０２を介してビット線ＢＬ１２に接続されている一つのノード電極ＮＤ１２にメモリセルとしての強誘電体キャパシタＦＣ１０５，ＦＣ１０６，ＦＣ１０７，ＦＣ１０８の一方の電極が共通に接続されている。
各強誘電体キャパシタＦＣ１０５，ＦＣ１０６，ＦＣ１０７，ＦＣ１０８の他方の電極はそれぞれ異なるプレート線ＰＬ１１，ＰＬ１２，ＰＬ１３，ＰＬ１４に接続されており、メモリセルとしての各強誘電体キャパシタＦＣ１０５，ＦＣ１０６，ＦＣ１０７，ＦＣ１０８のそれぞれに対して独立にデータの書き込みができるように構成されている。
なお、ノード電極ＮＤ１２を共有する複数の強誘電体キャパシタＦＣ１０５，ＦＣ１０６，ＦＣ１０７，ＦＣ１０８のデータアクセスは、たとえば一括で連続的に行われる。また、アクセスされたデータはセンスアンプ１４で増幅されて再書き込みされる。
【００１１】
そして、セルストリングＣＳＴ１１，ＣＳＴ１２を構成するパストランジスタＴＲ１０１，ＴＲ１０２のゲート電極が共通のワード線ＷＬ１１に接続されている。
【００１２】
ワードドライバ１２は、アドレス指定されたワード線、図１０の例ではＷＬ１１に、たとえば電源電圧ＶCC＋α（αはパストランジスタのしきい値電圧Ｖｔｈ以上の電圧、たとえば１Ｖ）を印加して、セルユニット単位でパストランジスタを導通状態に保持させる。
【００１３】
プレートドライバ１３は、データアクセス時にアドレス指定されたプレート線ＰＬ１１〜ＰＬ１４にアドレス指定されたメモリセルとしての強誘電体キャパシタにデータを書き込み、または読み出し、かつ再書き込みが行えるような所定電圧０Ｖ，ＶCCを印加し、非選択のプレート線には所定電圧ＶCC／２を印加する。
【００１４】
センスアンプ１４は、ビット線ＢＬ１１およびＢＬ１２が接続され、書き込み時あるいは読み出し時に、ビット線ＢＬ１１，ＢＬ１２に読み出されたデータをラッチして増幅し、再書き込み（リフレッシュ動作）を行う。
【００１５】
このような構成を有する強誘電体メモリ１０における読み出し動作は、次のように行われる。
たとえば、ワードドライバ１２によりワード線ＷＬ１１を駆動し、プレートドライバ１３によりプレート線ＰＬ１２〜ＰＬ１４を０Ｖに固定した状態でプレート線ＰＬ１１をＶCCに駆動すると、強誘電体キャパシタＦＣ１０１，ＦＣ１０５からビット線対ＢＬ１１，ＢＬ１２に電荷が放出される。
それによって生じた電位差を差動型センスアンプ１４でセンスすることでデータを読み出せる。
【００１６】
クロスポイント型強誘電体メモリは、一つのトランジスタを複数のキャパシタが共有するため、実効的にビット当たりの素子数が減少し、コスト低減に有効である。
【００１７】
【発明が解決しようとする課題】
上述の如く、クロスポイント型強誘電体メモリは集積度の面で有利であるが、以下の制約がある。
【００１８】
すなわち、上述したクロスポイント型半導体メモリでは、ワード線により選択されたメモリストリングの共通ノード電極に複数のキャパシタが接続されているため、任意のキャパシタにデータを書きこむ際、ノード電極を共有する非選択キャパシタにも電圧が印加される（これは一般にディスターブと呼ばれる。）。
この電圧印加は、一回でデータを破壊するほどのものではないが、それが無制限回数印加されると徐々にデータを劣化せしめ、最後にはデータを破壊してしまう。
したがって、ディスターブ印加回数を制限すべく、何らかの方策を取る必要がある。
【００１９】
上述の特開平０９−１２１０３２号等では、メモリアクセスをユニット一括で行う仕様とすることで、ディスターブの上限を制限している。
すなわち、任意のセルがアクセスされた場合、ディスターブを受ける同一メモリストリング内のセルも、連続したシーケンスの中で必ずアクセスされ、再書き込みされることになる。
したがって、メモリストリングの共通ノード電極への接続セル数をＮとするとディスターブ回数の上限はＮ−１回である。
【００２０】
しかしこの場合、あるメモリストリングをアクセスすると、そこに接続された全セルについて読み出しと再書き込みを完了するまで他のメモリストリングはアクセスできない。
したがって、たとえばＤＲＡＭのようなランダムアクセス用途への適用は基本的に不可能であるか、または非常に遅くなってしまう。
【００２１】
さらに強誘電体メモリ一般には、膜疲労という問題がある。これは強誘電体膜が分極反転を繰り返すことにより、分極特性が劣化するものであり、これにより書き換え回数が制限されるものである。
一般に、強誘電体膜の書き換え回数は１Ｅ１２回程度とされており、ＤＲＡＭのような使い方をすると信頼性を保証できない。
【００２２】
上記理由から、クロスポイント型強誘電体メモリはその使用用途が著しく限定されるという問題があった。
【００２３】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、クロスポイント型強誘電体メモリの不揮発性、高集積性を活かしつつ、そのランダムアクセス性を向上させ、かつ書き換え回数を低減でき、ディスターブ回数の上限を容易に制御することができるメモリ装置およびそれを用いたメモリシステムを提供することにある。
【００２４】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点に係るメモリシステムは、第１のメモリおよび第２のメモリを有し、上記第１のメモリは、少なくとも一つのビット線と、少なくとも一つのワード線と、複数のプレート線と、ノード電極と、上記ビット線と上記ノード電極との間に接続され、上記ワード線に印加される電圧に応じて導通状態または非導通状態に保持されるパストランジスタと、上記ノード電極に一方の電極が共通に接続され、他方の電極がそれぞれ異なるプレート線に接続された複数の強誘電体キャパシタとを有する少なくとも一つのセルストリングと、を有するクロスポイント型強誘電体メモリであり、上記第２のメモリは、ランダムアクセスが可能なライトバック型のキャッシュメモリを含み、上記第１のメモリへのアクセスは第２のメモリを介して行われ、上記第１のメモリにおいてノード電極を共有するメモリストリング単位の全データ、または、プレート線を共有する複数のメモリストリングを含むセルユニット単位の全データを、上記第２のメモリのキャッシュメモリにリストア無しに一括で読み出す機能を有する。
【００２５】
本発明では、データアクセスは、上記第１のメモリにおいてノード電極を共有するメモリストリング単位の全データ、または、プレート線を共有する複数のメモリストリングを含むセルユニット単位の全データを、上記第２のメモリのキャッシュメモリにリストア無しに一括で読み出し、上記キャッシュメモリに格納された上記データにアクセスし、
上記キャッシュメモリに格納された上記データを一括で上記第１のメモリにリストアする、ことにより行われる。
【００２６】
本発明では、上記第１のメモリにおいてノード電極を共有するメモリストリング単位の全データ、またはプレート線を共有する複数のメモリストリングを含むセルユニット単位の全データを、上記第２のメモリから第１のメモリに一括転送する機能を有する。
【００２７】
本発明の第２の観点に係るメモリシステムは、第１のメモリおよび第２のメモリを有し、
上記第１のメモリは、少なくとも一つのビット線と、少なくとも一つのワード線と、複数のプレート線と、ノード電極と、上記ビット線と上記ノード電極との間に接続され、上記ワード線に印加される電圧に応じて導通状態または非導通状態に保持されるパストランジスタと、上記ノード電極に一方の電極が共通に接続され、他方の電極がそれぞれ異なるプレート線に接続された複数の強誘電体キャパシタとを有する少なくとも一つのセルストリングと、を有するクロスポイント型強誘電体メモリであり、上記第２のメモリは、ランダムアクセスが可能なライトバック型のキャッシュメモリを含み、上記第１のメモリへのアクセスは第２のメモリを介して行われ、上記第１のメモリにおいてノード電極を共有するメモリストリング単位の全データ、または、プレート線を共有する複数のメモリストリングを含むセルユニット単位の全データを、上記第２のメモリのキャッシュメモリに一括で読み出すとともに、読み出し元の全セルに“０”を書き込む機能を有する。
【００２８】
本発明では、データアクセスは、上記第１のメモリにおいてノード電極を共有するメモリストリング単位の全データ、または、プレート線を共有する複数のメモリストリングを含むセルユニット単位の全データを、上記第２のメモリのキャッシュメモリに一括で読み出すとともに、読み出し元の全セルに“０”を書き込み、上記キャッシュメモリに格納された上記データにアクセスし、上記キャッシュメモリに格納された上記データを、選択的な”１”書き込みによって一括で上記第１のメモリにリストアする、ことにより行われる。
【００２９】
本発明では、上記第２のメモリがダイナミックまたはスタティックＲＡＭを含む。
【００３０】
本発明の第３の観点のメモリ装置は、第１のメモリ領域と第２のメモリ領域を有し、上記第１のメモリ領域は、少なくとも一つのビット線と、少なくとも一つのワード線と、複数のプレート線と、ノード電極と、上記ビット線と上記ノード電極との間に接続され、上記ワード線に印加される電圧に応じて導通状態または非導通状態に保持されるパストランジスタと、上記ノード電極に一方の電極が共通に接続され、他方の電極がそれぞれ異なるプレート線に接続された複数の強誘電体キャパシタとを有する少なくとも一つのセルストリングと、を有するクロスポイント型強誘電体メモリであり、上記第２のメモリ領域は、第１のメモリ領域と同一のビット線に接続された、ランダムアクセスが可能なキャッシュメモリを含み、上記第１のメモリにおいてノード電極を共有するメモリストリング単位の全データ、または、プレート線を共有する複数のメモリストリングを含むセルユニット単位の全データを、上記第２のメモリのキャッシュメモリにリストア無しに一括で読み出す機能を有する。
【００３１】
本発明の第４の観点に係るメモリ装置は、第１のメモリ領域と第２のメモリ領域を有し、上記第１のメモリ領域は、少なくとも一つのビット線と、少なくとも一つのワード線と、複数のプレート線と、ノード電極と、上記ビット線と上記ノード電極との間に接続され、上記ワード線に印加される電圧に応じて導通状態または非導通状態に保持されるパストランジスタと、上記ノード電極に一方の電極が共通に接続され、他方の電極がそれぞれ異なるプレート線に接続された複数の強誘電体キャパシタとを有する少なくとも一つのセルストリングと、を有するクロスポイント型強誘電体メモリであり、上記第２のメモリ領域は、第１のメモリ領域と同一のビット線に接続された、ランダムアクセスが可能なキャッシュメモリを含み、上記第１のメモリにおいてノード電極を共有するメモリストリング単位の全データ、または、プレート線を共有する複数のメモリストリングを含むセルユニット単位の全データを、上記第２のメモリのキャッシュメモリに一括で読み出すとともに、読み出し元の全セルに“０”を書き込む機能を有する。
【００３２】
本発明の第３の観点に係るメモリ装置は、第１のメモリ領域と第２のメモリ領域を有し、上記第１のメモリ領域は、少なくとも一つのビット線と、少なくとも一つのワード線と、複数のプレート線と、ノード電極と、上記ビット線と上記ノード電極との間に接続され、上記ワード線に印加される電圧に応じて導通状態または非導通状態に保持されるパストランジスタと、上記ノード電極に一方の電極が共通に接続され、他方の電極がそれぞれ異なるプレート線に接続された複数の強誘電体キャパシタとを有する少なくとも一つのセルストリングと、を有し、上記第２のメモリ領域は、第１のメモリ領域と同一のビット線に接続された、ランダムアクセスが可能なメモリを含み、第１のメモリ領域から第２のメモリ領域へ、少なくともデータの一部を転送する機能を有する。
【００３３】
本発明では、上記第１のメモリ領域においてノード電極を共有するメモリストリング単位の全データを、上記第２のメモリに一括転送する機能を有する。
【００３４】
本発明では、上記第１のメモリ領域においてプレート線を共有する複数のメモリストリングを含むセルユニット単位の全データを、上記第２のメモリに一括転送する機能を有する。
【００３５】
本発明では、上記第１のメモリ領域においてノード電極を共有するメモリストリング単位の全データを、上記第２のメモリから第１のメモリに一括転送する機能を有する。
【００３６】
本発明では、上記第１のメモリ領域においてプレート線を共有する複数のメモリストリングを含むセルユニット単位の全データを、上記第２のメモリから第１のメモリに一括転送する機能を有する。
【００３７】
本発明では、好適には、上記第１のメモリ領域および第２のメモリ領域と、各ビット線に接続されたセンスアンプと、各ビット線に接続されたラッチ回路を有し、第１のメモリ領域と第２のメモリ領域の間でデータを転送している期間、ラッチ回路に保存されたデータに外部からアクセスできる機能を有する。
【００３８】
好適には、上記第２のメモリ領域のランダムアクセスが可能なメモリは、記憶素子としてのキャパシタを含み、上記第２のメモリ領域を構成するセルキャパシタの絶縁膜または強誘電体膜は、第１のメモリ領域を構成するセルキャパシタの強誘電体膜の少なくとも一部と、同時に形成されている。
【００３９】
本発明によれば、いわゆるクロスポイント型強誘電体メモリへのデータアクセスをライトバック型キャッシュメモリを介して行う。
これによりキャッシュメモリ内のデータは自由にランダムアクセスが可能になるとともに、クロスポイント型メモリへのアクセスはミスヒット時のみとなり、データ書き換え回数も大幅に低減できる。
さらに、クロスポイント型強誘電体メモリとキャッシュメモリとのデータ転送を、少なくともメモリストリングまたはプレート線を共有したユニット単位で行う。これにより、クロスポイント型メモリ側のアクセスは常にユニットで一括となる。
したがって、ディスターブ回数の上限を容易に制御することができる。
【００４０】
また、上述のキャッシュメモリをクロスポイント型強誘電体メモリ内に適切に内蔵させることで、さらにシステム性能を向上させることができる。
たとえばキャッシュメモリをＤＲＡＭとし、クロスポイント型強誘電体メモリのメモリユニットと同一のビット線に接続させる。
そして、外部からは、通常そのＤＲＡＭのデータをアクセスする。これにより面積的オーバーヘッドを最小に留めつつ、選択されたユニット群の選択データをＤＲＡＭにまとめて直接転送することができ、ミスヒット時のデータ転送に伴うオーバーヘッドを大幅に低減できる。
【００４１】
さらに、上記ＤＲＡＭのキャパシタ絶縁膜を、本体中の少なくとも一部のメモリユニットの強誘電体膜と同時形成することにより、製造工程を増加させることなく、微細なＤＲＡＭを搭載でき、キャッシュ搭載に伴うチップ面積の増大を抑制できる。
さらに、上記キャッシュメモリをＤＲＡＭではなく、各キャパシタがトランジスタで分離されたＦｅＲＡＭとすれば、分極反転信号を使える分そのキャパシタ面積を抑制でき、さらにチップ面積のオーバーヘッドは縮小する。
さらに、上記ＤＲＡＭ（ＦｅＲＡＭ）領域とクロスポイント型強誘電体メモリ領域との間のデータ転送をユニットアレイ単位で行えば、クロスポイント型強誘電体メモリ領域へのアクセスは常にユニットアレイ単位となり、ディスターブの上限を容易に規定することができる。
さらに、各ビット線に対応し、センスアンプ以外に別途ラッチを設けることで、ラッチに保存されたデータを外部からアクセスしつつクロスポイント型メモリ領域とＤＲＡＭ領域とのデータ転送を行うことが可能になり、メモリの使用効率を向上させることができる。
【００４２】
したがって、本発明を採用すれば、クロスポイント型強誘電体メモリの不揮発性、高集積性を活かしつつ、そのランダムアクセス性を向上させ、かつ書き換え回数を低減できる。これによりこのメモリの適用対象を大幅に拡大することが可能になる。
【００４３】
【発明の実施の形態】
第１実施形態
図１は、本発明の第１の実施形態に係るメモリ装置を採用したメモリシステムを示すブロック図、図２は、本発明の第１の実施形態に係るメモリ装置を採用したメモリシステムを示す回路図である。
【００４４】
本メモリシステム２０は、図１および図２に示すように、第１のメモリとしてのクロスポイント型強誘電体メモリ（以下、本体メモリという）３０、第２のメモリとしてのライトバック型キャッシュメモリ４０、およびＣＰＵ５０を有している。
本体メモリ３０とライトバック型キャッシュメモリ４０により本発明に係るメモリ装置が構成される。
なお、ライトバック型キャッシュメモリ４０は、ランダムアクセスが可能なＳＲＡＭまたはＤＲＡＭにより構成される。
【００４５】
そして、本第１の実施形態に係るメモリ装置を採用したメモリシステム２０は図１に示すように、第１のメモリである本体メモリ３０、第２のメモリであるキャッシュメモリ４０、およびＣＰＵ５０がそれぞれ別チップで構成されている。
【００４６】
本体メモリ３０は、図２に示すように、メモリセルアレイ３１、ワードドライバ３２、プレートドライバ３３、およびセンスアンプ（Ｓ／Ａ）群３４を有している。
【００４７】
メモリセルアレイ３１は、それぞれメモリセルを構成する複数（本実施形態では３２個）の強誘電体キャパシタＦＣ３０１〜ＦＣ３３２がマトリクス状に配列されている。そして、メモリセルを構成する３２個の強誘電体キャパシタは、ひとつのセルユニットＵＴ３１、ＵＴ３２に分割されている。
なお、図１では図面の簡単化のため２つのセルユニットのみを示しているが、メモリセルアレイ３１は、複数のセルユニットをマトリクス状に配列して構成される。
【００４８】
セルユニットＵＴ３１は、４列のセルストリングＣＳＴ３１〜ＣＳＴ３４に分割されている。
【００４９】
セルストリングＣＳＴ３１は、ｎチャネルＭＯＳトランジスタからなるパストランジスタＴＲ３０１、および同一列に配列された強誘電体キャパシタＦＣ３０１，ＦＣ３０２，ＦＣ３０３，ＦＣ３０４により構成される。
【００５０】
セルストリングＣＳＴ３１においては、パストランジスタＴＲ３０１を介してビット線ＢＬ３１に接続されている一つのノード電極ＮＤ３１に複数（本実施形態では４個）のメモリセルとしての強誘電体キャパシタＦＣ３０１，ＦＣ３０２，ＦＣ３０３，ＦＣ３０４の一方の電極が共通に接続されている。
各強誘電体キャパシタＦＣ３０１，ＦＣ３０２，ＦＣ３０３，ＦＣ３０４の他方の電極はそれぞれ異なるプレート線ＰＬ３１，ＰＬ３２，ＰＬ３３，ＰＬ３４に接続されており、メモリセルとしての各強誘電体キャパシタＦＣ３０１，ＦＣ３０２，ＦＣ３０３，ＦＣ３０４のそれぞれに対して独立にデータの書き込みができるように構成されている。
なお、本実施形態では、たとえばノード電極ＮＤ３１を共有する複数の強誘電体キャパシタＦＣ３０１，ＦＣ３０２，ＦＣ３０３，ＦＣ３０４のデータアクセスは一括で連続的に行われる。
【００５１】
セルストリングＣＳＴ３２は、ｎチャネルＭＯＳトランジスタからなるパストランジスタＴＲ３０２、および同一列に配列された強誘電体キャパシタＦＣ３０５，ＦＣ３０６，ＦＣ３０７，ＦＣ３０８により構成される。
【００５２】
セルストリングＣＳＴ３２においては、パストランジスタＴＲ３０２を介してビット線ＢＬ３２に接続されている一つのノード電極ＮＤ３２にメモリセルとしての強誘電体キャパシタＦＣ３０５，ＦＣ３０６，ＦＣ３０７，ＦＣ３０８の一方の電極が共通に接続されている。
各強誘電体キャパシタＦＣ３０５，ＦＣ３０６，ＦＣ３０７，ＦＣ３０８の他方の電極はそれぞれ異なるプレート線ＰＬ３１，ＰＬ３２，ＰＬ３３，ＰＬ３４に接続されており、メモリセルとしての各強誘電体キャパシタＦＣ３０５，ＦＣ３０６，ＦＣ３０７，ＦＣ３０８のそれぞれに対して独立にデータの書き込みができるように構成されている。
なお、本実施形態では、ノード電極ＮＤ３２を共有する複数の強誘電体キャパシタＦＣ３０５，ＦＣ３０６，ＦＣ３０７，ＦＣ３０８のデータアクセスは一括で連続的に行われる。
【００５３】
セルストリングＣＳＴ３３は、ｎチャネルＭＯＳトランジスタからなるパストランジスタＴＲ３０３、および同一列に配列された強誘電体キャパシタＦＣ３０９，ＦＣ３１０，ＦＣ３１１，ＦＣ３１２により構成される。
【００５４】
セルストリングＣＳＴ３３においては、パストランジスタＴＲ３０３を介してビット線ＢＬ３３に接続されている一つのノード電極ＮＤ３３にメモリセルとしての強誘電体キャパシタＦＣ３０９，ＦＣ３１０，ＦＣ３１１，ＦＣ３１２の一方の電極が共通に接続されている。
各強誘電体キャパシタＦＣ３０９，ＦＣ３１０，ＦＣ３１１，ＦＣ３１２の他方の電極はそれぞれ異なるプレート線ＰＬ３１，ＰＬ３２，ＰＬ３３，ＰＬ３４に接続されており、メモリセルとしての各強誘電体キャパシタＦＣ３０９，ＦＣ３１０，ＦＣ３１１，ＦＣ３１２のそれぞれに対して独立にデータが書き込みができるように構成されている。
なお、本実施形態では、ノード電極ＮＤ３３を共有する複数の強誘電体キャパシタＦＣ３０９，ＦＣ３１０，ＦＣ３１１，ＦＣ３１２のデータアクセスは一括で連続的に行われる。
【００５５】
セルストリングＣＳＴ３４は、ｎチャネルＭＯＳトランジスタからなるパストランジスタＴＲ３０４、および同一列に配列された強誘電体キャパシタＦＣ３１３，ＦＣ３１４，ＦＣ３１５，ＦＣ３１６により構成される。
【００５６】
セルストリングＣＳＴ３４においては、パストランジスタＴＲ３０４を介してビット線ＢＬ３４に接続されている一つのノード電極ＮＤ３４にメモリセルとしての強誘電体キャパシタＦＣ３１３，ＦＣ３１４，ＦＣ３１５，ＦＣ３１６の一方の電極が共通に接続されている。
各強誘電体キャパシタＦＣ３１３，ＦＣ３１４，ＦＣ３１５，ＦＣ３１６の他方の電極はそれぞれ異なるプレート線ＰＬ３１，ＰＬ３２，ＰＬ３３，ＰＬ３４に接続されており、メモリセルとしての各強誘電体キャパシタＦＣ３１３，ＦＣ３１４，ＦＣ３１５，ＦＣ３１６のそれぞれに対して独立にデータが書き込みができるように構成されている。
なお、本実施形態では、ノード電極ＮＤ３４を共有する複数の強誘電体キャパシタＦＣ３１３，ＦＣ３１４，ＦＣ３１５，ＦＣ３１６のデータアクセスは一括で連続的に行われる。
【００５７】
そして、セルストリングＣＳＴ３１〜ＣＳＴ３４を構成するパストランジスタＴＲ３０１〜ＴＲ３０４のゲート電極が共通のワード線ＷＬ３１に接続されている。
【００５８】
セルユニットＵＴ３２は、４列のセルストリングＣＳＴ３５〜ＣＳＴ３８に分割されている。
【００５９】
セルストリングＣＳＴ３５は、ｎチャネルＭＯＳトランジスタからなるパストランジスタＴＲ３０５、および同一列に配列された強誘電体キャパシタＦＣ３１７，ＦＣ３１８，ＦＣ３１９，ＦＣ３２０により構成される。
【００６０】
セルストリングＣＳＴ３５においては、パストランジスタＴＲ３０５を介してビット線ＢＬ３１に接続されている一つのノード電極ＮＤ３５に複数（本実施形態では４個）のメモリセルとしての強誘電体キャパシタＦＣ３１７，ＦＣ３１８，ＦＣ３１９，ＦＣ３２０の一方の電極が共通に接続されている。
各強誘電体キャパシタＦＣ３１７，ＦＣ３１８，ＦＣ３１９，ＦＣ３２０の他方の電極はそれぞれ異なるプレート線ＰＬ３５，ＰＬ３６，ＰＬ３７，ＰＬ３８に接続されており、メモリセルとしての各強誘電体キャパシタＦＣ３１７，ＦＣ３１８，ＦＣ３１９，ＦＣ３２０のそれぞれに対して独立にデータの書き込みができるように構成されている。
なお、本実施形態では、たとえばノード電極ＮＤ３５を共有する複数の強誘電体キャパシタＦＣ３１７，ＦＣ３１８，ＦＣ３１９，ＦＣ３２０のデータアクセスは一括で連続的に行われる。
【００６１】
セルストリングＣＳＴ３６は、ｎチャネルＭＯＳトランジスタからなるパストランジスタＴＲ３０６、および同一列に配列された強誘電体キャパシタＦＣ３２１，ＦＣ３２２，ＦＣ３２３，ＦＣ３２４により構成される。
【００６２】
セルストリングＣＳＴ３６においては、パストランジスタＴＲ３０６を介してビット線ＢＬ３２に接続されている一つのノード電極ＮＤ３６にメモリセルとしての強誘電体キャパシタＦＣ３２１，ＦＣ３２２，ＦＣ３２３，ＦＣ３２４の一方の電極が共通に接続されている。
各強誘電体キャパシタＦＣ３２１，ＦＣ３２２，ＦＣ３２３，ＦＣ３２４の他方の電極はそれぞれ異なるプレート線ＰＬ３５，ＰＬ３６，ＰＬ３７，ＰＬ３８に接続されており、メモリセルとしての各強誘電体キャパシタＦＣ３２１，ＦＣ３２２，ＦＣ３２３，ＦＣ３２４のそれぞれに対して独立にデータの書き込みができるように構成されている。
なお、本実施形態では、ノード電極ＮＤ３６を共有する複数の強誘電体キャパシタＦＣ３２１，ＦＣ３２２，ＦＣ３２３，ＦＣ３２４のデータアクセスは一括で連続的に行われる。
【００６３】
セルストリングＣＳＴ３７は、ｎチャネルＭＯＳトランジスタからなるパストランジスタＴＲ３０７、および同一列に配列された強誘電体キャパシタＦＣ３２５，ＦＣ３２６，ＦＣ３２７，ＦＣ３２８により構成される。
【００６４】
セルストリングＣＳＴ３７においては、パストランジスタＴＲ３０７を介してビット線ＢＬ３３に接続されている一つのノード電極ＮＤ３７にメモリセルとしての強誘電体キャパシタＦＣ３２５，ＦＣ３２６，ＦＣ３２７，ＦＣ３２８の一方の電極が共通に接続されている。
各強誘電体キャパシタＦＣ３２５，ＦＣ３２６，ＦＣ３２７，ＦＣ３２８の他方の電極はそれぞれ異なるプレート線ＰＬ３５，ＰＬ３６，ＰＬ３７，ＰＬ３８に接続されており、メモリセルとしての各強誘電体キャパシタＦＣ３２５，ＦＣ３２６，ＦＣ３２７，ＦＣ３２８のそれぞれに対して独立にデータが書き込みができるように構成されている。
なお、本実施形態では、ノード電極ＮＤ３７を共有する複数の強誘電体キャパシタＦＣ３２５，ＦＣ３２６，ＦＣ３２７，ＦＣ３２８のデータアクセスは一括で連続的に行われる。
【００６５】
セルストリングＣＳＴ３８は、ｎチャネルＭＯＳトランジスタからなるパストランジスタＴＲ３０８、および同一列に配列された強誘電体キャパシタＦＣ３２９，ＦＣ３３０，ＦＣ３３１，ＦＣ３３２により構成される。
【００６６】
セルストリングＣＳＴ３８においては、パストランジスタＴＲ３０８を介してビット線ＢＬ３４に接続されている一つのノード電極ＮＤ３８にメモリセルとしての強誘電体キャパシタＦＣ３２９，ＦＣ３３０，ＦＣ３３１，ＦＣ３３２の一方の電極が共通に接続されている。
各強誘電体キャパシタＦＣ３２９，ＦＣ３３０，ＦＣ３３１，ＦＣ３３２の他方の電極はそれぞれ異なるプレート線ＰＬ３５，ＰＬ３６，ＰＬ３７，ＰＬ３８に接続されており、メモリセルとしての各強誘電体キャパシタＦＣ３２９，ＦＣ３３０，ＦＣ３３１，ＦＣ３３２のそれぞれに対して独立にデータが書き込みができるように構成されている。
なお、本実施形態では、ノード電極ＮＤ３８を共有する複数の強誘電体キャパシタＦＣ３２９，ＦＣ３３０，ＦＣ３３１，ＦＣ３３２のデータアクセスは一括で連続的に行われる。
【００６７】
そして、セルストリングＣＳＴ３５〜ＣＳＴ３８を構成するパストランジスタＴＲ３０５〜ＴＲ３０８のゲート電極が共通のワード線ＷＬ３２に接続されている。
【００６８】
ワードドライバ３２は、アドレス指定されたワード線、図２の例ではＷＬ３１またはＷＬ３２に、たとえば電源電圧ＶCC＋α（αはパストランジスタのしきい値電圧Ｖｔｈ以上の電圧、たとえば１Ｖ）を印加して、セルユニット単位でパストランジスタを導通状態に保持させる。
【００６９】
プレートドライバ３３は、データアクセス時にアドレス指定されたプレート線ＰＬ３１〜ＰＬ３４あるいはＰＬ３５〜ＰＬ３８にアドレス指定されたメモリセルとしての強誘電体キャパシタにデータを書き込み、または読み出しが行えるような所定電圧０Ｖ，ＶCCを印加し、非選択のプレート線には所定電圧ＶCC／２を印加する。
なお、前述したように、メモリセルアレイ３１に対するアクセスは、セルユニット単位（ワード線単位）で選択が行われ、セルストリング内の一つのノードに接続されている複数（本実施形態では４個）の強誘電体キャパシタに対して一括で連続的に行われることから、４本のプレート線ＰＬ３１〜ＰＬ３４、ＰＬ３５〜ＰＬ３８はそれぞれ連続的にアドレス指定される。
【００７０】
センスアンプ群３４は、ビット線ＢＬ３１およびＢＬ３２が接続されたセンスアンプ３４１と、ビット線ＢＬ３３およびＢＬ３４が接続されたセンスアンプ３４２を有している。
各センスアンプ３４１，３４２は、書き込み時あるいは読み出し時に、ビット線ＢＬ３１〜ＢＬ３４に読み出されたデータをラッチして増幅する。
【００７１】
また、本体メモリ３０においては、図示しないカラムドライバにより、アドレス指定に応じてセンスアンプ３４１、３４２の選択やセンスアンプにラッチされた読み出しデータの出力、書き込みデータの対応するセンスアンプへの供給等を行う。
【００７２】
なお、本体メモリ３０においては、ビット線ＢＬ３１とビット線ＢＬ３２、ビット線ＢＬ３３とビット線ＢＬ３４がビット線対を構成し、ビット線対の一方のビット線には、図示しないダミーセルにより参照電位が与えられる。
【００７３】
以下、本メモリシステム２０の特徴的な機能について説明する。
【００７４】
メモリシステム２０では、本体メモリ３０へのアクセスをライトバック型キャッシュメモリ４０を介して行う。
すなわち、ＣＰＵ５０は、所望のデータにアクセスする際、まずキャッシュメモリ４０の内部を探し、そこにデータがあれば、本体メモリ３０はアクセスしない。
また、キャッシュメモリ４０に所望のデータが無い場合（ミスヒット時）は、所望のデータを含むメモリブロックを本体メモリ３０からキャッシュメモリ４０に転送する。
その際、キャッシュメモリ４０の内部に空きが無い場合、記憶データ群の一部を破棄し、そのデータは本体メモリ３０の元の位置に書き戻す。
【００７５】
上記動作は、キャッシュメモリ４０への書き込み時でも同様に、キャッシュメモリ４０に所望データがあれば、本体メモリ３０にはアクセスされない。
したがって、本動作を実現するために、キャッシュメモリ４０は、書きこみ時には必ず本体メモリ３０へも書き戻されるライトスルー型とは異なる、ライトバック型により構成されている。
【００７６】
本メモリシステム２０へのアクセスはキャッシュメモリ４０に所望データがある限り、キャッシュメモリ４０のみに対して行われる。したがって、その際のアクセスは見かけ上ランダムアクセスとなっている。
また、上述したように、ヒット時は本体メモリ３０へのアクセスが行われない。したがって、本体メモリ３０への総アクセス回数を低減でき、書き換え回数を減少させ、その寿命を延ばすことが可能である。
【００７７】
さらに、本メモリシステム２０では、キャッシュメモリ４０と本体メモリ３０の間のデータ転送を、互いにディスターブを及ぼし合うキャパシタ群の単位で一括に行う。
すなわち、たとえば本体メモリ３０におけるセルストリングＣＳＴ３１〜ＣＳＴ３４，ＣＳＴ３５〜ＣＳＴ３８、またはプレート線ＰＬ３１〜ＰＬ３４、ＰＬ３５〜ＰＬ３８を共有したセルユニットＵＴ３１，ＵＴ３２の単位で一括に転送を行う。
【００７８】
これにより、本体メモリ３０へのアクセスは常にセルユニットＵＴ３１，ＵＴ３２に相当する単位で行われる。
したがって、任意のデータが所望された際、そのアクセス時にディスターブを受ける全てのセルキャパシタが同時にアクセスされることになり、少なくとも一回ずつリフレッシュされる。
その結果、上記単位でアクセスが行われる限り、いずれのセルキャパシタに対してもディスターブ回数の上限を保証でき、その劣化を制限することが可能になる。
【００７９】
また、本メモリシステム２０では、本体メモリ３０がリストア動作を行わず、読み出しのみを行う機能を有している。
【００８０】
本体メモリ３０からのデータ読み出しは破壊読出しとなるので、一般的な強誘電体メモリでは、読み出しの際、引き続いて必ずリストアを行っている。
これに対して、本メモリシステム２０における本体メモリ３０のように、リストア省略機能を設けることで、本体メモリ３０からキャッシュメモリ４０へのデータ転送は高速に無駄なく行われ、さらに、即座に次の転送に移れるようになる。
これらのデータは、本体メモリ３０側では破壊されているが、キャッシュメモリ４０側には保存されている。
これらのデータは、将来キャッシュメモリ４０側でデータが破棄される際には必ず本体メモリ３０に書き戻される。
したがって、実際の使用でデータが失われることはない。
このように、本メモリシステム２０においては、本体メモリ３０で無駄なリストアを行わないことから、書き換え回数も半分で済む。
【００８１】
なお、このような機能を使用した場合は、電源オフ時には電源電圧の低下を検知して自動的にキャッシュメモリ４０内のデータを本体メモリ３０に書き戻す機能を付加しておくことが望ましい。
【００８２】
また、本メモリシステム２０において、本体メモリ３０からの読み出し動作は、たとえば図２のビット線ＢＬ３１，ＢＬ３２をグランドレベルにイコライズして浮遊状態にした後、ワード線ＷＬ３１をワードドライバ３２により駆動して、セルストリングＣＳＴ３１，ＣＳＴ３２のパストランジスタＴＲ３０１，３０２を導通状態とし、たとえばプレート線ＰＬ３１に正の電圧パルスを与える動作である。
この際、選択されたキャパシタＦＣ３０１，ＦＣ３０５における強誘電体膜の分極は”１”データが反転し、”０”保持と同じ方向、すなわち弱”０”状態となる。
このようにデータを取り出した後、さらにビット線ＢＬ３１，ＢＬ３２をグランドレベルに戻し、読み出しを行った全セルに意図的に”０”書きこみを完了しておくことも可能である。
このような処理を行っておけば、データを書き戻す際は、所望のセルに”１”書きこみのみを行えば良い。したがって、書きこみ動作も簡略化し、高速化することができる。
【００８３】
以上説明したように、本第１の実施形態によれば、クロスポイント型本体メモリ（強誘電体メモリ）３０へのデータアクセスをライトバック型キャッシュメモリ４０を介して行うことから、キャッシュメモリ４０内のデータは自由にランダムアクセスが可能になるとともに、クロスポイント型の本体メモリへ３０のアクセスはミスヒット時のみとなり、データ書き換え回数も大幅に低減できる。
さらに、クロスポイント型強誘電体メモリ３０とキャッシュメモリ４０とのデータ転送を、セルストリングＣＳＴ３１〜ＣＳＴ３４，ＣＳＴ３５〜ＣＳＴ３８、またはプレート線ＰＬ３１〜ＰＬ３４、ＰＬ３５〜ＰＬ３８を共有したセルユニットＵＴ３１，ＵＴ３２の単位で一括に転送を行うことから、クロスポイント型強誘電体メモリ３０側のアクセスは常にセルユニットＵＴ３１，ＵＴ３２で一括となる。
したがって、ディスターブ回数の上限を容易に制御することが出来る。
【００８４】
第２実施形態
図３は、本発明の第２の実施形態に係るメモリ装置を採用したメモリシステムを示す回路図である。
【００８５】
本第２の実施形態が上述した第１の実施形態と異なる点は、クロスポイント型強誘電体メモリ、すなわち本体メモリの構成にある。
第１の実施形態では、メモリセルアレイにおいて、異なる列に配置されたセルストリングをそれぞれ異なるビット線ＢＬ３１〜ＢＬ３４に接続したのに対し、本第２の実施形態では、隣接する２列のセルストリングを同一のビット線に接続している。
【００８６】
具体的には、本体メモリ３０Ａでは、図３に示すように、セルユニットＵＴ３１ＡにおけるセルストリングＣＳＴ３１Ａのノード電極ＮＤ３１がパストランジスタＴＲ３０１を介してビット線ＢＬ３１に接続され、セルストリングＣＳＴ３２Ａのノード電極ＮＤ３２がパストランジスタＴＲ３０２を介してビット線ＢＬ３１に接続されている。
同様に、セルユニット３１ＡにおけるセルストリングＣＳＴ３３Ａのノード電極ＮＤ３３がパストランジスタＴＲ３０３を介してビット線ＢＬ３２に接続され、セルストリングＣＳＴ３４Ａのノード電極ＮＤ３４がパストランジスタＴＲ３０４を介してビット線ＢＬ３２に接続されている。
そして、セルストリングＣＳＴ３１ＡのパストランジスタＴＲ３０１のゲートとセルストリングＣＳＴ３３ＡのパストランジスタＴＲ３０３のゲートが共通のワード線ＷＬ３１に接続され、セルストリングＣＳＴ３２ＡのパストランジスタＴＲ３０２のゲートとセルストリングＣＳＴ３４ＡのパストランジスタＴＲ３０４のゲートが共通のワード線ＷＬ３３に接続されている。
【００８７】
また、セルユニットＵＴ３２ＡにおけるセルストリングＣＳＴ３５Ａのノード電極ＮＤ３５がパストランジスタＴＲ３０５を介してビット線ＢＬ３１に接続され、セルストリングＣＳＴ３６Ａのノード電極ＮＤ３６がパストランジスタＴＲ３０６を介してビット線ＢＬ３１に接続されている。
同様に、セルユニットＵＴ３２ＡにおけるセルストリングＣＳＴ３７Ａのノード電極ＮＤ３７がパストランジスタＴＲ３０７を介してビット線ＢＬ３２に接続され、セルストリングＣＳＴ３８Ａのノード電極ＮＤ３８がパストランジスタＴＲ３０８を介してビット線ＢＬ３２に接続されている。
そして、セルストリングＣＳＴ３５ＡのパストランジスタＴＲ３０５のゲートとセルストリングＣＳＴ３７ＡのパストランジスタＴＲ３０７のゲートが共通のワード線ＷＬ３２に接続され、セルストリングＣＳＴ３６ＡのパストランジスタＴＲ３０６のゲートとセルストリングＣＳＴ３８ＡのパストランジスタＴＲ３０８のゲートが共通のワード線ＷＬ３４に接続されている。
【００８８】
このような構成を取る場合、共通のビット線に接続された一方のセルストリング、たとえばＣＳＴ３１Ａをアクセスする間、他方のセルストリングＣＳＴ３２Ａはディスターブを受ける。したがって、セルユニットに相当する単位のセルキャパシタ同士が相互にディスターブを及ぼし合う。
【００８９】
そこで、本第２の実施形態においても、上述した第１の実施形態と同様に、本体メモリ３０Ａはライトバック型キャッシュメモリ４０を介してアクセスされる。
このとき、本体メモリ３０とキャッシュメモリ４０の間のデータ転送は、セルストリングＣＳＴ３１Ａ〜ＣＳＴ３４Ａ，ＣＳＴ３５Ａ〜ＣＳＴ３８Ａ、またはプレート線ＰＬ３１〜ＰＬ３４、ＰＬ３５〜ＰＬ３８を共有したセルユニットＵＴ３１Ａ，ＵＴ３２Ａの単位で一括に転送を行う。
【００９０】
これにより、本第２の実施形態においても、第１の実施形態と同等に、ディスターブ回数の制御が容易になる。
【００９１】
第３実施形態
図４は、本発明の第３の実施形態に係るメモリ装置を採用したメモリシステムを示すブロック図である。
【００９２】
本第３の実施形態が上述した第１および第２の実施形態と異なる点は、メモリ装置を構成する第１のメモリとしてのクロスポイント型強誘電体メモリ（本体メモリという）と第２のメモリとしてのライトバック型キャッシュメモリとを別々のチップに構成する代わりに、同一チップ内に一体化した構成したことにある。
このように、本体メモリ３０Ｂとキャッシュメモリ４０Ｂが一体化している場合は、ミスヒット時の本体、キャッシュ間データ転送の高速化に有利である。
【００９３】
図５は、本発明の第３の実施形態に係る本体メモリ３０とキャッシュメモリ４０が一体化されたメモリ装置の構成例を示す回路図である。
【００９４】
本メモリ装置６０は、図５に示すように、本体メモリ３０Ｂとキャッシュメモリ４０Ｂとセンスアンプ３４１，３４２を挟んで、同一のビット線ＢＬ３１〜ＢＬ３４（キャッシュメモリ４０Ｂではビット線ＢＬ４１〜ＢＬ４４として表している）に接続されている。
【００９５】
図５の本体メモリ３０Ｂの構成は、図２の本体メモリ３０と基本的には同様の構成を有していることから、ここではその詳細な説明は省略し、また、同一構成部分には同一を符号を用いている。
図５の本体メモリ３０Ｂにおいては、図２の本体メモリ３０の構成に加えて、以下の構成をさらに有する。
すなわち、センスアンプ３４１の差動入出力が、ｎチャネルＭＯＳトランジスタからスイッチＳＷ３１，ＳＷ３２を介してビット線ＢＬ３１，ＢＬ３２接続され、センスアンプ３４２の差動入出力が、ｎチャネルＭＯＳトランジスタからスイッチＳＷ３３，ＳＷ３４を介してビット線ＢＬ３３，ＢＬ３４に接続されている。
また、センスアンプ３４１の差動入出力が、ｎチャネルＭＯＳトランジスタからスイッチＳＷ３５，ＳＷ３６を介してキャッシュメモリ４０側のビット線ＢＬ４１，ＢＬ４２に接続され、センスアンプ３４２の差動入出力が、ｎチャネルＭＯＳトランジスタからスイッチＳＷ３７，ＳＷ３８を介してキャッシュメモリ４０側のビット線ＢＬ４３，ＢＬ４４に接続されている。
さらに、センスアンプ３４１に対してｎチャネルＭＯＳトランジスタからスイッチＳＷ３９を介してラッチ３５が接続され、センスアンプ３４２に対してｎチャネルＭＯＳトランジスタからスイッチＳＷ４０を介してラッチ３６が接続されている。
そして、各スイッチＳＷ３１〜ＳＷ３４、スイッチＳＷ３５〜ＳＷ３８、およびスイッチＳＷ３９，ＳＷ４０の導通制御を動作モードに応じて行うコントローラ３７を有している。
【００９６】
キャッシュメモリ４０Ｂは、たとえば選択トランジスタＣＳＴ４０１〜ＣＳＴ４１６と一方の電極をグランドで終端したキャパシタＣ４０１〜Ｃ４１６からなるＤＲＡＭセルＭＣ４０１〜ＭＣ４１６が４行４列のマトリクス状に配列されている。
【００９７】
そして、第１列に配列されたメモリセルＭＣ４０１，ＭＣ４０５，ＭＣ４０９，ＭＣ４１３が選択トランジスタＣＳＴ４０１，ＣＳＴ４０５，ＣＳＴ４０９，ＣＳＴ４１３を介してビット線ＢＬ４１（ＢＬ３１）に接続され、第２列に配列されたメモリセルＭＣ４０２，ＭＣ４０６，ＭＣ４１０，ＭＣ４１４が選択トランジスタＣＳＴ４０２，ＣＳＴ４０６，ＣＳＴ４１０，ＣＳＴ４１４を介してビット線ＢＬ４２（ＢＬ３２）に接続され、第３列に配列されたメモリセルＭＣ４０３，ＭＣ４０７，ＭＣ４１１，ＭＣ４１５が選択トランジスタＣＳＴ４０３，ＣＳＴ４０７，ＣＳＴ４１１，ＣＳＴ４１５を介してビット線ＢＬ４３（ＢＬ３３）に接続され、第４列に配列されたメモリセルＭＣ４０４，ＭＣ４０８，ＭＣ４１２，ＭＣ４１６が選択トランジスタＣＳＴ４０４，ＣＳＴ４０８，ＣＳＴ４１２，ＣＳＴ４１６を介してビット線ＢＬ４４（ＢＬ３４）に接続されている。
【００９８】
さらに、第１行に配列されたメモリセルＭＣ４０１〜ＭＣ４０４の選択トランジスタＣＳＴ４０１〜ＣＳＴ４０４のゲートがワード線ＷＬ４１に接続され、第２行に配列されたメモリセルＭＣ４０５〜ＭＣ４０８の選択トランジスタＣＳＴ４０５〜ＣＳＴ４０８のゲートがワード線ＷＬ４２に接続され、第３行に配列されたメモリセルＭＣ４０９〜ＭＣ４１２の選択トランジスタＣＳＴ４０９〜ＣＳＴ４１２のゲートがワード線ＷＬ４３に接続され、第４行に配列されたメモリセルＭＣ４１３〜ＭＣ４１６の選択トランジスタＣＳＴ４１３〜ＣＳＴ４１６のゲートがワード線ＷＬ４４に接続されている。
また、ワード線ＷＬ４１〜ＷＬ４４は、ワードドライバ４２により駆動される。
【００９９】
このような構成を有するキャッシュメモリ４０Ｂは、外部からランダムアクセスすることができる。
これらのＤＲＡＭの容量は、第１のメモリとしての本体メモリ３０Ｂと第２のメモリとしてキャッシュメモリ４０Ｂの両メモリ領域間の一括転送単位に相当するセルユニットＵＴ３１，ＵＴ３２の容量と一致している。
また、ＤＲＡＭ領域（４１Ｂ）をアドレッシングする各ワード線ＷＬ４１〜ＷＬ４４は、本体メモリ３０Ｂのセルユニット内をアドレッシングする各プレート線ＰＬ３１〜ＰＬ３４，ＰＬ３５〜ＰＬ３８に一対一で対応している。
たとえば、セルユニットＵＴ３１のプレート線ＰＬ３１〜ＰＬ３４に対し、キャッシュメモリ４０Ｂのワード線ＷＬ４１〜ＷＬ４４がそれぞれ対応する。
【０１００】
メモリ装置６０において、外部からデータアクセスがあった場合、所望のデータが存在するセルユニットのデータがキャッシュメモリ４０ＢのＤＲＡＭ領域４１Ｂに転送されていれば、ＤＲＡＭ領域４１Ｂのみがアクセスされ、本体メモリ３０Ｂのメモリセルアレイ（以下、メモリ領域）３１Ｂはアクセスされない。
したがって、外部からはＤＲＡＭのようにランダムアクセスできる。
【０１０１】
また、本体メモリ領域の書き換え回数も減少し、その寿命も延びる。なお、ＤＲＡＭアクセス時は本体メモリ選択線ＳＬ３１はオフ状態であり、ＤＲＡＭ選択線ＳＬ３２はオン状態になっている。
一方、所望のデータがキャッシュメモリ４０ＢのＤＲＡＭ領域４１Ｂに無い場合、ＤＲＡＭ領域４１Ｂのデータを元の本体メモリ３０Ｂ内のセルユニットに一括連続で書き戻し、さらに所望のデータを含むセルユニットのデータをキャッシュメモリ４０ＢのＤＲＡＭ領域４１Ｂに一括連続で転送する。
【０１０２】
本第３の実施形態のように、キャッシュメモリ４０ＢのＤＲＡＭ領域４１Ｂとクロスポイント型本体メモリ３０Ｂのメモリ領域３１Ｂがビット線を共有した構成を取ることにより、本体メモリ３０Ｂのメモリ領域３１Ｂとキャッシュメモリ４０ＢのＤＲＡＭ領域４１Ｂ間のデータ転送はメモリ領域内の全ビット線を介して並列に行われる。
したがって、極めて高速にデータ転送を実行でき、ミスヒット時のオーバーヘッド時間を低減できる。
また、このようにキャッシュ部にＤＲＡＭを用い、アレイを一体化させることで、キャッシュ内蔵に伴うチップ面積の増大を大幅に低減できる。
【０１０３】
また、ＤＲＡＭのキャパシタ絶縁膜を本体メモリアレイの強誘電体膜の一部と同時形成すれば、小さなキャパシタで大きな容量が獲得でき、ＤＲＡＭの占有面積をさらに小さくできる。
さらに、ＤＲＡＭのキャパシタをグランドで終端させることにより、そのキャパシタには一方向の電界しかかからない。したがって、最も使用頻度の高いＤＲＡＭキャッシュ部には分極反転が発生せず、疲労による誘電性の劣化や絶縁破壊は発生しない。
【０１０４】
なお、メモリ全体を複数のバンクで構成し、本体メモリ３０Ｂとキャッシュメモリ４０ＢのＤＲＡＭ間でデータ転送を行う間、他のバンクをアクセスできるようにしても良い。
【０１０５】
さらに、本第３の実施形態では、上述したように、各センスアンプ３４１，３４２に別途ラッチ３５，３６が接続されている。
これにより、たとえば、ミスヒット時に所望のプレート線上のデータをまずセンスアンプに読み出し、それらをラッチに保存する。
その後ラッチとセンスアンプをスイッチＳＷ３９，ＳＷ４０で切り離すことで、ラッチとセンスアンプを独立に機能させ、ミスヒット時のオーバーヘッドをさらに低減することもできる。
すなわち、外部からはこれらのラッチにアクセスしつつ、内部ではセンスアンプを用いてキャッシュメモリ４０ＢのＤＲＡＭと本体メモリ３０Ｂの間のデータ転送を実行すれば良い。
【０１０６】
図６および図７は、センスアンプを介した本体メモリとキャッシュメモリの両メモリ領域間のデータ転送動作例を示すタイミングチャートである。
図６は本体メモリ３０ＢからＤＲＡＭキャッシュメモリ４０Ｂへの転送動作を例示し、本体メモリからデータを読み出し、ＤＲＡＭキャッシュに書きこむ工程を示している。
また、図７はＤＲＡＭキャッシュメモリ４０Ｂから本体メモリ３０Ｂへの転送動作を例示し、ＤＲＡＭキャッシュメモリからデータを読み出し本体メモリにリストアする工程を示している。
【０１０７】
次に、図６に関連付けて本体メモリ３０ＢからＤＲＡＭキャッシュメモリ４０Ｂへの転送動作について説明する。
【０１０８】
まず、コントローラ３７により本体メモリ領域選択線ＳＬ３１を電源電圧ＶCC＋αに駆動して、スイッチＳＷ３１〜ＳＷ３４をオンさせ、ＤＲＡＭ領域選択線ＳＬ３２によりスイッチＳＷ３５〜ＳＷ３８をオフにして、センスアンプ３４１、３４２を本体メモリ３０のみと接続する。
そして、ビット線ＢＬ３１，ＢＬ３２（ＢＬ３３，ＢＬ３４）をグランドレベルにイコライズし、フローティングにした状態で、ワード線ＷＬ３１（ＷＬ３２）を開いてセルユニットＵＴ３１を選択し、所望のデータに接続されたプレート線たとえばＰＬ３１にパルスを与えてデータを読み出す。
次に、本体メモリ領域選択線ＳＬ３１を０Ｖに切り換えて、スイッチＳＷ３１〜ＳＷ３４をオフさせた後、センスアンプ３４１（３４２）を活性化し、さらに今度はＤＲＡＭメモリ領域選択線ＳＬ３２を電源電圧ＶCC＋αに駆動して、スイッチＳＷ３５〜ＳＷ３８をオンさせ、データをキャッシュメモリ４０ＢのＤＲＡＭ領域側のビット線ＢＬ４１，ＢＬ４２（ＢＬ４３，ＢＬ３４）に伝達する。
ここで、選択プレート線ＰＬ３１に対応したＤＲＡＭワード線ＷＬ４１を駆動してＤＲＡＭキャパシタにデータを転送する。
【０１０９】
上記動作を選択ユニット内の全てのプレート線に対して繰り返すことで、セルユニットＵＴ３１の全データが、キャッシュメモリ４０ＢのＤＲＡＭ領域４１Ｂに転送される。
なお、本体メモリ３０ＢからＤＲＡＭ領域へデータを転送した時点では本体メモリ３０Ｂのリストアは行われていない。
リストア動作は外部のアクセス要求がＤＲＡＭ領域内のデータにミスヒットした際、キャッシュメモリ４０ＢのＤＲＡＭ領域４１Ｂから元の領域にデータを書き戻す時に行われる。
【０１１０】
なお、上記本体メモリ３０Ｂからの読み出し動作において、本体ビット線ＢＬ３１〜ＢＬ３４はセンスアンプ切断後に再度グランドにイコライズされているが、この時プレート線ＰＬ３１はまだオン状態に止まっている。
これにより、選択キャパシタには”０”が書きこまれる。したがって、キャッシュメモリ４０ＢのＤＲＡＭから本体メモリ３０Ｂへのリストア転送時には改めて”０”書きこみを行う必要は無く、所望のキャパシタに”１”のみを書き戻せば良い。
【０１１１】
また、上記動作において、センスアンプ３４１、３４２を活性化した後、ラッチ３５，３６をセンスアンプに接続してそのデータを保管し、さらにラッチからセンスアンプを切り離した後、外部に出力を始めても良い。
ラッチとセンスアンプは独立に動作できるので、データ出力中も内部のデータ転送は問題なく実行できる。
【０１１２】
次に、図７に関連付けてＤＲＡＭキャッシュメモリ４０Ｂから本体メモリ３０Ｂへの転送動作について説明する。
【０１１３】
まず、本体メモリ領域選択線ＳＬ３１を０Ｖに設定してスイッチＳＷ３１〜ＳＷ３４をオフのままとし、ＤＲＡＭ領域選択線ＳＬ３２を電源電圧ＶCC＋αに駆動して、スイッチＳＷ３５〜ＳＷ３８をオンの状態にして、センスアンプ３４１，３４２をキャッシュメモリ４０ＢのＤＲＡＭ領域４１Ｂと接続し、ＤＲＡＭワード線の一つＷＬ４１を駆動してデータを読み出す。
センスアンプ３４１，３４２で増幅した後、今度は本体メモリ領域選択線ＳＬ３１を電源電圧ＶCC＋αに駆動して、スイッチＳＷ３１〜ＳＷ３４をオンとして、本体メモリ３０Ｂのワード線ＷＬ３１を駆動し、信号を本体メモリ３０ＢのたとえばセルユニットＵＴ３１に伝達する。
この時、選択ユニット中でＤＲＡＭワード線ＷＬ４１に対応した選択プレート線ＰＬ３１はグランドレベルに、非選択プレート線ＰＬ３２〜ＰＬ３４は（１／２）Ｖｃｃに固定しておく。
【０１１４】
以上の動作によりＤＲＡＭから”１”が読み出された場合に限り、選択ユニット中の選択プレート線上のキャパシタにのみＶｃｃの電圧が印加され、”１”が書きこまれる。それ以外のキャパシタに印加される電圧の絶対値は全て（１／２）Ｖｃｃ以下であり、他のキャパシタのデータは保たれる。
【０１１５】
なお、上記例では説明簡略化のためディスターブ防止に（１／２）Ｖｃｃを用いたが、非選択プレート線を（２／３）Ｖｃｃにし、かつセンスアンプのローレベルを（１／３）Ｖｃｃにシフトさせることで、非選択キャパシタへの電圧印加を（１／３）Ｖｃｃ以下に低減することも可能である。
【０１１６】
第４実施形態
図８は、本発明の第４の実施形態に係る本体メモリとキャッシュメモリが一体化されたメモリ装置の構成例を示す回路図である。
【０１１７】
本第４の実施形態が上述した第３の実施形態と異なる点は、第３の実施形態では本体メモリ３０Ｃのメモリセルアレイ（メモリ領域）において、異なる列に配置されたセルストリングをそれぞれ異なるビット線ＢＬ３１〜ＢＬ３４に接続したのに対し、本第４の実施形態では、隣接する２列のセルストリングを同一のビット線に接続し、これに応じてキャッシュメモリ３０ＣのＤＲＡＭ領域４１Ｃにおいても同様に、隣接する２列のセルストリングを同一のビット線に接続したことにある。
【０１１８】
具体的には、本体メモリ３０Ｃでは、図８に示すように、セルユニットＵＴ３１ＣにおけるセルストリングＣＳＴ３１のノード電極ＮＤ３１がパストランジスタＴＲ３０１を介してビット線ＢＬ３１に接続され、セルストリングＣＳＴ３２のノード電極ＮＤ３２がパストランジスタＴＲ３０２を介してビット線ＢＬ３１に接続されている。
同様に、セルユニット３１ＣにおけるセルストリングＣＳＴ３３のノード電極ＮＤ３３がパストランジスタＴＲ３０３を介してビット線ＢＬ３２に接続され、セルストリングＣＳＴ３４のノード電極ＮＤ３４がパストランジスタＴＲ３０４を介してビット線ＢＬ３２に接続されている。
そして、セルストリングＣＳＴ３１のパストランジスタＴＲ３０１のゲートとセルストリングＣＳＴ３３のパストランジスタＴＲ３０３のゲートが共通のワード線ＷＬ３１に接続され、セルストリングＣＳＴ３２のパストランジスタＴＲ３０２のゲートとセルストリングＣＳＴ３４のパストランジスタＴＲ３０４のゲートが共通のワード線ＷＬ３３に接続されている。
【０１１９】
また、セルユニットＵＴ３２ＣにおけるセルストリングＣＳＴ３５のノード電極ＮＤ３５がパストランジスタＴＲ３０５を介してビット線ＢＬ３１に接続され、セルストリングＣＳＴ３６のノード電極ＮＤ３６がパストランジスタＴＲ３０６を介してビット線ＢＬ３１に接続されている。
同様に、セルユニットＵＴ３２ＣにおけるセルストリングＣＳＴ３７のノード電極ＮＤ３７がパストランジスタＴＲ３０７を介してビット線ＢＬ３２に接続され、セルストリングＣＳＴ３８のノード電極ＮＤ３８がパストランジスタＴＲ３０８を介してビット線ＢＬ３２に接続されている。
そして、セルストリングＣＳＴ３５のパストランジスタＴＲ３０５のゲートとセルストリングＣＳＴ３７のパストランジスタＴＲ３０７のゲートが共通のワード線ＷＬ３２に接続され、セルストリングＣＳＴ３６のパストランジスタＴＲ３０６のゲートとセルストリングＣＳＴ３８のパストランジスタＴＲ３０８のゲートが共通のワード線ＷＬ３４に接続されている。
【０１２０】
また、キャッシュメモリ４０ＣのＤＲＡＭ領域において、第１列に配列されたメモリセルＭＣ４０１，ＭＣ４０５，ＭＣ４０９，ＭＣ４１３が選択トランジスタＣＳＴ４０１，ＣＳＴ４０５，ＣＳＴ４０９，ＣＳＴ４１３を介してビット線ＢＬ４１（ＢＬ３１）に接続され、第２列に配列されたメモリセルＭＣ４０２，ＭＣ４０６，ＭＣ４１０，ＭＣ４１４が選択トランジスタＣＳＴ４０２，ＣＳＴ４０６，ＣＳＴ４１０，ＣＳＴ４１４を介してビット線ＢＬ４１（ＢＬ３１）に接続され、第３列に配列されたメモリセルＭＣ４０３，ＭＣ４０７，ＭＣ４１１，ＭＣ４１５が選択トランジスタＣＳＴ４０３，ＣＳＴ４０７，ＣＳＴ４１１，ＣＳＴ４１５を介してビット線ＢＬ４２（ＢＬ３２）に接続され、第４列に配列されたメモリセルＭＣ４０４，ＭＣ４０８，ＭＣ４１２，ＭＣ４１６が選択トランジスタＣＳＴ４０４，ＣＳＴ４０８，ＣＳＴ４１２，ＣＳＴ４１６を介してビット線ＢＬ４２（ＢＬ３２）に接続されている。
【０１２１】
さらに、第１行に配列されたメモリセルＭＣ４０１，ＭＣ４０３の選択トランジスタＣＳＴ４０１，ＣＳＴ４０３のゲートがワード線ＷＬ４１に接続され、第１行に配列されたメモリセルＭＣ４０２，ＭＣ４０４の選択トランジスタＣＳＴ４０２，ＣＳＴ４０４のゲートがワード線ＷＬ４５に接続され、第２行に配列されたメモリセルＭＣ４０５，ＭＣ４０７の選択トランジスタＣＳＴ４０５，ＣＳＴ４０７のゲートがワード線ＷＬ４２に接続され、第２行に配列されたメモリセルＭＣ４０６，ＭＣ４０８の選択トランジスタＣＳＴ４０６，ＣＳＴ４０８のゲートがワード線ＷＬ４６に接続され、第３行に配列されたメモリセルＭＣ４０９〜ＭＣ４１１の選択トランジスタＣＳＴ４０９，ＣＳＴ４１１のゲートがワード線ＷＬ４３に接続され、第３行に配列されたメモリセルＭＣ４１０，ＭＣ４１２の選択トランジスタＣＳＴ４１０，ＣＳＴ４１２のゲートがワード線ＷＬ４７に接続され、第４行に配列されたメモリセルＭＣ４１３，ＭＣ４１５の選択トランジスタＣＳＴ４１３，ＣＳＴ４１５のゲートがワード線ＷＬ４４に接続され、第４行に配列されたメモリセルＭＣ４１４，ＭＣ４１６の選択トランジスタＣＳＴ４１４，ＣＳＴ４１６のゲートがワード線ＷＬ４８に接続されている。
【０１２２】
このような構成を取る場合、互いにディスターブを及ぼし合うのはプレート線またはセルストリングを共有したセルユニットに相当するブロック単位である。したがって、このブロック単位を転送単位とし、それと同容量を持ったキャッシュメモリ４０ＣのＤＲＡＭ領域４１Ｃが各ビット線に対応する形で本体メモリ３０に接続されている。
また、キャッシュメモリ４０ＣのＤＲＡＭ領域４１のメモリセルを選択する各ワード線ＷＬ４１〜ＷＬ４８は、本体メモリ３０Ｃのセルユニットにおけるワード線とプレート線のマトリクスに対応している。
すなわち、たとえばセルユニットＵＴ３１Ｃの２本のワード線ＷＬ４１，ＷＬ４３と４本のプレート線ＰＬ３１〜ＰＬ３４に対し、ＤＲＡＭ領域４１Ｃのワード線は２ｘ４＝８本のワード線ＷＬ４１〜ＷＬ４８が対応する。
【０１２３】
本第４の実施形態においても、ＤＲＡＭ領域４１Ｃに所望のデータがあるときは、本体メモリ３０Ｃのメモリ領域３１Ｃにはアクセスしない。
ミスヒットしたときには、セルユニットに相当する単位のデータ群を、キャッシュメモリ４０ＣのＤＲＡＭ領域４１Ｃから元のメモリキャパシタに書き戻し、所望のデータを含むセルユニットのデータ群を本体メモリ３０Ｃのメモリ領域３１Ｃからキャッシュメモリ４０ＣのＤＲＡＭ領域４１Ｃに転送する。
【０１２４】
第３および第４の実施形態のメモリはいずれも外からは本体メモリの容量を持ったＤＲＡＭに見え、ＤＲＡＭと同等にランダムアクセスができる。
ただし、ＤＲＡＭ領域がミスヒットした際には、ＤＲＡＭと本体メモリ間のデータ転送が必要になり、適時待ち（ＷＡＩＴ）をかける必要がある。ただし、そのような場合でも、他のバンクには並列でアクセスできる。
また、前述の如くセンスアンプに別途ラッチを接続すれば、内部データ転送を実行しながらも、要求したデータを外部に高速に取り出すことが可能である。
【０１２５】
また、キャッシュ領域はＤＲＡＭとしたが、これを同構成のＦｅＲＡＭとしてもランダムアクセス性は同様に向上する。この場合、各キャパシタをプレート線で駆動することで分極電荷を信号に利用することができ、さらに、キャパシタを小さくしてキャッシュ部の占有面積を小型化できる。
ただし、キャッシュ領域の書き換え劣化が進むので、アクセス頻度の高い用途にはＤＲＡＭが適している。
【０１２６】
第５実施形態
図９は、本発明の第５の実施形態に係るメモリ装置を採用したメモリシステムを示すブロック図である。
【０１２７】
本第５の実施形態が上述した第１の実施形態と異なる点は、キャッシュメモリ４０Ｄを別チップとする代わりに、ＣＰＵ５０と同一チップ内に一体化して構成したことにある。
その他の構成は、上述した第１の実施形態と同様である。
【０１２８】
本第５の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
【０１２９】
また、以上の実施形態の他に、クロスポイント型メモリの本体部分にはゲイン型等のバリエーションがあるが、それらにも本発明は同様に適用可能である。
【０１３０】
以上説明にした実施形態においては、同一ノードに強誘電体キャパシタが４つ接続された場合について述べたが、強誘電体キャパシタは２つ以上であれば何個接続されていても良い。
一般に、同一ノードに接続される強誘電体キャパシタの数が多いほど記憶密度は高くなるが、ディスターブ回数が増えるのでデータが劣化しやすくなる。
また、データ読み出し時にビット線電位が僅かに変動するので、同一ノードに接続されたキャパシタ数が多いとそこから変動分の電荷が放出されてノイズになる。
したがって、同一ノードに接続されるキャパシタ数は８個以下、すなわち２個から８個の間が望ましい。
【０１３１】
【発明の効果】
以上説明したように、本発明によれば、クロスポイント型強誘電体メモリの不揮発性、高集積性を活かしつつ、そのランダムアクセス性を向上させ、かつ書き換え回数を低減でき、ディスターブ回数の上限を容易に制御することができる。
その結果、データ破壊のない、安定したアクセスを保証できる利点がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るメモリ装置を採用したメモリシステムを示すブロック図である。
【図２】本発明の第１の実施形態に係るメモリ装置を採用したメモリシステムを示す回路図である。
【図３】本発明の第２の実施形態に係るメモリ装置を採用したメモリシステムを示す回路図である。
【図４】本発明の第３の実施形態に係るメモリ装置を採用したメモリシステムを示すブロック図である。
【図５】本発明の第３の実施形態に係る本体メモリとキャッシュメモリが一体化されたメモリ装置の構成例を示す回路図である。
【図６】センスアンプを介した本体メモリとキャッシュメモリの両メモリ領域間のデータ転送動作例を示すタイミングチャートであって、本体メモリからＤＲＡＭキャッシュメモリへの転送動作を例示し、本体メモリからデータを読み出し、ＤＲＡＭキャッシュに書きこむ工程を示す図である。
【図７】センスアンプを介した本体メモリとキャッシュメモリの両メモリ領域間のデータ転送動作例を示すタイミングチャートであって、ＤＲＡＭキャッシュメモリから本体メモリへの転送動作を例示し、ＤＲＡＭキャッシュメモリからデータを読み出し本体メモリにリストアする工程を示す図である。
【図８】本発明の第４の実施形態に係る本体メモリとキャッシュメモリが一体化されたメモリ装置の構成例を示す回路図である。
【図９】本発明の第５の実施形態に係るメモリ装置を採用したメモリシステムを示すブロック図である。
【図１０】クロスポイント型強誘電体メモリの一例を示す回路図である。
【符号の説明】
２０，２０Ａ〜２０Ｄ…メモリシステム、３１，３１Ａ〜３１Ｃ…メモリセルアレイ（メモリ領域）、３２…ワードドライバ、３３…プレートドライバ、３４…センスアンプ（Ｓ／Ａ）群、３４１，３４２…センスアンプ、３５，３６…ラッチ、３７…コントローラ、ＦＣ３０１〜ＦＣ３３２…強誘電体キャパシタ、ＵＴ３１，ＵＴ３２…セルユニット、ＣＳＴ３１〜ＣＳＴ３８…セルストリング、ＷＬ３１〜ＷＬ３４…ワード線、ＢＬ１１〜ＢＬ１４…ビット線，ＰＬ３１〜ＰＬ３８…プレート線、ＮＤ３１〜ＮＤ３８…ノード電極、４０，４０Ａ〜４０Ｄ…キャッシュメモリ、４１Ａ〜４１Ｃ…ＤＲＡＭ領域、ＷＬ４１〜ＷＬ４８…ワード線、ＢＬ４１〜ＢＬ４４…ビット線、ＭＣ４０１〜ＭＣ４１６…メモリセル、Ｃ４０１〜Ｃ４１６…キャパシタ、ＣＳＴ４０１〜ＣＳＴ４１６…選択トランジスタ、５０…ＣＰＵ、６０…メモリ装置。
【発明の属する技術分野】
本発明は、不揮発性強誘電体メモリを含むメモリ装置およびこのメモリ装置を用いたメモリシステムに関するものである。
【０００２】
【従来の技術】
半導体メモリ、特に強誘電体を用いたＦｅＲＡＭは、高速なアクセスと不揮発性の記憶を併せ持つ使い勝手のよいデバイスとして注目されており、その大容量化が期待されている。
ＦｅＲＡＭは、小型で低消費電力であると共に衝撃にも強く、大容量化に伴うビット単価の低下が進めば、音声や画像の記録メディアとしても有望である。
【０００３】
特に、その集積度を向上させる有望な手段として、特願平１１−１５８６３２号や特開平０９−１２１０３２号では、いわゆるクロスポイント型強誘電体メモリが提案されている。
【０００４】
図１０は、クロスポイント型強誘電体メモリの一例を示す回路図である。
【０００５】
この強誘電体メモリ１０は、図１０に示すように、メモリセルアレイ１１、ワードドライバ１２、プレートドライバ１３、およびセンスアンプ（Ｓ／Ａ）１４を有している。
【０００６】
メモリセルアレイ１１は、それぞれメモリセルを構成する複数（図１０では、８個）の強誘電体キャパシタＦＣ１０１〜ＦＣ１０８が４行２列のマトリクス状に配列されている。
メモリセルアレイ１１は、２列のセルストリングＣＳＴ１１，ＣＳＴ１２に分割されている。
【０００７】
セルストリングＣＳＴ１１は、ｎチャネルＭＯＳトランジスタからなるパストランジスタＴＲ１０１、および同一列に配列された強誘電体キャパシタＦＣ１０１，ＦＣ１０２，ＦＣ１０３，ＦＣ１０４により構成される。
【０００８】
セルストリングＣＳＴ１１においては、パストランジスタＴＲ１０１を介してビット線ＢＬ１１に接続されている一つのノード電極ＮＤ１１に４個のメモリセルとしての強誘電体キャパシタＦＣ１０１，ＦＣ１０２，ＦＣ１０３，ＦＣ１０４の一方の電極が共通に接続されている。
各強誘電体キャパシタＦＣ１０１，ＦＣ１０２，ＦＣ１０３，ＦＣ１０４の他方の電極はそれぞれ異なるプレート線ＰＬ１１，ＰＬ１２，ＰＬ１３，ＰＬ１４に接続されており、メモリセルとしての各強誘電体キャパシタＦＣ１０１，ＦＣ１０２，ＦＣ１０３，ＦＣ１０４のそれぞれに対して独立にデータの書き込みができるように構成されている。
なお、ノード電極ＮＤ１１を共有する複数の強誘電体キャパシタＦＣ１０１，ＦＣ１０２，ＦＣ１０３，ＦＣ１０４のデータアクセスは、たとえば一括で連続的に行われる。また、アクセスされたデータはセンスアンプ１４で増幅されて再書き込みされる。
【０００９】
セルストリングＣＳＴ１２は、ｎチャネルＭＯＳトランジスタからなるパストランジスタＴＲ１０２、および同一列に配列された強誘電体キャパシタＦＣ１０５，ＦＣ１０６，ＦＣ１０７，ＦＣ１０８により構成される。
【００１０】
セルストリングＣＳＴ１２においては、パストランジスタＴＲ１０２を介してビット線ＢＬ１２に接続されている一つのノード電極ＮＤ１２にメモリセルとしての強誘電体キャパシタＦＣ１０５，ＦＣ１０６，ＦＣ１０７，ＦＣ１０８の一方の電極が共通に接続されている。
各強誘電体キャパシタＦＣ１０５，ＦＣ１０６，ＦＣ１０７，ＦＣ１０８の他方の電極はそれぞれ異なるプレート線ＰＬ１１，ＰＬ１２，ＰＬ１３，ＰＬ１４に接続されており、メモリセルとしての各強誘電体キャパシタＦＣ１０５，ＦＣ１０６，ＦＣ１０７，ＦＣ１０８のそれぞれに対して独立にデータの書き込みができるように構成されている。
なお、ノード電極ＮＤ１２を共有する複数の強誘電体キャパシタＦＣ１０５，ＦＣ１０６，ＦＣ１０７，ＦＣ１０８のデータアクセスは、たとえば一括で連続的に行われる。また、アクセスされたデータはセンスアンプ１４で増幅されて再書き込みされる。
【００１１】
そして、セルストリングＣＳＴ１１，ＣＳＴ１２を構成するパストランジスタＴＲ１０１，ＴＲ１０２のゲート電極が共通のワード線ＷＬ１１に接続されている。
【００１２】
ワードドライバ１２は、アドレス指定されたワード線、図１０の例ではＷＬ１１に、たとえば電源電圧ＶCC＋α（αはパストランジスタのしきい値電圧Ｖｔｈ以上の電圧、たとえば１Ｖ）を印加して、セルユニット単位でパストランジスタを導通状態に保持させる。
【００１３】
プレートドライバ１３は、データアクセス時にアドレス指定されたプレート線ＰＬ１１〜ＰＬ１４にアドレス指定されたメモリセルとしての強誘電体キャパシタにデータを書き込み、または読み出し、かつ再書き込みが行えるような所定電圧０Ｖ，ＶCCを印加し、非選択のプレート線には所定電圧ＶCC／２を印加する。
【００１４】
センスアンプ１４は、ビット線ＢＬ１１およびＢＬ１２が接続され、書き込み時あるいは読み出し時に、ビット線ＢＬ１１，ＢＬ１２に読み出されたデータをラッチして増幅し、再書き込み（リフレッシュ動作）を行う。
【００１５】
このような構成を有する強誘電体メモリ１０における読み出し動作は、次のように行われる。
たとえば、ワードドライバ１２によりワード線ＷＬ１１を駆動し、プレートドライバ１３によりプレート線ＰＬ１２〜ＰＬ１４を０Ｖに固定した状態でプレート線ＰＬ１１をＶCCに駆動すると、強誘電体キャパシタＦＣ１０１，ＦＣ１０５からビット線対ＢＬ１１，ＢＬ１２に電荷が放出される。
それによって生じた電位差を差動型センスアンプ１４でセンスすることでデータを読み出せる。
【００１６】
クロスポイント型強誘電体メモリは、一つのトランジスタを複数のキャパシタが共有するため、実効的にビット当たりの素子数が減少し、コスト低減に有効である。
【００１７】
【発明が解決しようとする課題】
上述の如く、クロスポイント型強誘電体メモリは集積度の面で有利であるが、以下の制約がある。
【００１８】
すなわち、上述したクロスポイント型半導体メモリでは、ワード線により選択されたメモリストリングの共通ノード電極に複数のキャパシタが接続されているため、任意のキャパシタにデータを書きこむ際、ノード電極を共有する非選択キャパシタにも電圧が印加される（これは一般にディスターブと呼ばれる。）。
この電圧印加は、一回でデータを破壊するほどのものではないが、それが無制限回数印加されると徐々にデータを劣化せしめ、最後にはデータを破壊してしまう。
したがって、ディスターブ印加回数を制限すべく、何らかの方策を取る必要がある。
【００１９】
上述の特開平０９−１２１０３２号等では、メモリアクセスをユニット一括で行う仕様とすることで、ディスターブの上限を制限している。
すなわち、任意のセルがアクセスされた場合、ディスターブを受ける同一メモリストリング内のセルも、連続したシーケンスの中で必ずアクセスされ、再書き込みされることになる。
したがって、メモリストリングの共通ノード電極への接続セル数をＮとするとディスターブ回数の上限はＮ−１回である。
【００２０】
しかしこの場合、あるメモリストリングをアクセスすると、そこに接続された全セルについて読み出しと再書き込みを完了するまで他のメモリストリングはアクセスできない。
したがって、たとえばＤＲＡＭのようなランダムアクセス用途への適用は基本的に不可能であるか、または非常に遅くなってしまう。
【００２１】
さらに強誘電体メモリ一般には、膜疲労という問題がある。これは強誘電体膜が分極反転を繰り返すことにより、分極特性が劣化するものであり、これにより書き換え回数が制限されるものである。
一般に、強誘電体膜の書き換え回数は１Ｅ１２回程度とされており、ＤＲＡＭのような使い方をすると信頼性を保証できない。
【００２２】
上記理由から、クロスポイント型強誘電体メモリはその使用用途が著しく限定されるという問題があった。
【００２３】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、クロスポイント型強誘電体メモリの不揮発性、高集積性を活かしつつ、そのランダムアクセス性を向上させ、かつ書き換え回数を低減でき、ディスターブ回数の上限を容易に制御することができるメモリ装置およびそれを用いたメモリシステムを提供することにある。
【００２４】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点に係るメモリシステムは、第１のメモリおよび第２のメモリを有し、上記第１のメモリは、少なくとも一つのビット線と、少なくとも一つのワード線と、複数のプレート線と、ノード電極と、上記ビット線と上記ノード電極との間に接続され、上記ワード線に印加される電圧に応じて導通状態または非導通状態に保持されるパストランジスタと、上記ノード電極に一方の電極が共通に接続され、他方の電極がそれぞれ異なるプレート線に接続された複数の強誘電体キャパシタとを有する少なくとも一つのセルストリングと、を有するクロスポイント型強誘電体メモリであり、上記第２のメモリは、ランダムアクセスが可能なライトバック型のキャッシュメモリを含み、上記第１のメモリへのアクセスは第２のメモリを介して行われ、上記第１のメモリにおいてノード電極を共有するメモリストリング単位の全データ、または、プレート線を共有する複数のメモリストリングを含むセルユニット単位の全データを、上記第２のメモリのキャッシュメモリにリストア無しに一括で読み出す機能を有する。
【００２５】
本発明では、データアクセスは、上記第１のメモリにおいてノード電極を共有するメモリストリング単位の全データ、または、プレート線を共有する複数のメモリストリングを含むセルユニット単位の全データを、上記第２のメモリのキャッシュメモリにリストア無しに一括で読み出し、上記キャッシュメモリに格納された上記データにアクセスし、
上記キャッシュメモリに格納された上記データを一括で上記第１のメモリにリストアする、ことにより行われる。
【００２６】
本発明では、上記第１のメモリにおいてノード電極を共有するメモリストリング単位の全データ、またはプレート線を共有する複数のメモリストリングを含むセルユニット単位の全データを、上記第２のメモリから第１のメモリに一括転送する機能を有する。
【００２７】
本発明の第２の観点に係るメモリシステムは、第１のメモリおよび第２のメモリを有し、
上記第１のメモリは、少なくとも一つのビット線と、少なくとも一つのワード線と、複数のプレート線と、ノード電極と、上記ビット線と上記ノード電極との間に接続され、上記ワード線に印加される電圧に応じて導通状態または非導通状態に保持されるパストランジスタと、上記ノード電極に一方の電極が共通に接続され、他方の電極がそれぞれ異なるプレート線に接続された複数の強誘電体キャパシタとを有する少なくとも一つのセルストリングと、を有するクロスポイント型強誘電体メモリであり、上記第２のメモリは、ランダムアクセスが可能なライトバック型のキャッシュメモリを含み、上記第１のメモリへのアクセスは第２のメモリを介して行われ、上記第１のメモリにおいてノード電極を共有するメモリストリング単位の全データ、または、プレート線を共有する複数のメモリストリングを含むセルユニット単位の全データを、上記第２のメモリのキャッシュメモリに一括で読み出すとともに、読み出し元の全セルに“０”を書き込む機能を有する。
【００２８】
本発明では、データアクセスは、上記第１のメモリにおいてノード電極を共有するメモリストリング単位の全データ、または、プレート線を共有する複数のメモリストリングを含むセルユニット単位の全データを、上記第２のメモリのキャッシュメモリに一括で読み出すとともに、読み出し元の全セルに“０”を書き込み、上記キャッシュメモリに格納された上記データにアクセスし、上記キャッシュメモリに格納された上記データを、選択的な”１”書き込みによって一括で上記第１のメモリにリストアする、ことにより行われる。
【００２９】
本発明では、上記第２のメモリがダイナミックまたはスタティックＲＡＭを含む。
【００３０】
本発明の第３の観点のメモリ装置は、第１のメモリ領域と第２のメモリ領域を有し、上記第１のメモリ領域は、少なくとも一つのビット線と、少なくとも一つのワード線と、複数のプレート線と、ノード電極と、上記ビット線と上記ノード電極との間に接続され、上記ワード線に印加される電圧に応じて導通状態または非導通状態に保持されるパストランジスタと、上記ノード電極に一方の電極が共通に接続され、他方の電極がそれぞれ異なるプレート線に接続された複数の強誘電体キャパシタとを有する少なくとも一つのセルストリングと、を有するクロスポイント型強誘電体メモリであり、上記第２のメモリ領域は、第１のメモリ領域と同一のビット線に接続された、ランダムアクセスが可能なキャッシュメモリを含み、上記第１のメモリにおいてノード電極を共有するメモリストリング単位の全データ、または、プレート線を共有する複数のメモリストリングを含むセルユニット単位の全データを、上記第２のメモリのキャッシュメモリにリストア無しに一括で読み出す機能を有する。
【００３１】
本発明の第４の観点に係るメモリ装置は、第１のメモリ領域と第２のメモリ領域を有し、上記第１のメモリ領域は、少なくとも一つのビット線と、少なくとも一つのワード線と、複数のプレート線と、ノード電極と、上記ビット線と上記ノード電極との間に接続され、上記ワード線に印加される電圧に応じて導通状態または非導通状態に保持されるパストランジスタと、上記ノード電極に一方の電極が共通に接続され、他方の電極がそれぞれ異なるプレート線に接続された複数の強誘電体キャパシタとを有する少なくとも一つのセルストリングと、を有するクロスポイント型強誘電体メモリであり、上記第２のメモリ領域は、第１のメモリ領域と同一のビット線に接続された、ランダムアクセスが可能なキャッシュメモリを含み、上記第１のメモリにおいてノード電極を共有するメモリストリング単位の全データ、または、プレート線を共有する複数のメモリストリングを含むセルユニット単位の全データを、上記第２のメモリのキャッシュメモリに一括で読み出すとともに、読み出し元の全セルに“０”を書き込む機能を有する。
【００３２】
本発明の第３の観点に係るメモリ装置は、第１のメモリ領域と第２のメモリ領域を有し、上記第１のメモリ領域は、少なくとも一つのビット線と、少なくとも一つのワード線と、複数のプレート線と、ノード電極と、上記ビット線と上記ノード電極との間に接続され、上記ワード線に印加される電圧に応じて導通状態または非導通状態に保持されるパストランジスタと、上記ノード電極に一方の電極が共通に接続され、他方の電極がそれぞれ異なるプレート線に接続された複数の強誘電体キャパシタとを有する少なくとも一つのセルストリングと、を有し、上記第２のメモリ領域は、第１のメモリ領域と同一のビット線に接続された、ランダムアクセスが可能なメモリを含み、第１のメモリ領域から第２のメモリ領域へ、少なくともデータの一部を転送する機能を有する。
【００３３】
本発明では、上記第１のメモリ領域においてノード電極を共有するメモリストリング単位の全データを、上記第２のメモリに一括転送する機能を有する。
【００３４】
本発明では、上記第１のメモリ領域においてプレート線を共有する複数のメモリストリングを含むセルユニット単位の全データを、上記第２のメモリに一括転送する機能を有する。
【００３５】
本発明では、上記第１のメモリ領域においてノード電極を共有するメモリストリング単位の全データを、上記第２のメモリから第１のメモリに一括転送する機能を有する。
【００３６】
本発明では、上記第１のメモリ領域においてプレート線を共有する複数のメモリストリングを含むセルユニット単位の全データを、上記第２のメモリから第１のメモリに一括転送する機能を有する。
【００３７】
本発明では、好適には、上記第１のメモリ領域および第２のメモリ領域と、各ビット線に接続されたセンスアンプと、各ビット線に接続されたラッチ回路を有し、第１のメモリ領域と第２のメモリ領域の間でデータを転送している期間、ラッチ回路に保存されたデータに外部からアクセスできる機能を有する。
【００３８】
好適には、上記第２のメモリ領域のランダムアクセスが可能なメモリは、記憶素子としてのキャパシタを含み、上記第２のメモリ領域を構成するセルキャパシタの絶縁膜または強誘電体膜は、第１のメモリ領域を構成するセルキャパシタの強誘電体膜の少なくとも一部と、同時に形成されている。
【００３９】
本発明によれば、いわゆるクロスポイント型強誘電体メモリへのデータアクセスをライトバック型キャッシュメモリを介して行う。
これによりキャッシュメモリ内のデータは自由にランダムアクセスが可能になるとともに、クロスポイント型メモリへのアクセスはミスヒット時のみとなり、データ書き換え回数も大幅に低減できる。
さらに、クロスポイント型強誘電体メモリとキャッシュメモリとのデータ転送を、少なくともメモリストリングまたはプレート線を共有したユニット単位で行う。これにより、クロスポイント型メモリ側のアクセスは常にユニットで一括となる。
したがって、ディスターブ回数の上限を容易に制御することができる。
【００４０】
また、上述のキャッシュメモリをクロスポイント型強誘電体メモリ内に適切に内蔵させることで、さらにシステム性能を向上させることができる。
たとえばキャッシュメモリをＤＲＡＭとし、クロスポイント型強誘電体メモリのメモリユニットと同一のビット線に接続させる。
そして、外部からは、通常そのＤＲＡＭのデータをアクセスする。これにより面積的オーバーヘッドを最小に留めつつ、選択されたユニット群の選択データをＤＲＡＭにまとめて直接転送することができ、ミスヒット時のデータ転送に伴うオーバーヘッドを大幅に低減できる。
【００４１】
さらに、上記ＤＲＡＭのキャパシタ絶縁膜を、本体中の少なくとも一部のメモリユニットの強誘電体膜と同時形成することにより、製造工程を増加させることなく、微細なＤＲＡＭを搭載でき、キャッシュ搭載に伴うチップ面積の増大を抑制できる。
さらに、上記キャッシュメモリをＤＲＡＭではなく、各キャパシタがトランジスタで分離されたＦｅＲＡＭとすれば、分極反転信号を使える分そのキャパシタ面積を抑制でき、さらにチップ面積のオーバーヘッドは縮小する。
さらに、上記ＤＲＡＭ（ＦｅＲＡＭ）領域とクロスポイント型強誘電体メモリ領域との間のデータ転送をユニットアレイ単位で行えば、クロスポイント型強誘電体メモリ領域へのアクセスは常にユニットアレイ単位となり、ディスターブの上限を容易に規定することができる。
さらに、各ビット線に対応し、センスアンプ以外に別途ラッチを設けることで、ラッチに保存されたデータを外部からアクセスしつつクロスポイント型メモリ領域とＤＲＡＭ領域とのデータ転送を行うことが可能になり、メモリの使用効率を向上させることができる。
【００４２】
したがって、本発明を採用すれば、クロスポイント型強誘電体メモリの不揮発性、高集積性を活かしつつ、そのランダムアクセス性を向上させ、かつ書き換え回数を低減できる。これによりこのメモリの適用対象を大幅に拡大することが可能になる。
【００４３】
【発明の実施の形態】
第１実施形態
図１は、本発明の第１の実施形態に係るメモリ装置を採用したメモリシステムを示すブロック図、図２は、本発明の第１の実施形態に係るメモリ装置を採用したメモリシステムを示す回路図である。
【００４４】
本メモリシステム２０は、図１および図２に示すように、第１のメモリとしてのクロスポイント型強誘電体メモリ（以下、本体メモリという）３０、第２のメモリとしてのライトバック型キャッシュメモリ４０、およびＣＰＵ５０を有している。
本体メモリ３０とライトバック型キャッシュメモリ４０により本発明に係るメモリ装置が構成される。
なお、ライトバック型キャッシュメモリ４０は、ランダムアクセスが可能なＳＲＡＭまたはＤＲＡＭにより構成される。
【００４５】
そして、本第１の実施形態に係るメモリ装置を採用したメモリシステム２０は図１に示すように、第１のメモリである本体メモリ３０、第２のメモリであるキャッシュメモリ４０、およびＣＰＵ５０がそれぞれ別チップで構成されている。
【００４６】
本体メモリ３０は、図２に示すように、メモリセルアレイ３１、ワードドライバ３２、プレートドライバ３３、およびセンスアンプ（Ｓ／Ａ）群３４を有している。
【００４７】
メモリセルアレイ３１は、それぞれメモリセルを構成する複数（本実施形態では３２個）の強誘電体キャパシタＦＣ３０１〜ＦＣ３３２がマトリクス状に配列されている。そして、メモリセルを構成する３２個の強誘電体キャパシタは、ひとつのセルユニットＵＴ３１、ＵＴ３２に分割されている。
なお、図１では図面の簡単化のため２つのセルユニットのみを示しているが、メモリセルアレイ３１は、複数のセルユニットをマトリクス状に配列して構成される。
【００４８】
セルユニットＵＴ３１は、４列のセルストリングＣＳＴ３１〜ＣＳＴ３４に分割されている。
【００４９】
セルストリングＣＳＴ３１は、ｎチャネルＭＯＳトランジスタからなるパストランジスタＴＲ３０１、および同一列に配列された強誘電体キャパシタＦＣ３０１，ＦＣ３０２，ＦＣ３０３，ＦＣ３０４により構成される。
【００５０】
セルストリングＣＳＴ３１においては、パストランジスタＴＲ３０１を介してビット線ＢＬ３１に接続されている一つのノード電極ＮＤ３１に複数（本実施形態では４個）のメモリセルとしての強誘電体キャパシタＦＣ３０１，ＦＣ３０２，ＦＣ３０３，ＦＣ３０４の一方の電極が共通に接続されている。
各強誘電体キャパシタＦＣ３０１，ＦＣ３０２，ＦＣ３０３，ＦＣ３０４の他方の電極はそれぞれ異なるプレート線ＰＬ３１，ＰＬ３２，ＰＬ３３，ＰＬ３４に接続されており、メモリセルとしての各強誘電体キャパシタＦＣ３０１，ＦＣ３０２，ＦＣ３０３，ＦＣ３０４のそれぞれに対して独立にデータの書き込みができるように構成されている。
なお、本実施形態では、たとえばノード電極ＮＤ３１を共有する複数の強誘電体キャパシタＦＣ３０１，ＦＣ３０２，ＦＣ３０３，ＦＣ３０４のデータアクセスは一括で連続的に行われる。
【００５１】
セルストリングＣＳＴ３２は、ｎチャネルＭＯＳトランジスタからなるパストランジスタＴＲ３０２、および同一列に配列された強誘電体キャパシタＦＣ３０５，ＦＣ３０６，ＦＣ３０７，ＦＣ３０８により構成される。
【００５２】
セルストリングＣＳＴ３２においては、パストランジスタＴＲ３０２を介してビット線ＢＬ３２に接続されている一つのノード電極ＮＤ３２にメモリセルとしての強誘電体キャパシタＦＣ３０５，ＦＣ３０６，ＦＣ３０７，ＦＣ３０８の一方の電極が共通に接続されている。
各強誘電体キャパシタＦＣ３０５，ＦＣ３０６，ＦＣ３０７，ＦＣ３０８の他方の電極はそれぞれ異なるプレート線ＰＬ３１，ＰＬ３２，ＰＬ３３，ＰＬ３４に接続されており、メモリセルとしての各強誘電体キャパシタＦＣ３０５，ＦＣ３０６，ＦＣ３０７，ＦＣ３０８のそれぞれに対して独立にデータの書き込みができるように構成されている。
なお、本実施形態では、ノード電極ＮＤ３２を共有する複数の強誘電体キャパシタＦＣ３０５，ＦＣ３０６，ＦＣ３０７，ＦＣ３０８のデータアクセスは一括で連続的に行われる。
【００５３】
セルストリングＣＳＴ３３は、ｎチャネルＭＯＳトランジスタからなるパストランジスタＴＲ３０３、および同一列に配列された強誘電体キャパシタＦＣ３０９，ＦＣ３１０，ＦＣ３１１，ＦＣ３１２により構成される。
【００５４】
セルストリングＣＳＴ３３においては、パストランジスタＴＲ３０３を介してビット線ＢＬ３３に接続されている一つのノード電極ＮＤ３３にメモリセルとしての強誘電体キャパシタＦＣ３０９，ＦＣ３１０，ＦＣ３１１，ＦＣ３１２の一方の電極が共通に接続されている。
各強誘電体キャパシタＦＣ３０９，ＦＣ３１０，ＦＣ３１１，ＦＣ３１２の他方の電極はそれぞれ異なるプレート線ＰＬ３１，ＰＬ３２，ＰＬ３３，ＰＬ３４に接続されており、メモリセルとしての各強誘電体キャパシタＦＣ３０９，ＦＣ３１０，ＦＣ３１１，ＦＣ３１２のそれぞれに対して独立にデータが書き込みができるように構成されている。
なお、本実施形態では、ノード電極ＮＤ３３を共有する複数の強誘電体キャパシタＦＣ３０９，ＦＣ３１０，ＦＣ３１１，ＦＣ３１２のデータアクセスは一括で連続的に行われる。
【００５５】
セルストリングＣＳＴ３４は、ｎチャネルＭＯＳトランジスタからなるパストランジスタＴＲ３０４、および同一列に配列された強誘電体キャパシタＦＣ３１３，ＦＣ３１４，ＦＣ３１５，ＦＣ３１６により構成される。
【００５６】
セルストリングＣＳＴ３４においては、パストランジスタＴＲ３０４を介してビット線ＢＬ３４に接続されている一つのノード電極ＮＤ３４にメモリセルとしての強誘電体キャパシタＦＣ３１３，ＦＣ３１４，ＦＣ３１５，ＦＣ３１６の一方の電極が共通に接続されている。
各強誘電体キャパシタＦＣ３１３，ＦＣ３１４，ＦＣ３１５，ＦＣ３１６の他方の電極はそれぞれ異なるプレート線ＰＬ３１，ＰＬ３２，ＰＬ３３，ＰＬ３４に接続されており、メモリセルとしての各強誘電体キャパシタＦＣ３１３，ＦＣ３１４，ＦＣ３１５，ＦＣ３１６のそれぞれに対して独立にデータが書き込みができるように構成されている。
なお、本実施形態では、ノード電極ＮＤ３４を共有する複数の強誘電体キャパシタＦＣ３１３，ＦＣ３１４，ＦＣ３１５，ＦＣ３１６のデータアクセスは一括で連続的に行われる。
【００５７】
そして、セルストリングＣＳＴ３１〜ＣＳＴ３４を構成するパストランジスタＴＲ３０１〜ＴＲ３０４のゲート電極が共通のワード線ＷＬ３１に接続されている。
【００５８】
セルユニットＵＴ３２は、４列のセルストリングＣＳＴ３５〜ＣＳＴ３８に分割されている。
【００５９】
セルストリングＣＳＴ３５は、ｎチャネルＭＯＳトランジスタからなるパストランジスタＴＲ３０５、および同一列に配列された強誘電体キャパシタＦＣ３１７，ＦＣ３１８，ＦＣ３１９，ＦＣ３２０により構成される。
【００６０】
セルストリングＣＳＴ３５においては、パストランジスタＴＲ３０５を介してビット線ＢＬ３１に接続されている一つのノード電極ＮＤ３５に複数（本実施形態では４個）のメモリセルとしての強誘電体キャパシタＦＣ３１７，ＦＣ３１８，ＦＣ３１９，ＦＣ３２０の一方の電極が共通に接続されている。
各強誘電体キャパシタＦＣ３１７，ＦＣ３１８，ＦＣ３１９，ＦＣ３２０の他方の電極はそれぞれ異なるプレート線ＰＬ３５，ＰＬ３６，ＰＬ３７，ＰＬ３８に接続されており、メモリセルとしての各強誘電体キャパシタＦＣ３１７，ＦＣ３１８，ＦＣ３１９，ＦＣ３２０のそれぞれに対して独立にデータの書き込みができるように構成されている。
なお、本実施形態では、たとえばノード電極ＮＤ３５を共有する複数の強誘電体キャパシタＦＣ３１７，ＦＣ３１８，ＦＣ３１９，ＦＣ３２０のデータアクセスは一括で連続的に行われる。
【００６１】
セルストリングＣＳＴ３６は、ｎチャネルＭＯＳトランジスタからなるパストランジスタＴＲ３０６、および同一列に配列された強誘電体キャパシタＦＣ３２１，ＦＣ３２２，ＦＣ３２３，ＦＣ３２４により構成される。
【００６２】
セルストリングＣＳＴ３６においては、パストランジスタＴＲ３０６を介してビット線ＢＬ３２に接続されている一つのノード電極ＮＤ３６にメモリセルとしての強誘電体キャパシタＦＣ３２１，ＦＣ３２２，ＦＣ３２３，ＦＣ３２４の一方の電極が共通に接続されている。
各強誘電体キャパシタＦＣ３２１，ＦＣ３２２，ＦＣ３２３，ＦＣ３２４の他方の電極はそれぞれ異なるプレート線ＰＬ３５，ＰＬ３６，ＰＬ３７，ＰＬ３８に接続されており、メモリセルとしての各強誘電体キャパシタＦＣ３２１，ＦＣ３２２，ＦＣ３２３，ＦＣ３２４のそれぞれに対して独立にデータの書き込みができるように構成されている。
なお、本実施形態では、ノード電極ＮＤ３６を共有する複数の強誘電体キャパシタＦＣ３２１，ＦＣ３２２，ＦＣ３２３，ＦＣ３２４のデータアクセスは一括で連続的に行われる。
【００６３】
セルストリングＣＳＴ３７は、ｎチャネルＭＯＳトランジスタからなるパストランジスタＴＲ３０７、および同一列に配列された強誘電体キャパシタＦＣ３２５，ＦＣ３２６，ＦＣ３２７，ＦＣ３２８により構成される。
【００６４】
セルストリングＣＳＴ３７においては、パストランジスタＴＲ３０７を介してビット線ＢＬ３３に接続されている一つのノード電極ＮＤ３７にメモリセルとしての強誘電体キャパシタＦＣ３２５，ＦＣ３２６，ＦＣ３２７，ＦＣ３２８の一方の電極が共通に接続されている。
各強誘電体キャパシタＦＣ３２５，ＦＣ３２６，ＦＣ３２７，ＦＣ３２８の他方の電極はそれぞれ異なるプレート線ＰＬ３５，ＰＬ３６，ＰＬ３７，ＰＬ３８に接続されており、メモリセルとしての各強誘電体キャパシタＦＣ３２５，ＦＣ３２６，ＦＣ３２７，ＦＣ３２８のそれぞれに対して独立にデータが書き込みができるように構成されている。
なお、本実施形態では、ノード電極ＮＤ３７を共有する複数の強誘電体キャパシタＦＣ３２５，ＦＣ３２６，ＦＣ３２７，ＦＣ３２８のデータアクセスは一括で連続的に行われる。
【００６５】
セルストリングＣＳＴ３８は、ｎチャネルＭＯＳトランジスタからなるパストランジスタＴＲ３０８、および同一列に配列された強誘電体キャパシタＦＣ３２９，ＦＣ３３０，ＦＣ３３１，ＦＣ３３２により構成される。
【００６６】
セルストリングＣＳＴ３８においては、パストランジスタＴＲ３０８を介してビット線ＢＬ３４に接続されている一つのノード電極ＮＤ３８にメモリセルとしての強誘電体キャパシタＦＣ３２９，ＦＣ３３０，ＦＣ３３１，ＦＣ３３２の一方の電極が共通に接続されている。
各強誘電体キャパシタＦＣ３２９，ＦＣ３３０，ＦＣ３３１，ＦＣ３３２の他方の電極はそれぞれ異なるプレート線ＰＬ３５，ＰＬ３６，ＰＬ３７，ＰＬ３８に接続されており、メモリセルとしての各強誘電体キャパシタＦＣ３２９，ＦＣ３３０，ＦＣ３３１，ＦＣ３３２のそれぞれに対して独立にデータが書き込みができるように構成されている。
なお、本実施形態では、ノード電極ＮＤ３８を共有する複数の強誘電体キャパシタＦＣ３２９，ＦＣ３３０，ＦＣ３３１，ＦＣ３３２のデータアクセスは一括で連続的に行われる。
【００６７】
そして、セルストリングＣＳＴ３５〜ＣＳＴ３８を構成するパストランジスタＴＲ３０５〜ＴＲ３０８のゲート電極が共通のワード線ＷＬ３２に接続されている。
【００６８】
ワードドライバ３２は、アドレス指定されたワード線、図２の例ではＷＬ３１またはＷＬ３２に、たとえば電源電圧ＶCC＋α（αはパストランジスタのしきい値電圧Ｖｔｈ以上の電圧、たとえば１Ｖ）を印加して、セルユニット単位でパストランジスタを導通状態に保持させる。
【００６９】
プレートドライバ３３は、データアクセス時にアドレス指定されたプレート線ＰＬ３１〜ＰＬ３４あるいはＰＬ３５〜ＰＬ３８にアドレス指定されたメモリセルとしての強誘電体キャパシタにデータを書き込み、または読み出しが行えるような所定電圧０Ｖ，ＶCCを印加し、非選択のプレート線には所定電圧ＶCC／２を印加する。
なお、前述したように、メモリセルアレイ３１に対するアクセスは、セルユニット単位（ワード線単位）で選択が行われ、セルストリング内の一つのノードに接続されている複数（本実施形態では４個）の強誘電体キャパシタに対して一括で連続的に行われることから、４本のプレート線ＰＬ３１〜ＰＬ３４、ＰＬ３５〜ＰＬ３８はそれぞれ連続的にアドレス指定される。
【００７０】
センスアンプ群３４は、ビット線ＢＬ３１およびＢＬ３２が接続されたセンスアンプ３４１と、ビット線ＢＬ３３およびＢＬ３４が接続されたセンスアンプ３４２を有している。
各センスアンプ３４１，３４２は、書き込み時あるいは読み出し時に、ビット線ＢＬ３１〜ＢＬ３４に読み出されたデータをラッチして増幅する。
【００７１】
また、本体メモリ３０においては、図示しないカラムドライバにより、アドレス指定に応じてセンスアンプ３４１、３４２の選択やセンスアンプにラッチされた読み出しデータの出力、書き込みデータの対応するセンスアンプへの供給等を行う。
【００７２】
なお、本体メモリ３０においては、ビット線ＢＬ３１とビット線ＢＬ３２、ビット線ＢＬ３３とビット線ＢＬ３４がビット線対を構成し、ビット線対の一方のビット線には、図示しないダミーセルにより参照電位が与えられる。
【００７３】
以下、本メモリシステム２０の特徴的な機能について説明する。
【００７４】
メモリシステム２０では、本体メモリ３０へのアクセスをライトバック型キャッシュメモリ４０を介して行う。
すなわち、ＣＰＵ５０は、所望のデータにアクセスする際、まずキャッシュメモリ４０の内部を探し、そこにデータがあれば、本体メモリ３０はアクセスしない。
また、キャッシュメモリ４０に所望のデータが無い場合（ミスヒット時）は、所望のデータを含むメモリブロックを本体メモリ３０からキャッシュメモリ４０に転送する。
その際、キャッシュメモリ４０の内部に空きが無い場合、記憶データ群の一部を破棄し、そのデータは本体メモリ３０の元の位置に書き戻す。
【００７５】
上記動作は、キャッシュメモリ４０への書き込み時でも同様に、キャッシュメモリ４０に所望データがあれば、本体メモリ３０にはアクセスされない。
したがって、本動作を実現するために、キャッシュメモリ４０は、書きこみ時には必ず本体メモリ３０へも書き戻されるライトスルー型とは異なる、ライトバック型により構成されている。
【００７６】
本メモリシステム２０へのアクセスはキャッシュメモリ４０に所望データがある限り、キャッシュメモリ４０のみに対して行われる。したがって、その際のアクセスは見かけ上ランダムアクセスとなっている。
また、上述したように、ヒット時は本体メモリ３０へのアクセスが行われない。したがって、本体メモリ３０への総アクセス回数を低減でき、書き換え回数を減少させ、その寿命を延ばすことが可能である。
【００７７】
さらに、本メモリシステム２０では、キャッシュメモリ４０と本体メモリ３０の間のデータ転送を、互いにディスターブを及ぼし合うキャパシタ群の単位で一括に行う。
すなわち、たとえば本体メモリ３０におけるセルストリングＣＳＴ３１〜ＣＳＴ３４，ＣＳＴ３５〜ＣＳＴ３８、またはプレート線ＰＬ３１〜ＰＬ３４、ＰＬ３５〜ＰＬ３８を共有したセルユニットＵＴ３１，ＵＴ３２の単位で一括に転送を行う。
【００７８】
これにより、本体メモリ３０へのアクセスは常にセルユニットＵＴ３１，ＵＴ３２に相当する単位で行われる。
したがって、任意のデータが所望された際、そのアクセス時にディスターブを受ける全てのセルキャパシタが同時にアクセスされることになり、少なくとも一回ずつリフレッシュされる。
その結果、上記単位でアクセスが行われる限り、いずれのセルキャパシタに対してもディスターブ回数の上限を保証でき、その劣化を制限することが可能になる。
【００７９】
また、本メモリシステム２０では、本体メモリ３０がリストア動作を行わず、読み出しのみを行う機能を有している。
【００８０】
本体メモリ３０からのデータ読み出しは破壊読出しとなるので、一般的な強誘電体メモリでは、読み出しの際、引き続いて必ずリストアを行っている。
これに対して、本メモリシステム２０における本体メモリ３０のように、リストア省略機能を設けることで、本体メモリ３０からキャッシュメモリ４０へのデータ転送は高速に無駄なく行われ、さらに、即座に次の転送に移れるようになる。
これらのデータは、本体メモリ３０側では破壊されているが、キャッシュメモリ４０側には保存されている。
これらのデータは、将来キャッシュメモリ４０側でデータが破棄される際には必ず本体メモリ３０に書き戻される。
したがって、実際の使用でデータが失われることはない。
このように、本メモリシステム２０においては、本体メモリ３０で無駄なリストアを行わないことから、書き換え回数も半分で済む。
【００８１】
なお、このような機能を使用した場合は、電源オフ時には電源電圧の低下を検知して自動的にキャッシュメモリ４０内のデータを本体メモリ３０に書き戻す機能を付加しておくことが望ましい。
【００８２】
また、本メモリシステム２０において、本体メモリ３０からの読み出し動作は、たとえば図２のビット線ＢＬ３１，ＢＬ３２をグランドレベルにイコライズして浮遊状態にした後、ワード線ＷＬ３１をワードドライバ３２により駆動して、セルストリングＣＳＴ３１，ＣＳＴ３２のパストランジスタＴＲ３０１，３０２を導通状態とし、たとえばプレート線ＰＬ３１に正の電圧パルスを与える動作である。
この際、選択されたキャパシタＦＣ３０１，ＦＣ３０５における強誘電体膜の分極は”１”データが反転し、”０”保持と同じ方向、すなわち弱”０”状態となる。
このようにデータを取り出した後、さらにビット線ＢＬ３１，ＢＬ３２をグランドレベルに戻し、読み出しを行った全セルに意図的に”０”書きこみを完了しておくことも可能である。
このような処理を行っておけば、データを書き戻す際は、所望のセルに”１”書きこみのみを行えば良い。したがって、書きこみ動作も簡略化し、高速化することができる。
【００８３】
以上説明したように、本第１の実施形態によれば、クロスポイント型本体メモリ（強誘電体メモリ）３０へのデータアクセスをライトバック型キャッシュメモリ４０を介して行うことから、キャッシュメモリ４０内のデータは自由にランダムアクセスが可能になるとともに、クロスポイント型の本体メモリへ３０のアクセスはミスヒット時のみとなり、データ書き換え回数も大幅に低減できる。
さらに、クロスポイント型強誘電体メモリ３０とキャッシュメモリ４０とのデータ転送を、セルストリングＣＳＴ３１〜ＣＳＴ３４，ＣＳＴ３５〜ＣＳＴ３８、またはプレート線ＰＬ３１〜ＰＬ３４、ＰＬ３５〜ＰＬ３８を共有したセルユニットＵＴ３１，ＵＴ３２の単位で一括に転送を行うことから、クロスポイント型強誘電体メモリ３０側のアクセスは常にセルユニットＵＴ３１，ＵＴ３２で一括となる。
したがって、ディスターブ回数の上限を容易に制御することが出来る。
【００８４】
第２実施形態
図３は、本発明の第２の実施形態に係るメモリ装置を採用したメモリシステムを示す回路図である。
【００８５】
本第２の実施形態が上述した第１の実施形態と異なる点は、クロスポイント型強誘電体メモリ、すなわち本体メモリの構成にある。
第１の実施形態では、メモリセルアレイにおいて、異なる列に配置されたセルストリングをそれぞれ異なるビット線ＢＬ３１〜ＢＬ３４に接続したのに対し、本第２の実施形態では、隣接する２列のセルストリングを同一のビット線に接続している。
【００８６】
具体的には、本体メモリ３０Ａでは、図３に示すように、セルユニットＵＴ３１ＡにおけるセルストリングＣＳＴ３１Ａのノード電極ＮＤ３１がパストランジスタＴＲ３０１を介してビット線ＢＬ３１に接続され、セルストリングＣＳＴ３２Ａのノード電極ＮＤ３２がパストランジスタＴＲ３０２を介してビット線ＢＬ３１に接続されている。
同様に、セルユニット３１ＡにおけるセルストリングＣＳＴ３３Ａのノード電極ＮＤ３３がパストランジスタＴＲ３０３を介してビット線ＢＬ３２に接続され、セルストリングＣＳＴ３４Ａのノード電極ＮＤ３４がパストランジスタＴＲ３０４を介してビット線ＢＬ３２に接続されている。
そして、セルストリングＣＳＴ３１ＡのパストランジスタＴＲ３０１のゲートとセルストリングＣＳＴ３３ＡのパストランジスタＴＲ３０３のゲートが共通のワード線ＷＬ３１に接続され、セルストリングＣＳＴ３２ＡのパストランジスタＴＲ３０２のゲートとセルストリングＣＳＴ３４ＡのパストランジスタＴＲ３０４のゲートが共通のワード線ＷＬ３３に接続されている。
【００８７】
また、セルユニットＵＴ３２ＡにおけるセルストリングＣＳＴ３５Ａのノード電極ＮＤ３５がパストランジスタＴＲ３０５を介してビット線ＢＬ３１に接続され、セルストリングＣＳＴ３６Ａのノード電極ＮＤ３６がパストランジスタＴＲ３０６を介してビット線ＢＬ３１に接続されている。
同様に、セルユニットＵＴ３２ＡにおけるセルストリングＣＳＴ３７Ａのノード電極ＮＤ３７がパストランジスタＴＲ３０７を介してビット線ＢＬ３２に接続され、セルストリングＣＳＴ３８Ａのノード電極ＮＤ３８がパストランジスタＴＲ３０８を介してビット線ＢＬ３２に接続されている。
そして、セルストリングＣＳＴ３５ＡのパストランジスタＴＲ３０５のゲートとセルストリングＣＳＴ３７ＡのパストランジスタＴＲ３０７のゲートが共通のワード線ＷＬ３２に接続され、セルストリングＣＳＴ３６ＡのパストランジスタＴＲ３０６のゲートとセルストリングＣＳＴ３８ＡのパストランジスタＴＲ３０８のゲートが共通のワード線ＷＬ３４に接続されている。
【００８８】
このような構成を取る場合、共通のビット線に接続された一方のセルストリング、たとえばＣＳＴ３１Ａをアクセスする間、他方のセルストリングＣＳＴ３２Ａはディスターブを受ける。したがって、セルユニットに相当する単位のセルキャパシタ同士が相互にディスターブを及ぼし合う。
【００８９】
そこで、本第２の実施形態においても、上述した第１の実施形態と同様に、本体メモリ３０Ａはライトバック型キャッシュメモリ４０を介してアクセスされる。
このとき、本体メモリ３０とキャッシュメモリ４０の間のデータ転送は、セルストリングＣＳＴ３１Ａ〜ＣＳＴ３４Ａ，ＣＳＴ３５Ａ〜ＣＳＴ３８Ａ、またはプレート線ＰＬ３１〜ＰＬ３４、ＰＬ３５〜ＰＬ３８を共有したセルユニットＵＴ３１Ａ，ＵＴ３２Ａの単位で一括に転送を行う。
【００９０】
これにより、本第２の実施形態においても、第１の実施形態と同等に、ディスターブ回数の制御が容易になる。
【００９１】
第３実施形態
図４は、本発明の第３の実施形態に係るメモリ装置を採用したメモリシステムを示すブロック図である。
【００９２】
本第３の実施形態が上述した第１および第２の実施形態と異なる点は、メモリ装置を構成する第１のメモリとしてのクロスポイント型強誘電体メモリ（本体メモリという）と第２のメモリとしてのライトバック型キャッシュメモリとを別々のチップに構成する代わりに、同一チップ内に一体化した構成したことにある。
このように、本体メモリ３０Ｂとキャッシュメモリ４０Ｂが一体化している場合は、ミスヒット時の本体、キャッシュ間データ転送の高速化に有利である。
【００９３】
図５は、本発明の第３の実施形態に係る本体メモリ３０とキャッシュメモリ４０が一体化されたメモリ装置の構成例を示す回路図である。
【００９４】
本メモリ装置６０は、図５に示すように、本体メモリ３０Ｂとキャッシュメモリ４０Ｂとセンスアンプ３４１，３４２を挟んで、同一のビット線ＢＬ３１〜ＢＬ３４（キャッシュメモリ４０Ｂではビット線ＢＬ４１〜ＢＬ４４として表している）に接続されている。
【００９５】
図５の本体メモリ３０Ｂの構成は、図２の本体メモリ３０と基本的には同様の構成を有していることから、ここではその詳細な説明は省略し、また、同一構成部分には同一を符号を用いている。
図５の本体メモリ３０Ｂにおいては、図２の本体メモリ３０の構成に加えて、以下の構成をさらに有する。
すなわち、センスアンプ３４１の差動入出力が、ｎチャネルＭＯＳトランジスタからスイッチＳＷ３１，ＳＷ３２を介してビット線ＢＬ３１，ＢＬ３２接続され、センスアンプ３４２の差動入出力が、ｎチャネルＭＯＳトランジスタからスイッチＳＷ３３，ＳＷ３４を介してビット線ＢＬ３３，ＢＬ３４に接続されている。
また、センスアンプ３４１の差動入出力が、ｎチャネルＭＯＳトランジスタからスイッチＳＷ３５，ＳＷ３６を介してキャッシュメモリ４０側のビット線ＢＬ４１，ＢＬ４２に接続され、センスアンプ３４２の差動入出力が、ｎチャネルＭＯＳトランジスタからスイッチＳＷ３７，ＳＷ３８を介してキャッシュメモリ４０側のビット線ＢＬ４３，ＢＬ４４に接続されている。
さらに、センスアンプ３４１に対してｎチャネルＭＯＳトランジスタからスイッチＳＷ３９を介してラッチ３５が接続され、センスアンプ３４２に対してｎチャネルＭＯＳトランジスタからスイッチＳＷ４０を介してラッチ３６が接続されている。
そして、各スイッチＳＷ３１〜ＳＷ３４、スイッチＳＷ３５〜ＳＷ３８、およびスイッチＳＷ３９，ＳＷ４０の導通制御を動作モードに応じて行うコントローラ３７を有している。
【００９６】
キャッシュメモリ４０Ｂは、たとえば選択トランジスタＣＳＴ４０１〜ＣＳＴ４１６と一方の電極をグランドで終端したキャパシタＣ４０１〜Ｃ４１６からなるＤＲＡＭセルＭＣ４０１〜ＭＣ４１６が４行４列のマトリクス状に配列されている。
【００９７】
そして、第１列に配列されたメモリセルＭＣ４０１，ＭＣ４０５，ＭＣ４０９，ＭＣ４１３が選択トランジスタＣＳＴ４０１，ＣＳＴ４０５，ＣＳＴ４０９，ＣＳＴ４１３を介してビット線ＢＬ４１（ＢＬ３１）に接続され、第２列に配列されたメモリセルＭＣ４０２，ＭＣ４０６，ＭＣ４１０，ＭＣ４１４が選択トランジスタＣＳＴ４０２，ＣＳＴ４０６，ＣＳＴ４１０，ＣＳＴ４１４を介してビット線ＢＬ４２（ＢＬ３２）に接続され、第３列に配列されたメモリセルＭＣ４０３，ＭＣ４０７，ＭＣ４１１，ＭＣ４１５が選択トランジスタＣＳＴ４０３，ＣＳＴ４０７，ＣＳＴ４１１，ＣＳＴ４１５を介してビット線ＢＬ４３（ＢＬ３３）に接続され、第４列に配列されたメモリセルＭＣ４０４，ＭＣ４０８，ＭＣ４１２，ＭＣ４１６が選択トランジスタＣＳＴ４０４，ＣＳＴ４０８，ＣＳＴ４１２，ＣＳＴ４１６を介してビット線ＢＬ４４（ＢＬ３４）に接続されている。
【００９８】
さらに、第１行に配列されたメモリセルＭＣ４０１〜ＭＣ４０４の選択トランジスタＣＳＴ４０１〜ＣＳＴ４０４のゲートがワード線ＷＬ４１に接続され、第２行に配列されたメモリセルＭＣ４０５〜ＭＣ４０８の選択トランジスタＣＳＴ４０５〜ＣＳＴ４０８のゲートがワード線ＷＬ４２に接続され、第３行に配列されたメモリセルＭＣ４０９〜ＭＣ４１２の選択トランジスタＣＳＴ４０９〜ＣＳＴ４１２のゲートがワード線ＷＬ４３に接続され、第４行に配列されたメモリセルＭＣ４１３〜ＭＣ４１６の選択トランジスタＣＳＴ４１３〜ＣＳＴ４１６のゲートがワード線ＷＬ４４に接続されている。
また、ワード線ＷＬ４１〜ＷＬ４４は、ワードドライバ４２により駆動される。
【００９９】
このような構成を有するキャッシュメモリ４０Ｂは、外部からランダムアクセスすることができる。
これらのＤＲＡＭの容量は、第１のメモリとしての本体メモリ３０Ｂと第２のメモリとしてキャッシュメモリ４０Ｂの両メモリ領域間の一括転送単位に相当するセルユニットＵＴ３１，ＵＴ３２の容量と一致している。
また、ＤＲＡＭ領域（４１Ｂ）をアドレッシングする各ワード線ＷＬ４１〜ＷＬ４４は、本体メモリ３０Ｂのセルユニット内をアドレッシングする各プレート線ＰＬ３１〜ＰＬ３４，ＰＬ３５〜ＰＬ３８に一対一で対応している。
たとえば、セルユニットＵＴ３１のプレート線ＰＬ３１〜ＰＬ３４に対し、キャッシュメモリ４０Ｂのワード線ＷＬ４１〜ＷＬ４４がそれぞれ対応する。
【０１００】
メモリ装置６０において、外部からデータアクセスがあった場合、所望のデータが存在するセルユニットのデータがキャッシュメモリ４０ＢのＤＲＡＭ領域４１Ｂに転送されていれば、ＤＲＡＭ領域４１Ｂのみがアクセスされ、本体メモリ３０Ｂのメモリセルアレイ（以下、メモリ領域）３１Ｂはアクセスされない。
したがって、外部からはＤＲＡＭのようにランダムアクセスできる。
【０１０１】
また、本体メモリ領域の書き換え回数も減少し、その寿命も延びる。なお、ＤＲＡＭアクセス時は本体メモリ選択線ＳＬ３１はオフ状態であり、ＤＲＡＭ選択線ＳＬ３２はオン状態になっている。
一方、所望のデータがキャッシュメモリ４０ＢのＤＲＡＭ領域４１Ｂに無い場合、ＤＲＡＭ領域４１Ｂのデータを元の本体メモリ３０Ｂ内のセルユニットに一括連続で書き戻し、さらに所望のデータを含むセルユニットのデータをキャッシュメモリ４０ＢのＤＲＡＭ領域４１Ｂに一括連続で転送する。
【０１０２】
本第３の実施形態のように、キャッシュメモリ４０ＢのＤＲＡＭ領域４１Ｂとクロスポイント型本体メモリ３０Ｂのメモリ領域３１Ｂがビット線を共有した構成を取ることにより、本体メモリ３０Ｂのメモリ領域３１Ｂとキャッシュメモリ４０ＢのＤＲＡＭ領域４１Ｂ間のデータ転送はメモリ領域内の全ビット線を介して並列に行われる。
したがって、極めて高速にデータ転送を実行でき、ミスヒット時のオーバーヘッド時間を低減できる。
また、このようにキャッシュ部にＤＲＡＭを用い、アレイを一体化させることで、キャッシュ内蔵に伴うチップ面積の増大を大幅に低減できる。
【０１０３】
また、ＤＲＡＭのキャパシタ絶縁膜を本体メモリアレイの強誘電体膜の一部と同時形成すれば、小さなキャパシタで大きな容量が獲得でき、ＤＲＡＭの占有面積をさらに小さくできる。
さらに、ＤＲＡＭのキャパシタをグランドで終端させることにより、そのキャパシタには一方向の電界しかかからない。したがって、最も使用頻度の高いＤＲＡＭキャッシュ部には分極反転が発生せず、疲労による誘電性の劣化や絶縁破壊は発生しない。
【０１０４】
なお、メモリ全体を複数のバンクで構成し、本体メモリ３０Ｂとキャッシュメモリ４０ＢのＤＲＡＭ間でデータ転送を行う間、他のバンクをアクセスできるようにしても良い。
【０１０５】
さらに、本第３の実施形態では、上述したように、各センスアンプ３４１，３４２に別途ラッチ３５，３６が接続されている。
これにより、たとえば、ミスヒット時に所望のプレート線上のデータをまずセンスアンプに読み出し、それらをラッチに保存する。
その後ラッチとセンスアンプをスイッチＳＷ３９，ＳＷ４０で切り離すことで、ラッチとセンスアンプを独立に機能させ、ミスヒット時のオーバーヘッドをさらに低減することもできる。
すなわち、外部からはこれらのラッチにアクセスしつつ、内部ではセンスアンプを用いてキャッシュメモリ４０ＢのＤＲＡＭと本体メモリ３０Ｂの間のデータ転送を実行すれば良い。
【０１０６】
図６および図７は、センスアンプを介した本体メモリとキャッシュメモリの両メモリ領域間のデータ転送動作例を示すタイミングチャートである。
図６は本体メモリ３０ＢからＤＲＡＭキャッシュメモリ４０Ｂへの転送動作を例示し、本体メモリからデータを読み出し、ＤＲＡＭキャッシュに書きこむ工程を示している。
また、図７はＤＲＡＭキャッシュメモリ４０Ｂから本体メモリ３０Ｂへの転送動作を例示し、ＤＲＡＭキャッシュメモリからデータを読み出し本体メモリにリストアする工程を示している。
【０１０７】
次に、図６に関連付けて本体メモリ３０ＢからＤＲＡＭキャッシュメモリ４０Ｂへの転送動作について説明する。
【０１０８】
まず、コントローラ３７により本体メモリ領域選択線ＳＬ３１を電源電圧ＶCC＋αに駆動して、スイッチＳＷ３１〜ＳＷ３４をオンさせ、ＤＲＡＭ領域選択線ＳＬ３２によりスイッチＳＷ３５〜ＳＷ３８をオフにして、センスアンプ３４１、３４２を本体メモリ３０のみと接続する。
そして、ビット線ＢＬ３１，ＢＬ３２（ＢＬ３３，ＢＬ３４）をグランドレベルにイコライズし、フローティングにした状態で、ワード線ＷＬ３１（ＷＬ３２）を開いてセルユニットＵＴ３１を選択し、所望のデータに接続されたプレート線たとえばＰＬ３１にパルスを与えてデータを読み出す。
次に、本体メモリ領域選択線ＳＬ３１を０Ｖに切り換えて、スイッチＳＷ３１〜ＳＷ３４をオフさせた後、センスアンプ３４１（３４２）を活性化し、さらに今度はＤＲＡＭメモリ領域選択線ＳＬ３２を電源電圧ＶCC＋αに駆動して、スイッチＳＷ３５〜ＳＷ３８をオンさせ、データをキャッシュメモリ４０ＢのＤＲＡＭ領域側のビット線ＢＬ４１，ＢＬ４２（ＢＬ４３，ＢＬ３４）に伝達する。
ここで、選択プレート線ＰＬ３１に対応したＤＲＡＭワード線ＷＬ４１を駆動してＤＲＡＭキャパシタにデータを転送する。
【０１０９】
上記動作を選択ユニット内の全てのプレート線に対して繰り返すことで、セルユニットＵＴ３１の全データが、キャッシュメモリ４０ＢのＤＲＡＭ領域４１Ｂに転送される。
なお、本体メモリ３０ＢからＤＲＡＭ領域へデータを転送した時点では本体メモリ３０Ｂのリストアは行われていない。
リストア動作は外部のアクセス要求がＤＲＡＭ領域内のデータにミスヒットした際、キャッシュメモリ４０ＢのＤＲＡＭ領域４１Ｂから元の領域にデータを書き戻す時に行われる。
【０１１０】
なお、上記本体メモリ３０Ｂからの読み出し動作において、本体ビット線ＢＬ３１〜ＢＬ３４はセンスアンプ切断後に再度グランドにイコライズされているが、この時プレート線ＰＬ３１はまだオン状態に止まっている。
これにより、選択キャパシタには”０”が書きこまれる。したがって、キャッシュメモリ４０ＢのＤＲＡＭから本体メモリ３０Ｂへのリストア転送時には改めて”０”書きこみを行う必要は無く、所望のキャパシタに”１”のみを書き戻せば良い。
【０１１１】
また、上記動作において、センスアンプ３４１、３４２を活性化した後、ラッチ３５，３６をセンスアンプに接続してそのデータを保管し、さらにラッチからセンスアンプを切り離した後、外部に出力を始めても良い。
ラッチとセンスアンプは独立に動作できるので、データ出力中も内部のデータ転送は問題なく実行できる。
【０１１２】
次に、図７に関連付けてＤＲＡＭキャッシュメモリ４０Ｂから本体メモリ３０Ｂへの転送動作について説明する。
【０１１３】
まず、本体メモリ領域選択線ＳＬ３１を０Ｖに設定してスイッチＳＷ３１〜ＳＷ３４をオフのままとし、ＤＲＡＭ領域選択線ＳＬ３２を電源電圧ＶCC＋αに駆動して、スイッチＳＷ３５〜ＳＷ３８をオンの状態にして、センスアンプ３４１，３４２をキャッシュメモリ４０ＢのＤＲＡＭ領域４１Ｂと接続し、ＤＲＡＭワード線の一つＷＬ４１を駆動してデータを読み出す。
センスアンプ３４１，３４２で増幅した後、今度は本体メモリ領域選択線ＳＬ３１を電源電圧ＶCC＋αに駆動して、スイッチＳＷ３１〜ＳＷ３４をオンとして、本体メモリ３０Ｂのワード線ＷＬ３１を駆動し、信号を本体メモリ３０ＢのたとえばセルユニットＵＴ３１に伝達する。
この時、選択ユニット中でＤＲＡＭワード線ＷＬ４１に対応した選択プレート線ＰＬ３１はグランドレベルに、非選択プレート線ＰＬ３２〜ＰＬ３４は（１／２）Ｖｃｃに固定しておく。
【０１１４】
以上の動作によりＤＲＡＭから”１”が読み出された場合に限り、選択ユニット中の選択プレート線上のキャパシタにのみＶｃｃの電圧が印加され、”１”が書きこまれる。それ以外のキャパシタに印加される電圧の絶対値は全て（１／２）Ｖｃｃ以下であり、他のキャパシタのデータは保たれる。
【０１１５】
なお、上記例では説明簡略化のためディスターブ防止に（１／２）Ｖｃｃを用いたが、非選択プレート線を（２／３）Ｖｃｃにし、かつセンスアンプのローレベルを（１／３）Ｖｃｃにシフトさせることで、非選択キャパシタへの電圧印加を（１／３）Ｖｃｃ以下に低減することも可能である。
【０１１６】
第４実施形態
図８は、本発明の第４の実施形態に係る本体メモリとキャッシュメモリが一体化されたメモリ装置の構成例を示す回路図である。
【０１１７】
本第４の実施形態が上述した第３の実施形態と異なる点は、第３の実施形態では本体メモリ３０Ｃのメモリセルアレイ（メモリ領域）において、異なる列に配置されたセルストリングをそれぞれ異なるビット線ＢＬ３１〜ＢＬ３４に接続したのに対し、本第４の実施形態では、隣接する２列のセルストリングを同一のビット線に接続し、これに応じてキャッシュメモリ３０ＣのＤＲＡＭ領域４１Ｃにおいても同様に、隣接する２列のセルストリングを同一のビット線に接続したことにある。
【０１１８】
具体的には、本体メモリ３０Ｃでは、図８に示すように、セルユニットＵＴ３１ＣにおけるセルストリングＣＳＴ３１のノード電極ＮＤ３１がパストランジスタＴＲ３０１を介してビット線ＢＬ３１に接続され、セルストリングＣＳＴ３２のノード電極ＮＤ３２がパストランジスタＴＲ３０２を介してビット線ＢＬ３１に接続されている。
同様に、セルユニット３１ＣにおけるセルストリングＣＳＴ３３のノード電極ＮＤ３３がパストランジスタＴＲ３０３を介してビット線ＢＬ３２に接続され、セルストリングＣＳＴ３４のノード電極ＮＤ３４がパストランジスタＴＲ３０４を介してビット線ＢＬ３２に接続されている。
そして、セルストリングＣＳＴ３１のパストランジスタＴＲ３０１のゲートとセルストリングＣＳＴ３３のパストランジスタＴＲ３０３のゲートが共通のワード線ＷＬ３１に接続され、セルストリングＣＳＴ３２のパストランジスタＴＲ３０２のゲートとセルストリングＣＳＴ３４のパストランジスタＴＲ３０４のゲートが共通のワード線ＷＬ３３に接続されている。
【０１１９】
また、セルユニットＵＴ３２ＣにおけるセルストリングＣＳＴ３５のノード電極ＮＤ３５がパストランジスタＴＲ３０５を介してビット線ＢＬ３１に接続され、セルストリングＣＳＴ３６のノード電極ＮＤ３６がパストランジスタＴＲ３０６を介してビット線ＢＬ３１に接続されている。
同様に、セルユニットＵＴ３２ＣにおけるセルストリングＣＳＴ３７のノード電極ＮＤ３７がパストランジスタＴＲ３０７を介してビット線ＢＬ３２に接続され、セルストリングＣＳＴ３８のノード電極ＮＤ３８がパストランジスタＴＲ３０８を介してビット線ＢＬ３２に接続されている。
そして、セルストリングＣＳＴ３５のパストランジスタＴＲ３０５のゲートとセルストリングＣＳＴ３７のパストランジスタＴＲ３０７のゲートが共通のワード線ＷＬ３２に接続され、セルストリングＣＳＴ３６のパストランジスタＴＲ３０６のゲートとセルストリングＣＳＴ３８のパストランジスタＴＲ３０８のゲートが共通のワード線ＷＬ３４に接続されている。
【０１２０】
また、キャッシュメモリ４０ＣのＤＲＡＭ領域において、第１列に配列されたメモリセルＭＣ４０１，ＭＣ４０５，ＭＣ４０９，ＭＣ４１３が選択トランジスタＣＳＴ４０１，ＣＳＴ４０５，ＣＳＴ４０９，ＣＳＴ４１３を介してビット線ＢＬ４１（ＢＬ３１）に接続され、第２列に配列されたメモリセルＭＣ４０２，ＭＣ４０６，ＭＣ４１０，ＭＣ４１４が選択トランジスタＣＳＴ４０２，ＣＳＴ４０６，ＣＳＴ４１０，ＣＳＴ４１４を介してビット線ＢＬ４１（ＢＬ３１）に接続され、第３列に配列されたメモリセルＭＣ４０３，ＭＣ４０７，ＭＣ４１１，ＭＣ４１５が選択トランジスタＣＳＴ４０３，ＣＳＴ４０７，ＣＳＴ４１１，ＣＳＴ４１５を介してビット線ＢＬ４２（ＢＬ３２）に接続され、第４列に配列されたメモリセルＭＣ４０４，ＭＣ４０８，ＭＣ４１２，ＭＣ４１６が選択トランジスタＣＳＴ４０４，ＣＳＴ４０８，ＣＳＴ４１２，ＣＳＴ４１６を介してビット線ＢＬ４２（ＢＬ３２）に接続されている。
【０１２１】
さらに、第１行に配列されたメモリセルＭＣ４０１，ＭＣ４０３の選択トランジスタＣＳＴ４０１，ＣＳＴ４０３のゲートがワード線ＷＬ４１に接続され、第１行に配列されたメモリセルＭＣ４０２，ＭＣ４０４の選択トランジスタＣＳＴ４０２，ＣＳＴ４０４のゲートがワード線ＷＬ４５に接続され、第２行に配列されたメモリセルＭＣ４０５，ＭＣ４０７の選択トランジスタＣＳＴ４０５，ＣＳＴ４０７のゲートがワード線ＷＬ４２に接続され、第２行に配列されたメモリセルＭＣ４０６，ＭＣ４０８の選択トランジスタＣＳＴ４０６，ＣＳＴ４０８のゲートがワード線ＷＬ４６に接続され、第３行に配列されたメモリセルＭＣ４０９〜ＭＣ４１１の選択トランジスタＣＳＴ４０９，ＣＳＴ４１１のゲートがワード線ＷＬ４３に接続され、第３行に配列されたメモリセルＭＣ４１０，ＭＣ４１２の選択トランジスタＣＳＴ４１０，ＣＳＴ４１２のゲートがワード線ＷＬ４７に接続され、第４行に配列されたメモリセルＭＣ４１３，ＭＣ４１５の選択トランジスタＣＳＴ４１３，ＣＳＴ４１５のゲートがワード線ＷＬ４４に接続され、第４行に配列されたメモリセルＭＣ４１４，ＭＣ４１６の選択トランジスタＣＳＴ４１４，ＣＳＴ４１６のゲートがワード線ＷＬ４８に接続されている。
【０１２２】
このような構成を取る場合、互いにディスターブを及ぼし合うのはプレート線またはセルストリングを共有したセルユニットに相当するブロック単位である。したがって、このブロック単位を転送単位とし、それと同容量を持ったキャッシュメモリ４０ＣのＤＲＡＭ領域４１Ｃが各ビット線に対応する形で本体メモリ３０に接続されている。
また、キャッシュメモリ４０ＣのＤＲＡＭ領域４１のメモリセルを選択する各ワード線ＷＬ４１〜ＷＬ４８は、本体メモリ３０Ｃのセルユニットにおけるワード線とプレート線のマトリクスに対応している。
すなわち、たとえばセルユニットＵＴ３１Ｃの２本のワード線ＷＬ４１，ＷＬ４３と４本のプレート線ＰＬ３１〜ＰＬ３４に対し、ＤＲＡＭ領域４１Ｃのワード線は２ｘ４＝８本のワード線ＷＬ４１〜ＷＬ４８が対応する。
【０１２３】
本第４の実施形態においても、ＤＲＡＭ領域４１Ｃに所望のデータがあるときは、本体メモリ３０Ｃのメモリ領域３１Ｃにはアクセスしない。
ミスヒットしたときには、セルユニットに相当する単位のデータ群を、キャッシュメモリ４０ＣのＤＲＡＭ領域４１Ｃから元のメモリキャパシタに書き戻し、所望のデータを含むセルユニットのデータ群を本体メモリ３０Ｃのメモリ領域３１Ｃからキャッシュメモリ４０ＣのＤＲＡＭ領域４１Ｃに転送する。
【０１２４】
第３および第４の実施形態のメモリはいずれも外からは本体メモリの容量を持ったＤＲＡＭに見え、ＤＲＡＭと同等にランダムアクセスができる。
ただし、ＤＲＡＭ領域がミスヒットした際には、ＤＲＡＭと本体メモリ間のデータ転送が必要になり、適時待ち（ＷＡＩＴ）をかける必要がある。ただし、そのような場合でも、他のバンクには並列でアクセスできる。
また、前述の如くセンスアンプに別途ラッチを接続すれば、内部データ転送を実行しながらも、要求したデータを外部に高速に取り出すことが可能である。
【０１２５】
また、キャッシュ領域はＤＲＡＭとしたが、これを同構成のＦｅＲＡＭとしてもランダムアクセス性は同様に向上する。この場合、各キャパシタをプレート線で駆動することで分極電荷を信号に利用することができ、さらに、キャパシタを小さくしてキャッシュ部の占有面積を小型化できる。
ただし、キャッシュ領域の書き換え劣化が進むので、アクセス頻度の高い用途にはＤＲＡＭが適している。
【０１２６】
第５実施形態
図９は、本発明の第５の実施形態に係るメモリ装置を採用したメモリシステムを示すブロック図である。
【０１２７】
本第５の実施形態が上述した第１の実施形態と異なる点は、キャッシュメモリ４０Ｄを別チップとする代わりに、ＣＰＵ５０と同一チップ内に一体化して構成したことにある。
その他の構成は、上述した第１の実施形態と同様である。
【０１２８】
本第５の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
【０１２９】
また、以上の実施形態の他に、クロスポイント型メモリの本体部分にはゲイン型等のバリエーションがあるが、それらにも本発明は同様に適用可能である。
【０１３０】
以上説明にした実施形態においては、同一ノードに強誘電体キャパシタが４つ接続された場合について述べたが、強誘電体キャパシタは２つ以上であれば何個接続されていても良い。
一般に、同一ノードに接続される強誘電体キャパシタの数が多いほど記憶密度は高くなるが、ディスターブ回数が増えるのでデータが劣化しやすくなる。
また、データ読み出し時にビット線電位が僅かに変動するので、同一ノードに接続されたキャパシタ数が多いとそこから変動分の電荷が放出されてノイズになる。
したがって、同一ノードに接続されるキャパシタ数は８個以下、すなわち２個から８個の間が望ましい。
【０１３１】
【発明の効果】
以上説明したように、本発明によれば、クロスポイント型強誘電体メモリの不揮発性、高集積性を活かしつつ、そのランダムアクセス性を向上させ、かつ書き換え回数を低減でき、ディスターブ回数の上限を容易に制御することができる。
その結果、データ破壊のない、安定したアクセスを保証できる利点がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るメモリ装置を採用したメモリシステムを示すブロック図である。
【図２】本発明の第１の実施形態に係るメモリ装置を採用したメモリシステムを示す回路図である。
【図３】本発明の第２の実施形態に係るメモリ装置を採用したメモリシステムを示す回路図である。
【図４】本発明の第３の実施形態に係るメモリ装置を採用したメモリシステムを示すブロック図である。
【図５】本発明の第３の実施形態に係る本体メモリとキャッシュメモリが一体化されたメモリ装置の構成例を示す回路図である。
【図６】センスアンプを介した本体メモリとキャッシュメモリの両メモリ領域間のデータ転送動作例を示すタイミングチャートであって、本体メモリからＤＲＡＭキャッシュメモリへの転送動作を例示し、本体メモリからデータを読み出し、ＤＲＡＭキャッシュに書きこむ工程を示す図である。
【図７】センスアンプを介した本体メモリとキャッシュメモリの両メモリ領域間のデータ転送動作例を示すタイミングチャートであって、ＤＲＡＭキャッシュメモリから本体メモリへの転送動作を例示し、ＤＲＡＭキャッシュメモリからデータを読み出し本体メモリにリストアする工程を示す図である。
【図８】本発明の第４の実施形態に係る本体メモリとキャッシュメモリが一体化されたメモリ装置の構成例を示す回路図である。
【図９】本発明の第５の実施形態に係るメモリ装置を採用したメモリシステムを示すブロック図である。
【図１０】クロスポイント型強誘電体メモリの一例を示す回路図である。
【符号の説明】
２０，２０Ａ〜２０Ｄ…メモリシステム、３１，３１Ａ〜３１Ｃ…メモリセルアレイ（メモリ領域）、３２…ワードドライバ、３３…プレートドライバ、３４…センスアンプ（Ｓ／Ａ）群、３４１，３４２…センスアンプ、３５，３６…ラッチ、３７…コントローラ、ＦＣ３０１〜ＦＣ３３２…強誘電体キャパシタ、ＵＴ３１，ＵＴ３２…セルユニット、ＣＳＴ３１〜ＣＳＴ３８…セルストリング、ＷＬ３１〜ＷＬ３４…ワード線、ＢＬ１１〜ＢＬ１４…ビット線，ＰＬ３１〜ＰＬ３８…プレート線、ＮＤ３１〜ＮＤ３８…ノード電極、４０，４０Ａ〜４０Ｄ…キャッシュメモリ、４１Ａ〜４１Ｃ…ＤＲＡＭ領域、ＷＬ４１〜ＷＬ４８…ワード線、ＢＬ４１〜ＢＬ４４…ビット線、ＭＣ４０１〜ＭＣ４１６…メモリセル、Ｃ４０１〜Ｃ４１６…キャパシタ、ＣＳＴ４０１〜ＣＳＴ４１６…選択トランジスタ、５０…ＣＰＵ、６０…メモリ装置。
Claims (13)
- 第１のメモリおよび第２のメモリを有し、
上記第１のメモリは、
少なくとも一つのビット線と、
少なくとも一つのワード線と、
複数のプレート線と、
ノード電極と、上記ビット線と上記ノード電極との間に接続され、上記ワード線に印加される電圧に応じて導通状態または非導通状態に保持されるパストランジスタと、上記ノード電極に一方の電極が共通に接続され、他方の電極がそれぞれ異なるプレート線に接続された複数の強誘電体キャパシタとを有する少なくとも一つのセルストリングと、を有するクロスポイント型強誘電体メモリであり、
上記第２のメモリは、
ランダムアクセスが可能なライトバック型のキャッシュメモリを含み、
上記第１のメモリへのアクセスは第２のメモリを介して行われ、
上記第１のメモリにおいてノード電極を共有するメモリストリング単位の全データ、または、プレート線を共有する複数のメモリストリングを含むセルユニット単位の全データを、上記第２のメモリのキャッシュメモリにリストア無しに一括で読み出す機能を有する
メモリシステム。 - データアクセスは、
上記第１のメモリにおいてノード電極を共有するメモリストリング単位の全データ、または、プレート線を共有する複数のメモリストリングを含むセルユニット単位の全データを、上記第２のメモリのキャッシュメモリにリストア無しに一括で読み出し、
上記キャッシュメモリに格納された上記データにアクセスし、
上記キャッシュメモリに格納された上記データを一括で上記第１のメモリにリストアする、ことにより行われる
請求項１記載のメモリシステム。 - 上記第１のメモリにおいてノード電極を共有するメモリストリング単位の全データ、またはプレート線を共有する複数のメモリストリングを含むセルユニット単位の全データを、上記第２のメモリから第１のメモリに一括転送する機能を有する
請求項１または２記載のメモリシステム。 - 第１のメモリおよび第２のメモリを有し、
上記第１のメモリは、
少なくとも一つのビット線と、
少なくとも一つのワード線と、
複数のプレート線と、
ノード電極と、上記ビット線と上記ノード電極との間に接続され、上記ワード線に印加される電圧に応じて導通状態または非導通状態に保持されるパストランジスタと、上記ノード電極に一方の電極が共通に接続され、他方の電極がそれぞれ異なるプレート線に接続された複数の強誘電体キャパシタとを有する少なくとも一つのセルストリングと、を有するクロスポイント型強誘電体メモリであり、
上記第２のメモリは、
ランダムアクセスが可能なライトバック型のキャッシュメモリを含み、
上記第１のメモリへのアクセスは第２のメモリを介して行われ、
上記第１のメモリにおいてノード電極を共有するメモリストリング単位の全データ、または、プレート線を共有する複数のメモリストリングを含むセルユニット単位の全データを、上記第２のメモリのキャッシュメモリに一括で読み出すとともに、読み出し元の全セルに“０”を書き込む機能を有する
メモリシステム。 - データアクセスは、
上記第１のメモリにおいてノード電極を共有するメモリストリング単位の全データ、ま たは、プレート線を共有する複数のメモリストリングを含むセルユニット単位の全データを、上記第２のメモリのキャッシュメモリに一括で読み出すとともに、読み出し元の全セルに“０”を書き込み、
上記キャッシュメモリに格納された上記データにアクセスし、
上記キャッシュメモリに格納された上記データを、選択的な”１”書き込みによって一括で上記第１のメモリにリストアする、ことにより行われる
請求項４記載のメモリシステム。 - 上記第２のメモリがダイナミックまたはスタティックＲＡＭを含む
請求項１から５のいずれか一に記載のメモリシステム。 - 第１のメモリ領域と第２のメモリ領域を有し、
上記第１のメモリ領域は、
少なくとも一つのビット線と、
少なくとも一つのワード線と、
複数のプレート線と、
ノード電極と、上記ビット線と上記ノード電極との間に接続され、上記ワード線に印加される電圧に応じて導通状態または非導通状態に保持されるパストランジスタと、上記ノード電極に一方の電極が共通に接続され、他方の電極がそれぞれ異なるプレート線に接続された複数の強誘電体キャパシタとを有する少なくとも一つのセルストリングと、を有するクロスポイント型強誘電体メモリであり、
上記第２のメモリ領域は、
第１のメモリ領域と同一のビット線に接続された、ランダムアクセスが可能なキャッシュメモリを含み、
上記第１のメモリにおいてノード電極を共有するメモリストリング単位の全データ、または、プレート線を共有する複数のメモリストリングを含むセルユニット単位の全データを、上記第２のメモリのキャッシュメモリにリストア無しに一括で読み出す機能を有する
メモリ装置。 - データアクセスは、
上記第１のメモリにおいてノード電極を共有するメモリストリング単位の全データ、または、プレート線を共有する複数のメモリストリングを含むセルユニット単位の全データを、上記第２のメモリのキャッシュメモリにリストア無しに一括で読み出し、
上記キャッシュメモリに格納された上記データにアクセスし、
上記キャッシュメモリに格納された上記データを一括で上記第１のメモリにリストアする、ことにより行われる
請求項７記載のメモリ装置。 - 上記第１のメモリにおいてノード電極を共有するメモリストリング単位の全データ、またはプレート線を共有する複数のメモリストリングを含むセルユニット単位の全データを、上記キャッシュメモリから第１のメモリに一括転送する機能を有する
請求項７または８記載のメモリ装置。 - 第１のメモリ領域と第２のメモリ領域を有し、
上記第１のメモリ領域は、
少なくとも一つのビット線と、
少なくとも一つのワード線と、
複数のプレート線と、
ノード電極と、上記ビット線と上記ノード電極との間に接続され、上記ワード線に印加される電圧に応じて導通状態または非導通状態に保持されるパストランジスタと、上記ノード電極に一方の電極が共通に接続され、他方の電極がそれぞれ異なるプレート線に接続された複数の強誘電体キャパシタとを有する少なくとも一つのセルストリングと、を有するクロスポイント型強誘電体メモリであり、
上記第２のメモリ領域は、
第１のメモリ領域と同一のビット線に接続された、ランダムアクセスが可能なキ ャッシュメモリを含み、
上記第１のメモリにおいてノード電極を共有するメモリストリング単位の全データ、または、プレート線を共有する複数のメモリストリングを含むセルユニット単位の全データを、上記第２のメモリのキャッシュメモリに一括で読み出すとともに、読み出し元の全セルに“０”を書き込む機能を有する
メモリ装置。 - データアクセスは、
上記第１のメモリにおいてノード電極を共有するメモリストリング単位の全データ、または、プレート線を共有する複数のメモリストリングを含むセルユニット単位の全データを、上記第２のメモリのキャッシュメモリに一括で読み出すとともに、読み出し元の全セルに“０”を書き込み、
上記キャッシュメモリに格納された上記データにアクセスし、
上記キャッシュメモリに格納された上記データを、選択的な”１”書き込みによって一括で上記第１のメモリにリストアする、ことにより行われる
請求項１０記載のメモリ装置。 - 上記第１のメモリ領域および第２のメモリ領域と、各ビット線に接続されたセンスアンプと、各ビット線に接続されたラッチ回路を有し、第１のメモリ領域と第２のメモリ領域の間でデータを転送している期間、ラッチ回路に保存されたデータに外部からアクセスできる機能を有する
請求項７から１１のいずれか一に記載のメモリ装置。 - 上記第２のメモリ領域のランダムアクセスが可能なメモリは、記憶素子としてのキャパシタを含み、
上記第２のメモリ領域を構成するセルキャパシタの絶縁膜または強誘電体膜は、第１のメモリ領域を構成するセルキャパシタの強誘電体膜の少なくとも一部と、同時に形成されている
請求項７から１２のいずれか一に記載のメモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002026180A JP3770171B2 (ja) | 2002-02-01 | 2002-02-01 | メモリ装置およびそれを用いたメモリシステム |
| US10/350,039 US6771531B2 (en) | 2002-02-01 | 2003-01-24 | Memory device and memory system using same |
| KR10-2003-0005989A KR20030066378A (ko) | 2002-02-01 | 2003-01-29 | 메모리 장치 및 메모리 시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002026180A JP3770171B2 (ja) | 2002-02-01 | 2002-02-01 | メモリ装置およびそれを用いたメモリシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003228977A JP2003228977A (ja) | 2003-08-15 |
| JP3770171B2 true JP3770171B2 (ja) | 2006-04-26 |
Family
ID=27654582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002026180A Expired - Fee Related JP3770171B2 (ja) | 2002-02-01 | 2002-02-01 | メモリ装置およびそれを用いたメモリシステム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6771531B2 (ja) |
| JP (1) | JP3770171B2 (ja) |
| KR (1) | KR20030066378A (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7096180B2 (en) * | 2002-05-15 | 2006-08-22 | Intel Corporation | Method and apparatuses for improving quality of digitally encoded speech in the presence of interference |
| JP4241175B2 (ja) | 2003-05-09 | 2009-03-18 | 株式会社日立製作所 | 半導体装置 |
| KR100622757B1 (ko) * | 2003-07-30 | 2006-09-13 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 |
| JP2005085332A (ja) * | 2003-09-05 | 2005-03-31 | Seiko Epson Corp | 強誘電体記憶装置、その駆動方法及び駆動回路 |
| JP3970259B2 (ja) * | 2003-09-11 | 2007-09-05 | 三洋電機株式会社 | メモリ |
| US20050114588A1 (en) * | 2003-11-26 | 2005-05-26 | Lucker Jonathan C. | Method and apparatus to improve memory performance |
| KR100546136B1 (ko) * | 2003-12-04 | 2006-01-24 | 주식회사 하이닉스반도체 | 와이드 페이지 버퍼를 갖는 불휘발성 강유전체 메모리 장치 |
| JP3940728B2 (ja) * | 2004-04-09 | 2007-07-04 | 株式会社東芝 | 半導体記憶装置 |
| JP4147536B2 (ja) | 2005-06-22 | 2008-09-10 | セイコーエプソン株式会社 | 強誘電体メモリ装置及び表示用駆動ｉｃ |
| JP2007080325A (ja) * | 2005-09-12 | 2007-03-29 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2007149295A (ja) * | 2005-11-30 | 2007-06-14 | Seiko Epson Corp | 半導体記憶装置 |
| JP2007220168A (ja) * | 2006-02-14 | 2007-08-30 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP4887853B2 (ja) * | 2006-03-17 | 2012-02-29 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| JP5049733B2 (ja) * | 2007-10-17 | 2012-10-17 | 株式会社東芝 | 情報処理システム |
| US8448023B2 (en) * | 2010-04-30 | 2013-05-21 | Honeywell International Inc. | Approach for data integrity in an embedded device environment |
| US8860117B2 (en) | 2011-04-28 | 2014-10-14 | Micron Technology, Inc. | Semiconductor apparatus with multiple tiers of memory cells with peripheral transistors, and methods |
| US8891285B2 (en) * | 2011-06-10 | 2014-11-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
| US8964474B2 (en) | 2012-06-15 | 2015-02-24 | Micron Technology, Inc. | Architecture for 3-D NAND memory |
| US9761312B1 (en) * | 2016-03-16 | 2017-09-12 | Micron Technology, Inc. | FeRAM-DRAM hybrid memory |
| US9679650B1 (en) | 2016-05-06 | 2017-06-13 | Micron Technology, Inc. | 3D NAND memory Z-decoder |
| US10074430B2 (en) * | 2016-08-08 | 2018-09-11 | Micron Technology, Inc. | Multi-deck memory device with access line and data line segregation between decks and method of operation thereof |
| JP6737953B2 (ja) | 2016-08-31 | 2020-08-12 | マイクロン テクノロジー，インク． | 強誘電体メモリを含む装置および強誘電体メモリにアクセスするための方法 |
| EP3507804A4 (en) | 2016-08-31 | 2020-07-15 | Micron Technology, INC. | FERROELECTRIC STORAGE CELLS |
| WO2018044486A1 (en) | 2016-08-31 | 2018-03-08 | Micron Technology, Inc. | Apparatuses and methods including ferroelectric memory and for operating ferroelectric memory |
| US10282108B2 (en) | 2016-08-31 | 2019-05-07 | Micron Technology, Inc. | Hybrid memory device using different types of capacitors |
| US10867675B2 (en) * | 2017-07-13 | 2020-12-15 | Micron Technology, Inc. | Apparatuses and methods for memory including ferroelectric memory cells and dielectric memory cells |
| US10762944B2 (en) | 2017-12-18 | 2020-09-01 | Micron Technology, Inc. | Single plate configuration and memory array operation |
| US10529410B2 (en) | 2017-12-18 | 2020-01-07 | Micron Technology, Inc. | Techniques for accessing an array of memory cells to reduce parasitic coupling |
| US11017831B2 (en) | 2019-07-15 | 2021-05-25 | Micron Technology, Inc. | Ferroelectric memory cell access |
| US11450381B2 (en) | 2019-08-21 | 2022-09-20 | Micron Technology, Inc. | Multi-deck memory device including buffer circuitry under array |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3169599B2 (ja) * | 1990-08-03 | 2001-05-28 | 株式会社日立製作所 | 半導体装置、その駆動方法、その読み出し方法 |
| JP3246294B2 (ja) | 1995-10-24 | 2002-01-15 | ソニー株式会社 | 強誘電体記憶装置およびその製造方法 |
| JPH11158632A (ja) | 1997-07-22 | 1999-06-15 | Ebara Corp | 薄膜気相成長装置 |
| US6263398B1 (en) * | 1998-02-10 | 2001-07-17 | Ramtron International Corporation | Integrated circuit memory device incorporating a non-volatile memory array and a relatively faster access time memory cache |
-
2002
- 2002-02-01 JP JP2002026180A patent/JP3770171B2/ja not_active Expired - Fee Related
-
2003
- 2003-01-24 US US10/350,039 patent/US6771531B2/en not_active Expired - Fee Related
- 2003-01-29 KR KR10-2003-0005989A patent/KR20030066378A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030066378A (ko) | 2003-08-09 |
| US20030147269A1 (en) | 2003-08-07 |
| US6771531B2 (en) | 2004-08-03 |
| JP2003228977A (ja) | 2003-08-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3770171B2 (ja) | メモリ装置およびそれを用いたメモリシステム | |
| US6301145B1 (en) | Ferroelectric memory and method for accessing same | |
| KR102341693B1 (ko) | Ｆｅｒａｍ―ｄｒａｍ 하이브리드 메모리 | |
| US6574135B1 (en) | Shared sense amplifier for ferro-electric memory cell | |
| US20040047172A1 (en) | Shared data buffer in FeRAM utilizing word line direction segmentation | |
| US6154387A (en) | Semiconductor memory device utilizing a polarization state of a ferroelectric film | |
| JP2007103629A5 (ja) | ||
| JP2019515409A (ja) | データキャッシング | |
| US20050135143A1 (en) | Ferroelectric RAM device and driving method | |
| TWI771090B (zh) | 記憶體裝置、記憶體輸入/輸出以及形成記憶體裝置的方法 | |
| JP3731130B2 (ja) | 強誘電体メモリ装置及びその駆動方法 | |
| JP2004288282A (ja) | 半導体装置 | |
| JP3913451B2 (ja) | 半導体記憶装置 | |
| US6785155B2 (en) | Ferroelectric memory and operating method therefor | |
| US6950361B2 (en) | Nonvolatile semiconductor memory device using ferroelectric capacitor | |
| JP2509764B2 (ja) | ダイナミック型メモリセルおよびダイナミック型メモリ | |
| US6760247B2 (en) | Methods and apparatus for flexible memory access | |
| JPH08315584A (ja) | 強誘電体メモリ・アレイ装置およびその形成方法 | |
| US7102917B2 (en) | Memory array method and system | |
| US10223252B2 (en) | Hybrid DRAM array including dissimilar memory cells | |
| JP2004234791A (ja) | 半導体記憶装置 | |
| JP2001244428A (ja) | 強誘電体メモリセル及びそれを用いたＦｅＲＡＭ素子 | |
| JP3945498B2 (ja) | メモリセル及び半導体記憶装置 | |
| JP2004241004A (ja) | 半導体記憶装置 | |
| KR100543196B1 (ko) | 강유전체 메모리 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050906 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050913 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051114 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060117 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060130 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100217 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100217 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110217 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120217 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130217 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |