JP2007220168A - 半導体記憶装置 - Google Patents

Abstract

【課題】読出しに対する寿命が長く、動作が高速な半導体記憶装置を提供する。
【解決手段】本発明に係る半導体記憶装置は、不揮発性メモリ２００と、不揮発性メモリ２００が保持するデータの一部を保持する揮発性メモリ１０１とを備える半導体記憶装置であって、揮発性メモリ１０１が保持するデータに対応する不揮発性メモリ２００のデータのアドレスを保持するｊ個の第１の保持部１０８と、ｊ個の第１の保持部１０８に対応するｊ個の第２の保持部１４５とを備え、第２の保持部１４５は、対応する第１の保持部１０８が保持するアドレスが有効であるか否かを示す情報を保持する。
【選択図】図４

Description

本発明は、半導体記憶装置に関し、特に、読出し回数に制限を持つ不揮発性メモリとキャッシュメモリとを有する半導体記憶装置に関する。

強誘電体メモリは、強誘電体膜の残留分極を利用してデータを記憶する(例えば、特許文献１および非特許文献１参照。)。強誘電体膜の残留分極の大きさは、データの読出しが繰り返されることにより次第に低下することが知られている。残留分極の大きさが減少しデータの読出しができなくなると、強誘電体メモリが寿命をむかえたこととなる。

従来、強誘電体メモリを利用した半導体記憶装置の寿命を延ばすために、強誘電体メモリ用のキャッシュメモリを増設する方法が提案されている（例えば、特許文献２参照。）。特許文献２記載の半導体記憶装置は、強誘電体メモリのデータの一部をキャッシュメモリに複製しておき、データの読出しをキャッシュメモリから行う。また、キャッシュメモリにデータが無い場合には、強誘電体メモリからデータの読出しを行う。これにより、特許文献２記載の半導体記憶装置は、強誘電体メモリへの読出し回数が減少するので、半導体記憶装置の寿命を延ばすことができる。
米国特許第4,873,664号 特開平６−２１５５８９号公報 消えないＩＣメモリ −ＦＲＡＭのすべて− １９９８年６月２２日 初版第２刷発行 株式会社工業調査会

しかしながら、特許文献２記載の半導体記憶装置は、初期化動作（電源投入時の動作等）において、キャッシュメモリに強誘電体メモリのデータを複製する。これにより、初期化動作に時間がかかる。すなわち、従来の強誘電体メモリ等の不揮発性メモリを備え、読み出しに対する寿命の延長した半導体記憶装置は、動作が遅いという問題がある。

そこで、本発明は、読出しに対する寿命が長く、動作が高速な半導体記憶装置を提供することを目的とする。

上記目的を達成するために、本発明に係る半導体記憶装置は、不揮発性メモリと、前記不揮発性メモリが保持するデータの一部を保持する揮発性メモリとを備える半導体記憶装置であって、前記揮発性メモリが保持するデータに対応する前記不揮発性メモリのデータのアドレスを保持するｊ個の第１の保持手段と、前記ｊ個の第１の保持手段に対応するｊ個の第２の保持手段とを備え、前記第２の保持手段は、対応する前記第１の保持手段が保持するアドレスが有効であるか否かを示す情報を保持する。

これにより、本発明における半導体記憶装置は、不揮発性メモリのデータの一部を保持する揮発性メモリからデータを読み出すことで、不揮発性メモリに対する読出しの回数を減らす。よって、半導体記憶装置の寿命を延ばすことができる。また、本発明における半導体記憶装置は、第２の保持手段が保持する情報により、第１の保持手段が保持するアドレスが有効であるか否かを判定することができる。よって、第１の保持手段が保持するアドレスの初期化に際し、不揮発性メモリからデータを複製する必要がない。これにより、半導体記憶装置の初期化を高速に行うことができる。よって、本発明における半導体記憶装置は、読出しに対する寿命が長く、動作が高速である。

また、前記第２の保持手段は、初期化動作時に前記アドレスが無効であることを示す情報を保持し、対応する前記第１の保持手段にアドレスが書込まれた場合に、前記アドレスが有効であることを示す情報を保持してもよい。

これにより、本発明における半導体記憶装置は、初期化動作時には第１の保持手段が保持するアドレスを全て無効に設定し、アドレスが書き込まれた後にアドレスを有効と設定する。よって、初期化動作で、不揮発性メモリからデータを複製しなくても、誤って無効なデータを使用してしまうことがない。

また、前記半導体記憶装置は、さらに、前記第１の保持手段と対応し、対応する前記第１の保持手段の保持データと、外部より入力されたアドレス信号とが一致するか否かを比較するｊ個の第１の比較手段と、前記第２の保持手段および前記第１の比較手段と対応し、対応する前記第２の保持手段が保持する情報と、前記アドレスが有効であることを示す情報とが一致するか否かを比較するｊ個の第２の比較手段と、前記第１の比較手段と、前記第１の比較手段に対応する前記第２の比較手段との比較結果が共に一致の場合に、前記アドレスと、前記アドレス信号とが一致したと判定するｊ個の判定手段とを備えてもよい。

これにより、第２の保持手段に第１の保持手段が保持しているアドレスが有効であることを示す情報が保持されていない場合には、入力されたアドレス信号および第１の保持手段が保持するアドレスによらず、入力されたアドレス信号および第１の保持手段が保持するアドレスは不一致と判定される。

また、前記各第１の保持手段は１ビットのデータを保持するｍ個の第１の保持素子を備え、前記各第１の比較手段は１ビットのデータを比較するｍ個の第１の比較素子を備え、前記各第１の保持素子および前記各第１の比較素子は第１の保持比較素子を形成し、前記各第２の保持手段は１ビットのデータを保持し、前記各第２の比較手段は１ビットのデータを比較し、前記各第２の保持手段および前記各第２の比較素子は第２の保持比較素子を形成し、ｊ×（ｍ＋１）個の前記第１の保持比較素子および前記第２の保持比較素子は、アレー状に配置されてもよい。

これにより、本発明における半導体記憶装置は、１ビットの保持機能と１ビットの比較機能を有する比較保持素子をアレー状に複数配置する。よって、半導体記憶装置のレイアウトを容易に形成することができる。また、半導体記憶装置のレイアウト面積を縮小することができる。

また、前記第１の保持比較素子および前記第２の保持比較素子は、同一の構成であってもよい。

これにより、半導体記憶装置のレイアウトを容易に形成することができる。

また、前記第１の比較手段が備えるｍ個の比較素子と、前記第１の比較手段に対応する前記第２の比較手段は、同一の配線に接続され、前記判定手段は、前記配線の信号レベルより、前記アドレスと、外部より入力されたアドレス信号とが一致したか否かを判定してもよい。

これにより、半導体記憶装置のレイアウト面積を縮小することができる。

また、前記第１の比較素子は、前記アドレスがゲートに接続され、前記配線がドレインに接続される第１のトランジスタと、前記アドレスの反転信号がゲートに接続され、前記配線がドレインに接続される第２のトランジスタと、前記アドレス信号の反転信号がゲートに接続され、前記第１のトランジスタのソースがドレインに接続され、ＶＳＳがソースに接続される第３のトランジスタと、前記アドレス信号がゲートに接続され、前記第２のトランジスタのソースがドレインに接続され、ＶＳＳがソースに接続される第４のトランジスタとを備えてもよい。

これにより、各第１の保持比較素子は、ＶＳＳに電荷を引き抜く回路のみで構成される。よって、半導体記憶装置のレイアウト面積を縮小することができる。

また、前記初期化動作は、電源投入時に行われてもよい。

これにより、本発明における半導体記憶装置は、電源投入時の動作を高速に行うことができる。

また、前記初期化動作は、前記不揮発性メモリ、前記揮発性メモリおよび前記第１の保持部のうち少なくとも一つにおけるリセット時に行われてもよい。

これにより、本発明における半導体記憶装置は、リセット時の動作を高速に行うことができる。

また、前記半導体記憶装置は、さらに、前記第１の保持手段および前記第２の保持手段の少なくとも一つを選択する選択手段と、前記選択手段により選択された前記第１の保持手段の保持するアドレスおよび前記第２の保持手段の保持する情報を更新する更新手段と、外部より入力された信号により、前記選択手段による前記第１の保持手段および前記第２の保持手段の選択を制御する制御手段とを備えてもよい。

これにより、外部より入力された信号により、任意の第１の保持比較手段および第２の保持比較手段を選択し、データの書換えまたは読出しを行うことができる。よって、半導体記憶装置の評価および検査における自由度が広がる。また、半導体記憶装置の評価および検査を容易に行うことができる。

また、前記制御手段は、前記選択手段による前記第１の保持手段と前記第２の保持手段とを個別に選択する制御を行ってもよい。

これにより、第１の保持手段と第２の保持手段のデータを個別に書換えることができる。よって、半導体記憶装置の評価および検査における自由度が広がる。また、半導体記憶装置の評価および検査を容易に行うことができる。

また、前記半導体記憶装置は、さらに、前記第１の保持手段の保持するアドレスおよび前記第２の保持手段の保持する情報を読出す読出し手段を備え、前記第１の保持手段および前記第２の保持手段は、前記更新手段による更新時に導通する第１のデータ経路と、前記読出し手段による読出し時に導通する第２のデータ経路とを備えてもよい。

これにより、保持手段が保持するアドレスおよび情報を更新する場合と、読出す場合でことなるデータ経路を使用する。よって、読出し用のデータ経路には、保持手段が保持するアドレスおよび情報をドライブし出力する回路を設けることで、保持手段が保持するアドレスおよび情報が破壊されることを防止することができる。

また、前記半導体記憶装置は、さらに、前記アドレスと、外部より入力されたアドレス信号とが一致するか否かを比較する第１の比較手段を備え、前記不揮発性メモリは、前記不揮発性メモリが保持するデータを読出す読出し手段を備え、前記読出し手段による読出し動作は、第１のシーケンスと、前記第１のシーケンスの後に行われる第２のシーケンスを含み、前記第１のシーケンスは、前記第１の比較手段による比較動作と同時に開始し、前記第２のシーケンスは、前記比較動作の終了の後に、前記比較動作の結果が不一致の場合には行われ、前記比較動作の結果が一致の場合に行われなくともよい。

これにより、本発明における半導体記憶装置は、比較手段による比較動作と不揮発性メモリの読出し動作を並列に行う。よって、第１の比較手段による比較動作の終了後に第１のシーケンスを開始するのに比べ、読出し動作を高速に行うことができる。

また、前記不揮発性メモリは、さらに、前記不揮発性メモリにデータを書込む書込み手段を備え、前記書込み手段による書込み動作は、第１のシーケンスと、前記第１のシーケンスの後に行われる第２のシーケンスを含み、前記第１のシーケンスは、前記第１の比較手段による比較動作と同時に開始し、前記第２のシーケンスは、前記比較動作の終了を待たずに行われてもよい。

これにより、本発明における半導体記憶装置は、比較動作とは無関係に不揮発性メモリへの書込み動作を行う。よって、比較動作の終了後に書込み動作を開始するのに比べ、書込み動作を高速に行うことができる。

また、前記第１のシーケンスは、前記不揮発性メモリのワードライン選択動作であり、
前記第２のシーケンスは、前記不揮発性メモリのビットライン選択動作であってもよい。

これにより、不揮発性メモリの読出し動作において、比較動作が不一致の場合に、従来と比べ、ワードライン選択動作に要する時間分、高速に読出し動作を行うことができる。

また、前記半導体記憶装置は、さらに、前記不揮発性メモリの読出しデータを出力するトライステート出力を有する出力手段と、前記出力手段により出力されたデータを前記揮発性メモリに入力する入力手段とを備え、前記出力手段のＨｉ−Ｚ出力から前記読出しデータを出力するタイミングの制御と、前記入力手段の起動タイミングの制御とは、同一の信号に基づき行われてもよい。

これにより、出力手段の出力状態がＨｉ−Ｚのタイミングで入力手段が起動されることを防止する。すなわち、入力手段の入力段に貫通電流が流れることを防止する。よって、半導体記憶装置の消費電流を軽減することができる。

なお、本発明は、このような半導体記憶装置として実現することができるだけでなく、半導体記憶装置に含まれる特徴的な手段をステップとする不揮発性メモリの読出し方法として実現したりすることもできる。

本発明は、読出しに対する寿命が長く、動作が高速な半導体記憶装置を提供することができる。

以下、本発明に係る半導体記憶装置の実施の形態について、図面を参照しながら詳細に説明する。

（実施の形態１）
本実施の形態における半導体記憶装置は、キャッシュメモリに保持されているデータが有効であるか否かを示す情報を保持する。これにより、初期化動作において、不揮発性メモリのデータをキャッシュメモリにコピーする必要がないので、初期化動作を高速に行うことができる。また、不揮発性メモリから読み出すデータがキャッシュメモリに格納されているか否かを判定する動作中に、不揮発性メモリへの読出し動作を並列に進めることで、読み出すデータがデータキャッシュ部に格納されていない場合に、従来と比べ、高速に読み出しを行うことができる。

まず、本実施の形態における半導体記憶装置の概略構成を説明する。
図１は、本実施の形態の半導体記憶装置の概略構成を示すブロック図である。

図１に示す半導体記憶装置は、データを不揮発に記憶するＬＳＩであり、データキャッシュ部１００と、不揮発性メモリ２００とを備える。

データキャッシュ部１００は、揮発性メモリ１０１と、アドレス変換部１０２と、入力比較選択部１０３と、ヒット／ミスヒット制御部１０４と、入出力部１０５とを備えるキャッシュメモリである。

揮発性メモリ１０１は、十分な回数のアクセスが可能なメモリであり、例えば、スタティック・ランダムアクセスメモリ（ＳＲＡＭ）等である。揮発性メモリ１０１は、不揮発性メモリ２００が保持するデータの一部を保持する。

アドレス変換部１０２は、外部より入力されたアドレス信号である外部入力アドレス信号１０をデータ参照信号１１に変換し、入出力比較部１０３に出力する。外部入力アドレス信号１０は、外部からアクセス要望される論理アドレス（ＬＢＡ）である。

入力比較選択部１０３は、アドレス変換部１０２が出力するデータ参照信号１１と保持しているアドレスとを比較し、メモリ選択信号１３を揮発性メモリ１０１に出力する。入力比較選択部１０３は、データ参照部１０６と、デコード部１０７とを備える。

データ参照部１０６は、ｊ個のデータ保持部１０８を備える。ｊ個のデータ保持部１０８は、揮発性メモリ１０１が保持するデータに対応する不揮発性メモリ２００のデータが保持されているアドレスを保持する。ｊ個のデータ保持部１０８は、保持するアドレスと外部入力アドレス信号１０が変換されたデータ参照信号１１とが一致するか否かを比較する。データ参照部１０６は、一致したアドレスを保持するデータ保持部１０８の情報を判定信号１２として出力する。

デコード部１０７は、データ参照部１０６から出力されるｊ本の判定信号１２をデコードしてｊ本のメモリ選択信号１３を出力する。

揮発性メモリ１０１はｊ個のメモリ選択信号１３に対応したメモリ領域をもち、選択されたメモリ選択信号１３に応じてアクセスされる。また、揮発性メモリ１０１のメモリ領域はｊ個のデータ保持部１０８の各組とデコード部１０７によって一意的に指定される。

ヒット／ミスヒット制御部１０４はｊ本の判定信号１２に基づき、外部入力アドレス信号１０とｊ個のデータ保持部１０８に保持されたデータとが一致したか否かを判定する。ヒット／ミスヒット制御部１０４は、判定した結果に応じて入力比較選択部１０３、揮発性メモリ１０１および不揮発性メモリ２００を制御する。ヒット／ミスヒット制御部１０４から入力比較選択部１０３に送られるデータ保持部選択信号１４は、ヒット／ミスヒット制御部１０４によって“不一致”と判定された場合に、新たに外部入力アドレス信号１０を書込むデータ保持部１０８を選択する信号である。揮発性メモリ制御信号１５は、ヒット／ミスヒット制御部１０４によって“不一致”と判定された場合に、揮発性メモリ１０１へ所望の動作を行わせる制御信号である。不揮発性メモリ制御信号１６は、不揮発性メモリ２００への制御信号である。

入出力部１０５は、データバス２２を介し揮発性メモリ１０１と入出力データ線１７とのデータ入出力を行う。

不揮発性メモリ２００は、不揮発性メモリセル２０１と、メモリセル選択部２０２と、不揮性メモリ制御回路２１とを備え、データを不揮発に記憶するメモリである。

不揮発性メモリセル２０１は、不揮発性特性を有する複数のメモリセルから構成され、指定されたアドレスにデータを格納する。

メモリセル選択部２０２は、外部入力アドレス信号１０に対応する不揮発性メモリセル２０１のメモリセルを選択するメモリセル選択信号１８を出力する。

不揮発性メモリ制御部２０３は、外部入力コマンド信号１９と不揮発性メモリ制御信号１６とから、メモリセル選択部２０２にメモリセル選択制御信号２０を出力する。また、不揮発性メモリ制御部２０３は、入出力部１０５および入出力回路２０４のデータの入出力動作を制御する入出力イネーブル信号２１を出力する。

入出力回路２０４は、揮発性メモリ２００と入出力データ線１７とのデータの入出力を行う。入出力回路２０４は、不揮発性メモリ２００の読出しデータを出力するトライステート出力を有する。

次に、本実施の形態における半導体記憶装置の動作を説明する。
以下、不揮発性メモリが保持するデータを読出すリード動作において、データキャッシュ部１００に外部入力アドレス信号１０に対応するデータが保持されている場合であるリードヒットの動作について説明する。

図２（１）は、本実施の形態における半導体記憶装置のリードヒット動作を示すタイミングチャートである。

図２（１）に示す、ＸＣＥ３０は、外部入力コマンド信号１９に含まれるチップイネーブル信号であり、Ｌレベルが入力されることで、データキャッシュ部１００と不揮発性メモリ２００とが動作状態になる。

ＸＷＥ３１は、外部入力コマンド信号１９に含まれる不揮発性メモリ２００への読出し、または、書込み動作を指示する信号であり、Ｌレベルが書込み、Ｈレベルが読出しを指示する。

Ｒ−ＨＩＴ３２は、不揮発性メモリ制御信号１６に含まれるリードヒット認識信号である。Ｒ−ＨＩＴ３２は、リード動作において、外部入力アドレス信号１０と、データ保持部１０８が保持するデータとが一致した場合にＨレベルとなる。Ｒ−ＭＩＳ＿ＨＩＴ３３は、不揮発性メモリ制御信号１６に含まれるリードミスヒット認識信号である。Ｒ−ＭＩＳ＿ＨＩＴ３３は、リード動作において、外部入力アドレス信号１０と、データ保持部１０８が保持するデータとが一致しなかった場合にＨレベルとなる。

ＷＬ[ｎ]３４は、不揮発性メモリセル２０１の選択されたメモリセルにおけるメモリセル選択線（ワードライン）の状態を示す。ＣＰ［ｎ］３５は、不揮発性メモリセル２０１の選択されたメモリセルにおけるデータ線（ビットライン）の状態を示す。

不揮発性メモリリセット信号３６は、メモリセル選択制御信号２０に含まれる信号であり、Ｈレベルでメモリセル選択部２０２の不揮発性メモリセル２０１の選択動作をリセットする。

図２（１）に示すように、ＸＣＥ３０がＬレベルになり、これを受けてデータキャッシュ部１００と不揮発性メモリ２００が動作を開始する。

不揮発性メモリ２００は、外部入力アドレス信号（ＥＸＴ−ＡＤＤＲ）１０に対応する不揮発性メモリセル２０１のメモリセルの選択を開始する。メモリセルの選択動作は、例えば、メモリセル選択線（ＷＬ［ｎ］）３４の起動まで行われる。すなわち、不揮発性メモリ２００のメモリセル選択部２０２は、外部入力アドレス信号１０に対応する、メモリセル選択線（ＷＬ[ｎ]）３４を選択し、ＷＬ[ｎ]３４の信号レベルをＨレベルにする。

不揮発性メモリ２００におけるメモリセル選択線３４の選択動作と並列にデータキャッシュ部１００において以下に述べる比較動作が行われる。アドレス変換部１０２は、外部入力アドレス信号１０を取込み、データ参照信号１１に変換する。データ参照部１０６は、複数のデータ保持部１０８が保持するアドレスとデータ参照信号１１のデータとの一致／不一致の比較を行う。データ参照部１０６は、比較結果を判定信号１２として出力する。例えば、判定信号１２はｊ個のデータ保持部１０８に対応するｊ本の信号であり、一致したデータ保持部１０８に対応する判定信号１２がＨレベルとなり、一致しないデータ保持部１０８に対応する判定信号１２がＬレベルとなる。また、複数のデータ保持部１０８は各々が異なるデータを保持しており、ｊ本の判定信号１２のうち一つ判定信号１２がＨレベルとなる。

ヒット／ミスヒット制御部１０４は、判定信号１２から、ヒットまたはミスヒットを判定する。すなわち、ヒット／ミスヒット制御部１０４は、判定信号１２から、入力された外部入力アドレス信号１０と、複数のデータ保持部１０８が保持するアドレスとが一致（ヒット）したか、不一致（ミスヒット）であるかを判定する。入力された外部入力アドレス信号１０と、複数のデータ保持部１０８が保持するアドレスとが一致した場合、リードヒット認識信号（Ｒ−ＨＩＴ）３２は、Ｈレベルとなる。

ヒット／ミスヒット制御部１０４は、リードヒット認識信号（Ｒ−ＨＩＴ）３２を含む不揮発性メモリ制御信号１６を出力する。不揮発性メモリ制御部２０３は、不揮発性メモリ制御信号１６より、メモリセル選択部２０２による不揮発性メモリセル２０１の選択を解除する不揮発性メモリリセット信号３６を含むメモリセル選択制御信号２０を出力する。メモリセルセル選択部１９は、メモリセル選択制御信号２０により、不揮発性メモリセル２０１の選択を解除する。すなわち、選択されているメモリセル選択線（ＷＬ[ｎ]）３４を非選択状態にする。不揮発性メモリ２００は、次サイクルの動作のためにスタンバイ状態となる。

デコード部１０７は、判定信号１２をデコードし、メモリ選択信号１３を出力する。メモリ選択信号１３により、揮発性メモリ１０１内の対応するデータ領域が選択される。揮発性メモリ１０１は、対応するデータを、データバス２２に出力する。入出力部１０５は、データバス２２に出力されたデータを入出力データ線１７を介し外部に読出しデータとして出力する。

以上のように、本実施の形態における半導体記憶装置は、リードヒット時には、ＸＣＥ３０により不揮発性メモリ２００を起動し、メモリ選択線（ＷＬ[ｎ]）３４の起動までの動作を行う。不揮発性メモリ２００の動作と並列に、データキャッシュ部１００は、外部入力アドレス信号１０と、複数のデータ保持部１０８が保持しているアドレスとの一致または不一致を判定する。外部入力アドレス信号１０と、複数のデータ保持部１０８が保持しているアドレスとが一致した場合は、揮発性メモリ１０１からデータを読み出し、入出力データ線１７に出力する。また、不揮発性メモリ２００の読出し動作をキャンセルする。

次に、リード動作において、データキャッシュ部１００に外部入力アドレス信号１０に対応するデータが保持されていない場合であるリードミスヒットの動作について説明する。

図２（２）は、本実施の形態における半導体記憶装置のリードミスヒット動作を示すタイミングチャートである。なお、図２（１）と同一の要素には同一の符号が付しており詳細な説明は省略する。

外部入力コマンド信号１９（ＸＣＥ）にＬレベルが入力された後の、不揮発性メモリ２００での、メモリセル選択線（ＷＬ［ｎ］）の起動動作と、データキャッシュ部１００でのデータ参照部１０６による一致／不一致判定動作とは前述したリードヒット時における動作と同様であるので説明は省略する。

データ保持部１０８の保持するアドレスと、外部入力アドレス信号１０との比較結果は、いずれも不一致の判定結果となり、ヒット／ミスヒット制御部１０４は、リードミスヒット認識信号（Ｒ−ＭＩＳ＿ＨＩＴ）３３にＨレベルを出力する。ヒット／ミスヒット制御部１０４は、リードミスヒット認識信号３３を含む不揮発性メモリ制御信号１６を、不揮発性メモリ制御部２０３に出力する。

不揮発性メモリ制御部２０３は、不揮発性メモリ制御信号１６によって、不揮発性メモリセル２０１からデータを読出すデータ線であるＣＰ［ｎ］３５の起動が行う。不揮発性メモリ２００は、入出力部２０４を介して、データを入出力データ線１７に出力する。

また、データキャッシュ部１００は、データ保持部１０８が保持するアドレス、および、データ保持部１０８に対応した揮発性メモリ１０１のデータ領域の保持データを更新する。すなわち、データ保持部選択信号１４により選択されたデータ保持部１０８は、データ参照信号１１のデータを取込み、保持するアドレスを更新する。入出力部１０５は、入出力部２０４により出力されたデータを、データバス２２を介して、揮発性メモリ１０１に入力する。揮発性メモリ１０１は、データ更新したデータ保持部１０８に対応する領域が選択され、入出力部１０５により入力されたデータを書き込む。

ここで、入出力部２０４のＨｉ−Ｚ出力から不揮発性メモリ２００の読出しデータを出力するタイミングの制御と、入出力１０５の起動タイミングの制御とは、同一の信号に基づき行われる。すなわち、入出力部２０４から入出力データ線１７に出力されたデータを入出力部１０５で取り込むタイミング制御は、不揮発性メモリ２００からデータを出力するタイミングを規定するデータ出力イネーブル信号２１で行われる。図２（２）に示すように、データ出力イネーブル信号２１により、入出力部２０４が起動され、入出力データ線１７に不揮発性メモリ２００の読出しデータが出力される。入出力２０４の起動とほぼ同時に入出力部１０５が起動され、入出力部１０５は、入出力データ線１７のデータをデータバス２２に出力する。これにより、入出力データ線１７に不揮発性メモリ２００からデータが出力される前のＨｉ−Ｚの期間（中間電位状態）に、入出力部１０５を起動してしまい入出力部１０５の入力段に貫通電流が流れることを防止する。

以上のように、本実施の形態における半導体記憶装置は、リードミスヒット動作では、ＸＣＥ３０により不揮発性メモリ２００を起動し、メモリ選択線（ＷＬ[ｎ]）３４の起動までの動作を行う。不揮発性メモリ２００の動作と並列に、データキャッシュ部１００は、外部入力アドレス信号１０と、複数のデータ保持部１０８が保持しているアドレスとの一致または不一致を判定する。外部入力アドレス信号１０と、複数のデータ保持部１０８が保持しているアドレスとが不一致の場合は、不揮発性メモリ２００のＣＰ[ｎ]を起動し、不揮発性メモリ２００からデータを読み出し、出力データ線２４に出力する。また、読み出したデータを揮発性メモリ１０１に書込み、対応するアドレスをデータ保持部１０８に書込む。

このように、本実施の形態における半導体記憶装置は、不揮発性メモリ２００における読出し動作と、データキャッシュ部１００における比較動作とを同時に開始する。不揮発性メモリ２００における読出し動作は、メモリ選択線（ＷＬ[ｎ]）の選択動作まで行われ、その後に行われるデータ線（ＣＰ[ｎ]）の選択動作は、データキャッシュ部１００における比較動作の終了後に、比較動作の結果が不一致の場合（リードミスヒット時）には行われ、比較動作の結果が一致の場合（リードヒット時）には行われない。これにより、リードミスヒット時には、不揮発性メモリ２００の読出し動作が途中（メモリ選択線の選択動作）まで行われているので、従来の半導体記憶装置に比べ、リードミスヒット動作を高速に行うことができる。従来の半導体記憶装置では、ヒット／ミスヒットの判定が終わった後に、不揮発性メモリ２００の読出し動作を開始する。すなわち、Ｒ−ＭＩＳ＿ＨＩＴ３３がＨレベルになった後に、ＷＬ[ｎ]３４の選択動作が開始される。よって、本実施の形態における半導体記憶装置は、リードミスヒット動作において、ＷＬ[ｎ]の選択動作に要する時間分である図２（２）に示す期間Ｔ１の分だけ従来よりも高速に動作することができる。

次に、不揮発性メモリ２００にデータを書込むライト動作について説明する。
図３（１）は、本実施の形態のおける半導体記憶装置のライトヒット動作を示すタイミングチャートである。図３（２）は、本実施の形態における半導体記憶装置のライトミスヒット動作を示すタイミングチャートである。なお、図２と同様の要素には同一の符号が付しており詳細な説明は省略する。

図３（１）および(２)に示す、Ｗ−ＨＩＴ３７は、不揮発性メモリ制御信号１６に含まれるライトヒット認識信号である。Ｗ−ＨＩＴ３７は、ライト動作において、外部入力アドレス信号１０と、データ保持部１０８が保持するアドレスとが一致した場合にＨレベルとなる。Ｗ−ＭＩＳ＿ＨＩＴ３８は、不揮発性メモリ制御信号１６に含まれるライトミスヒット認識信号である。Ｗ−ＭＩＳ＿ＨＩＴ３８は、ライト動作において、外部入力アドレス信号１０と、データ保持部１０８が保持するアドレスとが一致しなかった場合にＨレベルとなる。

ＩＮＴＷＥ３９は、不揮発性メモリ２００の内部制御信号であり、ライト動作であるか否かの情報を示すライト認識信号である。ＩＮＴＷＥ３９は、ライト動作時にＨレベルとなる。

ＸＣＥ３０にＬレベルが入力され、これを受けてデータキャッシュ部１００と不揮発性メモリ２００が動作を開始する。

ライト動作では、前述したリード動作のように外部入力アドレス信号１０と、データ保持部１０８が保持しているアドレスとの一致／不一致の比較結果によって動作が変更されることは無い。ライト動作が認識された（ＩＮＴＷＥ３９がＨレベルになった）時点で、不揮発性メモリ制御信号１６によって動作が制御されない動作シーケンスとなる。すなわち、不揮発性メモリ制御信号１６（Ｗ−ＨＩＴ３７およびＷ−ＭＩＳ＿ＨＩＴ３８）にかかわらずメモリセル選択信号１８が起動され、不揮発性メモリ２００のライト動作が進められる。

データキャッシュ部１００は、外部入力アドレス信号１０と、データ保持部１０８が保持するアドレスとを比較する。データキャッシュ部１００は、比較結果が一致した場合には、一致したアドレスを保持するデータ保持部１０８に対応した揮発性メモリ１０１のデータ領域の保持データの更新を行う。データキャッシュ部１００は、外部入力アドレス信号１０と、データ保持部１０８が保持しているアドレスとの比較結果が不一致であった場合には、データ保持部１０８が保持するアドレス、および、データ保持部１０８に対応した揮発性メモリ１０１のデータ領域の保持データを共に更新する。

更新されるデータ保持部１０８の動作は、リード動作の不一致時と同様である。選択信号１４で選択されたデータ保持部１０８は、データ参照信号１１のデータを取込み、保持するアドレスを更新する。データキャッシュ部１００は、アドレスを更新したデータ保持部１０８に対応した揮発性メモリ１０１内のデータ領域を選択し、入出力データ線１７に外部から入力される書込みデータを入出力部１０５およびデータバス２２を介して取込み、揮発性メモリ１０１のデータの更新を行う。

このように、本実施の形態における半導体記憶装置は、ライト動作において、ヒット／ミスヒット判定とは無関係に揮発性メモリ１０１への書込み動作を行う。すなわち、データキャッシュ部１００における比較動作と同時に不揮発性メモリ２００への書込み動作を開始し、比較動作の終了を待たずに書込み動作は行われる。これにより、ヒット／ミスヒット動作終了後に、揮発性メモリ１０１への書込み動作を開始するのに比べ、図３（１）および（２）に示す期間Ｔ２だけ高速に書き込み動作を行うことができる。

以上より、本実施の形態における半導体記憶装置は、リード動作でデータキャッシュ部１００に所望のアドレスに対応するデータが無い場合（ミスヒット時）、ライト動作ではヒット／ミスヒット動作にかかわらず、データキャッシュ部１００と不揮発性メモリ２００を並列に動作させることで、動作を高速に行うことができる。

また、リード動作のミスヒット時に揮発性メモリ１０１の入出力部１０５の起動タイミングを不揮発性メモリ２００のデータ出力タイミングと合わせることで、入出力データ線１７のＨｉ−Ｚ期間で、揮発性メモリ１０１の入出力部１０５が起動することによる貫通電流を防ぐことができ、低消費電力化が図れる。

以下、データキャッシュ部１００の詳細な構成および動作を説明する。
まず、データキャッシュ部１００の詳細な構成を説明する。

図４は、図１に示す半導体記憶装置におけるデータキャッシュ部１００の構成を詳細に示す図である。なお、図１と同様の要素には同一の符号が付しており詳細な説明は省略する。

アドレス変換部１０は、ｍビットの外部入力アドレス信号１０を相補の信号に変換し、データ参照信号１１に出力する。アドレス変換部１０は、データ参照信号１１によりｍ組のデータ参照線（ＣＤ１／ＸＣＤ１〜ＣＤｍ／ＸＣＤｍ）を制御する。例えば、外部入力アドレス信号１０の最上位ビットのデータが‘１’の場合は、ＣＤ１をＨレベルし、ＸＣＤ１をＬレベルにする。外部入力アドレス信号１０の最上位ビットのデータが‘０’の場合は、ＣＤ１をＬレベルにし、ＸＣＤ１をＨレベルにする。

ヒット／ミスヒット制御部１０４は、ミスヒット時にデータ参照信号１１のアドレスを書き込むデータ保持部１０８を選択するｊビットのデータ保持部選択信号１４をｊ本のデータ保持選択線ＣＷ１〜ＣＷjに出力する。また、ヒット／ミスヒット制御部１０４は、アドレス変換部１０２が外部入力アドレス信号１０を取り込むタイミングを規定するアドレス制御信号４１を出力する。

データ参照部１０６は、ｊ個のデータ保持部１０８−１〜１０８−ｊと、データ参照線処理部１４１と、ｊ個の一致判定部１４３とを備える。なお、ｊ個のデータ保持部１０８−１〜１０８−ｊを特に区別しない場合はデータ保持部１０８と表す。

各データ保持部１０８は、ｍ個のデータ保持比較素子１４０と、１個のデータ保持比較素子１４５とを備える。ｍ個のデータ保持比較素子１４０は、ｍビットのアドレスを保持する。データ保持比較素子１４５は、ｍ個のデータ保持比較素子に対応し、ｍ個のデータ保持比較素子が保持するアドレスが有効であるか否かを示す情報を保持する。データ参照線ＣＤ１／ＸＣＤ１からデータ参照線ＣＤｍ／ＸＣＤｍのｍ組のデータ参照線に対応したｍ個のデータ保持比較素子１４０と、データ参照線ＤＣＤ／ＸＤＣＤに対応したデータ保持比較素子１４５とが、共通のデータ保持部選択線ＣＷ１〜ＣＷｊで選択される。

データ参照線処理部１４１は、データ参照線ＣＤ１／ＸＣＤ１〜ＣＤｍ／ＸＣＤｍのプリチャージ等の処理を行う。

一致判定部１４３は、判定タイミング信号４２のタイミングで、一致判定ノードＦ１〜Ｆｊの信号レベルより、データ保持部１０８が保持するアドレスと、外部入力アドレス信号１０とが一致したか否かを判定し、判定結果である判定信号１２を出力する。各一致判定部１４３は、一致判定ノードＦ１〜Ｆｊのいずれか一つに接続される。

デコード部１０７は、判定信号１２より、各データ保持部１０８と対応した揮発性メモリ１０１のデータ領域を選択するｊ本のメモリ選択信号１３−１〜１３−ｊを発生する。なお、メモリ選択信号１３−１〜１３−ｊを特に区別しない場合にはメモリ選択信号１３と表す。

データ保持比較素子１４０およびデータ保持比較素子１４５は、１ビットのデータ保持、および、保持しているデータとデータ参照線に入力されたデータとの比較を行う素子である。図４に示すようにｊ×（ｍ＋１）個のデータ保持比較素子１４０およびデータ保持比較素子１４５は、アレー状に配置される。

図５は、データ保持比較素子１４０の構成を示す図である。なお、データ保持比較素子１４５も図５に示すデータ保持比較素子１４０と同一の構成である。

図５に示すように、データ保持比較素子１４０は、１ビットのデータ保持するデータ保持部１５０と、１ビットのデータの比較を行う比較部１６０とから形成される。なお、図５において、ＣＷは、データ保持部選択線ＣＷ１〜ＣＷｊの中でデータ保持比較素子１４０に対応するデータ保持部選択線を示す。Ｆは、一致判定ノードＦ１〜Ｆｊの中でデータ保持比較素子１４０に対応する一致判定ノードを示す。ＣＤ／ＸＣＤは、データ参照線ＣＤ１／ＸＣＤ１〜ＣＤｍ／ＸＣＤｍおよびＤＣＤ／ＸＤＣＤの中でデータ保持比較素子１４０に対応するデータ参照線を示す。Ａはデータ保持比較素子１４０に保持されているデータであり、ＸＡはデータ保持比較素子１４０に保持されているデータの反転信号である。例えば、データ‘１’が保持されている場合には、ＡはＨレベルであり、ＸＡはＬレベルである。データ‘０’が保持されている場合にはＡはＬレベルであり、ＸＡはＨレベルである。

保持部１５０は、ラッチ部１５１と、トランジスタ１５２および１５３とを備える。ラッチ部１５１は、１ビットのデータを保持するラッチ回路である。トランジスタ１５２および１５３は、例えば、ｎ型ＭＯＳＦＥＴである。データ保持比較素子１４０への書き込みの場合、データ保持部選択線ＣＷがＨレベルになり、トランジスタ１５２および１５３がオンし、ラッチ部１５１は、データ参照線ＣＤ／ＸＣＤのデータを取り込む。

比較部１６０は、トランジスタ１６１〜１６４を備える。例えば、トランジスタ１６１〜１６４は、ｎ型ＭＯＳＦＥＴである。

トランジスタ１６１は、ラッチ部１５１が保持するアドレスＡがゲートに接続され、一致判定ノードＦがドレインに接続される。トランジスタ１６２は、ラッチ部１５１が保持するアドレスの反転信号ＸＡがゲートに接続され、一致判定ノードＦがドレインに接続される。トランジスタ１６３は、外部入力アドレス信号１０の反転信号が印加されるデータ参照線ＸＣＤがゲートに接続され、トランジスタ１６１のソースがドレインに接続され、ＶＳＳがソースに接続される。トランジスタ１６４は、外部入力アドレス信号１０が印加されるデータ参照線ＣＤがゲートに接続され、トランジスタ１６２のソースがドレインに接続され、ＶＳＳがソースに接続される。

比較動作において、一致判定ノードＦは、ＶＤＤにプリチャージされる。保持部１５０が保持するデータＡ／ＸＡと、データ参照線ＣＤ／ＸＣＤに入力されたデータとが一致した場合、トランジスタ１６１および１６３の一方がオンし、他方がオフする。同様にトランジスタ１６２および１６４の一方がオンし、他方がオフする。よって、データが一致した場合には、一致判定ノードＦはプリチャージされたレベルがキープされる。保持部１５０が保持するデータＡ／ＸＡと、データ参照線ＣＤ／ＸＣＤに入力されたデータとが不一致の場合、トランジスタ１６１と１６３との組、または、トランジスタ１６２と１６４の組の一方の組は共にオンし、他方の組は共にオフする。よって、一致判定ノードＦはＶＳＳ（ＧＮＤ）に接続され、Ｌレベルとなる。例えば、データ１が保持されている場合（ＡがＨレベルおよびＸＡがＬレベルの場合）、データ参照線にデータ１（ＣＤにＨレベルおよびＸＣＤにＬレベル）が入力されると、ＡがＨレベルなのでトランジスタ１６１はオンし、ＸＣＤがＬレベルなのでトランジスタ１６３はオフである。よって、トランジスタ１６１および１６３の経路において一致判定ノードＦはＶＳＳに接続されない。また、ＸＡがＬレベルなのでトランジスタ１６２はオフであり、ＣＤがＨレベルなのでトランジスタ１６４はオンである。よって、トランジスタ１６２および１６４の経路において一致判定ノードＦはＶＳＳに接続されない。よって、データが一致の場合は、一致判定ノードＦはＨレベルとなる。また、データ１が保持され（ＡがＨレベルおよびＸＡがＬレベル）、データ参照線にデータ０（ＣＤにＬレベルおよびＸＣＤにＨレベル）が入力されると、ＡがＨレベルなのでトランジスタ１６１はオンし、ＸＣＤがＨレベルなのでトランジスタ１６３はオンする。よって、トランジスタ１６１および１６３の経路において、一致判定ノードＦはＶＳＳに接続される。すなわち、データが不一致の場合、一致判定ノードＦはＬレベルになる。

一致判定ノードＦには、データ保持部１０８が備えるｍ個のデータ保持比較素子１４０および１個のデータ保持比較素子１４５が接続される。ｍ個のデータ保持比較素子１４０および１個のデータ保持比較素子１４５の中で１つでも不一致であれば、一致判定ノードＦはＬレベルとなる。また、ｍ個のデータ保持比較素子１４０および１個のデータ保持比較素子１４５の全てが一致の場合のみ、一致判定ノードＦはＨレベルをキープする。よって、一致判定部１４３は、ｍ個のデータ保持比較素子１４０と、対応するデータ保持比較素子１４５との比較結果が共に一致した場合に、データ保持部１０８が保持するアドレスと、外部入力アドレス信号１０とが一致したと判定する。

以上のように、本実施の形態における半導体記憶装置は、保持部１５０と比較部１６０とを備えた複数のデータ保持比較素子１４０および１４５をアレー状に配置した構成である。また、各データ保持比較素子１４０および１４５の比較部１６０は、一致判定ノードＦの電荷を引き抜く回路のみを有し、各データ保持部１０８のｍ個のデータ保持比較素子１４０およびデータ保持比較素子１４５は、同一の一致判定ノードＦに接続される。このような構成にすることで、本実施の形態における半導体記憶装置は、データキャッシュ部１００のレイアウト面積を縮小できる。また、同一のレイアウトのデータ保持比較素子１４０および１４５を複数個配置するので、データキャッシュ部１００の容量の変更等を行う場合にも容易にレイアウトを形成することができる。

次に、比較動作におけるデータキャッシュ部１００の詳細な動作を説明する。
図６（１）は、本実施の形態における半導体記憶装置の比較動作が一致した場合のタイミングチャートである。なお、図６（１）において、外部入力アドレス信号１０およびデータ参照部１０６が保持するアドレスは１６ビットである。また、説明の簡略化のため、揮発性メモリ１０１および不揮発性メモリ２００の各アドレスに保持されるデータは１ビットとしている。

図６（１）に示すＡ１／ＸＡ１は、データ参照部１０８−１に保持される１６ビットのアドレスであり、Ａ２／ＸＡ２は、データ参照部１０８−２に保持される１６ビットのアドレスである。

ＤＡ１／ＸＤＡ１は、データ保持部１０８−１に対応する揮発性メモリ１０１の領域に保持されるデータである。ＤＡ２／ＸＤＡ２は、データ保持部１０８−２に対応する揮発性メモリ１０１の領域に保持されるデータである。

ヒット／ミスヒット制御部１０４は、ＸＣＥ３０の立下りにより、アドレス制御信号４１を生成する。アドレス変換部１０２は、アドレス制御信号４１のタイミングで、外部入力アドレス信号１０を取り込み、データ参照信号１１を出力する。図６（１）に示すように、例えば、外部アドレス信号１０は１６ビットであり、アドレス変換部１０２は、データ‘ＦＦＦＦ’を取り込む。アドレス変換部１０２は、データ‘ＦＦＦＦ’に対応する信号をデータ参照線ＣＤ１／ＸＣＤ１〜ＣＤ１６／ＸＣＤ１６に出力する。すなわち、データ参照線ＣＤ１〜ＣＤ１６にはＨレベルが出力され、データ参照線ＸＣＤ１〜ＸＣＤ１６にはＬレベルが出力される。

データ参照線ＣＤ１／ＸＣＤ１〜ＣＤ１６／ＸＣＤ１６はスタンバイ時には共にＶＳＳにプリチャージされており、アドレス制御信号４１のタイミングでプリチャージを止める。

一致判定ノードＦ１〜Ｆ１６は、スタンバイ時にはＶＤＤにプリチャージされる。

データ参照線ＣＤ１／ＸＣＤ１〜ＣＤ１６／ＸＣＤ１６が外部入力アドレス信号に対応する信号レベルになると、各データ保持比較素子１４０は、保持しているアドレスとの比較を行う。データ参照部１０８−１では、保持しているアドレスＡ１／ＸＡ１と外部入力アドレス信号１０が共に‘ＦＦＦＦ’であり一致するので、一致判定ノードＦ１は、ＶＤＤをキープする。また、データ参照部１０８−２〜１０８−ｊの保持するアドレスと、外部入力アドレス信号１０とは一致しないので、一致判定ノードＦ２〜ＦｊはＬレベルになる。

一致判定部１４３は、判定タイミング信号４２のタイミングで一致判定ノードＦ１〜Ｆｊに基づきデータ保持部１０８の一致／不一致の判定を行う。すなわち、一致判定ノードＦ１〜ＦｊがＨレベルの場合は一致と判定し、一致判定ノードＦ１〜ＦｊがＬレベルの場合は不一致と判定する。一致判定部１４３は一致／不一致の判定結果を判定信号１２として出力する。

デコード部１０７は、判定信号１２に基づきメモリ選択信号１３を出力する。データ保持部１０８−１の保持するアドレスと外部入力アドレス信号１０とが一致したので、データ参照部１０８−１に対応するメモリ選択信号１３−１にＨレベルが出力される。また、メモリ選択信号１３−２〜１３−ｊにＬレベルが出力される。

メモリ選択信号１３により、揮発性メモリ１０１の対応する領域が選択される。すなわち、メモリ選択信号１３−１に対応した揮発性メモリ１０１の領域が選択され、データＤＡ１／ＸＤＡ１が読み出される。

図６（２）は、本実施の形態における半導体記憶装置の比較動作が不一致の場合のタイミングチャートである。なお、図示していないが、データ参照部１０８−３〜１０８−ｊが保持するデータＡ３／ＸＡ３〜Ａｊ／ＸＡｊはいずれも‘ＦＦＦ０／０００Ｆ’ではないとする。

ヒット／ミスヒット制御部１０４は、ＸＣＥ３０の立下りにより、アドレス制御信号４１を生成する。アドレス変換部１０２は、アドレス制御信号４１のタイミングで、外部入力アドレス信号１０を取り込み、データ参照信号１１を出力する。アドレス変換部１０２は、データ‘ＦＦＦ０’に対応する信号をデータ参照線ＣＤ１／ＸＣＤ１〜ＣＤ１６／ＸＣＤ１６に出力する。例えば、データ参照線ＣＤ１〜ＣＤ１２およびＸＣＤ１３〜ＸＣＤ１６にはＨレベルが出力され、データ参照線ＣＤ１３〜ＣＤ１６およびＸＣＤ１〜ＸＣＤ１２にはＬレベルが出力される。

データ参照線ＣＤ１／ＸＣＤ１〜ＣＤ１６／ＸＣＤ１６が外部入力アドレス信号に対応する信号レベルになると、各データ保持比較素子１４０は、保持しているデータとの比較を行う。データ保持部１０８−１〜１０８−ｊに保持されているアドレスと、外部入力アドレス信号とは一致しないので、一致判定ノードＦ１〜ＦｊがＬレベルとなる。一致判定部１４３は、一致判定ノードＦ１〜Ｆｊに基づき不一致の判定結果を判定信号１２として出力する。

ヒット／ミスヒット制御部１０４は、判定信号１２に基づき、不一致の場合には、内部アドレスから生成されたデータ保持部選択線ＣＷ１〜ＣＷｊの一つをＨレベルにする。例えば、図６（２）に示すようにＣＷ２がＨレベルになる。データ保持部１０８−２の１６個のデータ保持比較素子１４０にデータ参照線ＣＤ１／ＸＣＤ１〜ＣＤ１６／ＸＣＤ１６のデータが書き込まれる。すなわち、データ保持部１０８−２が格納するデータＡ２／ＸＡ２に‘ＦＦＦ０／０００Ｆ’が保持される。

データ保持部１０８−２が格納するアドレスＡ２／ＸＡ２に‘ＦＦＦ０／０００Ｆ’が保持されると、データ保持部１０８−２に対応するメモリ選択信号１３−２がＨレベルになり、対応する揮発性メモリ１０１のデータ領域が選択される。対応する揮発性メモリ１０１のデータ領域は、不揮発性メモリ２００より読み出されたデータに更新される。例えば、不揮発性メモリ２００から読み出されたデータが‘１’の場合、ＤＡ２／ＸＤＡ２は、‘１／０’に更新される。

次に、本実施の形態における半導体記憶装置の初期化動作を説明する。
データ保持比較素子１４０が保持するアドレスが不定の場合、そのままアクセスを行うと誤動作を起こしてしまう。例えば、電源投入時等には、データ保持比較素子１４０が保持するアドレスが不定となる。そこで、データ保持比較素子１４０に正しいデータに設定するための初期化動作が必要である。

本実施の形態における半導体記憶装置は、データキャッシュ部１００に保持されているデータが有効であるか否かを示す情報をデータ保持比較素子１４５に保持する。データキャッシュ部１００は、初期化動作において、データ保持部比較素子１４５に、データキャッシュ部１００が保持するデータが無効であることを示す情報を書込む。また、データキャッシュ部の保持するデータが更新された後に、データ保持部１４５に、保持するデータが有効であることを示す情報を書込む。これにより、初期化動作において、不揮発性メモリ２００のデータをデータキャッシュ部１００に複製する必要がないので、初期化動作を高速に行うことができる。

図７は、本実施の形態における半導体記憶装置の初期化動作を示すタイミングチャートである。図７（１）は、データ保持比較素子１４５の初期化動作を示すタイミングチャートである。

図７に示すＡＤ１／ＸＡＤ１は、データ保持部１０８−１のデータ保持比較素子１４５が保持するデータである。

電源投入時の信号である電源投入信号４３によって、データ参照線処理部１４６は、それまで共にＶＳＳにプリチャージされていたデータ参照線ＤＣＤ／ＸＤＣＤにＶＤＤ／ＶＳＳ（‘１／０’）を印加する。また、データ保持部選択線ＣＷ１〜ＣＷｊがＨレベルになる。これによりｊ個のデータ保持比較素子１４５にデータ‘１／０’が保持される。

アドレス制御信号４１および判定タイミング信号４２は起動されず（ＶＳＳのまま）、データ参照線ＣＤ１／ＸＣＤ１〜ＣＤ１６／ＸＣＤ１６はＶＳＳプリチャージを維持され、一致／不一致判定機能は停止しておく。

以上より、ｊ個のデータ保持比較素子１４５の保持するデータＡＤ１／ＸＡＤ１〜ＡＤｊ／ＸＡＤｊに‘１／０’が保持され、初期化動作は終了する。

図７（２）は、初期化動作後の比較動作を示すタイミングチャートである。
電源投入動作後のアクセス時では、データ参照線処理部１４６は、データ参照線ＤＣＤ／ＸＤＣＤに、初期化動作時とは逆データであるＶＳＳ／ＶＤＤ（‘０／１’）を印加する。データ保持比較素子１４５は、保持するデータと、データ保持部１０８のデータが有効であることを示す情報を示すデータ（‘０／１’）とが一致するか否かを比較する。初期化動作により、ｊ個のデータ保持比較素子１４５が保持するデータは‘１／０’であるので、データ保持比較素子１４５の保持するデータと、データ参照線ＤＣＤ／ＸＤＣＤのデータは不一致となる。これにより、一致判定ノードＦ１〜ＦｊはＬレベルとなり、一致判定部１４３は、不一致の判定結果を出力する。すなわち、初期化動作後には、外部入力アドレス信号１０および各データ保持部１０８の保持するデータによらず、不一致の判定がなされる。

不一致の判定がなされた後は、上述した不一致と同様の動作が行われ、データ保持部選択線ＣＷ１で選択されたデータ保持部１０８−１の保持データＡ１/ＸＡ１と、データ保持部１０８−１に対応したメモリ選択信号１３−１で選択される揮発性メモリ１０１のデータ領域が更新される。すなわち、図７（２）に示すように、データ保持部１０８−１が保持するデータＡ１／ＸＡ１が‘ＦＦＦ０／０００Ｆ’に更新される。また、不揮発性メモリ２００の対応するアドレスに保持されていたデータが‘１’の場合には、データ保持部１０８−１に対応する揮発性メモリ１０１のデータ領域のデータＤＡ１／ＸＤＡ１が‘１／０’に更新される。

データ保持部１０８の保持するデータＡ１／ＸＡ１の更新と同時に、データ保持部１０８−１に対応するデータ保持比較素子１４５の保持するデータＡＤ１／ＸＡＤ１は、データ参照線ＤＣＤ／ＸＤＣＤに印加されているデータ‘０／１’に更新される。

これにより、更新されたデータ保持部１０８−１のデータ保持比較素子１４５は、データ参照線ＤＣＤ／ＸＤＣＤに対して「一致」したデータを保持する。よって、以降、データ保持比較素子１４５の保持データに律速した「不一致」判定をおこなわれない。すなわち、データ保持比較素子１４０の比較結果が一致判定部１４３の判定結果に反映されるようになる。以降は、全データ保持部１０８が初期化されるまでは同様の動作が行われる。

このように、データ保持部１０８が保持するアドレスおよび対応する揮発性メモリ１０１の領域に保持されるデータが更新されるまで（有効なデータが書込まれるまで）は、データ保持比較素子１４５が保持するデータによって、データ保持部１０８が保持するアドレスを無効とし、データ保持部１０８にアドレスが書込まれた後は、データ保持部１０８が保持するアドレスを有効とする。

以上より、本実施の形態における半導体記憶装置は、データ保持部１０８が有するデータ保持比較素子１４５に、データ保持部１０８が保持するデータが有効であるか否かを示す情報を保持する。データ保持比較素子１４５は、初期化動作時に、データ保持部１０８が保持するアドレスが無効であることを示す情報を保持する。これにより、初期化動作後のリード動作における外部入力アドレス信号１０と、データ保持部１０８が保持するアドレスとの比較動作は、不一致と判定されるので、誤って無効なデータを使用してしまうことはない。また、データ保持部１０８にアドレスが書込まれた場合に、対応するデータ保持比較素子１４５は、データ保持部１０８が保持するアドレスが有効であることを示す情報を保持する。以後、アドレスが更新されたデータ保持部１０８は、通常に動作する。

これにより、本実施の形態における半導体記憶装置は、初期化動作として、データ保持比較素子１４５にデータ保持部１０８が保持するデータが無効であることを示す情報を書き込む動作のみを行う。よって、従来の半導体記憶装置における初期化動作である不揮発性メモリ２００のデータを揮発性メモリ１００に複製する動作に比べ、高速に初期化動作を行うことができる。

また、本発明における半導体記憶装置は、不揮発性メモリ２００のデータの一部を保持する揮発性メモリ１０１からデータを読み出すことで、不揮発性メモリ２００に対する読出しの回数を減らす。よって、半導体記憶装置の寿命を延ばすことができる。

また、本実施の形態における半導体記憶装置は、保持部１５０と比較部１６０とを備えた複数のデータ保持比較素子１４０および１４５をアレー状に配置した構成である。また、各データ保持比較素子１４０および１４５の比較部１６０は、一致判定ノードＦの電荷を引き抜く回路のみを有し、各データ保持部１０８のｍ個のデータ保持比較素子１４０およびデータ保持比較素子１４５は、同一の一致判定ノードＦに接続される。このような構成にすることで、本実施の形態における半導体記憶装置は、データキャッシュ部１００のレイアウト面積を縮小できる。また、同一のレイアウトのデータ保持比較素子１４０および１４５を複数個配置するので、データキャッシュ部１００の容量の変更等を行う場合にも容易にレイアウトを形成することができる。

また、本実施の形態における半導体記憶装置は、リード動作でデータキャッシュ部１００に所望のアドレスに対応するデータが無い場合（ミスヒット時）、ライト動作ではヒット／ミスヒット動作にかかわらず、データキャッシュ部１００と不揮発性メモリ２００を並列に動作させることで、動作を高速に行うことができる。

また、リード動作のミスヒット時に揮発性メモリ１０１の入出力部１０５の起動タイミングを不揮発性メモリ２００のデータ出力タイミングと合わせることで、入出力データ線１７がＨｉ−Ｚ期間で、揮発性メモリ１０１の入出力部１０５が起動することによる貫通電流を防ぐことができ、低消費電力化が図れる。

以上、本発明の実施の形態に係る半導体記憶装置について説明したが、本発明は、この実施の形態に限定されるものではない。

例えば、上記説明では、外部入力アドレス信号１０およびデータ保持部１０８が保持するデータは１６ビットとしているが、これに限らない。

また、上記説明では、不揮発性メモリ２００から読み出すデータおよび揮発性メモリ１０１に保持するデータは１ビットのデータであるがこれに限らない。例えば、バイト単位、ワード単位で不揮発性メモリ２００および揮発性メモリ１０１にデータを保持してもよい。

また、上記説明では、不一致の場合に、データ保持部１０８−２のアドレスを更新しているが他のデータ保持部のアドレスが更新されてもよい。

また、上記説明では、データ保持比較素子１４５の初期化において、ＣＷ１〜ＣＷｊが選択され全データ保持比較素子１４５に同時にデータを設定しているが、これに限らない。例えば、各データ保持比較素子１４５に対し時分割で設定してもよいし、複数のデータ保持比較素子１４５ごとに時分割で設定してもよい。

また、上記説明では、判定データ保持比較素子１４５の初期化動作を電源投入時に行っているが、これに限らない。例えば、システム等で電源を落とさずにメモリのリセットを行うこともあり、このようなリセット動作において初期化動作が行われてもよい。例えば、不揮発性メモリ２００、揮発性メモリ１０１およびデータ参照部１０６のうち少なくとも一つにおけるリセット時に初期動作を行ってよい。

（実施の形態２）
実施の形態２における半導体記憶装置は、テスト回路を設けることで、データ保持部１０８が保持するアドレスを任意に変更することができる。

図８は、実施の形態２における半導体記憶装置のデータキャッシュ部１００の構成を示す図である。なお、図４と同様の要素には同一の符号を付しており詳細な説明は省略する。

図８に示す半導体記憶装置は、ヒット／ミスヒット制御部１０４にアドレス切替部１８０と、入出力部１８１とを備える点が、実施の形態１における半導体記憶装置と異なる。

アドレス切替部１８０は、外部入力アドレス信号１０と、テストモードであることを示す外部より入力されたテストモード信号８１から、ヒット／ミスヒット制御部１０４におけるデータ保持部１０８の選択を制御する。すなわち、アドレス切替部１８０は、データ保持部選択信号１４の生成を制御する。

入出力部１８１は、アドレス切替部１８０が出力するテスト入出力制御信号８２により、入出力データ線１７とデータ参照線処理部１４１とのデータの入出力を行う。

本実施の形態における半導体記憶装置は、アドレス切替部１８０で外部入力アドレス信号１０とテストモード信号８１とから任意のデータ保持部選択線ＣＷ１〜ＣＷｊをＨレベルにすることで、任意のデータ保持部１０８を選択することができる。また、外部から入力された信号を入出力データ線１７および入出力部１８１を介し取り込み、対応する信号をデータ参照線ＣＤ１／ＸＣＤ１〜ＣＤ１６／ＸＣＤ１６およびＤＣＤ／ＸＤＣＤに出力することで、データ保持比較素子１４０および１４５が保持するデータを任意に変更することができる。また、入出力部１８１およびデータ入出力線１７を介し、データ保持比較素子１４０および１４５が保持するデータを外部に出力すること（テスト時のリード動作）ができる。

これにより、本実施の形態における半導体装置は、検査および評価の自由度を向上することができる。

なお、上記説明では、アドレス切替部１８０をヒット／ミスヒット制御回路に設けたが、データ保持比較素子１４０とデータ保持比較素子１４５との間に設けてもよい。

図９は、アドレス切替部１８０をデータ保持比較素子１４０とデータ保持比較素子１４５との間に設けた半導体記憶装置のデータキャッシュ部１００の構成を示す図である。図９に示すようにアドレス切替部１８０をデータ保持比較素子１４０とデータ保持比較素子１４５との間に設けることで、データ保持比較素子１４０とデータ保持比較素子１４５とを個別に選択する制御を行うことができる。すなわち、アドレス切替部１８０は、データ保持比較素子１４０およびデータ保持比較素子１４５の少なくとも一つを選択する制御を行う。

これにより、本実施の形態における半導体記憶装置は、アドレス切替部１８０により選択されたデータ保持比較素子１４０の保持するアドレスおよびデータ保持比較素子１４５の保持する情報を個別に更新する。すなわち、データ保持比較素子１４０およびデータ保持比較素子１４５のうち一方のみのデータを変更することができる。よって、データ保持比較素子１４５の保持するデータ保持比較素子１４０が保持するアドレスが有効であるか否かを示す情報を容易に変更できるので、検査および評価の効率を向上できる。

また、データ保持比較素子１４５を個別に制御することができるので、任意のデータ保持部１０８を不使用状態にすることができる。例えば、出荷検査において、不良があるデータ保持部１０８を不使用状態にすることができる。この場合、出荷検査の不良ビット（不良のあるデータ保持部１０８）の情報を不揮発性メモリ（不揮発性メモリ２００の一部等）またはメタルフューズ等に記憶し、電源投入時に不良ビットの情報を読出し、不良のあるデータ保持部１０８のデータ比較素子１４５のデータ保持部選択線ＣＷ１〜ＣＷｊの信号を制御することで、不良のあるデータ保持部１０８を不使用にする。例えば、アドレス切替部１８０が行う制御は、不良のあるデータ保持部１０８のデータ保持比較素子１４５に対しては、初期化動作のみを行い、データ保持部１０８が保持するデータが更新された場合は、データ保持比較素子１４５のデータ保持部選択線ＣＷ１〜ＣＷｊを選択しないことで、データ保持比較素子１４５のデータを更新しない。これにより、不良あるデータ保持部１４５は、常に対応するデータ保持部１０８が保持するアドレスは無効であることを示す情報を保持するので、対応するデータ保持部１０８のアドレスは無効となる。

また、アドレス切替部１８０を備えたヒット／ミスヒット制御部１０４を、データ保持比較素子１４０とデータ保持比較素子１４５の間に配置してもよい。

図１０は、アドレス切替部１８０を備えたヒット／ミスヒット制御部１０４を、データ保持比較素子１４０とデータ保持比較素子１４５の間に設けた半導体記憶装置におけるデータキャッシュ部１００の構成を示す図である。

図１０に示すように、アドレス切替部１８０を備えたヒット／ミスヒット制御部１０４を、データ保持比較素子１４０とデータ保持比較素子１４５の間に設けることで、図９に示す半導体記憶装置と同様の効果に加え、機能集中によりブロック間の配線を削減することができる。よって、半導体記憶装置のレイアウト面積の拡大を抑制することができる。

（実施の形態３）
実施の形態に２における半導体記憶装置は、テスト時のデータ保持比較素子１４０および１４５の保持するデータのリード動作において、ラッチ部１５１のドライブ能力が十分でないとデータ参照線ＣＤ／ＸＣＤの寄生容量により、ラッチ部１５１が保持するラッチデータが破壊される可能がある。これに対し、実施の形態３における半導体記憶装置のデータ保持比較素子は、読出し用のデータ経路を書込み用のデータ経路とは別に備えることで、テスト時のリード動作において、保持データが破壊されることを防止する。

図１１は、実施の形態３におけるデータ保持比較素子の構成を示す図である。図１１に示すデータ保持比較素子３４０は、図５に示すデータ保持比較素子１４０の構成要素に加え、読出しデータ出力部３４１を備える。なお、図５と同様の要素には同一の符号が付しており、詳細な説明は省略する。

読出しデータ出力部３４１は、トランジスタ３４２〜３４７を備える。例えば、トランジスタ３４２〜３４７は、ｎ型ＭＯＳＦＥＴである。

トランジスタ３４２は、ゲートがラッチ部１５１の保持データＡに接続され、ドレインがＶＤＤに接続され、ソースがトランジスタ３４３のドレインに接続される。トランジスタ３４３は、ゲートがラッチ部１５１の反転保持データＸＡに接続され、ドレインがトランジスタ３４２のソースに接続され、ソースがＶＳＳに接続される。上記構成により、トランジスタ３４２および３４３は、ラッチ部１５１が保持するデータをドライブし、出力する。

トランジスタ３４４は、トランジスタ３４２および３４３とデータ参照線ＣＤとの間に形成されるパストランジスタである。トランジスタ３４４のゲートには、リード選択線ＣＲが接続される。テスト時のリード動作において、選択されたデータ保持比較素子３４０のリード選択線ＣＲがＨレベルとなる。

トランジスタ３４５は、ゲートがラッチ部１５１の反転保持データＸＡに接続され、ドレインがＶＤＤに接続され、ソースがトランジスタ３４６のドレインに接続される。トランジスタ３４６は、ゲートがラッチ部１５１の保持データＡに接続され、ドレインがトランジスタ３４５のソースに接続され、ソースがＶＳＳに接続される。上記構成により、トランジスタ３４５および３４６は、ラッチ部１５１が保持するデータの反転信号をドライブし、出力する。

トランジスタ３４７は、トランジスタ３４５および３４６とデータ参照線ＸＣＤとの間に形成されるパストランジスタである。

図１２は、図１１に示すデータ保持比較素子３４０の動作を示すタイミングチャートである。図１２（１）は、データ保持比較素子３４０の比較動作時の動作を示すタイミングチャートである。図１２（１）に示すように、比較動作時には、リード選択線ＣＲは、Ｌレベルであり、トランジスタ３４４および３４７はオフしている。比較動作時の他の部分の動作は、図５に示すデータ保持比較素子１４０と同様である。

図１２（２）は、データ保持比較素子３４０のテスト時のリード動作を示すタイミングチャートである。図１２（２）に示すように、テスト時のリード動作では、選択されたデータ保持比較素子３４０のリード選択線ＣＲがＨレベルとなる。これにより、トランジスタ３４４および３４７がオンとなり、ラッチ部１５１が保持するデータがデータ参照線ＣＤ／ＸＣＤに出力される。すなわち、ラッチ部１５１の保持データＡがデータ参照線ＣＤに出力され、ラッチ部１５１の反転保持データＸＡがデータ参照線ＸＣＤに出力される。

図１２（３）は、データ保持比較素子３４０のデータ書込み動作（ライト動作またはミスヒット時等）を示すタイミングチャートである。図１２（３）に示すように、データ書込み動作時には、リード選択線ＣＲはＬレベルであり、トランジスタ３４４および３４７はオフしている。また、選択されたデータ保持比較素子３４０のデータ保持部選択線ＣＷはＨレベルになり、トランジスタ１５２および１５３はオンする。なお、データ書込み時の他の部分の動作は、図５に示すデータ保持比較素子１４０と同様である。

以上のように、本実施の形態におけるデータ保持比較素子３４０は、図１２（３）に示すデータ書込み動作においては、パストランジスタ１５２および１５３を介し、データ参照線ＣＤ／ＸＣＤの信号レベルに応じ、ラッチ部１５１の保持データを更新する。また、図１２（２）に示すテスト時のリード動作においては、パストランジスタ３４４および３４７を介し、ラッチ部１５１の保持データをデータ参照線ＣＤ／ＸＣＤに出力する。すなわち、データ保持比較素子３４０は、保持データの更新時に導通する書込み経路と、保持データの読出し時に導通する読出し経路とを備える。

以上より、本実施の形態におけるデータ保持比較素子３４０は、ラッチ部１５１が保持するデータをトランジスタ３４２、３４３、３４５および３４６で構成される回路でドライブしデータ参照線ＣＤ／ＸＣＤに出力する。これにより、テスト時のリード動作において、ラッチ部１５１にデータ参照線ＣＤまたはＸＣＤの寄生容量が影響することはないので、ラッチ部１５１の保持データが破壊されることを防止できる。

なお、上記説明では、図１１に示す構成の読出しデータ出力部３４１を用いているが、ラッチ部１５１が保持するデータをドライブし出力する回路であれば、回路構成はこれに限らない。例えば、上記説明では、読出しデータ出力部３４１は，ｎ型ＭＯＳＦＥＴで構成されているが、ＣＭＯＳで構成してもよい。

本発明は、半導体記憶装置に適用でき、特に読出し回数に制限を持つ不揮発性メモリとキャッシュメモリを有する半導体記憶装置等に適用できる。

本発明における半導体記憶装置の概略構成を示すブロック図である。 本発明における半導体装置のリード動作を示すタイミングチャートである。 本発明における半導体装置のライト動作を示すタイミングチャートである。 実施の形態１におけるデータキャッシュ部の構成を詳細に示す図である。 データ保持比較素子の構成を示す図である。 本発明における半導体装置の比較動作を示すタイミングチャートである。 本発明における半導体装置の初期化動作を示すタイミングチャートである。 実施の形態２におけるデータキャッシュ部の構成を詳細に示す図である。 実施の形態２の変形例におけるデータキャッシュ部の構成を詳細に示す図である。 実施の形態２の変形例におけるデータキャッシュ部の構成を詳細に示す図である。 実施の形態３におけるデータ保持比較素子の構成を示す図である。 図１１に示すデータ保持比較素子の動作を示すタイミングチャートである。

符号の説明

１０ 外部入力アドレス信号
１１ データ参照信号
１２ 判定信号
１３、１３−１〜１３−ｊ メモリ選択信号
１４ データ保持部選択信号
１５ 揮発性メモリ制御信号
１６ 不揮発性メモリ制御信号
１７ 入出力データ線
１８ メモリセル選択信号
１９ 外部入力コマンド信号
２０ メモリセル選択制御信号
２１ データ出力イネーブル信号
２２ データバス
３０ チップイネーブル信号（ＸＣＥ）
３１ ライトイネーブル信号（ＸＷＥ）
３２ リードヒット認識信号（Ｒ−ＨＩＴ）
３３ リードミスヒット認識信号（Ｒ−ＭＩＳ＿ＨＩＴ）
３４ メモリセル選択線（ＷＬ[ｎ]）
３５ データ線（ＣＰ[ｎ]）
３６ 不揮発性メモリリセット信号
３７ ライトヒット認識信号（Ｗ−ＨＩＴ）
３８ ライトミスヒット認識信号（Ｗ−ＭＩＳ＿ＨＩＴ）
３９ ライト認識信号（ＩＮＴＷＥ）
４１ アドレス制御信号
４２ 判定タイミング信号
４３ 電源投入信号
８１ テストモード信号
８２ テスト入出力制御信号
１００ データキャッシュ部
１０１ 揮発性メモリ
１０２ アドレス変換部
１０３ 入力比較選択部
１０４ ヒット／ミスヒット制御部
１０５、１８１、２０４ 入出力部
１０６ データ参照部
１０７ デコード部
１０８、１０８−１〜１０８〜ｊ データ保持部
１４０、１４５ データ保持比較素子
１４１、１４６ データ参照線処理部
１４３ 一致判定部
１５０ 保持部
１５１ ラッチ部
１５２、１５３、１６１〜１６４、３４２〜３４７ トランジスタ
１６０ 比較部
１８０ アドレス切替部
２００ 不揮発性メモリ
２０１ 不揮発性メモリセル
２０２ メモリセル選択部
２０３ 不揮発性メモリ制御部
３４１ 読出しデータ出力部
ＣＤ／ＸＣＤ、ＣＤ１／ＸＣＤ１〜ＣＤｍ／ＸＣＤｍ データ参照線
ＣＷ、ＣＷ１〜ＣＷｊ データ保持部選択線
ＣＲ リード選択線
Ｆ、Ｆ１〜Ｆｊ 一致判定ノード
Ａ／ＸＡ、Ａ１／ＸＡ１〜Ａｊ／ＸＡｊ、ＡＤ／ＸＡＤ データ保持比較素子の保持データ
ＤＡ１／ＸＤＡ１、ＤＡ２／ＸＤＡ２ 揮発性メモリの保持データ

Claims (17)

1. 不揮発性メモリと、前記不揮発性メモリが保持するデータの一部を保持する揮発性メモリとを備える半導体記憶装置であって、
   前記揮発性メモリが保持するデータに対応する前記不揮発性メモリのデータのアドレスを保持するｊ個の第１の保持手段と、
   前記ｊ個の第１の保持手段に対応するｊ個の第２の保持手段とを備え、
   前記第２の保持手段は、対応する前記第１の保持手段が保持するアドレスが有効であるか否かを示す情報を保持する
   ことを特徴とする半導体記憶装置。
2. 前記第２の保持手段は、
   初期化動作時に前記アドレスが無効であることを示す情報を保持し、
   対応する前記第１の保持手段にアドレスが書込まれた場合に、前記アドレスが有効であることを示す情報を保持する
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記半導体記憶装置は、さらに、
   前記第１の保持手段と対応し、対応する前記第１の保持手段の保持データと、外部より入力されたアドレス信号とが一致するか否かを比較するｊ個の第１の比較手段と、
   前記第２の保持手段および前記第１の比較手段と対応し、対応する前記第２の保持手段が保持する情報と、前記アドレスが有効であることを示す情報とが一致するか否かを比較するｊ個の第２の比較手段と、
   前記第１の比較手段と、前記第１の比較手段に対応する前記第２の比較手段との比較結果が共に一致の場合に、前記アドレスと、前記アドレス信号とが一致したと判定するｊ個の判定手段とを備える
   ことを特徴とする請求項２記載の半導体記憶装置。
4. 前記各第１の保持手段は１ビットのデータを保持するｍ個の第１の保持素子を備え、
   前記各第１の比較手段は１ビットのデータを比較するｍ個の第１の比較素子を備え、
   前記各第１の保持素子および前記各第１の比較素子は第１の保持比較素子を形成し、
   前記各第２の保持手段は１ビットのデータを保持し、
   前記各第２の比較手段は１ビットのデータを比較し、
   前記各第２の保持手段および前記各第２の比較素子は第２の保持比較素子を形成し、
   ｊ×（ｍ＋１）個の前記第１の保持比較素子および前記第２の保持比較素子は、アレー状に配置される
   ことを特徴とする請求項３記載の半導体記憶装置。
5. 前記第１の保持比較素子および前記第２の保持比較素子は、同一の構成である
   ことを特徴とする請求項４記載の半導体記憶装置。
6. 前記第１の比較手段が備えるｍ個の比較素子と、前記第１の比較手段に対応する前記第２の比較手段は、同一の配線に接続され、
   前記判定手段は、前記配線の信号レベルより、前記アドレスと、外部より入力されたアドレス信号とが一致したか否かを判定する
   ことを特徴とする請求項５記載の半導体記憶装置。
7. 前記第１の比較素子は、
   前記アドレスがゲートに接続され、前記配線がドレインに接続される第１のトランジスタと、
   前記アドレスの反転信号がゲートに接続され、前記配線がドレインに接続される第２のトランジスタと、
   前記アドレス信号の反転信号がゲートに接続され、前記第１のトランジスタのソースがドレインに接続され、ＶＳＳがソースに接続される第３のトランジスタと、
   前記アドレス信号がゲートに接続され、前記第２のトランジスタのソースがドレインに接続され、ＶＳＳがソースに接続される第４のトランジスタとを備える
   ことを特徴とする請求項６記載の半導体記憶装置。
8. 前記初期化動作は、電源投入時に行われる
   ことを特徴とする請求項２〜７記載のうちいずれか一つの半導体記憶装置。
9. 前記初期化動作は、前記不揮発性メモリ、前記揮発性メモリおよび前記第１の保持部のうち少なくとも一つにおけるリセット時に行われる
   ことを特徴とする請求項２〜８記載のうちいずれか一つの半導体記憶装置。
10. 前記半導体記憶装置は、さらに、
    前記第１の保持手段および前記第２の保持手段の少なくとも一つを選択する選択手段と、
    前記選択手段により選択された前記第１の保持手段の保持するアドレスおよび前記第２の保持手段の保持する情報を更新する更新手段と、
    外部より入力された信号により、前記選択手段による前記第１の保持手段および前記第２の保持手段の選択を制御する制御手段とを備える
    ことを特徴とする請求項１〜９記載のうちいずれか一つの半導体記憶装置。
11. 前記制御手段は、前記選択手段による前記第１の保持手段と前記第２の保持手段とを個別に選択する制御を行う
    ことを特徴とする請求項１０記載の半導体記憶装置。
12. 前記半導体記憶装置は、さらに、
    前記第１の保持手段の保持するアドレスおよび前記第２の保持手段の保持する情報を読出す読出し手段を備え、
    前記第１の保持手段および前記第２の保持手段は、
    前記更新手段による更新時に導通する第１のデータ経路と、
    前記読出し手段による読出し時に導通する第２のデータ経路とを備える
    ことを特徴とする請求項１０または１１記載の半導体記憶装置。
13. 前記半導体記憶装置は、さらに、
    前記アドレスと、外部より入力されたアドレス信号とが一致するか否かを比較する第１の比較手段を備え、
    前記不揮発性メモリは、
    前記不揮発性メモリが保持するデータを読出す読出し手段を備え、
    前記読出し手段による読出し動作は、第１のシーケンスと、前記第１のシーケンスの後に行われる第２のシーケンスを含み、
    前記第１のシーケンスは、前記第１の比較手段による比較動作と同時に開始し、
    前記第２のシーケンスは、前記比較動作の終了の後に、前記比較動作の結果が不一致の場合には行われ、前記比較動作の結果が一致の場合に行われない
    ことを特徴とする請求項１記載の半導体記憶装置。
14. 前記不揮発性メモリは、さらに、
    前記不揮発性メモリにデータを書込む書込み手段を備え、
    前記書込み手段による書込み動作は、第１のシーケンスと、前記第１のシーケンスの後に行われる第２のシーケンスを含み、
    前記第１のシーケンスは、前記第１の比較手段による比較動作と同時に開始し、
    前記第２のシーケンスは、前記比較動作の終了を待たずに行われる
    ことを特徴とする請求項１３記載の半導体記憶装置。
15. 前記第１のシーケンスは、前記不揮発性メモリのワードライン選択動作であり、
    前記第２のシーケンスは、前記不揮発性メモリのビットライン選択動作である
    ことを特徴とする請求項１３または１４記載の半導体記憶装置。
16. 前記半導体記憶装置は、さらに、
    前記不揮発性メモリの読出しデータを出力するトライステート出力を有する出力手段と、
    前記出力手段により出力されたデータを前記揮発性メモリに入力する入力手段とを備え、
    前記出力手段のＨｉ−Ｚ出力から前記読出しデータを出力するタイミングの制御と、前記入力手段の起動タイミングの制御とは、同一の信号に基づき行われる
    ことを特徴とする請求項１３、１４または１５記載の半導体記憶装置。
17. 不揮発性メモリと、不揮発性メモリに保持されているデータの一部のデータおよび対応するアドレスを保持する揮発性メモリとを備えた半導体記憶装置の読出し方法であって、
    外部より入力されたアドレス信号と前記アドレスとが一致するか否かを比較する比較ステップと、
    前記比較ステップと同時に開始される第１の読出しステップと、
    前記比較ステップにおける比較結果が不一致の場合に行われ、前記比較結果が一致の場合には行われない第２の読出しステップとを含む
    ことを特徴とする半導体記憶装置の読出し方法。
    
    

Images