JP6737953B2 - 強誘電体メモリを含む装置および強誘電体メモリにアクセスするための方法 - Google Patents

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Description

［関連出願に対するクロスリファレンス］
本出願は、２０１６年８月３１日に出願された米国特許仮出願番号６２／３８１，９００の出願日の利益を主張する。この出願は、その全体において、全ての目的のために本明細書に参照によって組み入れられる。
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、デジタルディスプレイなどの様々な電子デバイスに情報を格納するために広く用いられている。メモリデバイスの様々な状態をプログラムすることによって情報が格納される。例えば、バイナリデバイスは、論理“１”または論理“０”によってしばしば示される二つの状態を有する。他のシステムにおいては、三以上の状態が格納されてもよい。格納された情報にアクセスするために、電子デバイスは、メモリデバイスに格納された状態を読み出すか、または検知してもよい。情報を格納するために、電子デバイスは、メモリデバイスに状態を書き込むか、またはプログラムしてもよい。
メモリデバイスの様々なタイプが存在し、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期式ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ他を含む。メモリデバイスは、揮発性または不揮発性であってもよい。不揮発性メモリ、例えば、フラッシュメモリは、外部電源がなくても長期間、データを格納することができる。揮発性メモリデバイス、例えば、ＤＲＡＭは、外部電源によって周期的にリフレッシュされないと、時間の経過とともに、格納された状態を失うことがある。バイナリメモリデバイスは、例えば、充電または放電されたキャパシタを含み得る。充電されたキャパシタは、しかしながら、リーク電流を通じて時間と共に放電され得、その結果、格納された情報の喪失をもたらす。周期的なリフレッシュなしにデータを格納する性能などの不揮発性メモリの特徴が有利であり得る一方で、揮発性メモリの幾つかの特徴が、より高速な読み出しまたは書き込み速度などの性能の利点を提供し得る。
ＦｅＲＡＭは、揮発性メモリと類似したデバイスアーキテクチャを使用し得るが、記憶デバイスとして強誘電体キャパシタを使用することによって、不揮発性の特性を有することがある。ＦｅＲＡＭデバイスは、それゆえ、他の不揮発性および揮発性メモリデバイスと比較して、改善された性能を有し得る。しかしながら、ＦｅＲＡＭデバイスの動作を改良することが望まれている。例えば、ＦｅＲＡＭデバイスの動作のために、メモリセル検知中のノイズ抵抗性の改良、より小型の回路およびレイアウトサイズの縮小ならびにタイミングの向上を有することが望ましいことがある。
強誘電体メモリを含む装置および強誘電体メモリにアクセスするための方法が開示される。本開示の一態様においては、例示的一方法は、キャパシタの第二のセルプレート、第二のデジット線および第二のセンスノードの電圧を変化させるために、キャパシタの第一のセルプレートの電圧を増加させることを含む。第一のセルプレート、第一のデジット線および第一のセンスノードの電圧を変化させるために、第二のセルプレートおよび第二のデジット線の電圧は減少する。第一のノードは第一の電圧に駆動され、第二のノードは、第二のノードよりも大きい第一のノードの電圧に応じて、第二の電圧に駆動される。第一のノードは第二の電圧に駆動され、第二のノードは、第二のノードよりも小さい第一のノードの電圧に応じて、第一の電圧に駆動される。
本開示の別の態様においては、例示的一装置は、第一および第二のデジット線、強誘電体メモリセル、第一および第二のワード線、センスコンポーネントならびに第一および第二のドライバを含む。強誘電体メモリセルは、強誘電体キャパシタ、第一の選択コンポーネントおよび第二の選択コンポーネントを含む。第一の選択コンポーネントは、第一のデジット線と、強誘電体キャパシタの第一のプレートとの間に結合され、第二の選択コンポーネントは、第二のデジット線と強誘電体キャパシタの第二のプレートとの間に結合される。第一のワード線は、第一の選択コンポーネントのゲートに結合され、第二のワード線は、第二の選択コンポーネントのゲートに結合される。センスコンポーネントは、スイッチを通じて第一のデジット線に結合された第一のセンスノードを含み、絶縁スイッチを通じて第二のデジット線に結合された第二のセンスノードをさらに含む。センスコンポーネントは、第一および第二のセンスノードの電圧をラッチするように構成される。第一のドライバ回路は第一のデジット線に結合され、アクティブ化されたときに読み出し電圧を提供するように構成される。第二のドライバ回路は第二のデジット線に結合され、アクティブ化されたときにグランド電圧を提供するように構成される。
本開示の様々な実施形態による、強誘電体メモリをサポートする例示的メモリアレイのブロック図である。 本開示の一実施形態による、メモリセルの列を含む例示的回路の模式図である。 本開示の一実施形態による、センスコンポーネントの模式図である。 本開示の様々な実施形態による、強誘電体メモリセルに対する例示的非線形電気特性の図である。 本開示の様々な実施形態による、強誘電体メモリセルに対する例示的非線形電気特性の図である。 本開示の一実施形態による、読み出し動作中の様々な信号のタイミング図である。 本開示の一実施形態による、読み出し動作中の様々な信号のタイミング図である。 本開示の一実施形態による、読み出し動作中の様々な信号のタイミング図である。 本開示の一実施形態による、読み出し動作中の様々な信号のタイミング図である。 本開示の一実施形態による、読み出し動作中の様々な信号のタイミング図である。 本開示の一実施形態による、読み出し動作中の様々な信号のタイミング図である。 本開示の一実施形態による、読み出し動作中の様々な信号のタイミング図である。 本開示の一実施形態による、読み出し動作中の様々な信号のタイミング図である。 本開示の一実施形態による、読み出し動作中の様々な信号のタイミング図である。 本開示の一実施形態による、読み出し動作中の様々な信号のタイミング図である。 本開示の一実施形態による、書き込み動作中の様々な信号のタイミング図である。 本開示の一実施形態による、書き込み動作中の様々な信号のタイミング図である。 本開示の一実施形態による、メモリセルを示すメモリアレイの一部の断面側面図を図示する図である。 本開示の様々な実施形態による、強誘電体メモリをサポートするメモリアレイのブロック図である。 本開示の様々な実施形態による、強誘電体メモリをサポートするシステムのブロック図である。
本開示の実施形態の十分な理解を提供するために、ある詳細事項が以下に説明される。しかしながら、本開示の実施形態は、これらの具体的な詳細事項なしでも実施され得ることは当業者に明らかであろう。さらに、本明細書に記述された本開示の具体的実施形態は、例示として提供され、本開示の範囲をこれらの具体的実施形態に限定するために用いられるべきではない。他の例においては、既知の回路、制御信号、タイミングプロトコルおよびソフトウェア動作は、本開示を不必要に不明瞭にすることを防ぐために、詳細には示されていない。
図１は、本開示の様々な実施形態による、強誘電体メモリをサポートする例示的メモリアレイ１００を図示する。メモリアレイ１００は、また、電子メモリ装置とも称され得る。メモリアレイ１００は、異なる状態を格納するようにプログラム可能なメモリセル１０５を含む。各状態は、異なる論理値を表し得る。例えば、二つの状態を格納するメモリに対して、論理値は、論理０および論理１として示され得る。幾つかの場合、メモリセル１０５は、三つ以上の論理状態を格納するように構成される。メモリセル１０５は、プログラム可能な状態を表す電荷を格納するためにキャパシタを含み得る。例えば、充電されたキャパシタおよび充電されていないキャパシタは、其々、二つの論理状態を表し得る。
強誘電体メモリセルは、誘電体材料として強誘電体を有するキャパシタを含み得る。強誘電体キャパシタの異なる電荷のレベルは、異なる論理状態を表し得る。強誘電体メモリセル１０５は、例えば、周期的なリフレッシュ動作の必要のない論理状態の持続的ストレージといった、他のメモリアーキテクチャに対して改善された性能をもたらし得る有利な特性を有し得る。
読み出しおよび書き込みなどの動作は、適切なアクセス線１１０およびデジット線１１５をアクティブ化、または選択することによって、メモリセル１０５で実施され得る。アクセス線１１０はワード線１１０とも称され得る。ワード線１１０またはデジット線１１５をアクティブ化、または選択することは、其々の線に電圧を印加することを含み得る。ワード線１１０およびデジット線１１５は導電性材料で製造される。例えば、ワード線１１０およびデジット線１１５は、金属（銅、アルミニウム、金、タングステンなど）、金属合金、ドープされた半導体、その他の導電性材料などで製造されてもよい。図１の実施例に従うと、メモリセル１０５の各行は、ワード線１１０ ＷＬ−ＣＴおよびＷＬ−ＣＢに結合され、メモリセル１０５の各列は、デジット線１１５ ＢＬ−ＣＴおよびＢＬ−ＣＢに結合される。其々のワード線１１０およびデジット線１１５をアクティブ化する（例えば、ワード線１１０またはデジット線１１５に電圧を印加する）ことによって、それらの交点でメモリセル１０５がアクセスされ得る。メモリセル１０５にアクセスすることは、メモリセル１０５を読み出すこと、または書き込むことを含み得る。ワード線１１０およびデジット線１１５の交点は、メモリセルのアドレスと称され得る。
幾つかのアーキテクチャにおいては、セルの論理格納デバイス、例えば、キャパシタは、選択コンポーネントによってデジット線から電気的に絶縁され得る。ワード線１１０は
、其々、選択コンポーネントに結合され得、選択コンポーネントを制御し得る。例えば、選択コンポーネントはトランジスタであってもよく、ワード線１１０は、トランジスタのゲートに結合されてもよい。ワード線１１０をアクティブ化することは、結果として、メモリセル１０５のキャパシタと、対応するデジット線１１５との間の電気的結合または閉回路をもたらす。デジット線は、その後、メモリセル１０５の読み出し、または書き込みの何れかのためにアクセスされ得る。
メモリセル１０５にアクセスすることは、行デコーダ１２０および列デコーダ１３０を通じて制御され得る。幾つかの実施例では、行デコーダ１２０は、行アドレスをメモリコントローラ１４０から受信し、受信された行アドレスに基づいて適切なワード線１１０をアクティブ化する。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し、適切なデジット線１１５をアクティブ化する。例えば、メモリアレイ１００は、複数のワード線１１０および複数のデジット線１１５を含み得る。したがって、ワード線１１０ ＷＬ―ＣＴおよびＷＬ−ＣＢと、デジット線１１５ ＢＬ−ＣＴおよびＢＬ−ＣＢとをアクティブ化することによって、それらの交点におけるメモリセル１０５がアクセスされ得る。
アクセスすると、メモリセル１０５の格納された状態を判定するために、メモリセル１０５は、センスコンポーネント１２５によって読み出され得、または検知され得る。例えば、メモリセル１０５にアクセスした後、メモリセル１０５の強誘電体キャパシタは、対応するデジット線１１５上へ放電し得る。強誘電体キャパシタを放電することは、強誘電体キャパシタにバイアスをかけること、または電圧を印加することに基づき得る。放電することは、デジット線１１５の電圧に変化を生じさせ得、センスコンポーネント１２５は、メモリセル１０５の格納された状態を判定するために、それを基準電圧（図示せず）と比較し得る。例えば、デジット線１１５が基準電圧よりも高い電圧を有する場合、センスコンポーネント１２５は、メモリセル１０５中に格納された状態が論理１であると判定し得、逆もまた同様である。センスコンポーネント１２５は、信号における差を検出（例えば、比較）および増幅するための様々なトランジスタまたは増幅器を含み得、増幅された差をラッチすることを含み得る。個別のセンスコンポーネント１２５は、デジット線ＢＬ−ＣＴおよびＢＬ−ＣＢの各対に対して提供されてもよい。メモリセル１０５の検出された論理状態は、その後、列デコーダ１３０を通じて出力１３５として出力され得る。
メモリセル１０５は、関連するワード線１１０およびデジット線１１５をアクティブ化することによってプログラムされ得、または書き込まれ得る。上で論じられたように、ワード線１１０をアクティブ化することは、メモリセル１０５の対応する行を、それらの其々のデジット線１１５に電気的に結合する。ワード線１１０がアクティブ化される間に、関連するデジット線１１５を制御することによって、メモリセル１０５は書き込まれ得る。例えば、メモリセル１０５中に論理値が格納され得る。列デコーダ１３０は、メモリセル１０５に書き込まれるデータ、例えば入力１３５を受け入れ得る。強誘電体メモリセル１０５は、強誘電体キャパシタにわたって電圧を印加することによって書き込まれ得る。このプロセスは、以下により詳細に論じられる。
幾つかのメモリアーキテクチャにおいては、メモリセル１０５にアクセスすることは、格納された論理状態を劣化または破壊することがあり、メモリセル１０５に元の論理状態を戻すために、書き換え（例えば、修復）動作が実施され得る。例えば、キャパシタは、センス動作中に部分的または完全に放電され得、格納された論理状態を破壊する。ゆえに、論理状態は、センス動作後に書き換えられることがある。追加的に、ワード線１１０をアクティブ化することは、結果として、その行における全てのメモリセルの放電をもたらし得る。したがって、その行における幾つかまたは全てのメモリセル１０５が書き換えられる必要があり得る。
メモリコントローラ１４０は、行デコーダ１２０、列デコーダ１３０、およびセンスコンポーネント１２５などの様々なコンポーネントを通じて、メモリセル１０５の動作（例えば、読み出し、書き込み、書き換えなど）を制御し得る。メモリコントローラ１４０は、所望のワード線１１０およびデジット線１１５をアクティブ化するために、行および列のアドレス信号を生成し得る。メモリコントローラ１４０は、また、メモリアレイ１００の動作中に使用される様々な電位を生成および制御し得る。一般的に、本明細書で論じられる印加電圧の振幅、形状、または存続期間は、調整または変更され得、メモリアレイ１００を動作させるための様々な動作に対して異なり得る。さらに、メモリアレイ１００内の１つの、複数の、または全てのメモリセル１０５は同時にアクセスされ得る。例えば、メモリアレイ１００の複数のまたは全てのセルは、全てのメモリセル１０５またはメモリセル１０５のグループが単一の論理状態に設定されるリセット動作中に同時にアクセスされ得る。
図２Ａは、本開示の一実施形態による、メモリセルの列を含む例示的回路２００を図示する。図２Ａは、本開示の様々な実施形態による、メモリセル１０５を含む例示的回路２００を図示する。回路２００は、メモリセル１０５ ＭＣ（０）〜ＭＣ（ｎ）を含み、ここで、“ｎ”はアレイサイズに依存する。回路２００は、ワード線ＷＬ−ＣＴ（０）〜ＷＬ−ＣＴ（ｎ）およびＷＬ−ＣＢ（０）〜ＷＬ−ＣＢ（ｎ）と、デジット線ＢＬ−ＣＴおよびＢＬ−ＣＢならびにセンスコンポーネント１２５をさらに含む。メモリセル、ワード線、デジット線およびセンスコンポーネントは、其々、図１を参照して記述されたメモリセル１０５、ワード線１１０、デジット線１１５およびセンスコンポーネント１２５の実施例であり得る。メモリセル１０５の一つの列およびｎ個の行が図２Ａには図示されているが、メモリアレイは、図示されたようなメモリセルの多くの列および行を含み得る。
メモリセル１０５は、第一のプレート、セル上部２３０および第二のプレート、セル底部２１５を有するキャパシタ２０５などの論理格納コンポーネントを含み得る。セル上部２３０およびセル底部２１５は、それらの間に配置された強誘電体材料を通じて容量結合されてもよい。セル上部２３０およびセル底部２１５の方向付けは、メモリセル１０５の動作を変化させることなく、逆にされてもよい。メモリセル１０５は、選択コンポーネント２２０および２２４をさらに含み得る。選択コンポーネント２２０および２２４は、トランジスタ、例えば、ｎ型電界効果トランジスタであり得る。このような実施例においては、メモリセル１０５の各々は、２つのトランジスタと１つのキャパシタ（例えば、２Ｔ１Ｃ）とを含む。
回路２００は、また、絶縁スイッチ２３１および基準スイッチ２３３を含む。基準信号ＶＢＬＲＥＦは、基準スイッチ２３３に提供される。絶縁スイッチ２３１および基準スイッチ２３３は、センスコンポーネント１２５のセンスノードＡに結合される。絶縁スイッチ２３１のアクティブ化は、信号ＩＳＯによって制御され、基準スイッチ２３３のアクティブ化は、信号ＩＳＯＲＥＦによって制御される。幾つかの実施形態においては、基準スイッチ２３３は回路２００に含まれていない。例えば、実施形態においては、回路２００は、メモリセル１０５によって格納された論理値を判定するためにそれ自体で基準電圧を提供する。このような実施形態においては、センスコンポーネント１２５に個別の基準電圧（例えば、ＶＢＬＲＥＦ基準信号の電圧ＶＲＥＦ）を提供することが必ずしも必要ではない。回路２００は、また、スイッチ２３５と、ドライバ回路２３７および２３９とを含む。幾つかの実施例においては、絶縁スイッチ２３１、基準スイッチ２３３およびスイッチ２３５は、トランジスタ、例えば、ｎ型電界効果トランジスタであってもよく、その閾値電圧以上の電圧を印加することによってアクティブ化されてもよい。スイッチ２３５のアクティブ化は、信号ＲＥＳＴＯＲＥによって制御される。ドライバ回路２３７は、アクティブ化されたときにＶＲＥＡＤ電圧を提供し、ドライバ回路２３９は、アクティブ化されたときにグランド電圧（ＧＮＤ）を提供する。
メモリセル１０５は、デジット線ＢＬ−ＣＴおよびデジット線ＢＬ−ＣＢを通じて、センスコンポーネント１２５と電子通信し得る。スイッチ２３５は、センスコンポーネント１２５と、デジット線ＢＬ−ＣＴと、ドライバ回路２３７との間に直列に結合され得る。スイッチ２３５は、メモリセル１０５およびドライバ回路２３７から、センスコンポーネント１２５を電気的に結合するか、または絶縁する。図２Ａの実施例においては、セル上部２３０は、デジット線ＢＬ−ＣＴを介してアクセスされ得、セル底部はデジット線ＢＬ−ＣＢを介してアクセスされ得る。上述されたように、様々な状態がキャパシタ２０５を充電するか、または放電することによって格納され得る。
キャパシタ２０５の格納された状態は、回路２００に表された様々な素子を動作させることによって読み出され得るか、または検知され得る。キャパシタ２０５は、デジット線ＢＬ−ＣＢおよびＢＬ−ＣＴと電子通信し得る。例えば、選択コンポーネント２２０および２２４が非アクティブ化されたときには、キャパシタ２０５は、デジット線ＢＬ−ＣＢおよびＢＬ−ＣＴから絶縁されることができ、選択コンポーネント２２０および２２４がアクティブ化されたときには、キャパシタ２０５は、デジット線ＢＬ−ＣＢおよびＢＬ−ＣＴに結合されることができる。選択コンポーネント２２０および２２４をアクティブ化することは、メモリセル１０５を選択することと称され得る。幾つかの場合には、選択コンポーネント２２０および２２４はトランジスタであり、その動作は、トランジスタゲートに電圧を印加することによって制御され、その電圧の大きさは、トランジスタの閾値電圧よりも大きい。ワード線ＷＬ−ＣＢは、選択コンポーネント２２０をアクティブ化し得、ワード線ＷＬ−ＣＴは、選択コンポーネント２２４をアクティブ化し得る。例えば、ワード線ＷＬ−ＣＢに印加される電圧は、選択コンポーネント２２０のトランジスタゲートに印加され、ワード線ＷＬ−ＣＴに印加される電圧は、選択コンポーネント２２４のトランジスタゲートに印加される。結果として、其々のキャパシタ２０５がデジット線ＢＬ−ＣＢおよびＢＬ−ＣＴに其々結合される。メモリセル１０５は、双方のワード線ＷＬ−ＣＢおよびＷＬ−ＣＴが非アクティブ化されたときに、ストレージモードと考えられ得る。メモリセル１０５は、また、双方のワード線ＷＬ−ＣＢおよびＷＬ−ＣＴがアクティブ化され、デジット線ＢＬ−ＣＢおよびＢＬ−ＣＴの電圧が同一であるときにも、ストレージモードと考えられ得る。
ワード線ＷＬ−ＣＢ（０）〜ＷＬ−ＣＢ（ｎ）およびＷＬ−ＣＴ（０）〜ＷＬ−ＣＴ（ｎ）が、メモリセル１０５ ＭＣ（０）〜ＭＣ（ｎ）の選択コンポーネント２２０および２２４と其々電子通信する。したがって、其々のメモリセル１０５のワード線ＷＬ−ＣＢおよびＷＬ−ＣＴをアクティブ化することは、メモリセル１０５をアクティブ化し得る。例えば、ＷＬ−ＣＢ（０）およびＷＬ−ＣＴ（０）をアクティブ化することは、メモリセルＭＣ（０）をアクティブ化し、ＷＬ−ＣＢ（１）およびＷＬ−ＣＴ（１）をアクティブ化することは、メモリセルＭＣ（１）をアクティブ化する、などである。幾つかの実施例においては、選択コンポーネント２２０がデジット線ＢＬ−ＣＴとセル上部２３０との間に結合され、かつ、選択コンポーネント２２４がデジット線ＢＬ−ＣＢとセル底部２１５との間に結合されるように、選択コンポーネント２２０および２２４の位置は入れ替えられてもよい。
キャパシタ２０５のプレート間の強誘電体材料に起因して、また、以下により詳細に論じられるように、キャパシタ２０５は、デジット線ＢＬ−ＣＢおよびＢＬ−ＣＴに結合すると放電しないことがある。強誘電体キャパシタ２０５によって格納された論理状態を検知するために、ワード線ＷＬ−ＣＢおよびＷＬ−ＣＴは、其々のメモリセル１０５を選択するためにバイアスされ得、電圧が、例えば、ドライバ回路２３７によってデジット線ＢＬ−ＣＴに印加され得る。デジット線ＢＬ−ＣＴバイアスは、選択コンポーネント２２４
をアクティブ化する前、またはその後に印加されてもよい。デジット線ＢＬ−ＣＴをバイアスすることは、結果として、キャパシタ２０５にわたる電圧差を生じさせ得、それは、キャパシタ２０５における格納された電荷の変化を引き起こし得る。同様に、デジット線ＢＬ−ＣＢをバイアスすることは、また、結果として、キャパシタ２０５にわたる電圧差を生じさせ得、それは、キャパシタ２０５に格納された電荷の変化を引き起こし得る。格納された電荷の変化の大きさは、各キャパシタ２０５の最初の状態、例えば、最初の状態が論理１を格納していたか、論理０を格納していたか、に依存し得る。選択コンポーネント２２０がワード線ＷＬ−ＣＢによってアクティブ化されたとき、デジット線ＢＬ−ＣＴをバイアスすることによる格納された電荷における変化は、キャパシタ２０５に格納された電荷に基づいて、デジット線ＢＬ−ＣＢの電圧の変化を引き起こし得る。同様に、選択コンポーネント２２４がワード線ＷＬ−ＣＴによってアクティブ化されたとき、デジット線ＢＬ−ＣＢをバイアスすることによる格納された電荷の変化は、キャパシタ２０５に格納された電荷に基づいて、デジット線ＢＬ−ＣＴの電圧の変化を引き起こし得る。デジット線ＢＬ−ＣＢまたはＢＬ−ＣＴの電圧の変化は、絶縁スイッチ２３１およびスイッチ２３５が全て其々アクティブ化されたときに、センスノードＡおよびＢにおける変化を引き起こし得る。各メモリセル１０５の格納された状態によってあらわされる論理値を判定するために、デジット線ＢＬ−ＣＢまたはデジット線ＢＬ−ＣＴに結果として生じる電圧は、センスコンポーネント１２５によって、基準電圧と比較され得る。幾つかの実施形態においては、デジット線ＢＬ−ＣＢまたはデジット線ＢＬ−ＣＴに結果として生じる電圧は、センスコンポーネント１２５によって、基準電圧と比較され得、その基準電圧は、一定電圧、例えば、ＶＢＬＲＥＦ信号のＶＲＥＦ電圧である。他の実施形態においては、デジット線ＢＬ−ＣＢまたはデジット線ＢＬ−ＣＴに結果として生じる電圧は、センスコンポーネント１２５によって、基準電圧と比較され得、その基準電圧は、自己供給され、例えば、アクセス動作中にデジット線ＢＬ−ＣＢおよびＢＬ−ＣＴをバイアスする結果として生じる基準電圧である。
センスコンポーネント１２５は、信号の差を検出し、増幅するために、様々なトランジスタまたは増幅器を含み得、これらは、増幅された差をラッチすることを含み得る。センスコンポーネント１２５は、そのセンスノードのいずれか（例えば、センスノードＡまたはＢ）の電圧と、基準電圧であり得る基準信号ＶＢＬＲＥＦの電圧とを受信して比較するセンス増幅器を含み得る。幾つかの実施形態においては、センスノードのいずれかの電圧は、自己供給された基準電圧と比較されてもよい。例えば、センスノードＡがデジット線ＢＬ−ＣＢに結合され、センスノードＢがデジット線ＢＬ−ＣＴに結合されるとき、センスノードＡおよびＢの電圧は、其々、デジット線ＢＬ−ＣＢおよびＢＬ−ＣＴの電圧によって影響され得る。センス増幅器出力（例えば、センスノード）は、比較に基づいて、より高い（例えば、正の）またはより低い（例えば、負またはグランドの）供給電圧に駆動され得、他方のセンスノードは、相補的電圧に駆動され得る（例えば、正の供給電圧は、負またはグランド電圧に対して相補的であり、負またはグランド電圧は、正の供給電圧に対して相補的である）。例えば、センスノードＢが基準信号ＶＢＬＲＥＦよりも高い電圧、または自己供給された基準電圧よりも高い電圧を有する場合、センス増幅器は、センスノードＢを正の供給電圧に駆動し得、センスノードＡを負またはグランド電圧に駆動し得る。センスコンポーネント１２５は、センス増幅器の状態（例えば、センスノードＡおよび／またはセンスノードＢの電圧、ならびに／あるいはデジット線ＢＬ−ＣＢおよび／またはＢＬ−ＣＴの電圧）をラッチし得、これは、メモリセル１０５の格納された状態および論理値、例えば、論理１を判定するために用いられ得る。あるいは、センスノードＢが基準信号ＶＢＬＲＥＦよりも低い電圧または自己供給された基準電圧よりも低い電圧を有する場合、センス増幅器は、センスノードＢを負またはグランド電圧に駆動し得、センスノードＡを正の供給電圧に駆動し得る。センスコンポーネント１２５は、また、メモリセル１０５の格納された状態および論理値、例えば論理０を判定するために、センス増幅器の状態をラッチし得る。格納された状態は、メモリセル１０５の論理値を表し得、これは
、例えば、図１を参照すると出力１３５として列デコーダ１３０を通じて、その後出力され得る。センスコンポーネント１２５が、また、デジット線ＢＬ−ＣＢおよびＢＬ−ＣＴを相補的電圧に駆動する実施形態においては、相補的電圧は、読み出された元のデータ状態を修復するために、メモリセル１０５に印加され得る。データを修復することによって、個別の修復動作は不必要になる。
前述されたように、ワード線ＷＬ−ＣＢおよびＷＬ−ＣＴならびに選択コンポーネント２２０および２２４は、キャパシタ２０５のセル底部２１５およびセル上部２３０の独立した制御を提供し、それゆえ、従来の強誘電体メモリで典型的な、共有されたセルプレートの必要性をなくし得る。結果として、セルは、例えば、セルプレート関連のパターンノイズといったディスターブ機構を受けにくくなり得る。さらに、セルプレートドライバ回路は、共有されるセルプレート設計では必要となるが、必要とされなくなり、これによって、回路の寸法を縮小することができる。メモリセルの複数の列のデジット線は、相互に独立して、電圧に駆動され得る。例えば、メモリセルの第一の列のデジット線ＢＬ−ＣＴ（セル底部の反対側にある、セル上部に、選択コンポーネントを通じて結合されたデジット線）は、メモリセルの第二の列のデジット線ＢＬ−ＣＴに駆動される電圧とは関係なく、ある電圧に駆動され得る。
図２Ｂは、本開示の一実施形態による、センスコンポーネント１２５を図示する。センスコンポーネント１２５は、ｐ型電界効果トランジスタ２５２および２５６と、ｎ型電界効果トランジスタ２６２および２６６と、を含む。トランジスタ２５２およびトランジスタ２６２のゲートは、センスノードＡに結合される。トランジスタ２５６およびトランジスタ２６６のゲートは、センスノードＢに結合される。トランジスタ２５２および２５６と、トランジスタ２６２および２６６はセンス増幅器を表す。ｐ型電界効果トランジスタ２５８は、電源（例えば、ＶＲＥＡＤ電圧電源）に結合されるように構成され、トランジスタ２５２および２５６の共通のノードに結合される。トランジスタ２５８は、アクティブＰＳＡ信号（例えば、負論理ロジック）によってアクティブ化される。ｎ型電界効果トランジスタ２６８は、センス増幅器基準電圧（例えば、グランド）に結合されるように構成され、トランジスタ２６２および２６６の共通のノードに結合される。トランジスタ２６８は、アクティブＮＳＡ信号（例えば、正論理ロジック）によってアクティブ化される。センスノードＡに結合された基準スイッチ２３３も図２Ｂに図示される。基準信号ＶＢＬＲＥＦは、基準スイッチ２３３に提供される。基準スイッチ２３３のアクティブ化は、信号ＩＳＯＲＥＦによって制御される。前述されたように、幾つかの実施形態においては、回路２００がメモリセル１０５によって格納された論理値を判定するために、それ自体で基準電圧を提供する実施形態のように、基準スイッチ２３３は回路２００に含まれない。このような実施形態においては、センスコンポーネント１２５に個別の基準電圧（例えば、ＶＢＬＲＥＦ基準信号の電圧ＶＲＥＦ）を提供することは、必要不可欠ではない。
動作においては、センス増幅器は、電源の電圧およびセンス増幅器基準電圧にセンス増幅器を結合するために、ＰＳＡおよびＮＳＡ信号をアクティブ化することによってアクティブ化される。アクティブ化されたとき、センス増幅器は、センスノードＡおよびＢの電圧を比較して、センスノードＡおよびＢを相補的電圧レベルに駆動することによって、電圧差を増幅する（例えば、センスノードＡをＶＲＥＡＤに駆動し、センスノードＢをグランドに駆動する、またはセンスノードＡをグランドに駆動し、センスノードＢをＶＲＥＡＤに駆動する）。センスノードＡおよびＢが相補的電圧レベルに駆動されたとき、センスノードＡおよびＢの電圧は、センス増幅器によってラッチされ、センス増幅器が非アクティブ化されるまでラッチされたままである。
図２Ａを参照すると、メモリセル１０５に書き込むために、電圧がキャパシタ２０５にわたって印加され得る。様々な方法が使用され得る。幾つかの実施例においては、デジッ
ト線ＢＬ−ＣＢおよびＢＬ−ＣＴにキャパシタ２０５を電気的に結合するために、選択コンポーネント２２０および２２４は、ワード線ＷＬ−ＣＢおよびＷＬ−ＣＴを通じて、其々アクティブ化され得る。強誘電体キャパシタ２０５に対して、キャパシタ２０５にわたって正または負の電圧を印加するために、（デジット線ＢＬ−ＣＴを通じて）セル上部２３０および（デジット線ＢＬ−ＣＢを通じて）セル底部２１５を制御することによって、キャパシタ２０５にわたって電圧が印加され得る。
幾つかの実施例においては、検知の後、修復動作が実施され得る。以前に論じられたように、検知動作は、メモリセル１０５の元の格納された状態を劣化または破壊し得る。検知した後、状態は、メモリセル１０５にライトバックされ得る。例えば、センスコンポーネント１２５は、メモリセル１０５の格納された状態を判定し得、その後、例えば、絶縁スイッチ２３１およびスイッチ２３５を通じて同一の状態をライトバックし得る。
強誘電体材料は非線形の分極特性を有する。図３Ａおよび図３Ｂは、本開示の様々な実施形態による、強誘電体メモリのためのメモリセルに対するヒステリシス曲線３００−ａ（図３Ａ）および３００−ｂ（図３Ｂ）で、非線形電気特性の例を図示する。ヒステリシス曲線３００−ａおよび３００−ｂは、其々強誘電体メモリセルの書き込みおよび読み出しプロセスの一例を図示する。ヒステリシス曲線３００は、強誘電体キャパシタ（例えば、図２Ａのキャパシタ２０５）に格納された電荷Ｑを電圧差Ｖの関数として図示する。
強誘電体材料は、自発電気分極によって特徴づけられ、例えば、電界がなくても非ゼロ電気分極を維持する。例示的な強誘電体材料は、チタン酸バリウム（ＢａＴｉＯ ３ ）、チタン酸鉛（ＰｂＴｉＯ ３ ）、チタン酸ジルコン酸鉛（ＰＺＴ）およびタンタル酸ストロンチウムビスマス（ＳＢＴ）を含む。本明細書に記述された強誘電体キャパシタは、これらの、または他の強誘電体材料を含んでもよい。強誘電体キャパシタ内の電気分極は、強誘電体材料表面に正味の電荷を生じさせ、キャパシタ端子を通じて逆の電荷を引き付ける。したがって、電荷は、強誘電体材料とキャパシタ端子との界面に格納される。電気分極は、比較的長時間、無期限にさえ、外部から印加される電界がなくても維持されることができるため、電荷の漏れは、例えば、揮発性メモリアレイで使用されるキャパシタと比較すると、顕著に減少し得る。これは、上述されたように、幾つかの揮発性メモリアーキテクチャについて、リフレッシュ動作を実施する必要性を減少させることがある。
ヒステリシス曲線３００は、キャパシタの単一の端子を考えると理解されることがある。例示として、強誘電体材料が負の分極を有する場合には、正の電荷がその端子に集まる。同様に、強誘電体材料が正の分極を有する場合には、負の電荷がその端子に集まる。さらに、ヒステリシス曲線３００における電圧は、キャパシタにわたる電圧差を表し、方向性を有することを理解されたい。例えば、問題の端子（例えば、セル上部２３０）に正の電圧を印加し、第二の端子（例えば、セル底部２１５）をグランド（または、ほぼゼロボルト（０Ｖ））に維持することによって、正の電圧が実現され得る。問題の端子をグランドに維持して、第二の端子に正の電圧を印加することによって、負の電圧が印加され得、例えば、正の電圧が問題の端子を負に分極させるために印加されてもよい。同様に、ヒステリシス曲線３００に図示された電圧差を生成するために、二つの正の電圧、二つの負の電圧、または正の電圧と負の電圧との任意の組み合わせが、適切なキャパシタ端子に印加され得る。
ヒステリシス曲線３００−ａに図示されるように、強誘電体材料は、ゼロの電圧差で正または負の分極を維持することがあり、その結果、二つの可能な充電された状態を生じる。それは、電荷状態３０５と電荷状態３１０である。図３の実施例によれば、電荷状態３０５は論理０を表し、電荷状態３１０は論理１を表す。幾つかの実施例においては、其々の電荷状態の論理値は、理解を損なわずに逆にされ得る。
電圧を印加することにより強誘電体材料の電気分極を制御し、それによって、キャパシタ端子における電荷を制御することによって、メモリセルに論理０または１が書き込まれ得る。例えば、キャパシタに正味の正の電圧３１５を印加することは、結果として、電荷状態３０５−ａに到達するまでの電荷の蓄積を生じる。電圧３１５を除去すると、電荷状態３０５−ａは、ゼロ電位において電荷状態３０５に到達するまで、経路３２０に従う。同様に、電荷状態３１０は、正味の負の電圧３２５を印加することによって書き込まれ、結果として電荷状態３１０−ａを生じる。負の電圧３２５を除去した後、電荷状態３１０−ａは、ゼロ電圧において電荷状態３１０に到達するまで、経路３３０に従う。電荷状態３０５および３１０は、また、残留分極（Ｐｒ）値とも呼ばれることがあり、これは、外部バイアス（例えば、電圧）を除去しても保持する分極（または、電荷）である。
強誘電体キャパシタの格納された状態を読み出すか、または検知するために、電圧がキャパシタにわたって印加され得る。それに応じて、格納された電荷Ｑは変化し、その変化の程度は、最初の電荷状態に依存し、結果として、最終的に格納された電荷（Ｑ）は、電荷状態３０５−ｂまたは３１０−ｂのいずれが最初に格納されていたかに依存する。例えば、ヒステリシス曲線３００−ｂは、二つの可能な格納された電荷状態３０５−ｂおよび３１０−ｂを図示する。電圧３３５が、前に論じられたようにキャパシタにわたって印加され得る。正の電圧として図示されているが、電圧３３５は負であってもよい。電圧３３５に応じて、電荷状態３０５−ｂは経路３４０に従い得る。同様に、電荷状態３１０−ｂが最初に格納されていた場合には、それは経路３４５に従う。電荷状態３０５−ｃおよび電荷状態３１０−ｃの最終的な位置は、特定のセンシングスキームおよび回路を含む多数の要因に依存する。
幾つかの場合には、最終的な電荷は、メモリセルに結合されたデジット線の固有の静電容量に依存し得る。例えば、キャパシタが、デジット線に電気的に結合され、電圧３３５が印加される場合、デジット線の電圧は、その固有の静電容量によって上昇し得る。ゆえに、センスコンポーネントで測定される電圧は、電圧３３５と等しくなり得ず、その代わりにデジット線の電圧に依存し得る。ヒステリシス曲線３００−ｂにおける最終的な電荷状態３０５−ｃおよび３１０−ｃの位置は、それゆえ、デジット線の静電容量に依存し得、ｌｏａｄ−ｌｉｎｅ分析を通じて判定され得る。電荷状態３０５−ｃおよび３１０−ｃは、デジット線の静電容量について定義されてもよい。結果として、キャパシタの電圧、電圧３５０または電圧３５５は、異なってもよく、キャパシタの最初の状態に依存し得る。
デジット線電圧を基準電圧と比較することによって、キャパシタの最初の状態が判定され得る。デジット線電圧は、電圧３３５とキャパシタにおける最終的な電圧である電圧３５０または電圧３５５との間の差であり得、これは、例えば、（電圧３３５−電圧３５０）または例えば、（電圧３３５−電圧３５５）である。格納された論理状態を判定するために（例えば、デジット線電圧が基準電圧よりも高いか、または基準電圧よりも低いか）その大きさが二つの可能なデジット線電圧の間であるように、基準電圧が生成され得る。例えば、基準電圧は、二つの量（電圧３３５−電圧３５０）および（電圧３３５−電圧３５５）の平均であってもよい。別の実施例においては、センスコンポーネントの第一のセンスノードにおける電圧を絶縁し、その後、デジット線を通じてセンスコンポーネントの第二のセンスノードにおける電圧の変化を引き起こし、第一のセンスノードの絶縁された電圧と第二のセンスノードの結果として生じる電圧とを比較することによって、基準電圧が提供され得る。センスコンポーネントによる比較によって、検知されたデジット線電圧は、基準電圧よりも高いか、または低いかが判定され得、強誘電体メモリセルの格納された論理値（例えば、論理０または１）が判定され得る。
図４Ａ−図４Ｅは、本開示の一実施形態による、読み出し動作中の様々な信号のタイミング図である。図４Ａ−図４Ｅは、図１および図２のメモリアレイ１００および例示的回路２００を参照して記述されるだろう。図４Ａ−図４Ｅの例示的読み出し動作は、メモリセルの格納された状態（および対応する論理値）を判定するために用いられる基準電圧と比較すると、増加した電圧マージンを提供し得る。
時間Ｔ０の前に、デジット線ＢＬ−ＣＢは、アクティブ化された絶縁スイッチ２３１を通じて、センスコンポーネント１２５のセンスノードＡに結合される。デジット線ＢＬ−ＣＴの電圧およびセンスノードＢの電圧が相互に独立するように、スイッチ２３５が非アクティブ化される。デジット線ＢＬ−ＣＢおよびセンスノードＡならびにデジット線ＢＬ−ＣＴおよびセンスノードＢは、全て、グランドといった電圧にプレチャージされる。時間Ｔ０において、セル底部２１５をデジット線ＢＬ−ＣＢに結合するために、選択コンポーネント２２０をアクティブ化するためにワード線ＷＬ−ＣＢがアクティブ化される。時間Ｔ１において、ドライバ回路２３７は、デジット線ＢＬ−ＣＴ上に電圧ＶＲＥＡＤを駆動するために有効化される。セル上部２３０をデジット線ＢＬ−ＣＴに結合するために、選択コンポーネント２２４をアクティブ化するために、時間Ｔ２においてワード線ＷＬ−ＣＴがアクティブ化される（図４Ａ）。
セル底部２１５に電圧変化を引き起こすために、アクティブ化された選択コンポーネント２２４を通じて、電圧ＶＲＥＡＤがセル上部２３０に印加される。前に論じられたように、セル底部２１５で引き起こされる電圧の変化の大きさは、キャパシタ２０５によって最初に格納された電荷状態に少なくとも部分的に基づく。最初の電圧から増加した電圧へのセル底部２１５における電圧変化は、また、同様に、デジット線ＢＬ−ＣＢおよびセンスノードＡの電圧を変化させる。最初の電荷状態が論理１を表す場合、センスノードＡ（図４ＣにおけるＳＥＮＳＥＡ−１）およびデジット線ＢＬ−ＣＢ（図４ＢにおけるＢＬ−ＣＢ−１）は、グランド（例えば、最初の電圧）から第一の電圧（例えば、増加した電圧）に変化する（図４Ｃ）。最初の電荷状態が論理０を表す場合、センスノードＡ（図４ＥにおけるＳＥＮＳＥＡ−０）およびデジット線ＢＬ−ＣＢ（図４ＤにおけるＢＬ−ＣＢ−０）は、グランド（例えば、最初の電圧）から第二の電圧（例えば、増加した電圧）に変化する。図４Ａ−図４Ｅに図示された実施例においては、第一の電圧は第二の電圧よりも大きい。
時間Ｔ２において、スイッチ２３５は未だアクティブではないため、デジット線ＢＬ−ＣＴおよびセンスノードＢは、アクティブなスイッチ２３５を通じて結合されていない。それにもかかわらず、デジット線ＢＬ−ＣＴおよびアクティブ化された選択コンポーネント２２４を通じて、時間Ｔ２でセル上部２３０に電圧ＶＲＥＡＤを結合することは、また、センスノードＢの電圧の変化を引き起こす。最初の電荷状態が論理１を表す場合、センスノードＢ（図４ＣにおけるＳＥＮＳＥＢ−１）は、グランドから第三の電圧に変化する。最初の電荷状態が論理０を表す場合、センスノードＢ（図４ＥにおけるＳＥＮＳＥＢ−０）は、グランドから第四の電圧に変化する。図４に図示される実施例においては、第三の電圧は第四の電圧より大きく、第三および第四の電圧の双方は、第二の電圧未満である。センスノードＡ、センスノードＢおよびデジット線ＢＬ−ＣＢの電圧は、時間Ｔ２とＴ３との間に発達する。
時間Ｔ３において、センスノードＡがデジット線ＢＬ−ＣＢ（図４Ａ）から絶縁されるように絶縁スイッチ２３１が非アクティブ化され、センスノードＢとデジット線ＢＬ−ＣＴとの間の電圧を伝達するために、信号ＲＥＳＴＯＲＥによってスイッチ２３５がアクティブ化される。センスノードＡに基準信号ＶＢＬＲＥＦの電圧ＶＲＥＦを提供するために、基準スイッチ２３３がその後アクティブ化される。基準信号ＶＢＬＲＥＦの電圧ＶＲＥＦは、一定（例えば、固定）電圧である。結果として、センスノードＡの電圧は、第一または第二の電圧から、基準信号ＶＢＬＲＥＦによる電圧ＶＲＥＦに変化する（図４Ｃおよび図４Ｅ）。センスノードＢは、アクティブ化されたスイッチ２３５を通じてデジット線ＢＬ−ＣＴに結合され、これは、第三または第四の電圧から電圧ＶＲＥＡＤにセンスノードＢの電圧を変化させ、これは、デジット線ＢＬ−ＣＴの電圧である（図４Ｃおよび図４Ｅ）。
デジット線ＢＬ−ＣＢをグランドに駆動するために、時間Ｔ４でドライバ回路２３９が有効化され、セル底部２１５もまたグランドに変化させる。デジット線ＢＬ−ＣＢの電圧は、第一の電圧（論理１に対応するキャパシタ２０５の最初の電荷状態による）からグランド（図４Ｂ）に、または、第二の電圧（論理０に対応するキャパシタ２０５の最初の電荷状態による）からグランド（図４Ｄ）に変化し得る。電圧における第一の電圧からグランドへの変化は、第二の電圧からグランドへの電圧における変化よりも大きい。
デジット線ＢＬ−ＣＢをグランドに駆動することによるセル底部２１５の電圧における変化はキャパシタ２０５にわたって結合され、セル上部２３０の電圧における変化を引き起こす。アクティブ化された選択コンポーネント２２４、デジット線ＢＬ−ＣＴおよびアクティブ化されたスイッチ２３５を通じて、センスノードＢがセル上部２３０に結合されると、電圧における変化は、同様に、センスノードＢの電圧を変化させる。センスノードＢの電圧における変化は、デジット線ＢＬ−ＣＢの電圧における変化に依存するだろう。例えば、デジット線ＢＬ−ＣＢの電圧における変化が第一の電圧からグランドへのものである場合、センスノードＢの電圧は、ＶＲＥＡＤ電圧から、センスノードＡに印加されるＶＢＬＲＥＦ信号の電圧ＶＲＥＦ未満である第五の電圧（図４Ｃ）に変化する。デジット線ＢＬ−ＣＢの電圧における変化が第二の電圧からグランドへのものである場合、センスノードＢの電圧は、ＶＲＥＡＤ電圧から、センスノードＡに印加されるＶＢＬＲＥＦ信号の電圧ＶＲＥＦより大きい第六の電圧（ＳＥＮＳＥＢ−０）に変化する。
時間Ｔ５の前に、センスノードＢをデジット線ＢＬ−ＣＴから絶縁するために、信号ＲＥＳＴＯＲＥによってスイッチ２３５が非アクティブ化される。時間Ｔ５において、センスノードＡをデジット線ＢＬ−ＣＢに結合するために、センスコンポーネント１２５がアクティブ化され、絶縁スイッチ２３１がアクティブ化される。また、時間Ｔ５において、またはその直後に、センスノードＢをデジット線ＢＬ−ＣＴに結合するためにスイッチ２３５がアクティブ化される。センスコンポーネント１２５がアクティブ化されると、センスノードを相補的電圧（例えば、ＶＲＥＡＤおよびグランド）に駆動するために、センスノードＡとセンスノードＢとの間の電圧差が検出され、増幅される。デジット線ＢＬ−ＣＢおよびＢＬ−ＣＴは、アクティブ化された絶縁スイッチ２３１およびアクティブ化されたスイッチ２３５を通じて、センスコンポーネント１２５によって相補的電圧に同様に駆動される。例えば、センスノードＢの電圧がセンスノードＡの電圧ＶＲＥＦ未満である（例えば、センスノードＢが第五の電圧（図４ＣにおけるＳＥＮＳＥＢ−１）である）場合、アクティブ化されたセンスコンポーネント１２５は、センスノードＢ（およびデジット線ＢＬ−ＣＴ）をグランドに、センスノードＡ（およびデジット線ＢＬ−ＣＢ）を電圧ＶＲＥＡＤに駆動する。対照的に、センスノードＢの電圧がセンスノードＡのＶＲＥＦ電圧より大きい（例えば、センスノードＢが第六の電圧（図４ＥにおけるＳＥＮＳＥＢ−０）である）場合、アクティブ化されたセンスコンポーネント１２５は、センスノードＢ（およびデジット線ＢＬ−ＣＴ）を電圧ＶＲＥＡＤに、センスノードＡ（およびデジット線ＢＬ−ＣＢ）を図４Ｅにおけるグランドに駆動する。センスノードＡおよびセンスノードＢの電圧は、相補的電圧に駆動された後に、センスコンポーネント１２５によってラッチされる。センスノードＡおよびＢのラッチされた電圧は、対応する論理値を表し、これは、例えば、出力１３５（図１）として、列デコーダ１３０を通じて出力され得る。
また、時間Ｔ５において、または時間Ｔ５の後、センスノードＡをデジット線ＢＬ−Ｃ
Ｂに結合するために、絶縁スイッチ２３１がアクティブ化される（図４Ａ）。センスノードＢは、アクティブ化されたスイッチ２３５を通じてデジット線ＢＬ−ＣＴに結合される。結果として、センスコンポーネント１２５よってセンスノードＡおよびＢを相補的電圧に駆動することは、また、デジット線ＢＬ−ＣＢおよびＢＬ−ＣＴを対応する相補的電圧に駆動する。同様に、デジット線ＢＬ−ＣＢおよびＢＬ−ＣＴを駆動することは、また、セル底部２１５およびセル上部２３０を相補的電圧に駆動する。
例えば、センスノードＢをグランドに、センスノードＡを電圧ＶＲＥＡＤ（図４Ｃ）に駆動することは、また、デジット線ＢＬ−ＣＴおよびセル上部２３０をグランドに駆動し、かつ、デジット線ＢＬ−ＣＢおよびセル底部２１５を電圧ＶＲＥＡＤ（図４Ｂ）に駆動する。センスノードＢを電圧ＶＲＥＡＤに、センスノードＡをグランドに駆動する（図４Ｅ）ことは、また、デジット線ＢＬ−ＣＴおよびセル上部２３０を電圧ＶＲＥＡＤに駆動し、かつ、デジット線ＢＬ−ＣＢおよびセル底部２１５をグランド（図４Ｄ）に駆動する。セル上部２３０およびセル底部２１５に相補的電圧を駆動することは、キャパシタ２０５の元の電荷状態を修復することによって、読み出し動作がキャパシタ２０５の元の電荷状態を変化させないか、または劣化させないことを確実にする。
時間Ｔ６でセンスコンポーネント１２５が非アクティブ化され、センスノードＡおよびＢならびにデジット線ＢＬ−ＣＢおよびＢＬ−ＣＴの電圧がグランドに駆動される。時間Ｔ７に、選択コンポーネント２２０および２２４を非アクティブ化するために、ワード線ＷＬ−ＣＢおよびＷＬ−ＣＴが非アクティブ化され（図４Ａ）、キャパシタ２０５をデジット線ＢＬ−ＣＢおよびＢＬ−ＣＴから其々全て絶縁し、読み出し動作が完了する。
図５Ａ−図５Ｅは、本開示の一実施形態による、読み出し動作中の様々な信号のタイミング図である。図５Ａ−図５Ｅは、図１および図２のメモリアレイ１００および例示的回路２００を参照して記述されるだろう。以下により詳細に記述されるように、図５Ａ−図５Ｅの読み出し動作は、メモリセルによって格納された論理値を判定するために自己供給される基準電圧に依存する。それゆえ、図５Ａ−図５Ｅの例示的読み出し動作においては、この目的のために個別の基準電圧は必要とされず、これは、回路の複雑性を減らし得、回路密度を向上し得る。例えば、自己供給された（例えば、ローカルに作成された）基準電圧が、センスコンポーネントから二つのトランジスタの排除を可能にし得、基準増幅器および基準分散ネットワークの排除を可能にし得る。さらに、強誘電体メモリセルは一定の基準電圧に比べて、センスウインドウに影響を及ぼす温度変動の周期、インプリントおよび感度に左右されるため、自己供給された基準電圧は有利であり得る。
時間Ｔ０の前に、アクティブな絶縁スイッチ２３１を通じて、センスコンポーネント１２５のセンスノードＡにデジット線ＢＬ−ＣＢが結合される。デジット線ＢＬ−ＣＢおよびセンスノードＡならびにデジット線ＢＬ−ＣＴおよびセンスノードＢは、全て、グランドといった基準電圧にプレチャージされる。時間Ｔ０において、セル底部２１５にデジット線ＢＬ−ＣＢを結合するために、選択コンポーネント２２０をアクティブ化するために、ワード線ＷＬ−ＣＢがアクティブ化される。時間Ｔ１において、デジット線ＢＬ−ＣＴ上に電圧ＶＲＥＡＤを駆動するために、ドライバ回路２３７が有効化される。時間Ｔ２において、セル上部２３０にデジット線ＢＬ−ＣＴを結合するために、選択コンポーネント２２４をアクティブ化するために、ワード線ＷＬ−ＣＴがアクティブ化される（図５Ａ）。
セル底部２１５に電圧変化を引き起こすために、アクティブ化された選択コンポーネント２２４を通じて、電圧ＶＲＥＡＤがセル上部２３０に印加される。前に論じられたように、セル底部２１５に引き起こされる電圧の変化の大きさは、キャパシタ２０５によって最初に格納された電荷状態に少なくとも部分的に基づく。セル底部２１５における電圧変
化は、また、デジット線ＢＬ−ＣＢおよびセンスノードＡの電圧も同様に変化させる。最初の電荷状態が論理１を表す場合、センスノードＡ（図５ＣにおけるＳＥＮＳＥＡ−１）およびデジット線ＢＬ−ＣＢ（図５ＢにおけるＢＬ−ＣＢ−１）は、グランドから第一の電圧に変化する。最初の電荷状態が論理０を表す場合、センスノードＡ（図５ＥにおけるＳＥＮＳＥＡ−０）およびデジット線ＢＬ−ＣＢ（図５ＤにおけるＢＬ−ＣＢ−０）は、グランドから第二の電圧に変化する。図５Ｂ−図５Ｅに図示される実施例においては、第一の電圧は第二の電圧より大きい。
スイッチ２３５は時間Ｔ２で未だアクティブではない。それゆえ、デジット線ＢＬ−ＣＴおよびセンスノードＢは、アクティブなスイッチ２３５を通じて結合されていない。それにもかかわらず、時間Ｔ２でデジット線ＢＬ−ＣＴおよびアクティブ化された選択コンポーネント２２４を通じて、セル上部２３０に電圧ＶＲＥＡＤを結合することは、また、センスノードＢの電圧を変化させる。最初の電荷状態が論理１を表す場合、センスノードＢ（図５ＣにおけるＳＥＮＳＥＢ−１）は、グランドから第三の電圧に変化する。最初の電荷状態が論理０を表す場合、センスノードＢ（図５ＥにおけるＳＥＮＳＥＢ−０）は、グランドから第四の電圧に変化する。図５に図示される実施例においては、第三の電圧は第四の電圧より大きく、第三および第四の電圧の双方は、第二の電圧未満である。センスノードＡ、センスノードＢおよびデジット線ＢＬ−ＣＢの電圧は、時間Ｔ２とＴ３との間に発達する。
時間Ｔ３において、センスノードＡが図５Ａにおけるデジット線ＢＬ−ＣＢから絶縁されるように絶縁スイッチ２３１が非アクティブ化され、センスノードＢとデジット線ＢＬ−ＣＴとの間で電圧を伝達するために、スイッチ２３５が信号ＲＥＳＴＯＲＥによってアクティブ化される。結果として、センスノードＡの電圧は、デジット線ＢＬ−ＣＢの電圧を変化させることなく変化し得、その逆もまた成り立つ。センスノードＢをデジット線ＢＬ−ＣＴに結合するためにスイッチ２３５がアクティブ化されると、センスノードＢの電圧は、第三または第四の電圧から電圧ＶＲＥＡＤに変化し、これは、デジット線ＢＬ−ＣＴの電圧である（図５Ｃおよび図５Ｅ）。絶縁スイッチ２３１が非アクティブ化されると、デジット線ＢＬ−ＣＢは第一または第二の電圧のままであり、センスノードＡは、第一または第二の電圧に関して増加する（図５Ｃおよび図５Ｅ）。
デジット線ＢＬ−ＣＢをグランドに駆動するために、時間Ｔ４でドライバ回路２３９が有効化され、これは、セル底部２１５もグランドに変化させる。デジット線ＢＬ−ＣＢの電圧は、第一の電圧（論理１に対応するキャパシタ２０５の最初の電荷状態に起因する）からグランド（図５Ｂ）に変化し得、または、第二の電圧（論理０に対応するキャパシタ２０５の最初の電荷状態に起因する）からグランド（図５Ｄ）に変化し得る。第一の電圧からグランドへの電圧の変化は、第二の電圧からグランドへの電圧の変化よりも大きい。デジット線ＢＬ−ＣＢの電圧における変化は、センスノードＡの電圧もまた変化させる。センスノードＡが第一の電圧と比較して増加した電圧にある場合、センスノードＡの電圧（図５ＣにおけるＳＥＮＳＥＡ−１）は、デジット線ＢＬ−ＣＢがグランドに駆動されることによって、第五の電圧に変化する。センスノードＡが第二の電圧と比較して増加した電圧にある場合、センスノードＡの電圧（図５ＥにおけるＳＥＮＳＥＡ−０）は、デジット線ＢＬ−ＣＢがグランドに駆動されることによって第六の電圧に変化する。
デジット線ＢＬ−ＣＢがグランドに駆動されることによる、セル底部２１５の電圧における変化は、セル上部２３０の電圧の変化を引き起こすために、キャパシタ２０５にわたって結合される。アクティブ化された選択コンポーネント２２４、デジット線ＢＬ−ＣＴおよびアクティブ化されたスイッチ２３５を通じてセンスノードＢがセル上部２３０に結合されると、電圧における変化は、同様にセンスノードＢの電圧も変化させる。センスノードＢの電圧における変化は、デジット線ＢＬ−ＣＢの電圧における変化に依存するだろ
う。例えば、デジット線ＢＬ−ＣＢの電圧における変化が第一の電圧からグランドへのものである場合、センスノードＢの電圧は、ＶＲＥＡＤ電圧から第七の電圧（図５ＣにおけるＳＥＮＳＥＢ−１）へ変化し、第七の電圧は、センスノードＡの第五の電圧（図５ＣにおけるＳＥＮＳＥＡ−１）未満である。デジット線ＢＬ−ＣＢの電圧における変化が第二の電圧からグランドへのものである場合、センスノードＢの電圧は、ＶＲＥＡＤ電圧から第八の電圧（図５ＥにおけるＳＥＮＳＥＢ−０）へ変化し、第八の電圧は、センスノードＡの第六の電圧（図５ＥにおけるＳＥＮＳＥＡ−０）より大きい。
時間Ｔ５の前に、デジット線ＢＬ−ＣＴからセンスノードＢを絶縁するために、信号ＲＥＳＴＯＲＥによってスイッチ２３５が非アクティブ化される。時間Ｔ５において、センスコンポーネント１２５がアクティブ化され、センスノードを相補的電圧（例えば、ＶＲＥＡＤおよびグランド）に駆動するために、センスノードＡとセンスノードＢとの間の電圧差が検出され、増幅される。センスノードＡにおける電圧は、センスノードＢにおける電圧が比較される基準電圧を表す。センスノードＡにおける基準電圧は自己供給され、セル底部２１５の電圧に基づき、時間Ｔ１でデジット線ＢＬ−ＣＴを経由してセル上部２３０に電圧ＶＲＥＡＤを駆動した結果として生じたものである。センスノードＢの電圧は、センスノードＡの電圧未満である（例えば、センスノードＢが第七の電圧（図５ＣにおけるＳＥＮＳＥＢ−１）で、センスノードＡが第五の電圧（図５ＣにおけるＳＥＮＳＥＡ−１）である）場合、アクティブ化されたセンスコンポーネント１２５がセンスノードＢをグランドに、センスノードＡを電圧ＶＲＥＡＤに駆動する。対照的に、センスノードＢの電圧がセンスノードＡの電圧より大きい（例えば、センスノードＢが第八の電圧（図５ＥにおけるＳＥＮＳＥＢ−０）で、センスノードＡが第六の電圧（図５ＥにおけるＳＥＮＳＥＡ−０）である）場合、アクティブ化されたセンスコンポーネント１２５は、センスノードＢを電圧ＶＲＥＡＤに、センスノードＡをグランドに駆動する。センスノードＡおよびセンスノードＢの電圧は、相補的電圧に駆動された後でセンスコンポーネント１２５によってラッチされる。センスノードＡおよびＢのラッチされた電圧は、対応する論理値を表し、これらは、例えば、出力１３５（図１）として列デコーダ１３０を通じて出力され得る。
また、時間Ｔ５において、または時間Ｔ５の後、センスノードＡをデジット線ＢＬ−ＣＢに結合するために絶縁スイッチ２３１がアクティブ化され、センスノードＢをデジット線ＢＬ−ＣＴに結合するためにスイッチ２３５がアクティブ化される（図５Ａ）。センスノードＢは、アクティブ化されたスイッチ２３５を通じてデジット線ＢＬ−ＣＴに結合される。その結果、センスコンポーネント１２５によってセンスノードＡおよびＢを相補的電圧に駆動することは、また、デジット線ＢＬ−ＣＢおよびＢＬ−ＣＴを対応する相補的電圧に駆動する。同様に、デジット線ＢＬ−ＣＢおよびＢＬ−ＣＴを駆動することは、また、セル底部２１５およびセル上部２３０を相補的電圧に駆動する。
例えば、センスノードＢをグランドにセンスノードＡを電圧ＶＲＥＡＤに駆動すること（図５Ｃ）は、また、デジット線ＢＬ−ＣＴおよびセル上部２３０をグランドに駆動し、デジット線ＢＬ−ＣＢおよびセル底部２１５を電圧ＶＲＥＡＤに駆動する（図５Ｂ）。センスノードＢを電圧ＶＲＥＡＤにセンスノードＡをグランドに駆動すること（図５Ｅ）は、また、デジット線ＢＬ−ＣＴおよびセル上部２３０を電圧ＶＲＥＡＤに駆動し、デジット線ＢＬ−ＣＢおよびセル底部２１５をグランドに駆動する（図５Ｄ）。セル上部２３０およびセル底部２１５に相補的電圧を駆動することは、キャパシタ２０５の元の電荷状態を修復することによって読み出し動作がキャパシタ２０５の元の電荷状態を変化させることがなく、劣化させることがないことを確実にする。
センスコンポーネント１２５は、時間Ｔ６において非アクティブ化され、センスノードＡおよびＢと、デジット線ＢＬ−ＣＢおよびＢＬ−ＣＴの電圧はグランドに駆動される。
選択コンポーネント２２０および２２４を非アクティブ化するために、時間Ｔ７においてワード線ＷＬ−ＣＢおよびＷＬ−ＣＴが非アクティブ化され（図５Ａ）、デジット線ＢＬ−ＣＢおよびＢＬ−ＣＴからキャパシタ２０５を全て其々絶縁して、読み出し動作を完了する。
読み出し動作の実施形態が開示されたが、例えば、図４Ａ−図４Ｅおよび図５Ａ−図５Ｅを参照して記述された読み出し動作は、強誘電体メモリセルを読み出すためのセンスウインドウを増加させ得、読み出し動作中にキャパシタプレートをより高い電圧に上昇させるためのさらなる電力消費を回避する。対照的に、キャパシタプレートを最初に（例えば、ＶＲＥＡＤ電圧に）駆動する上で使用される電力は、センスウインドウを増加させるために再利用され得る。
図６は、本開示の一実施形態による、書き込み動作中の様々な信号のタイミング図である。図６は、図１および図２のメモリアレイ１００および例示的回路２００を参照して記述されるだろう。図６の例示的書き込み動作においては、現在論理“１”を格納しているメモリセル１０５に論理“０”が書き込まれる。
時間ＴＡの前に、選択コンポーネント２２０および２２４をアクティブ化するために、ワード線ＷＬ−ＣＢおよびＷＬ−ＣＴが其々アクティブ化される。結果として、デジット線ＢＬ−ＣＢはセル底部２１５に結合され、デジット線ＢＬ−ＣＴは、キャパシタ２０５のセル上部２３０に結合される。デジット線ＢＬ−ＣＢの電圧は、現在格納された論理“１”を表すＶＲＥＡＤ電圧にあり、デジット線ＢＬ−ＣＴの電圧は、基準電圧、例えばグランドにある。また、時間ＴＡの前に、アクティブ化された絶縁スイッチ２３１を通じて、デジット線ＢＬ−ＣＢはセンスコンポーネント１２５のセンスノードＡに結合され、デジット線ＢＬ−ＣＴは、アクティブ化されたスイッチ２３５を通じてセンスコンポーネント１２５のセンスノードＢに結合される。したがって、時間ＴＡの前に、センスノードＡおよびＢは、其々、セル底部２１５およびセル上部２３０に結合される。
時間ＴＡにおいて、センスノードＡおよびＢに結合された書き込み増幅器（図示せず）は、センスノードＡをＶＲＥＡＤ電圧からグランドに駆動し、センスノードＢをグランドからＶＲＥＡＤ電圧に駆動する。センスノードＡおよびＢの電圧は、センスコンポーネント１２５によってラッチされる。書き込み増幅器によってセンスノードＡおよびＢが駆動されると、デジット線ＢＬ−ＣＢの電圧はグランドに変化し、デジット線ＢＬ−ＣＴの電圧はＶＲＥＡＤ電圧に変化する。センスノードＡおよびデジット線ＢＬ−ＣＢのグランド電圧は、キャパシタ２０５に書き込まれた論理“０”を表す。デジット線ＢＬ−ＣＢのグランド電圧と、デジット線ＢＬ−ＣＴのＶＲＥＡＤ電圧は、アクティブ化された選択コンポーネント２２０および２２４を通じて、セル底部２１５およびセル上部２３０に全て其々印加される。結果として、論理“１”を表すものから論理“０”を表すものに格納された状態のデータを変化させるために、キャパシタ２０５は、逆の分極で分極するようになる。
時間ＴＢまでに、センスノードＡおよびＢの電圧は、センスコンポーネント１２５によってラッチされ、センスノードＡおよびＢの電圧は、書き込み増幅器によっては、もはや駆動されない。時間ＴＢにおいて、センスコンポーネント１２５は非アクティブ化され、センスノードＢ（およびデジット線ＢＬ−ＣＴ）の電圧は、グランドに変化する。セル上部２３０およびセル底部２１５の双方が同一の電圧であると、時間ＴＣにおいて、ワード線ＷＬ−ＣＢおよびＷＬ−ＣＴが非アクティブ化され、書き込み動作が完了する。
図７は、本開示の一実施形態による、書き込み動作中の様々な信号のタイミング図である。図７は、図１および図２のメモリアレイ１００および例示的回路２００を参照して記
述されるだろう。図７の例示的書き込み動作においては、現在論理“０”を格納するメモリセル１０５に、論理“１”が書き込まれる。
時間ＴＡの前に、選択コンポーネント２２０および２２４を其々アクティブ化するために、ワード線ＷＬ−ＣＢおよびＷＬ−ＣＴがアクティブ化される。結果として、デジット線ＢＬ−ＣＢがセル底部２１５に結合され、デジット線ＢＬ−ＣＴがキャパシタ２０５のセル上部２３０に結合される。デジット線ＢＬ−ＣＢの電圧は、現在格納された論理“０”を表すグランドにあり、デジット線ＢＬ−ＣＴの電圧は、ＶＲＥＡＤ電圧にある。また、時間ＴＡの前に、アクティブ化された絶縁スイッチ２３１を通じて、デジット線ＢＬ−ＣＢはセンスコンポーネント１２５のセンスノードＡに結合され、デジット線ＢＬ−ＣＴは、アクティブ化されたスイッチ２３５を通じてセンスコンポーネント１２５のセンスノードＢに結合される。したがって、時間ＴＡの前に、センスノードＡおよびＢは、其々、セル底部２１５およびセル上部２３０に結合される。
時間ＴＡにおいて、センスノードＡおよびＢに結合された書き込み増幅器（図示せず）は、センスノードＡをグランドからＶＲＥＡＤ電圧に駆動し、センスノードＢをＶＲＥＡＤ電圧からグランドに駆動する。センスノードＡおよびＢの電圧は、センスコンポーネント１２５によってラッチされる。書き込み増幅器によってセンスノードＡおよびＢが駆動されると、デジット線ＢＬ−ＣＢの電圧はＶＲＥＡＤ電圧に変化し、デジット線ＢＬ−ＣＴの電圧はグランドに変化する。センスノードＡおよびデジット線ＢＬ−ＣＢのＶＲＥＡＤ電圧は、キャパシタ２０５に書き込まれた論理“１”を表す。デジット線ＢＬ−ＣＢのＶＲＥＡＤ電圧と、デジット線ＢＬ−ＣＴのグランド電圧は、アクティブ化された選択コンポーネント２２０および２２４を通じて、セル底部２１５およびセル上部２３０に全て其々印加される。結果として、論理“０”を表すものから論理“１”を表すものに格納された状態を変化させるために、キャパシタ２０５は、逆の分極で分極するようになる。
時間ＴＢまでに、センスノードＡおよびＢの電圧は、センスコンポーネント１２５によってラッチされ、センスノードＡおよびＢの電圧は、書き込み増幅器によっては、もはや駆動されない。時間ＴＢにおいて、センスコンポーネント１２５は非アクティブ化され、センスノードＢ（およびデジット線ＢＬ−ＣＴ）の電圧はグランドに変化する。セル上部２３０およびセル底部２１５の双方が同一の電圧であると、時間ＴＣにおいて、ワード線ＷＬ−ＣＢおよびＷＬ−ＣＴが非アクティブ化され、書き込み動作が完了する。
幾つかの実施形態においては、図６および図７を参照して記述された書き込み動作は、例えば、図４Ａ−図４Ｅおよび図５Ａ−図５Ｅを参照して記述された読み出し動作といった、読み出し動作と組み合わせて実施されてもよい。例えば、図４Ａ−図４Ｅおよび図５Ａ−図５Ｅの例示的読み出し動作を参照すると、メモリセル１０５が論理１を格納する（例えば、ＢＬ−ＣＢおよびセル底部２１５が電圧ＶＲＥＡＤであって、ＢＬ−ＣＴおよびセル上部２３０がグランドにある）とき、センスノードＡおよびＢ、デジット線ＢＬ−ＣＢおよびＢＬ−ＣＴ、ならびにセル底部２１５およびセル上部２３０をセンスコンポーネント１２５が相補的電圧に駆動することに続いて（例えば、図４Ａ−図４Ｅおよび図５Ａ−図５Ｅの時間Ｔ５に続いて）、図６の例示的書き込み動作が実施されてもよい。別の実施例においては、図４Ａ−図４Ｅおよび図５Ａ−図５Ｅの例示的読み出し動作を参照すると、メモリセル１０５が論理０を格納する（例えば、ＢＬ−ＣＢおよびセル底部２１５がグランドであって、ＢＬ−ＣＴおよびセル上部２３０がＶＲＥＡＤ電圧にある）とき、センスノードＡおよびＢ、デジット線ＢＬ−ＣＢおよびＢＬ−ＣＴ、ならびにセル底部２１５およびセル上部２３０をセンスコンポーネント１２５が相補的電圧に駆動することに続いて（例えば、時間Ｔ５に続いて）、図７の例示的書き込み動作が実施されてもよい。図６および図７の例示的書き込み動作は、他の実施形態においては、異なる動作と組み合わせて実施されてもよい。
図４および図５を参照して前述されたように、論理“１”は、基準電圧（例えば、基準信号ＶＢＬＲＥＦのＶＲＥＦ電圧、自己供給された基準電圧など）よりも大きいセル底部における電圧によって表され、論理“０”は、基準電圧未満のセル底部における電圧によって表される。これもまた、図６および図７の例示的書き込み動作を参照して前述されたように、論理“１”は、セル底部にＶＲＥＡＤ電圧を、セル上部にグランドを印加することによって書き込まれ、論理“０”は、セル底部にグランドを、セル上部にＶＲＥＡＤ電圧を印加することによって書き込まれる。幾つかの実施例においては、基準電圧に関連する電圧に対応する論理値、およびその論理値を書き込むための正味の正／負の電圧の印加は、本開示の範囲から逸脱することなく、入れ替えられてもよい。
図４−図７の読み出し動作および書き込み動作を参照して記述された例示的な電圧および信号のタイミングは、例示的な目的で提供されるものであって、本開示の範囲を限定することを意図するものではない。電圧および関連する信号のタイミングは、本開示の範囲から逸脱することなく改変されてもよいことが理解されるだろう。
図８は、本開示による、メモリセル１０５の例示的一実施形態を含むメモリアレイ１００の一部を図示する。
メモリアレイ１００の図示された領域は、デジット線ＢＬ−ＣＴおよびＢＬ−ＣＢを含む。デジット線ＢＬ−ＣＴおよびＢＬ−ＣＢは、相互について垂直方向にずらされ、センスコンポーネント１２５によって接続され得る。一対の隣接するメモリセル１０５が図示され、その隣接するメモリセルは、メモリアレイ内で相互に共通の列にある（例えば、デジット線ＢＬ−ＣＴおよびＢＬ−ＣＢによって表される共通の列に沿っている）。絶縁体材料４８がメモリセル１０５の様々なコンポーネントを包囲するように図示される。幾つかの実施形態においては、メモリセル１０５は、メモリアレイの列に沿った実質的に同一のメモリセルを指すことがあり、用語“実質的に同一（ｓｕｂｓｔａｎｔｉａｌｌｙ ｉｄｅｎｔｉｃａｌ）”は、メモリセルが製造および計量の合理的な許容誤差の範囲内で相互に同一であることを意味する。
デジット線ＢＬ−ＣＢは、ベース１５の上にあり、ベース１５によって支持されるように図示される。このようなベースは、半導体材料であり得る。メモリセル１０５は、選択コンポーネント２２０および２２４ならびに強誘電体キャパシタ２０５を各々含む。キャパシタ２０５は、メモリセル１０５の選択コンポーネント２２０および２２４の垂直方向の間にある。キャパシタ２０５は、第一のプレートであるセル上部２３０と、第二のプレートであるル底部２１５と、セル上部２３０およびセル底部２１５の間に配置された強誘電体材料２３２と、を含む。セル上部２３０が容器形状であるように図示され、セル底部２１５がこのような容器形状内に伸びるように図示されているが、他の実施形態においては、セル上部および底部は、他の構造を有してもよい。例えば、セル上部および底部は、平面状構造を有してもよい。ピラー２１２は、デジット線ＢＬ−ＣＴからキャパシタ２０５のセル上部２３０に伸び、ピラー２０２は、デジット線ＢＬ−ＣＢからキャパシタ２０５のセル底部２１５に伸びる。
選択コンポーネント２２４は、キャパシタ２０５のセル上部２３０に伸びるソース／ドレイン領域２１４を有し、デジット線ＢＬ−ＣＴに伸びるソース／ドレイン領域２１６を有する。選択コンポーネント２２４は、また、ソース／ドレイン領域２１４とソース／ドレイン領域２１６との間にチャネル領域２１８も有する。ゲート２１１は、チャネル領域２１８に沿い、ゲート誘電体材料２１３によってチャネル領域からずらされる。ゲート２１１は、ワード線ＷＬ−ＣＴ内に含まれ得る。
選択コンポーネント２２０は、キャパシタ２０５のセル底部２１５に伸びるソース／ドレイン領域２０４を有し、デジット線ＢＬ−ＣＢに伸びるソース／ドレイン領域２０６を有する。選択コンポーネント２２０は、また、ソース／ドレイン領域２０４とソース／ドレイン領域２０６との間にチャネル領域２０８も有する。ゲート２０１は、チャネル領域２０８に沿い、ゲート誘電体材料２０３によってチャネル領域からずらされる。ゲート２０１は、ワード線ＷＬ−ＣＢ内に含まれ得る。
図８の実施形態に図示されたように、メモリセル１０５の選択コンポーネント２２０および２２４ならびにキャパシタ２０５は、垂直方向に積み重ねられ、これは、高レベルの一体化でメモリセル１０５をパッケージ化することを可能にし得る。
幾つかの実施形態においては、デジット線ＢＬ−ＣＴがベース１５の上にあり、デジット線ＢＬ−ＣＢがデジット線ＢＬ−ＣＴの上にあるように、デジット線ＢＬ−ＣＴおよびＢＬ−ＣＢの相対的な方向付けが逆にされる。このような他の実施形態においては、図示されたキャパシタ２０５は、図８の図示された構造に対して反転され、したがって、容器形状のセル上部２３０は、下方ではなく上方に開いているだろう。
図９は、本開示の様々な実施形態による、強誘電体メモリをサポートするメモリアレイ１００を含むメモリ９００の一部のブロック図を図示する。メモリアレイ１００は、電子メモリ装置と呼ばれてもよく、メモリコントローラ１４０およびメモリセル１０５を含み、これらは、図１、図２または図４−図７を参照して記述されたメモリコントローラ１４０およびメモリセル１０５の実施例であってもよい。
メモリコントローラ１４０は、バイアシングコンポーネント９０５およびタイミングコンポーネント９１０を含み得、図１に記述されるようにメモリアレイ１００を動作させ得る。メモリコントローラ１４０は、ワード線１１０、デジット線１１５およびセンスコンポーネント１２５と電子通信し得、これらは、図１、図２または図４−図７を参照して記述されたワード線１１０、デジット線１１５およびセンスコンポーネント１２５の実施例であってもよい。メモリコントローラ１４０は、基準スイッチ２３３、絶縁スイッチ２３１およびスイッチ２３５とも電子通信し得、これらは其々、図２または図４−図７を参照して記述された基準スイッチ２３３、絶縁スイッチ２３１およびスイッチ２３５の実施例であってもよい。幾つかの実施形態において、例えば、一定の基準電圧を用いる実施形態においては、メモリコントローラ１４０は、基準スイッチ２３３を通じて、センスコンポーネント１２５に基準信号ＶＢＬＲＥＦを提供し得る。メモリアレイ１００のコンポーネントは、相互に電子通信し得、図１−図７を参照して記述された機能を実施し得る。
メモリコントローラ１４０は、ワード線およびデジット線に電圧を印加することによって、ワード線１１０またはデジット線１１５をアクティブ化するように構成され得る。例えば、バイアシングコンポーネント９０５は、上述されたように、メモリセル１０５を読み出すか、または書き込むために、メモリセル１０５を動作させるための電圧を印加するように構成され得る。幾つかの場合には、メモリコントローラ１４０は、図１を参照して記述されたように、行デコーダ、列デコーダまたはその双方を含み得る。これで、メモリコントローラ１４０が一つ以上のメモリセル１０５にアクセスすることを可能にし得る。バイアシングコンポーネント９０５は、また、幾つかの実施形態においては、センスコンポーネント１２５に基準信号ＶＢＬＲＥＦを提供し得る。さらに、バイアシングコンポーネント９０５は、センスコンポーネント１２５の動作のために電位を提供し得る。バイアシングコンポーネント９０５は、例えば、アクティブ化されたときに読み出し電圧ＶＲＥＡＤを提供するように構成されたドライバ回路２３７、および／または、アクティブ化されたときにデジット線ＢＬ−ＣＢをグランドに駆動するように構成されたドライバ回路２３９を含み得る。
メモリコントローラ１４０は、強誘電体メモリセル１０５に対するアクセス動作要求を受信するのに基づいて、絶縁スイッチ２３１をアクティブ化し得る。すなわち、メモリコントローラ１４０は、センスコンポーネント１２５にメモリセル１０５を電気的に接続し得る。メモリコントローラ１４０は、センスコンポーネント１２５をアクティブ化するのに基づいて、強誘電体メモリセル１０５の論理状態をさらに判定し得、強誘電体メモリセル１０５に強誘電体メモリセル１０５の論理状態をライトバックし得る。
幾つかの場合には、メモリコントローラ１４０は、タイミングコンポーネント９１０を用いて、その動作を実施し得る。例えば、タイミングコンポーネント９１０は、本明細書に論じられるように、読み出しおよび書き込みなどのメモリ機能を実施するためのスイッチングおよび電圧印加のためのタイミングを含む、様々なワード線選択またはセル上部バイアスのタイミングを制御し得る。幾つかの場合には、タイミングコンポーネント９１０は、バイアシングコンポーネント９０５の動作を制御し得る。例えば、メモリコントローラ１４０は、メモリセル、デジット線ＢＬ−ＣＢ、センスコンポーネント１２５のセンスノードＡの電圧を変化させるために、デジット線ＢＬ−ＣＴに読み出し電圧ＶＲＥＡＤを提供するために、バイアシングコンポーネント９０５を制御し得る。メモリコントローラ１４０は、その後、メモリセル、デジット線ＢＬ−ＣＴおよびセンスノードＢの電圧を変化させるために、デジット線ＢＬ−ＣＢをグランドに駆動するために、バイアシングコンポーネント９０５を制御し得る。デジット線ＢＬ−ＣＢをグランドに駆動するのに続いて、メモリコントローラ１４０は、自己供給された基準電圧である、センスノードＡの電圧と、センスノードＢの電圧を比較するために、センスコンポーネント１２５を制御し得る。
センスコンポーネント１２５は、（デジット線１１５を通じた）メモリセル１０５からの信号を基準電圧と比較し得る。前に論じられたように、幾つかの実施形態においては、基準電圧は基準信号ＶＢＬＲＥＦの電圧であり得る。基準信号ＶＢＬＲＥＦは、図２、図４および図５を参照して前述されたように、二つのセンス電圧の間の値を有する電圧を有し得る。他の実施形態においては、基準電圧は、例えば、メモリセル１０５をバイアスした結果として生じた、センスノードの電圧を基準電圧として用いて、自己供給され得る。電圧差を判定して増幅すると、センスコンポーネント１２５は、その状態をラッチし得、その状態は、メモリアレイ１００が一部である電子デバイスの動作に従って用いられ得る。
図１０は、本開示の様々な実施形態による、強誘電体メモリをサポートするシステム１０００を図示する。システム１０００はデバイス１００５を含み、これは、様々なコンポーネントを接続、または物理的に支持するためのプリント回路基板であってもよいし、このプリント回路基板を含んでもよい。デバイス１００５は、コンピュータ、ノートブックコンピュータ、ラップトップ、タブレットコンピュータ、携帯電話などであってもよい。デバイス１００５はメモリアレイ１００を含み、これは、図１および図９を参照して記述されたようなメモリアレイ１００の一実施例であってもよい。メモリアレイ１００は、メモリコントローラ１４０とメモリセル１０５を含み得、これらは、図１及び図９を参照して記述されたメモリコントローラ１４０と、図１、図２、及び図４−図９を参照して記述されたメモリセル１０５の実施例であってもよい。デバイス１００５は、また、プロセッサ１０１０、ＢＩＯＳコンポーネント１０１５、周辺コンポーネント１０２０および入力／出力制御コンポーネント１０２５を含み得る。デバイス１００５のコンポーネントは、バス１０３０を通じて相互に電子通信し得る。
プロセッサ１０１０は、メモリコントローラ１４０を通じて、メモリアレイ１００を動作させるように構成され得る。幾つかの場合には、プロセッサ１０１０は、図１および図
９を参照して記述されたメモリコントローラ１４０の機能を実施し得る。他の場合には、メモリコントローラ１４０は、プロセッサ１０１０に一体化され得る。プロセッサ１０１０は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、ディスクリートゲートもしくはトランジスタ論理回路、ディスクリートハードウェアコンポーネントであってもよく、これらの種類のコンポーネントの組み合わせであってもよい。プロセッサ１０１０は、本明細書に記述されたように、様々な機能を実施し、メモリアレイ１００を動作させ得る。プロセッサ１０１０は、例えば、様々な機能またはタスクをデバイス１００５に実施させるために、メモリアレイ１００に格納されたコンピュータ可読命令を実行するように構成され得る。
ＢＩＯＳコンポーネント１０１５は、ファームウェアとして動作するベーシック入力／出力システム（ＢＩＯＳ）を含むソフトウェアコンポーネントであってもよく、これは、システム１０００の様々なハードウェアコンポーネントを初期化し、実行し得る。ＢＩＯＳコンポーネント１０１５は、また、プロセッサ１０１０と、様々なコンポーネント、例えば、周辺コンポーネント１０２０、入力／出力制御コンポーネント１０２５などとの間でのデータの流れを管理してもよい。ＢＩＯＳコンポーネント１０１５は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、または任意の他の不揮発性メモリに格納されたプログラムまたはソフトウェアを含み得る。
周辺コンポーネント１０２０は、入力もしくは出力デバイス、または、このようなデバイスに対するインタフェースの如何なるものであってもよく、これはデバイス１００５に統合される。実施例は、ディスクコントローラ、サウンドコントローラ、グラフィクスコントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、シリアルもしくはパラレルポート、または、周辺コンポーネント相互接続（ＰＣＩ）スロットやアクセラレーテッドグラフィクスポート（ＡＧＰ）スロットなどの周辺カードスロットを含み得る。
入力／出力制御コンポーネント１０２５は、プロセッサ１０１０と、周辺コンポーネント１０２０、入力デバイス１０３５、または出力デバイス１０４０との間のデータ通信を管理し得る。入力／出力制御コンポーネント１０２５は、また、デバイス１００５に統合されていない周辺機器も管理し得る。幾つかの場合には、入力／出力制御コンポーネント１０２５は、外部周辺機器に対する物理的接続またはポートを表し得る。
入力１０３５は、デバイス１００５に対して外部のデバイスまたは信号であって、デバイス１００５またはそのコンポーネントに対する入力を提供するものを表し得る。これは、ユーザインタフェースまたは他のデバイスとのインタフェース、もしくは他のデバイス間のインタフェースを含み得る。幾つかの場合には、入力１０３５は、周辺コンポーネント１０２０を介してデバイス１００５とインタフェース接続する周辺機器であってもよく、または入力／出力制御コンポーネント１０２５によって管理されてもよい。
出力１０４０は、デバイス１００５に対して外部のデバイスまたは信号であって、デバイス１００５またはそのコンポーネントのうちの任意のものからの出力を受信するように構成されたものを表し得る。出力１０４０の実施例は、ディスプレイ、オーディオスピーカー、プリンティングデバイス、別のプロセッサまたはプリント回路基板などを含み得る。幾つかの場合には、出力１０４０は、周辺コンポーネント１０２０を介してデバイス１００５とインタフェース接続する周辺機器であってもよく、または入力／出力制御コンポーネント１０２５によって管理されてもよい。
メモリコントローラ１４０、デバイス１００５およびメモリアレイ１００のコンポーネ
ントは、その機能を実行するように設計された回路で構成され得る。これは、本明細書に記述された機能を実行するように構成された様々な回路素子、例えば、導線、トランジスタ、キャパシタ、インダクタ、抵抗器、増幅器、または他のアクティブもしくは非アクティブな素子、を含み得る。
本開示の具体的実施形態が例示の目的で本明細書に記述されてきたが、本開示の趣旨および範囲から逸脱することなく、様々な改変が行われてもよいことは、前述から理解されるであろう。したがって、本開示は、添付された特許請求の範囲によって以外には限定されることはない。

Claims (30)

  1. キャパシタの第二のセルプレート、第二のデジット線および第二のセンスノードの電圧を変化させるために、前記キャパシタの第一のセルプレートの電圧を増加させることと、
    前記第一のセルプレート、第一のデジット線および第一のセンスノードの前記電圧を変化させるために、前記第二のセルプレートおよび前記第二のデジット線の前記電圧を減少させることと、
    前記第二のセンスノードの前記電圧よりも大きい前記第一のセンスノードの前記電圧に応じて、前記第一のセンスノードを第一の電圧に駆動し、前記第二のセンスノードを第二の電圧に駆動することと、
    前記第二のセンスノードの前記電圧未満の前記第一のセンスノードの前記電圧に応じて、前記第一のセンスノードを前記第二の電圧に駆動し、前記第二のセンスノードを前記第一の電圧に駆動することと、
    を含む、方法。
  2. 前記キャパシタが第一の分極を有するとき、前記第一のセンスノードの前記電圧は、前記第二のセンスノードの前記電圧よりも大きく、前記キャパシタが前記第一の分極とは異なる第二の分極を有するとき、前記第一のセンスノードの前記電圧は、前記第二のセンスノードの前記電圧未満である、請求項１に記載の方法。
  3. 前記第二のセンスノードに、基準電圧として一定電圧を提供することをさらに含む、請求項１に記載の方法。
  4. 前記第二のセルプレートおよび前記第二のデジット線の前記電圧を減少させることは、前記第二のセルプレートの前記電圧を前記一定電圧からグランドに減少させることを含む、請求項３に記載の方法。
  5. 前記キャパシタの第一の分極に対して、前記第一のセルプレートの前記電圧を増加させることに応じて、前記キャパシタの前記第二のセルプレートは、最初の電圧から第一の増加した電圧に変化し、前記キャパシタの第二の分極に対して前記第一のセルプレートの前記電圧を増加させることに応じて、前記キャパシタの前記第二のセルプレートは、前記最初の電圧から第二の増加した電圧に変化し、前記第一および第二の電圧は異なる、請求項１に記載の方法。
  6. 前記第二のセルプレートおよび前記第二のデジット線の前記電圧を減少させることは、前記第一または第二の増加した電圧から、前記最初の電圧に前記第二のセルプレートの前記電圧を減少させることを含む、請求項５に記載の方法。
  7. キャパシタの第二のプレートの電圧、前記キャパシタの前記第二のプレートに結合された第二のデジット線の電圧、およびセンスコンポーネントの第二のセンスノードの電圧を最初の電圧から増加した電圧に変化させるために、第一のデジット線および前記第一のデジット線に結合された前記キャパシタの第一のプレートに読み出し電圧を提供することであって、前記第二のセンスノードは前記第二のデジット線に結合される、ことと、
    前記第一のデジット線に前記センスコンポーネントの第一のセンスノードを結合することと、
    前記第二のデジット線から前記第二のセンスノードを分離することと、
    前記キャパシタの前記第一のプレートの電圧、前記第一のデジット線の電圧、および前記第一のセンスノードの電圧を変化させるために、前記増加した電圧から前記最初の電圧に、前記第二のデジット線および前記キャパシタの前記第二のプレートの前記電圧を駆動することと、
    前記第一のセンスノードの前記電圧を前記センスコンポーネントで基準電圧と比較することと、
    前記比較に基づいて、前記第一のセンスノード、第一のデジット線および前記キャパシタの第一のプレートを第一の電圧に駆動し、前記第二のセンスノード、第二のデジット線および前記キャパシタの第二のプレートを第二の電圧に駆動することであって、前記第二の電圧は、前記第一の電圧に対して相補的である、ことと、
    を含む、方法。
  8. 前記キャパシタの前記第一のプレートを前記第一のデジット線に結合し、前記キャパシタの前記第二のプレートを前記第二のデジット線に結合するために、選択コンポーネントをアクティブ化することをさらに含む、請求項７に記載の方法。
  9. 前記キャパシタの前記第一および第二のプレートの前記電圧を同一電圧に変化させることと、
    前記第一および第二のデジット線から前記キャパシタの前記第一のプレートおよび前記第二のプレートを其々絶縁するために、選択コンポーネントを非アクティブ化することと、をさらに含む請求項７に記載の方法。
  10. 前記最初の電圧がグランドである、請求項７に記載の方法。
  11. 前記第一のセンスノード、第一のデジット線および前記キャパシタの第一のプレートを第一の電圧に駆動し、前記第二のセンスノード、第二のデジット線および前記キャパシタの第二のプレートを第二の電圧に駆動することであって、前記第二の電圧は前記第一の電圧に対して相補的である、ことは、
    前記第一のセンスノードの前記電圧が前記基準電圧未満であることに応じて、前記第一のセンスノード、第一のデジット線および前記キャパシタの第一のプレートをグランドに駆動し、前記第二のセンスノード、第二のデジット線および前記キャパシタの第二のプレートを前記読み出し電圧に駆動することと、
    前記第一のセンスノードの前記電圧が前記基準電圧より大きいことに応じて、前記第一のセンスノード、第一のデジット線および前記キャパシタの第一のプレートを前記読み出し電圧に駆動し、前記第二のセンスノード、第二のデジット線および前記キャパシタの第二のプレートをグランドに駆動することと、
    を含む、請求項７に記載の方法。
  12. 前記基準電圧は一定電圧である、請求項７に記載の方法。
  13. 前記基準電圧は第一の増加した電圧に応じた第一の基準電圧であり、前記基準電圧は、第二の増加した電圧に応じた前記第一の基準電圧とは異なる第二の基準電圧である、請求項７に記載の方法。
  14. 第一のプレートから第二のプレートに、キャパシタにわたる電圧増加を結合し、センスコンポーネントに提供される前記第二のプレートにおいて結果として電圧が生じ、前記第二のプレートにおいて前記結果として生じる電圧は、前記キャパシタが第一の分極を有するのに応じて第一の電圧を有し、前記キャパシタが第二の分極を有するのに応じて第二の電圧を有する、ことと、
    前記第二のプレートから前記第一のプレートに、前記キャパシタにわたる電圧減少を結合することであって、前記第一のプレートで結果として生じる電圧は前記センスコンポーネントに提供されることと、
    前記第一のプレートで前記結果として生じる電圧と基準電圧との電圧差を前記センスコンポーネントでラッチすることと、
    を含む方法。
  15. 前記基準電圧は、前記第二のプレートで前記結果として生じる電圧である、請求項１４に記載の方法。
  16. 前記基準電圧は一定電圧である、請求項１４に記載の方法。
  17. 前記第一のプレートで前記結果として生じる電圧が前記基準電圧より大きいとき、第一の論理値を出力することと、
    前記第一のプレートで前記結果として生じる電圧が前記基準電圧未満であるとき、第二の論理値を出力することと、
    をさらに含む請求項１４に記載の方法。
  18. 前記第二のプレートから前記第一のプレートに前記キャパシタにわたる電圧減少を結合することは、前記第二のプレートでの前記結果として生じる電圧からグランドに前記第二のプレートを駆動することを含む、請求項１４に記載の方法。
  19. 第一のプレートから第二のプレートにキャパシタにわたる電圧増加を結合することは、前記第一のプレートをグランドから読み出し電圧に駆動することを含む、請求項１４に記載の方法。
  20. 前記第一のプレートでの前記結果として生じる電圧と前記基準電圧との電圧差を前記センスコンポーネントでラッチすることは、
    前記第一のプレートでの前記結果として生じる電圧と前記基準電圧との間の前記電圧差を検出することと、
    前記第一のプレートでの前記結果として生じる電圧と前記基準電圧との前記電圧差を増幅することとを含む、請求項１４に記載の方法。
  21. 前記ラッチされた電圧で、前記キャパシタの前記分極を修復することをさらに含む、請求項１４に記載の方法。
  22. 強誘電体メモリセルの第二のプレートにおける電圧を変化させるために、前記強誘電体メモリセルの第一のプレートに読み出し電圧を提供することと、
    前記強誘電体メモリセルの前記第一のプレートにおける電圧を変化させるために、前記強誘電体メモリセルの前記第二のプレートをグランドに駆動することと、
    前記強誘電体メモリセルの前記第二のプレートをグランドに駆動した後、前記強誘電体メモリセルの前記第一のプレートにおける前記電圧をセンスノードにおいて基準電圧と比較することと、
    前記強誘電体メモリセルの前記第一のプレートにおける前記電圧が前記基準電圧未満であるのに応じて、前記センスノードに第一の電圧を提供することと、
    前記強誘電体メモリセルの前記第一のプレートにおける前記電圧が前記基準電圧より大きいのに応じて、前記センスノードに第二の電圧を提供することと、
    を含む、方法。
  23. 前記強誘電体メモリセルの前記第一のプレートにおける前記電圧が前記基準電圧未満であるのに応じて、前記第二の電圧を相補的センスノードに提供することと、
    前記強誘電体メモリセルの前記第一のプレートにおける前記電圧が前記基準電圧より大きいのに応じて、前記相補的センスノードに前記第一の電圧を提供することと、
    をさらに含む、請求項２２に記載の方法。
  24. 前記強誘電体メモリセルの前記第一のプレートにおける前記電圧が前記基準電圧未満であるのに応じて、前記強誘電体メモリセルの前記第二のプレートに前記第一の電圧を提供することと、
    前記強誘電体メモリセルの前記第一のプレートにおける前記電圧が前記基準電圧より大きいのに応じて、前記強誘電体メモリセルの前記第二のプレートに前記第二の電圧を提供することと、
    をさらに含む、請求項２２に記載の方法。
  25. 前記センスノードに基準信号を提供することをさらに含み、前記基準信号は前記基準電圧を有する、請求項２２に記載の方法。
  26. 前記センスノードにおける前記基準電圧は、前記強誘電体メモリセルの前記第一のプレートに前記読み出し電圧を提供することの結果として生じる、前記強誘電体メモリセルの前記第二のプレートにおける前記電圧に基づく、請求項２２に記載の方法。
  27. 前記センスノードにおける前記基準電圧は前記強誘電体メモリセルの第一の分極に応じた第一の基準電圧であり、前記センスノードにおける前記基準電圧は、前記強誘電体メモリセルの第二の分極に応じた第二の基準電圧である、請求項２２に記載の方法。
  28. 第一のデジット線と、
    第二のデジット線と、
    強誘電体キャパシタ、第一の選択コンポーネントおよび第二の選択コンポーネントを含む強誘電体メモリセルであって、前記第一の選択コンポーネントは、前記第一のデジット線と前記強誘電体キャパシタの第一のプレートとの間に結合され、前記第二の選択コンポーネントは、前記第二のデジット線と前記強誘電体キャパシタの第二のプレートとの間に結合される、前記強誘電体メモリセルと、
    前記第一の選択コンポーネントのゲートに結合された第一のワード線と、
    前記第二の選択コンポーネントのゲートに結合された第二のワード線と、
    スイッチを通じて前記第一のデジット線に結合された第一のセンスノードを含み、絶縁スイッチを通じて前記第二のデジット線に結合された第二のセンスノードをさらに含むセンスコンポーネントであって、前記第一および第二のセンスノードの電圧をラッチするように構成された、前記センスコンポーネントと、
    前記第一のデジット線に結合され、アクティブ化されたときに読み出し電圧を提供するように構成された第一のドライバ回路と、
    前記第二のデジット線に結合され、アクティブ化されたときにグランド電圧を提供するように構成された第二のドライバ回路と、
    を含む装置。
  29. 前記第二のセンスノードに結合され、アクティブ化されたときに一定の基準電圧を前記第一のセンスノードに提供するように構成された基準スイッチをさらに含む、請求項２８に記載の装置。
  30. 前記第一のデジット線を読み出し電圧に駆動し、前記第二の選択コンポーネントを非アクティブ化するために前記第一のドライバ回路を制御するように構成されたメモリコントローラをさらに含み、前記メモリコントローラは、前記第二のデジット線をグランドに駆動するために前記第二のドライバ回路を制御し、前記第一のセンスノードの前記電圧を前記第二のセンスノードの前記電圧と比較するために前記センスコンポーネントを制御するようさらに構成される、請求項２８に記載の装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6980006B2 (ja) 2016-08-31 2021-12-15 マイクロン テクノロジー，インク． 強誘電体メモリセル
EP3507807A4 (en) 2016-08-31 2020-04-29 Micron Technology, Inc. DEVICES AND METHOD WITH AND FOR ACCESS TO ITEMS
JP6777369B2 (ja) 2016-08-31 2020-10-28 マイクロン テクノロジー，インク． 強誘電体メモリを含み、強誘電体メモリを動作するための装置及び方法
SG11201901211XA (en) 2016-08-31 2019-03-28 Micron Technology Inc Apparatuses and methods including ferroelectric memory and for accessing ferroelectric memory
US10867675B2 (en) 2017-07-13 2020-12-15 Micron Technology, Inc. Apparatuses and methods for memory including ferroelectric memory cells and dielectric memory cells
US11062763B2 (en) 2019-04-09 2021-07-13 Micron Technology, Inc. Memory array with multiplexed digit lines
CN110428857B (zh) * 2019-07-09 2021-09-24 清华大学 一种基于滞回特性器件的存储器
DE102020100777B4 (de) * 2019-08-30 2024-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Analoge nichtflüchtige Speichervorrichtung unter Verwendung eines polyferroelektrischen Films mit zufälligen Polarisationsrichtungen
KR20210043235A (ko) * 2019-10-11 2021-04-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
CN111292782B (zh) * 2019-10-21 2021-11-02 北京潼荔科技有限公司 非易失性随机存取存储器及存取方法
WO2022222060A1 (en) * 2021-04-21 2022-10-27 Wuxi Petabyte Technologies Co., Ltd. Ferroelectric memory device and method for forming same

Family Cites Families (112)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4103342A (en) 1976-06-17 1978-07-25 International Business Machines Corporation Two-device memory cell with single floating capacitor
US4853893A (en) 1987-07-02 1989-08-01 Ramtron Corporation Data storage device and method of using a ferroelectric capacitance divider
US4888733A (en) 1988-09-12 1989-12-19 Ramtron Corporation Non-volatile memory cell and sensing method
US5400275A (en) 1990-06-08 1995-03-21 Kabushiki Kaisha Toshiba Semiconductor memory device using ferroelectric capacitor and having only one sense amplifier selected
JP3169599B2 (ja) 1990-08-03 2001-05-28 株式会社日立製作所 半導体装置、その駆動方法、その読み出し方法
FR2667176B1 (fr) 1990-09-24 1993-08-06 France Etat Procede et circuit de codage d'un signal numerique pour determiner le produit scalaire de deux vecteurs et traitement tcd correspondant.
US5241503A (en) 1991-02-25 1993-08-31 Motorola, Inc. Dynamic random access memory with improved page-mode performance and method therefor having isolator between memory cells and sense amplifiers
US5218566A (en) 1991-08-15 1993-06-08 National Semiconductor Corporation Dynamic adjusting reference voltage for ferroelectric circuits
US5350705A (en) 1992-08-25 1994-09-27 National Semiconductor Corporation Ferroelectric memory cell arrangement having a split capacitor plate structure
US5309391A (en) 1992-10-02 1994-05-03 National Semiconductor Corporation Symmetrical polarization enhancement in a ferroelectric memory cell
JP3483210B2 (ja) 1992-10-12 2004-01-06 ローム株式会社 強誘電体不揮発性記憶装置
KR970000870B1 (ko) 1992-12-02 1997-01-20 마쯔시다덴기산교 가부시기가이샤 반도체메모리장치
US5539279A (en) 1993-06-23 1996-07-23 Hitachi, Ltd. Ferroelectric memory
US5381364A (en) 1993-06-24 1995-01-10 Ramtron International Corporation Ferroelectric-based RAM sensing scheme including bit-line capacitance isolation
US5373463A (en) 1993-07-06 1994-12-13 Motorola Inc. Ferroelectric nonvolatile random access memory having drive line segments
US5424975A (en) 1993-12-30 1995-06-13 Micron Technology, Inc. Reference circuit for a non-volatile ferroelectric memory
JP3745392B2 (ja) 1994-05-26 2006-02-15 株式会社ルネサステクノロジ 半導体装置
US5798964A (en) 1994-08-29 1998-08-25 Toshiba Corporation FRAM, FRAM card, and card system using the same
JP3591790B2 (ja) 1994-08-29 2004-11-24 東芝マイクロエレクトロニクス株式会社 強誘電体メモリおよびこれを用いたカードおよびカードシステム
JP3590115B2 (ja) 1994-12-20 2004-11-17 株式会社日立製作所 半導体メモリ
JP3186485B2 (ja) 1995-01-04 2001-07-11 日本電気株式会社 強誘電体メモリ装置およびその動作制御方法
US5675530A (en) 1995-08-02 1997-10-07 Matsushita Electric Industrial Co., Ltd. Ferroelectric memory device
US5598366A (en) 1995-08-16 1997-01-28 Ramtron International Corporation Ferroelectric nonvolatile random access memory utilizing self-bootstrapping plate line segment drivers
JPH09288891A (ja) 1996-04-19 1997-11-04 Matsushita Electron Corp 半導体メモリ装置
FR2759198B1 (fr) 1997-01-31 1999-03-26 Atochem Elf Sa Procede d'impregnation de condensateurs electriques
US5912846A (en) 1997-02-28 1999-06-15 Ramtron International Corporation Serial ferroelectric random access memory architecture to equalize column accesses and improve data retention reliability by mitigating imprint effects
JPH10270654A (ja) 1997-03-27 1998-10-09 Toshiba Corp 半導体記憶装置
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
US5917746A (en) 1997-08-27 1999-06-29 Micron Technology, Inc. Cell plate structure for a ferroelectric memory
KR100268444B1 (ko) * 1997-08-30 2000-10-16 윤종용 강유전체 랜덤 액세스 메모리 장치
US5959878A (en) 1997-09-15 1999-09-28 Celis Semiconductor Corporation Ferroelectric memory cell with shunted ferroelectric capacitor and method of making same
JPH11110976A (ja) 1997-10-02 1999-04-23 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US6028783A (en) 1997-11-14 2000-02-22 Ramtron International Corporation Memory cell configuration for a 1T/1C ferroelectric memory
US6072711A (en) 1997-12-12 2000-06-06 Lg Semicon Co., Ltd. Ferroelectric memory device without a separate cell plate line and method of making the same
EP0928004A3 (en) 1997-12-31 1999-12-15 Texas Instruments Inc. Ferroelectric memory
JP3495905B2 (ja) 1998-02-19 2004-02-09 シャープ株式会社 半導体記憶装置
JP4299913B2 (ja) 1998-04-13 2009-07-22 株式会社東芝 半導体記憶装置
JP3249470B2 (ja) 1998-06-05 2002-01-21 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR100282045B1 (ko) 1998-08-07 2001-03-02 윤종용 강유전체 커패시터를 구비한 불 휘발성 다이나믹 랜덤 엑세스메모리
US5995407A (en) * 1998-10-13 1999-11-30 Celis Semiconductor Corporation Self-referencing ferroelectric memory
JP2000187989A (ja) 1998-12-24 2000-07-04 Matsushita Electric Ind Co Ltd データ記憶装置
JP2000268581A (ja) 1999-03-17 2000-09-29 Fujitsu Ltd Ｒｏｍデータを保持する強誘電体メモリ装置
US6147895A (en) 1999-06-04 2000-11-14 Celis Semiconductor Corporation Ferroelectric memory with two ferroelectric capacitors in memory cell and method of operating same
JP4253734B2 (ja) * 1999-09-02 2009-04-15 Ｏｋｉセミコンダクタ株式会社 強誘電体メモリ装置およびその装置からのデータ読み出し方法
DE19950581A1 (de) * 1999-10-20 2001-04-26 Infineon Technologies Ag Anordnung zur Selbstreferenzierung von ferroelektrischen Speicherzellen
KR100320435B1 (ko) 1999-11-22 2002-01-15 박종섭 불휘발성 강유전체 메모리 소자 및 그 제조방법
TWI240788B (en) 2000-05-04 2005-10-01 Koninkl Philips Electronics Nv Illumination system, light mixing chamber and display device
US6449184B2 (en) 2000-06-19 2002-09-10 Matsushita Electric Industrial Co., Ltd. Method for driving semiconductor memory
WO2002019341A2 (en) 2000-08-30 2002-03-07 Micron Technology, Inc. Semiconductor memory having dual port cell supporting hidden refresh
JP4047531B2 (ja) 2000-10-17 2008-02-13 株式会社東芝 強誘電体メモリ装置
US6720596B2 (en) 2000-10-17 2004-04-13 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for driving the same
TW536815B (en) * 2001-03-05 2003-06-11 Toshiba Corp Ferroelectric random access memory
SE519753C2 (sv) * 2001-08-23 2003-04-08 Metso Paper Inc Tätning vid pressvalsar
JP3688232B2 (ja) * 2001-09-04 2005-08-24 松下電器産業株式会社 強誘電体記憶装置
US7408218B2 (en) * 2001-12-14 2008-08-05 Renesas Technology Corporation Semiconductor device having plural dram memory cells and a logic circuit
JP2003197769A (ja) 2001-12-21 2003-07-11 Mitsubishi Electric Corp 半導体記憶装置
JP3770171B2 (ja) 2002-02-01 2006-04-26 ソニー株式会社 メモリ装置およびそれを用いたメモリシステム
JP3957520B2 (ja) 2002-02-07 2007-08-15 富士通株式会社 電圧生成回路
JP4035350B2 (ja) 2002-03-18 2008-01-23 富士通株式会社 半導体装置及び半導体装置製造方法
JP3650077B2 (ja) 2002-03-29 2005-05-18 沖電気工業株式会社 半導体記憶装置
US6538914B1 (en) 2002-04-01 2003-03-25 Ramtron International Corporation Ferroelectric memory with bit-plate parallel architecture and operating method thereof
US6704218B2 (en) * 2002-04-02 2004-03-09 Agilent Technologies, Inc. FeRAM with a single access/multiple-comparison operation
KR100474737B1 (ko) 2002-05-02 2005-03-08 동부아남반도체 주식회사 고집적화가 가능한 디램 셀 구조 및 제조 방법
US6809949B2 (en) * 2002-05-06 2004-10-26 Symetrix Corporation Ferroelectric memory
KR100456598B1 (ko) 2002-09-09 2004-11-09 삼성전자주식회사 서로 상보되는 데이터를 갖는 메모리 셀들이 배열되는메모리 장치
US6898104B2 (en) 2002-11-12 2005-05-24 Kabushiki Kaisha Toshiba Semiconductor device having semiconductor memory with sense amplifier
US6804142B2 (en) 2002-11-12 2004-10-12 Micron Technology, Inc. 6F2 3-transistor DRAM gain cell
US20040095799A1 (en) 2002-11-20 2004-05-20 Michael Jacob 2T2C signal margin test mode using different pre-charge levels for BL and/BL
US20040119105A1 (en) 2002-12-18 2004-06-24 Wilson Dennis Robert Ferroelectric memory
KR100454254B1 (ko) 2002-12-30 2004-10-26 주식회사 하이닉스반도체 엠티피 구조의 강유전체 메모리 소자 및 그 제조 방법
JP4015968B2 (ja) * 2003-06-09 2007-11-28 株式会社東芝 強誘電体メモリ
US6967365B2 (en) 2003-07-15 2005-11-22 Texas Instruments Incorporated Ferroelectric memory cell with angled cell transistor active region and methods for fabricating the same
US7019352B2 (en) 2003-08-07 2006-03-28 Texas Instruments Incorporated Low silicon-hydrogen sin layer to inhibit hydrogen related degradation in semiconductor devices having ferroelectric components
JP3777611B2 (ja) * 2003-10-31 2006-05-24 セイコーエプソン株式会社 強誘電体メモリ装置及び電子機器
JP2005141833A (ja) 2003-11-06 2005-06-02 Seiko Epson Corp 強誘電体メモリ装置及び電子機器
JP2005223137A (ja) 2004-02-05 2005-08-18 Matsushita Electric Ind Co Ltd 強誘電体メモリ装置
JP4364052B2 (ja) 2004-04-28 2009-11-11 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
CN1812105A (zh) 2005-01-24 2006-08-02 鸿富锦精密工业（深圳）有限公司 铁电记忆体装置及其制造方法
KR100575005B1 (ko) 2005-03-23 2006-05-02 삼성전자주식회사 공유된 오픈 비트라인 센스 앰프 구조를 갖는 메모리 장치
US7957212B2 (en) 2005-03-31 2011-06-07 Hynix Semiconductor Inc. Pseudo SRAM
JP2007004839A (ja) 2005-06-21 2007-01-11 Matsushita Electric Ind Co Ltd 半導体記憶装置
KR100765872B1 (ko) 2005-08-02 2007-10-11 후지쯔 가부시끼가이샤 강유전체 메모리
JP4746390B2 (ja) 2005-09-15 2011-08-10 株式会社東芝 半導体記憶装置
JP2007266494A (ja) 2006-03-29 2007-10-11 Toshiba Corp 半導体記憶装置
JP4545133B2 (ja) 2006-11-09 2010-09-15 富士通株式会社 半導体記憶装置及びその製造方法
JP4493666B2 (ja) 2007-01-30 2010-06-30 株式会社ルネサステクノロジ 強誘電体メモリ
JP5163641B2 (ja) 2007-02-27 2013-03-13 富士通セミコンダクター株式会社 半導体記憶装置、半導体記憶装置の製造方法、およびパッケージ樹脂形成方法
KR100849794B1 (ko) * 2007-07-04 2008-07-31 주식회사 하이닉스반도체 강유전체 소자를 적용한 반도체 메모리 장치
WO2009025346A1 (ja) 2007-08-22 2009-02-26 Rohm Co., Ltd. データ保持装置
JP5162276B2 (ja) 2008-02-28 2013-03-13 ローム株式会社 強誘電体メモリ装置
JP4660564B2 (ja) 2008-03-11 2011-03-30 株式会社東芝 半導体記憶装置
US8130528B2 (en) 2008-08-25 2012-03-06 Sandisk 3D Llc Memory system with sectional data lines
JP2010062329A (ja) 2008-09-03 2010-03-18 Toshiba Corp 半導体装置及びその製造方法
US8009459B2 (en) 2008-12-30 2011-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit for high speed dynamic memory
JP5295991B2 (ja) 2010-02-15 2013-09-18 株式会社東芝 不揮発性半導体記憶装置、及び不揮発性半導体記憶装置の制御方法
US20120074466A1 (en) 2010-09-28 2012-03-29 Seagate Technology Llc 3d memory array with vertical transistor
JP5500051B2 (ja) 2010-11-22 2014-05-21 富士通セミコンダクター株式会社 強誘電体メモリ
US8508974B2 (en) 2010-12-30 2013-08-13 Texas Instruments Incorporated Ferroelectric memory with shunt device
US8477522B2 (en) * 2010-12-30 2013-07-02 Texas Instruments Incorporated Ferroelectric memory write-back
US20120307545A1 (en) 2011-06-01 2012-12-06 Texas Instruments Incorporated Interleaved Bit Line Architecture for 2T2C Ferroelectric Memories
CN103493140B (zh) 2011-07-15 2016-07-06 松下知识产权经营株式会社 驱动半导体存储装置的方法
JP2013065604A (ja) 2011-09-15 2013-04-11 Toshiba Corp 半導体装置およびその製造方法
JP6145972B2 (ja) 2012-03-05 2017-06-14 富士通セミコンダクター株式会社 不揮発性ラッチ回路及びメモリ装置
KR101994309B1 (ko) 2013-03-27 2019-09-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
US10216484B2 (en) 2014-06-10 2019-02-26 Texas Instruments Incorporated Random number generation with ferroelectric random access memory
US10134984B1 (en) 2014-12-31 2018-11-20 Crossbar, Inc. Two-terminal memory electrode comprising a non-continuous contact surface
US9514797B1 (en) 2016-03-03 2016-12-06 Cypress Semiconductor Corporation Hybrid reference generation for ferroelectric random access memory
SG11201901211XA (en) 2016-08-31 2019-03-28 Micron Technology Inc Apparatuses and methods including ferroelectric memory and for accessing ferroelectric memory
JP6980006B2 (ja) 2016-08-31 2021-12-15 マイクロン テクノロジー，インク． 強誘電体メモリセル
EP3507807A4 (en) 2016-08-31 2020-04-29 Micron Technology, Inc. DEVICES AND METHOD WITH AND FOR ACCESS TO ITEMS
JP6777369B2 (ja) 2016-08-31 2020-10-28 マイクロン テクノロジー，インク． 強誘電体メモリを含み、強誘電体メモリを動作するための装置及び方法
US10867675B2 (en) 2017-07-13 2020-12-15 Micron Technology, Inc. Apparatuses and methods for memory including ferroelectric memory cells and dielectric memory cells

Also Published As

Publication number Publication date
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