JP5500051B2 - 強誘電体メモリ - Google Patents

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Description

本発明は，強誘電体メモリに関する。
ランダムアクセスメモリ（ＲＡＭ）は，同期型と非同期型とに分類される。同期型ＲＡＭは，例えばチップセレクト／ＣＳの立ち下げに応答して，アドレスと書き込みデータをラッチし，そのアドレスにアクセスしてラッチしたデータの書き込みを実行する。
一方，非同期型ＲＡＭは，例えばチップセレクト／ＣＳの立ち下げに応答してアドレスをラッチし，アクセスサイクルが開始され，チップセレクト／ＣＳの立ち上げに応答して書き込みデータをラッチし，そのデータの書き込みを実行する。この非同期型ＲＡＭの動作は，旧世代のＣＰＵの演算結果のデータがクロックの後半に出力されることに整合させたものである。この非同期型ＲＡＭの書き込み方式をディレイドライト方式と称する。
強誘電体メモリ（ＦｅＲＡＭ）にも，同期型と非同期型とがある。強誘電体メモリは，メモリセルがアクセスゲートと強誘電体キャパシタとで構成され，強誘電体キャパシタの分極方向でデータを保持する。そして，読み出し時に強誘電体キャパシタに接続されているプレート線をＨレベルに駆動したとき，強誘電体キャパシタの分極方向に変化が生じないでビット線に出力される電荷量が少ないか（例えばデータ０），分極方向に変化が生じて電荷量が多いか（例えばデータ１）に応じて，記憶データを読み出す。
さらに，強誘電体メモリは，その読み出し方式について，ＨｉＺ方式とＢＧＳ（Ｂｉｔ−Ｌｉｎｅ ＧＮＤ Ｓｅｎｓｅ）方式とに分類される。ＨｉＺ方式では，読み出し動作にて，ビット線をプリチャージレベルでフローティングにした状態でワード線を選択してアクセスゲートを導通させ，プレート線をＨレベルに駆動することでメモリセル内の強誘電体キャパシタが出力する電荷量に応じてビット線電位を変化させる。そして，そのビット線電位をラッチアンプで増幅して電源ＶＤＤレベルかグランドＧＮＤレベルにする。この増幅されたビット線の電位が読み出しデータとして出力される。再書き込みは，ビット線電位を保ったままプレート線をＨレベルとＬレベルに駆動して行われる。
また，ＨｉＺ方式の場合，書き込み動作では，ラッチアンプがビット線電位を増幅した後に，ライトアンプが書き込みデータに応じてビット線電位を電源ＶＤＤレベルかＧＮＤレベルに駆動し，プレート線をＨレベルとＬレベルに駆動して，強誘電体キャパシタに分極状態を形成することでデータ０または１を書き込む。ビット線がＨレベルでプレート線がＬレベルならデータ１が，ビット線がＬレベルでプレート線がＨレベルならデータ０がそれぞれ書き込まれる。
ＢＧＳ方式では，ビット線がプリアンプであるＱＶアンプによりＧＮＤレベルに固定され，ワード線とプレート線を駆動した時に出力される大小の電荷量を，ＱＶアンプが電圧差に変換し，ラッチアンプが電源レベルまたはＧＮＤレベルに増幅する。再書き込みは，ライトアンプによりビット線を駆動しプレート線をＨレベルとＬレベルに駆動して行われる。書き込み動作も，再書き込み動作と同等である。
特開２００２−１９７８５５号公報 特開平９−１２１０３２号公報 特開２００９−１２３３２８号公報 特開２００１−３５８３１２号公報 特許第４０３１９０４号公報 特許第４１５７５２８号公報 特許第４１８５９６９号公報 特開２００２−１３３８５７号公報 特開２００５−２９３８１８号公報 特開２００７−２５７６９２号公報 特開２００８−５９６７６号公報 特開２００８−２３４８２９号公報
S.Kawashima, et.,al. "Bitline GND sensing technique for low-voltage operation FeRAM," IEEE J.SC, Vol. 37, no.5, pp.592-598, May. 2002
ディレイドライト式の場合，ＨｉＺ方式もＢＧＳ方式も，ワード線選択，プレート線駆動，センスアンプ動作などによりビット線レベルが電源レベルまたはＧＮＤレベルにされ，プレート線がＨレベルにされたままの状態が継続した後に，書き込みデータがラッチされて書き込み動作が行われる。アクティブ期間が長くなりこの待機状態が長時間継続した場合，半選択セルのアクセスゲートの閾値電圧が製造ばらつきにより低くなっていると，Ｈレベルの選択プレート線に共通に接続されビット線がＬレベルの半選択セル内のノード，及び，電源レベルのビット線に共通に接続されプレート線がＬレベルの半選択セル内のノードは，アクセスゲートのリークによりビット線レベルになり，強誘電体キャパシタの分極状態が反転される誤り書き込みが生じる。
そこで，本発明の目的は，上記の誤り書き込みを防止した強誘電体メモリを提供することにある。
強誘電体メモリの第１の側面は，複数のワード線と，
前記ワード線に交差する複数のビット線と，
複数のプレート線と，
前記ワード線とビット線との交差位置に配置され，前記ワード線とビット線に接続されたアクセスゲートと，前記アクセスゲートと前記プレート線との間に設けられた強誘電体キャパシタとをそれぞれ有する複数のメモリセルと，
前記強誘電体キャパシタから前記ビット線に出力される電荷量に応じて記憶データをラッチするラッチアンプと，
書き込みデータまたは前記ラッチした記憶データに応じて前記ビット線を駆動するライトアンプとを有し，
アクティブ期間の開始時までに前記ビット線が基準電位にプリチャージされ，
アクティブ期間では，第一の時間で，入力アドレスに応じて選択ワード線を駆動し，前記プレート線を基準電位から高電位レベルに駆動して前記強誘電体キャパシタから電荷を前記選択ビット線に出力させ，その後第二の時間で，書き込みデータにかかわらず選択ビット線を基準電位にして前記選択メモリセルに第一のデータを書き込み，その後第三の時間で，前記プレート線を前記基準電位に駆動し前記選択ビット線と共に前記基準電位に維持し，
前記アクティブ期間後のプリチャージ期間では，前記ライトアンプが書き込みデータまたは前記ラッチした記憶データにしたがって前記選択ビット線を前記基準電位から高電位レベルに駆動して前記選択メモリセルに第二のデータを書き込む。
第１の側面によれば，半選択セルでの誤書き込みが防止できる。
本実施の形態における強誘電体メモリのメモリセルアレイを示す図である。 HiZ方式のFeRAMのコラムトランスファーゲートとコラムセレクタおよびデータバスとそれに接続されるラッチアンプ，ライトアンプの構成を示す図である。 本実施の形態におけるディレドライト式HiZリード方式のFeRAMの書き込み動作を示す図である。 図３（b）にセンス系とライト系動作を含めた詳細波形図である。 図３（c）にセンス系とライト系動作を含めた詳細波形図である。 ディレイドライト式HiZ方式の短いアクティブ期間の場合の波形図である。 図６(b)の問題のあるHiZ方式ディレイドライトのショートサイクルの詳細波形図である。 図６(c)の本実施の形態におけるHiZ方式ディレイドライトのショートサイクルの詳細波形図である。 第二の実施の形態におけるBGS方式のFeRAMのコラムトランスファーゲートとコラムセレクタおよびデータバスとそれに接続されるラッチアンプ，ライトアンプの構成を示す図である。 BGS方式のFeRAMの同期式書き込み動作の波形図である。 第二の実施の形態におけるBGS方式のディレイドライト方式の波形図である。 BGS方式同期式書き込みの詳細波形図である。 本実施の形態におけるBGS方式ディレイドライトの詳細波形図である。 本実施の形態におけるメモリセルアレイの別の例を示す図である。 本実施の形態におけるメモリセルアレイの別の例を示す図である。 本実施の形態におけるメモリセルアレイの別の例を示す図である。 本実施の形態におけるメモリセルアレイの別の例を示す図である。 本実施の形態におけるメモリセルアレイの別の例を示す図である。
図１は，本実施の形態における強誘電体メモリのメモリセルアレイを示す図である。このメモリセルアレイは，HiZ方式およびBGS方式の両方に適用され，この例では，メモリセルは２つのアクセスゲートと２つの強誘電体キャパシタを有する２トランジスタ２キャパシタ(2T2C)の例である。
メモリセルアレイは，行方向に延在する複数のワード線WL0-WLmと，列方向に延在する複数のビット線対BL0,xBL0-BLn,xBLnと，それらの交差位置に設けられた複数のメモリセルMC00-MCnmとを有する。メモリセルMC00は，ゲートがワード線WL0に接続されたNMOSFETからなる一対のアクセスゲートQ00,xQ00と，それらに接続された一対の強誘電体キャパシタC00,xC00とを有する。アクセスゲートQ00,xQ00は，ワード線WL０が電源VDDレベルであるHレベルに駆動されたときビット線対BL0,xBL0と強誘電体キャパシタC00,xC00間を接続する。
図１の例では，プレート線PL0-PLnがビット線対と平行に列方向に延在して設けられ，各メモリセル内の強誘電体キャパシタの一方の電極に接続される。後述するとおり，プレート線は行方向に延在して配置されていてもよい。
複数のワード線WL0-WLmは，ワード線ドライバ回路WLDにより例えばGNDレベルのLレベルと，電源VDDレベルのHレベルとに駆動され，さらに書き込み動作時に電源レベルより高い昇圧レベルにも駆動される。複数のプレート線PL0-PLnは，プレート線ドライバ回路PLDにより例えばGNDレベルのLレベルと，電源VDDレベルのHレベルとに駆動される。
また，メモリセルMC00の内部ノードn00,xn00は，アクセスゲートQ00,xQ00と強誘電体キャパシタC00,xC00との接続ノードである。
図１において，ワード線WL0を選択すると，メモリセルMC00のアクセスゲートQ00，xQ00がONし，ビット線BL0, xBL0と強誘電体キャパシタC00,xC00とプレート線PL0とが接続がされる。プレート線PL0を駆動し，ビット線BL0,xBL0とプレートPL0間に正負の電位差を与えることで，強誘電体キャパシタC00,xC00に正または負の電位差を与え２つの分極方向を制御する。
プレート線PL0につながる他の半選択セルMC01,MC0mでは，ワード線WL１〜WLmが非選択のGNDレベルのためアクセスゲートQ01〜Q0m，ｘQ01〜ｘQ0mはOFFである。したがって，プレート線PL0の電位が上昇しても，フローティングノードである内部ノードn01〜n0m，xn01〜xn0mはキャパシタの容量結合で上昇し，強誘電体キャパシタC01〜C0m，xC01〜xC0mは電極間に電位差を生ぜず，これらの半選択メモリセルではその分極方向すなわち記憶データは保持される。
一方，選択ワード線WL0につながる他の半選択セルMC10,MCn0では，アクセスゲートQ10〜Qn0，xQ10〜xQn0はONするが，プレート線PL1〜PLnおよびビット線対BL1〜BLn，xBL1〜xBLnの双方をGNDレベルに固定することで強誘電体キャパシタC10〜Cn0，ｘC10〜ｘCn0に電位差を与えず，これらのメモリセルでもその分極方向すなわち記憶データは保持される。
［HiZ方式の実施の形態］
図２は，HiZ方式のFeRAMのコラムトランスファーゲートとコラムセレクタおよびデータバスとそれに接続されるラッチアンプ，ライトアンプの構成を示す図である。
ビット線BL0〜BLn,xBL0〜xBLnは，図１のメモリセルアレイのビット線につながる。コラムセレクタCSで選択された，たとえばコラム選択信号COL.0において，PMOSFET，NMOSFETの並列トランスファゲートからなるバイラテラルゲートTB0,xTB0がONし，ビット線BL0とデータバスBUS，ビット線xBL0とデータバスxBUSがそれぞれ接続される。またビット線対BL0,xBL0をGNDレベルにプリチャージするNMOSFET Qpd0とxQpd0は，選択コラムではOFFとなる。選択コラムのビット線をGNDレベルにプリチャージするために，データバスBUS, xBUSにはバスグランド信号φbusgndによりON,OFF制御されるNMOSFET QbpdとxQbpsが接続されている。
一方，非選択コラムではバイラテラルゲートTB1〜TBn およびxTB1〜xTBn はOFF になり，ビット線対BL,xBLはデータバスBUS,xBUSから切り離される。また，ビット線対BL, xBLをGNDレベルにプリチャージするNMOSFET QpdとxQpdは，非選択コラムではONとなり，非選択コラムのビット線対は全てGNDレベルに固定される。
データバスBUS,xBUSは，制御信号φread で制御されるバイラテラルゲートTrbus, xTrbusでラッチアンプLAへ接続される。
ラッチアンプLAは，制御信号φsensexとφsenseでON/OFFを切り替えられる。φsensex＝VDDレベル,φsense=GNDレベルの状態で，CMOSインバータのクロスカップル回路の上下ノードxlsen,lsenをPMOSFET PonとNMOSFET Qonで電源VDDとグランドGNDから切り離し，制御信号φreadでバイラテラルゲートTrbusとxTrbusをONして，ラッチアンプ内のノードDoとデータバスBUS，およびｘDoとｘBUSを接続し，ビット線対に発生した電圧レベルを取り込む。
一方，φsensex＝GNDレベル,φsense=VDDレベルに切り替えると，ラッチアンプLA内のMOSFET PonとQonがONして，ノードDo,xDoを電源VDDとグランドGNDの振幅に増幅する。制御信号φread＝HレベルでデータバスBUS，xBUSと接続したままラッチアンプLAがデータバスと選択ビット線対のレベルを増幅して，READサイクルでそのままメモリセルに再書き込みを行うことも可能である。
ラッチアンプLAは，正相出力をノードDoから取り出して，read時はFeRAMの出力に伝達するとともに，データを保持する。また，ライトアンプWAは，その保持データに応じてデータバス対およびビット線対を駆動してメモリセルに再書き込みを行う。
ライトアンプWAは入力セレクタSelWを有し，再書き込み時はラッチアンプLAの出力Doを選択し，書き込みサイクル時にはデータ入力Dinを選択する。制御信号φwriteにより，正相出力WDはバイラテラルゲートTwbusでデータバスBUSに接続され，相補出力のWDxはバイラレラルゲートxTwbusでデータバスxBUSへ接続される。
すべてのトランスファゲートは，電源レベルVDD〜グランドレベルGNDの全電位を通過させるためにバイラテラルゲートの構成となっている。
［長いアクティブ期間］
図３は，本実施の形態におけるディレドライト式HiZリード方式のFeRAMの書き込み動作を示す図である。特に，アクティブ期間が長い例が示されている。図３には，メモリチップへの外部の入力信号(a)と，問題を有する書き込み動作（b）と，本実施の形態の書き込み動作（c）とが示されている。
図３の（b）（c）には，内部のセルアレイ内のワード線WL，プレート線PLおよび正論理のビット線BLとそれと相補の関係の負論理のビット線xBLの駆動波形が示される。図中のWL, PL, BL, ｘBLは，セルアレイ中で選択されるメモリセルに接続されている信号を示している。セルアレイの構成は図１のプレート線PLがビット線BLに平行な2T2C方式のメモリセルを仮定している。
さらに，図４は，図３（b）にセンス系とライト系動作を含めた詳細波形図である。また，図５は，図３（c）にセンス系とライト系動作を含めた詳細波形図である。以下，これらの図３，４，５に沿って，問題を有するディレイドライト式HiZ方式の書き込み動作と，本実施の形態の書き込み動作とを説明する。
図３において，ディレイドライトでは，チップセレクト/CSの立ち下がりのタイミングで，アドレスが入力され，その入力アドレスに基づいてメモリセルへのアクセス動作が開始され，チップセレクト/ＣＳまたはライトイネーブル/WEの立ち上がりのいずれか早いタイミングで書き込みデータを取り込む。また，アクティブ期間はチップセレクト/CSの立ち下がりで開始し，立ち上がりで終了する。アクティブ期間後はプリチャージ期間になる。
問題のある書き込み動作が，図３(b)，図４に示されている。チップセレクト/CSの立ち下りのタイミングt0からFeRAMチップのアクティブ期間が開始される。時間t1でワード線WLを立ち上げ，t2からt3でプレート線PLを立ち上げると，選択セルの強誘電体キャパシタからその分極方向に応じた量の電荷がビット線BL,xBLに流れ出す。時間t2までデータが（０）であった場合，リニア容量に相当する少ない電荷が，時間t2までデータが（１）であった場合，リニア容量＋分極反転電荷（１→０へ反転）の多量の電荷が，それぞれビット線対BL，xBLに流れ出す。時間t2までビット線対はGNDレベルにプリチャージされフローティング状態にあるので，ビット線対BL，xBLの電位は，ビット線容量とセル容量とで電荷分配された電圧に上昇する。時間t3でプレート線PLの上昇が止まると，強誘電体キャパシタの反転応答時間にもよるものの，ほぼビット線の電位は安定する。図３(b)の例では，ビット線BLがビット線xBLより高く上昇している。
図２に示したようにHiZ方式の回路構成では，選択されたビット線対BL, xBLは，コラムトランスファーゲートTB, xTBとデータバスBUS，xBUSとスイッチTrbus, xTrbusを介してラッチアンプLAに接続され，ラッチアンプLAによりビット線対の信号のセンスと増幅が行われる。つまり，図３（b）では，時間ｔ5でラッチアンプLAをONして増幅を開始すると，ビット線BL，xBLが電源電圧VDDとグランドGNDの電位になる。
そこで，時間t7でワード線WLを電源電圧VDDより閾値電圧以上高い昇圧レベルVPPにブーストし，時間ｔ8から外部書き込みデータDinに従ったライトアンプの駆動を開始する。図３（b）の例では，メモリセルの記憶データを反転する書き込みデータDinが入力され，ライトアンプWAの駆動によりビット線対BL,xBLのレベルは反転している。
時間t9でプレート線がPL=VDDレベルであるため，Lレベルに駆動されたビット線BL側でデータ（０）の書き込みが行われる。ここで，チップセレクト/CSの立下りから始まった第一のタイミングシーケンスは終了する。そして，長いアクティブ期間の場合，時間t９〜t１０の間，ワード線WLが昇圧VPPレベル，プレート線PL=VDDレベル，ビット線BL=GNDレベル，xBL=VDDレベルの状態で待機状態に入る。
この待機状態では，選択セルMC00と同じコラムにある半選択セルMC01-MC0mでは，プレート線PL＝VDDレベル, ワード線WL=GNDレベルであるので，その半選択セル内のキャパシタノードn01-n0mはキャパシタによるカップリング作用で電源VDDレベルにあるべきである。しかし，閾値がVth＝０V近辺のアクセスゲートQ01-Q0mがあると，そのリーク電流により，セル内のキャパシタノードn01-n0mは，ビット線BLのグランドGNDレベルへリークしていき，図中n01-n0mの一点鎖線の矢印で示した破線のように最終的にはGNDレベルまで下がる。その結果，プレート線PL=VDDレベル,キャパシタノードn01-n0m=GNDレベルとなり，強誘電体キャパシタにデータ（０）の書き込み電圧が印加され，半選択セル内の保持データが破壊される。これがHiZ方式の場合のディレイドライト式書き込みの問題点である。この問題は，プレート線PLをGNDレベルに下げていてもビット線xBL＝VDD側でデータ（１）の書き込み電圧が印加されるので同様に発生する。また，書き込みデータDinが記憶データと非反転のデータであっても同様に発生する。
そして，チップセレクト/CSまたはライトイネーブル/WEのいずれか早い立ち上がりでの時間t10で書き込みデータDinが取り込まれてラッチされる。また，チップセレクト/CSの立ち上がりでアクティブ期間が終了する。そして，時間t10から第二のタイミングシーケンスが起動する。時間t11でプレート線PLを立ち下げ，プレート線PL=GND,ビット線xBL=VDDの状態で選択セル内の強誘電体キャパシタxC00がデータ（１）書き込み状態になる。そして，時間t13でビット線xBLを立ち下げ，t14でワード線WLを立ち下げて第二のタイミングシーケンスは終了する。
上記の期間t9 〜t11は，プレート線PL=VDDレベル，ビット線BL＝GNDレベルであるのでビット線BLへのデータ（０）の書き込み期間である。また，プレート線PLがGNDレベルになる時間t12からビット線xBLがVDDレベルであるt13までの期間が，ビット線xBLへのデータ（１）の書き込み期間である。
図３（b）のディレイドライトでは，時間t5-t7においてビット線対が電源電圧VDDとグランドGNDとに駆動され一方のビット線xBLのみGNDレベルであるので，プレート線PL=VDDによりビット線xBL側の強誘電体キャパシタだけにデータ（０）が書き込まれ，ビット線BL側にはデータ（０）は書き込まれていない。そのため，外部書き込みデータに応じてチップ内のライトアンプが動作してビット線BLがGNDレベルに駆動された時間t9-t10において，ビット線BL側にデータ（０）を書き込むことが必要になる。そして，この時間t9-t10でのデータ（０）の書き込みを行っている時間が長くなりすぎると，前述の通り半選択セルにて記憶データが破壊されることがある。
記憶データが破壊される半選択セルは，選択セルとプレート線PLが共通であり，ワード線WLがVDDレベルに駆動されていないセルである。したがって，プレート線PLが行方向に設けられていても，例えばメモリセルMC00,MC01らとそれに隣接する行のメモリセルMC01,MC11らとでプレート線がシェアされている場合や，特許文献３，４に記載されているプレート線が巡回型（斜め方向）に配置されている場合でも，そのような半選択セルは存在する。
上記の半選択セルでのデータ（０）の誤書き込みの問題は，非同期型の読み出し動作においても，アクティブ期間が長くなると発生する。図３(b)と図４において，ライトイネーブル/WEが立ち下がらない場合は，読み出し動作になる。その場合でも，時間t9-t11の間，半選択セルでは，ビット線対がVDDレベルとGNDレベルにされ，プレート線PLがVDDレベルに維持されているので，アクセスゲートの閾値が０V近傍にあるとそのリーク動作によりGNDレベルのビット線に対応する内部ノードがGNDレベルに低下し，プレート線PLのVDDレベルにより，データ（０）の誤書き込みが発生する。そして，時間t11でプレート線PLが立ち下げられると，選択セルではデータ（１）の再書き込みが行われる。
HiZ方式ディレイドライトの本実施の形態が，図３(c)，図５に示されている。この場合は，長いアクティブ期間の待機状態t7*〜t10では，PL=BL=xBL=GNDレベルにされる。これにより，半選択セルでは，アクセスゲートの閾値Vthが０V近傍であってもプレート線PL=GNDレベル，ビット線対BL=xBL=GNDレベルのため，強誘電体キャパシタの両電極間にVDD-GNDの電圧が印加されず，記憶した分極状態が反転されることはない。なお，この実施の形態でも，メモリセルアレイは図１，HiZ方式の回路構成は図２を仮定している。
本実施の形態でも，図３(c)に示されるとおり，プリチャージ期間〜t0でビット線対がGNDレベルにプリチャージされている。そして，チップセレクト/CSの立ち下がりタイミングt0から立ち上がりタイミングt10がアクティブ期間，その後のt10以降がプリチャージ期間である。また，書き込み信号Din（DATA）は，ライトイネーブル/WEの立ち上がりエッジt10でチップ内部に取り込まれる。ライトイネーブル/WEが立ち下がらない場合は読み出し動作になる。
まず，図３(c)において，時間t0からt3までは図３（b）と同じである。ただし，ビット線対にセルの電荷が出力されビット線対に電位差が生じそれがラッチアンプLAのノードDo,xDoに伝達された後，時間t4でゲートTrbus,xTrbusをオフにしデータバスBUS,BUSxをラッチアンプLAから切り離す。さらに，時間ｔ6でNMOSFET Qbpd,xQbpdをONさせてビット線対BL, xBLをともにGNDレベルに引き下げる。そして，ラッチアンプLAが読み出しDATAを判別し，保持する。これについては後で詳述する。
また，時間t6-t7*の間，プレート線PL=VDDレベル，両ビット線対BL=xBL=GNDレベルにより，選択セル内の両側の強誘電体キャパシタにデータ（０）の書き込みが行われる。このデータ（０）の書き込みはセル内の記憶データにかかわらず行われる。そして，時間t7*でプレート線PLをGNDレベルに引き下げ，ワード線WLはVDDレベルのまま保持した状態で，第一タイミングシーケンスは終了し，長いアクティブ期間t7*-t10の待機状態に入る。この待機状態では，選択セル，非選択セルのビット線対BL,xBLはGNDレベルにあり，プレート線PLもGNDレベルにある。そのため，選択セルとプレート線PLをシェアするセルであって，ワード線WL=GNDレベルの半選択セルにおいて，たとえアクセスゲートの閾値が０V近傍にあっても，記憶データが破壊されることはない。さらに，ワード線WL=VDDの半選択セルでも，非選択のビット線対はBL=xBL=GND,プレート線はPL=GNDであり，その記憶データは保護される。
そして，チップセレクト/CSまたはライトイネーブル/WEのいずれか早い立ち上がりタイミングt10で外部の書き込みデータが取り込まれ，チップセレクト／ＣＳの立ち下げからプリチャージ期間に入ると，第二のタイミングシーケンスが起動する。まず，時間t11*でワード線WLをVDDより閾値以上高い昇圧レベルVPPにブーストし，時間t12*からt13でライトアンプによりビット線xBLをVDDレベルに駆動して，データ（１）の書き込みを行う。なお，取り込んだ書き込みデータに応じて他方のビット線BLをVDDレベルに駆動する場合もある。
そして，時間ｔ14でワード線WLを立ち下げて，第二のタイミングシーケンスは終了する。また，リードサイクルでは，第二タイミングシーケンスに従い，先にラッチした読み出しデータに従いビット線BLかxBLのいずれかをVDDレベルとして再書き込みを行う。
図３（b）（c）の例は2T2Cのメモリセルを前提にして説明しているが，１個のアクセスゲートと１個の強誘電体キャパシタからなる1T１Cのメモリセルの構成に対しても，同様に，第一タイミングシーケンス終了後にPL=BL=xBL=GNDレベルで長いアクティブ期間を待機する方式を適用することができる。
図４は，図３(b)の問題のあるHiZ方式ディレイドライトの詳細波形図である。図３（b）に図２のセンス，ライト系の主要信号とそのコントロール信号を追記したものである。ラッチアンプLAのノードDo, xDoは，時間t2以前に制御信号φread＝HレベルでデータバスBUS,xBUSに接続されている。そして，時間ｔ2〜ｔ3において，プレート線PLの立ち上がり中は，セルから出た電荷をビット線対とデータバス対の容量とセルキャパシタの容量とで電荷再分配した電圧がノードDo, xDoに加わる。時間t5でラッチアンプ制御信号をφsensex＝GNDレベル,φsense=VDDレベルに切り替えてラッチアンプを活性化すると，ノードDo,ｘDoは電源電圧VDDとGNDにラッチ増幅される。この間，ノードDo,xDoはデータバス対BUS,xBUS線とビット線対に接続されているため，ノードDo,xDoの振幅動作がビット線対まで伝わる。
時間t8の直前に制御信号φreadがGNDレベルになりゲートTrbus,xTrbusがOFFになりデータバス対とラッチアンプとが切り離される。そして，時間t7でワード線WLを電源電圧VDDより閾値Vth以上の昇圧レベルVPPに昇圧する。さらに，時間t8で制御信号φwrite=VDDレベルとして，外部書き込みデータDinにしたがってライトアンプWAからデータバス対を駆動すると，プレート線がPL=VDDレベルであるため，ビット線BL0=GNDレベルによりビット線BL0側の強誘電体キャパシタにデータ（０）の書き込みが行われる。この時間t8で，時間t0からの第一のタイミングシーケンスtiming1が終了する。
アクティブ期間が長くなると，時間t9の状態，すなわちPL=VDDレベル，WL＝VDD+Vth，ビット線対の一方xBLがVDDレベル，他方BLがGNDレベルの待機状態が長時間継続する。この長時間の待機状態で，プレート線がPL＝VDDレベル,ワード線がWL=GNDレベルである非選択セルでは，セル内ノードnxxがアクセスゲートのリーク動作によりビット線BL=GNDレベルに変化していき，プレート線がPL=VDDレベル,セル内ノードがnxx=GNDレベルにより強誘電体キャパシタにデータ（０）の書き込み電圧が与えられ，記憶データが破壊されることがある。これが問題点である。
そして，時間ｔ10でのチップセレクト/CSの立ち上がりから，第二のタイミングシーケンスtiming2が開始する。まず，時間t１１でプレート線PLを立ち下げた後，時間t12のプレート線のPL=GNDレベルから時間t13でのビット線xBL0の立ち下げまでの期間では，ビット線がxBL0=VDDレベルであるため，ビット線xBL0側の強誘電体キャパシタにデータ（１）が書き込まれる。
または，ディレイドライトではなくリードサイクルの場合は，時間t8でのライトアンプによる駆動がなく，バス線対とビット線対は，ラッチアンプにより時間t5から時間t14の直前までビット線対の駆動を続ける。このような待機状態でも，半選択セルへのデータ（０）の誤書き込みが生じる場合がある。
そして，時間ｔ13の直前で，制御信号φwriteをGNDレベルにもどして，BUS線とライトアンプの出力を切り離し，時間t13で制御信号φbusgnd をVDDレベルにして，データバスBUS，xBUSをGNDレベルへプリチャージし，VDDレベルだったビット線ｘBL0がGNDレベルになる。さらに，時間t14でワード線WLを立ち下げ，その後φsensex＝VDDレベル,φsense=GNDレベルに切り替えてラッチアンプをOFFにし，コラム選択制御信号φCOLをOFFにして，第二のタイミングシーケンスtiming2は終了する。
上記の長時間の待機状態で半選択セルのデータが破壊されることを防止するために，本実施の形態では，以下のように，待機状態において両ビット線対とプレート線とをいずれもGNDレベルに維持するようにする。
図５は，図３(ｃ)の改良HiZ方式ディレイドライトの詳細波形図である。図３（c）に図２のセンス，ライト系の主要信号とそのコントロール信号を追記したものである。図５では，ラッチアンプのノードDo, xDoの信号は，図４と同じである。しかし，図３（c）で説明したとおりビット線対BL0，xBL0の駆動方法が異なる。
チップセレクト/CSの立ち下げタイミングt0より前のプリチャージ期間で，ビット線対はGNDレベルにプリチャージされている。
チップセレクト/CSの立ち下げで始まるアクティブ期間で，時間ｔ0〜ｔ3においてラッチアンプのノードDo，xDoに選択されたビット線対BL,xBLの電圧をとりこむところまでは，図４と同じである。このとき，本実施の形態では非選択ビット線対は全てGNDレベルにされている。
その後時間ｔ4で，制御信号φreadを立ち下げてゲートTrbus,xTrbusをOFFにし，データバスBUS，xBUSとラッチアンプのノードDo,xDoとを切り離す。そして，時間t5で制御信号をφsensex＝GNDレベル,φsense=VDDレベルに切り替えてラッチアンプLAを活性化すると，ノードDo,ｘDoはVDDレベルとGNDレベルにラッチ増幅される。時間t4からt6の間，ゲートTrbus,xTrbusのオフによりノードDo,xDoはデータバス対と切断されているため，ビット線対，データバス対のレベルは維持される。
そして，時間t6で制御信号φbusgndをVDDレベルとしNMOSFET Qbpd,xQbpdをONとし，データバスBUS，xBUSをGNDレベルに引き下げ，ビット線対BL0, xBL0をGNDレベルにする。このときプレート線はPL＝VDDレベルであるため，ビット線対BL0, xBL0により選択セルの強誘電体キャパシタには両方ともデータ（０）が書き込まれる。この両強誘電体キャパシタへのデータ（０）の書き込みは，選択セルの記憶データにかかわらず行われる。その後，時間t7*でプレート線PLを立下げ，時間t6〜t7*でのデータ（０）の書き込みを終了して，第一のタイミングシーケンスtiming1を終える。
そして，長いアクティブ期間では，時間t7*からt10までの間，ラッチアンプLAで読出しデータを保持し，プレート線とビット線対とはPL=BL0=xBL0=GNDレベルで待機状態に入る。
時間ｔ10の，チップセレクト/CSまたはライトイネーブル/WEのいずれか早く立ち上げる時で書き込みデータDin(DATA)をチップ内に取り込み，チップセレクト/CSの立ち下がりから，第二のタイミングシーケンスtiming2が起動する。時間t10で制御信号φbusgndをGNDレベルとしてデータバスBUS,xBUSをハイインピーダンス状態HiZにし，その後，時間t11*でワード線WLをVDD+Vth以上にブーストする。そして，時間t12°から制御信号φwriteをVDDレベルとしてライトアンプWAがデータバスを駆動し，ビット線BL０（または書き込みデータによってはビット線ｘBL０）をVDDレベルに立ち上げる。時間t13の直前に制御信号φwriteをGNDレベルとしてライトアンプによるデータバスの駆動はOFFにする。その後，時間t13で制御信号φbusgndを再びVDDレベルとしてデータバス対をGNDレベルにプリチャージすることで，ビット線BL0（またはxBL０）をGNDレベルにもどす。
t12*〜t13ではPL=GNDレベル，xBL0=VDDレベルであるので，ビット線xBL側の強誘電体キャパシタにはデータ（１）が書き込まれる。時間t14からワード線WLもGNDレベルにもどし，制御信号φsensex, φsenseを遷移してラッチアンプLAをOFFにし，コラム選択制御信号φCOLをOFFにして，第二のタイミングシーケンスtiming2を終了する。
ディレイドライトではなく読み出しサイクルの場合は，時間t12°からのライトアンプによるデータバス対の駆動の際に，ライトアンプWAの入力セレクタを入力Din側ではなくラッチアンプのノードDo側に切り替えておく。それによりラッチアンプが保持していた記憶データに基づいて，時間t12°〜t13でライトアンプがビット線対の駆動を行い，データ(1)の再書き込み（Restore）をする。ただし，図５では，ラッチアンプがデータバスから切り離されているので，ライトアンプから読み出しサイクルの再書き込みが行われ，図４の再書き込みをラッチアンプからデータバス対とビット線対とを駆動して行っていたのとは異なる。
このように本実施の形態のディレイドライト式HiZ方式の書き込み動作では，長いアクティブ期間の場合，時間t7*〜t10ではプレート線とビット線対をPL=BL0=xBL0=GNDレベルで長い待機状態に入る。そのため，選択セルとプレート線を共有する半選択セルで，アクセストランジスタの閾値Vthが０V近傍であっても，プレート線PLとビット線対との電位差がなく，そのセルで誤った強誘電体キャパシタへの書き込みを防止でき，記憶データが破壊されることはない。
この誤書き込みの防止は，ディレイドライト式の書き込み動作だけではなく，読み出し動作においても同様に防止できる。また，チップセレクト/CSが立ち下がった後のアクティブ期間中にライトイネーブル/WEが立ち下がるリード・モディファイ・ライト動作においても同様に防止できる。
［短いアクティブ期間］
次に，ディレイドライト式HiZ方式においてアクティブ期間が短い場合について説明する。本実施の形態では，アクティブ期間が長い場合に半選択セルの記憶データが破壊されることが解決できることを説明したが，アクティブ期間が短い場合は，アクティブサイクルをより短くできる。
図６は，ディレイドライト式HiZ方式の短いアクティブ期間の場合の波形図である。図６には，図３と同様に，メモリチップ外部の駆動波形（a）と，内部のセルアレイでのワード線WL，プレート線PLおよび正論理ビット線BLとそれと相補の負論理ビット線xBLの駆動波形（ｂ）（C）とを示す。図６（b）が問題のある動作方法を，図６（c）が本実施の形態の動作方法を示す。
図６の（ｂ），（ｃ）において，WL, PL, BL, ｘBLについてはセルアレイ中で選択されるセルに接続されている信号を示している。また，セルアレイの構成は図１のPL平行BLの2T2C方式を仮定している。ただし，このセルアレイ構成以外でも同様である。さらに，図６(b), (c)ともに，第一タイミングシーケンスtiming1と第二タイミングシーケンスtimint2は，図３(b), (c)と同等である。
図６（ｂ）の問題のある動作方式では，第二タイミングシーケンスの時間t11でプレート線PLを立ち下げて強誘電体キャパシタのいずれか一方にデータ（１）を書き込むので，それより前に外部書き込みデータをビット線対に与えて，強誘電体キャパシタのいずれか他方にデータ（０）を書き込む期間t9-t10を確保する必要がある。従って，第一タイミングシーケンスの最後の時間t8で外部書き込みデータDinの取り込みを開始し，かつチップセレクト/CSの立ち上げ前のデータセットアップ期間をデータ（０）を書き込むに十分な比較的長い時間が必要である。このことは，アクティブ期間を短くしたい場合でも，時間t9-t10だけアクティブ期間が長くなることを意味する。
それに対して，図６（ｃ）の本実施の形態では，第一タイミングシーケンスの終了t7*でプレート線PLを立ち下げる前に，両方の強誘電体キャパシタへのデータ（０）の書き込みが終了している。そのため，外部書き込みデータDinを取り込んだ後，データ（０）の書き込み期間を設けることなく，第二タイミングシーケンスで時間t12*〜t13の期間にデータ（１）を書き込むことができる。すなわち，図６（b）のデータセットアップ期間をなくすことができる。このため本実施の形態のほうがアクティブ期間を短くできる。
図７は，図６(b)の問題のあるHiZ方式ディレイドライトのショートサイクルの詳細波形図である。図６（b）に図２のセンス，ライト系の主要信号とそのコントロール信号を追記したものである。t0〜t15における波形と駆動信号の動作は，図４のHiZ方式ロングサイクルと同じであり，アクティブ期間t0〜t10を短くしたものである。
図７において，読み出しサイクルの場合は，時間t5〜t8でPL0=VDDレベル，xBL0=GNDレベルであり，データ(0)の再書き込みはt8で終了しているため，時間t8のビット線対BL0，ｘBL0のレベルがデータ(1)の再書き込み時も維持されるリストアであれば， t8〜t10の期間をなくしてアクティブ期間を短縮できる。
しかし，図７に示している書き込みサイクルの場合では，選択セル内のデータと反転データが書き込まれることがあるので，外部の書き込みデータDinのチップ内への伝達後，時間t9からようやくデータ（０）の書き込みが始まる。したがって，時間t9〜t10のデータ（０）の書き込み期間をある程度，一般に20ns以上，確保する必要があり，その分アクティブ期間を短くできない。
図８は，図６(c)の本実施の形態におけるHiZ方式ディレイドライトのショートサイクルの詳細波形図である。図６（c）に図２のセンス，ライト系の主要信号とそのコントロール信号を追記したものである。t０〜t１０での波形と駆動信号は図５の改良HiZ方式ロングサイクルと同じで，アクティブ期間t0〜t10を短くしたものである。
図８の場合，読み出しサイクルの場合も書き込みサイクルの場合も，時間t6〜t7*でPL0=VDDレベル，BL0=xBL0=GNDレベルであり，両側の強誘電体キャパシタへのデータ(0)の再書き込みまたは書き込みは時間t7*で終了している。したがって，時間t7*〜t10でのデータ（０）の書き込み期間をなくすことができるので，アクティブ期間を短縮することができる。
以上の通り，本実施の形態におけるHiZ方式でのディレイドライトでは，ワード線WLを駆動し，プレート線PLを駆動して，選択セル内の強誘電体キャパシタの電荷をビット線対に出力し，ラッチアンプLA内のノードDo,xDoにそのビット線対の微小な電圧差が現れた後は，ビット線対をラッチアンプのノードDo,xDoから切り離してGNDレベルに維持し，プレート線のPL=VDDレベルにより，両方の強誘電体キャパシタにデータ（０）を書き込んでいる。この両強誘電体キャパシタへのデータ（０）の書き込みは，選択セルの記憶データにかかわらず行われる。その後，プレート線PLをGNDレベルに戻して，長時間の待機状態を経て，外部書き込みデータDinをラッチしてHレベル側のビット線に対応する強誘電体キャパシタにデータ（１）を書き込んでいる。
したがって，アクティブ期間が長い場合に，第二タイミングシーケンス直前の長い待機状態では，全てのセルでビット線対とプレート線とがGNDレベルに維持され，非選択セルで誤書き込みが起きず記憶データが破壊されることがない。また，第二タイミングシーケンスtiming2の直前で書き込みデータDinに対応して選択セル内の一方の強誘電体キャパシタにデータ（０）を書き込む必要がないので，アクティブ期間を短くできる。
以上のHiZ方式の動作説明では，図１のワード線WLが行方向，ビット線対BL,xBLとプレート線PLが列方向に配置され，ラッチアンプLAが共有され非選択ビット線がGNDレベルにされる例で説明した。しかし，本実施の形態は，そのような配置に限定されない。別の配置例については後で説明する。さらに，メモリセルが2T2Cタイプを前提に説明したが，後述するとおり，1T1Cタイプにも適用できる。
[第二の実施の形態]
第二の実施の形態は，非特許文献１などに記載されたBGS方式に適用した例である。すなわち，ワード線を駆動しプレート線を駆動した時に，ビット線対をGNDレベルに維持しビット線対に出力された電荷をCtankと称するキャパシタに溜めて，そのキャパシタの電極の電位変化をラッチアンプでラッチ増幅する。
第二の実施の形態において，メモリセルアレイの構成は図１と同じとする。
図９は，第二の実施の形態におけるBGS方式のFeRAMのコラムトランスファーゲートとコラムセレクタおよびデータバスとそれに接続されるラッチアンプ，ライトアンプの構成を示す図である。
ビット線対BL0〜BLn，xBL0〜xBLnは，図１のセルアレイのビット線対につながる。選択コラムにおいて，コラムセレクタCSによるコラム選択信号COL.0のHレベルで，PMOSFET, NMOSFET の並列トランスファゲートからなるバイラテラルゲートTB0とxTB0がONし，ビット線対BL0,xBL0とデータバス対BUS，xBUSが接続される。また，ビット線グランドプリチャージNMOSFET Qpd0，xQpd0は，選択コラムではOFFとなる。ただし，選択コラムのビット線対をGNDレベルにプリチャージするために，データバス対BUS,xBUSには制御信号φbusgndによりON,OFF制御されるNMOSFET Qbpd，xQbpsが設けられている。
一方，非選択コラムでは，トランスファゲートTB1〜TBn およびxTB1〜xTBn はOFFになり，非選択ビット線対BL, xBLはデータバス対BUS,xBUSから切り離される。そして，ビット線グランドプリチャージNMOSFET Qpd，xQpdは，非選択コラムではONとなり，非選択コラムのビット線対は全てGNDレベルに固定される。
データバス対BUS, xBUSは，制御信号φreadで制御されるNMOSFET Qrbus, xQrbusを経由して電荷・電圧変換アンプ（QVアンプ）QVAに接続されている。このQVアンプは，PMOSFETであるチャージトランスファアンプPct,xPctにより，その入力をGNDレベルに固定する。そして，QVアンプは，ビット線対及びデータバス対の入力電位の上昇をおさえて，そこからの電荷のみ後段の容量タンクCtank， xCtankで吸収して，その電極にその負電荷の蓄積による負電圧Vneg，xVnegを生成する。つまり，電荷を電圧に変換する。この電荷の流入により電極の負電圧Vneg, xVnegが上昇する。この負電圧Vneg,xVnegを，容量Cshift， xCshiftとソースフォロワNMOSのQsf, xQsfとからなるレベルシフト回路により，GND-VDD間のレベルヘシフトし，正電圧Vsfo，xVsfoの信号としてラッチアンプLAへ入力する。
ラッチアンプLAは，制御信号φsensexとφsenseの信号でONまたはOFFに切り換えられる。ラッチアンプLAがOFFのときは，バイラテラルゲートTs,xTsが導通して入力を取り込む。制御信号がφsensex＝VDDレベル,φsense=GNDレベルの状態で，CMOSインバータクロスカップルの上下ノードxlsen,lsenをPMOSFET PonとNMOSFET Qonとで電源電圧VDDとグランドGNDからそれぞれ切り離し，バイラテラルゲートTa，xTaをONして，入力電圧レベルVsfo,xVsfoを取り込む。
一方，制御信号がφsensex＝GNDレベル,φsense=VDDレベルに切り替わると，バイラテラルTs, xTsをoffしてPMOSFET PonとNMOSFET QonをONすることで，ノードDo,xDoの信号を電源電圧VDDとグランドGNDの振幅に増幅する。そして，正相出力をノードDoから取り出して，読み出し時はメモリチップの出力Doに伝達するとともに，選択されたメモリセルへの再書き込みに使うデータを保持する。再書き込み時は，この保持したデータにしたがって，ライトアンプWAからデータバス対およびビット線対を駆動する。
ライトアンプLAは，入力セレクタSelWを持ち，再書き込み時はラッチアンプLAの出力Doを選択し，書き込みサイクル時には外部入力Dinを選択する。制御信号φwrite信号により，正出力WDはバイラテラルゲートTwbusによりデータバスBUSに接続され，相補出力のWDxはバイラテラルゲートxTwbusによりもう一方のデータバスxBUSへ接続される。
ゲートQrbusとxQrbusは，ON状態で通過させる電位がほぼGNDレベルであるためnMOSFET だけのトランスファゲートであるが，そのほかのトランスファゲートは，VDD〜GNDの全電位を通過させるためにPMOSFETとNMOSFETがパラレル接続されたバイラテラルゲートの構成となっている。
［BGS方式の同期式書き込み］
図1０は，BGS方式のFeRAMの同期式書き込み動作の波形図である。同期式書き込みでは，チップセレクト/CSの立ち下りでアドレスを取り込み，ライトイネーブル/WEの立ち下がりで書き込みデータを取り込んでメモリセルに書き込む。図１０には，メモリチップ外部の信号/CS,/WE,DATAおよび，内部のセルアレイにかかわるワード線WL，プレート線PLおよび正論理ビット線BLとそれと相補となる負論理ビット線xBLの駆動波形を示す。図中のWL, PL, BL, xBLは，選択されるセルに接続されている信号を示している。
図１０において，チップセレクト/CSの立ち下りの時間t0からメモリチップのアクティブ期間が開始する。そして，時間t1でワード線WLが立ち上がり，時間t2からt3でプレート線PLが立ち上がると，選択セルの強誘電体キャパシタから電荷がビット線対に流れ出す。時間t2まで記憶データが（０）であった場合，リニア容量に相当する少ない電荷がビット線に流れ出し，時間t2まで記憶データが（１）であった場合，リニア容量＋分極反転電荷（１→０へ反転）の多量の電荷がビット線に流れ出す。図１０では，ビット線BL側に多量の電荷が流れ出している。しかし，ビット線をグランドレベルに維持するBGS方式のため，ビット線対BL，xBLの電位はGNDレベルからほとんど上昇せず，時間t3でプレート線PLの上昇が止まると時間t4 でビット線対はGNDレベルにもどる。
そして，時間t4〜t5 の期間では，プレート線PLがVDDレベル，両ビット線対BL，xBLがGNDレベルにあるので，セル内の両側の強誘電体キャパシタへデータ（０）が書き込まれる。そして，時間ｔ5で次のデータ（１）の書き込みの準備のためプレート線PLがGNDレベルに立ち下げられる。その後，時間t6でワード線WLをNMOSFETのVth以上昇圧して，時間t7*からラッチした書き込みデータに対応するビット線xBLがVDDレベルに立ち上げられると，ON状態のNMOSFETのアクセスゲートを通してセル内ノードもVDDレベルに立ち上がる。プレート線PLがGNDレベルであるので，強誘電体キャパシタにはVDDレベルのフル電位が印加されて，データ（１）が書き込まれる。よって，t7〜t8はデータ（１）の書き込み期間である。
ライトアンプWAは，読み出しサイクルでは，ラッチアンプLAが保持しているデータに応じて，ビット線BLまたはxBLを駆動し，ライトサイクルでは，外部からの入力データDinに応じて，ビット線BLまたはxBLを駆動する。
このあと時間t8からビット線xBLをGNDレベルにもどし，時間t9からワード線WLをGNDレベルにもどして，t0からの書き込みシーケンスを終了する。アクティブ期間が長くなると，メモリチップ内では動作終了状態が継続することになる。そして，チップセレクト/CSまたはライトイネーブル/WEのいずれか早い立ち上がりタイミングt10以降は，プリチャージ状態になり，時間t15から次のサイクル（アクティブ期間）が始まる。
［第二の実施の形態におけるBGS方式のディレイドライト］
図１１は，第二の実施の形態におけるBGS方式のディレイドライト方式の波形図である。図１０と同様に，メモリチップ外部の信号と，選択セルのWL, PL, BL, xBLが示されている。ディレイドライト方式では，前述のとおり，チップセレクト/CSの立ち下がりでアドレスを取り込みアクティブ期間が始まり，内部セルの選択動作を行る。また，チップセレクト/CSまたはライトイネーブル/WEのいずれか早い立ち上がりで書き込みデータを取り込んで，チップセレクト/CSの立ち上がりでアクティブ期間を終了しその後のプリチャージ期間中に選択セルに書き込みを行う。
まず，時間t0からt5までは，チップセレクト/CSの立ち下りから第一のタイミングシーケンスtiming1が始まる。つまり，ワード線WLが駆動され，プレート線PLが駆動され，選択セルから電荷がビット線対に流れ出し，QVアンプによりその電荷が吸収され，ビット線対はGNDレベルに維持される。したがって，時間t4-t5では，選択セルの両方の強誘電体キャパシタにデータ（０）が書き込まれる。
時間t5以降プレート線PLがVDDレベルの状態を維持すると，アクティブ期間が長い場合，プレート線PLをシェアしている半選択セルにおいて，アクセスゲートの閾値が０Vに近いと，リーク電流によりセル内のノードがGNDレベルにさがり，プレート線PLのVDDレベルにより，データ（０）が誤書き込みされる場合がある。これは記憶データの破壊であり好ましくない動作である。
そこで，第二の実施の形態では，BGS方式においても，時間t5でプレート線PLをGNDレベルに立ち下げて，その後の時間t10までの待機期間をWL=VDD,PL=BL=xBL＝GNDレベルの状態を維持する。これにより，選択ビット線対も非選択ビット線対もGNDレベル，選択プレート線PLもGNDレベルであるので，選択セル，半選択セル，非選択セルでアクセスゲートの閾値電圧が低くても誤書き込みは生じない。
次に，チップセレクト/CSの立ち上がりタイミングt10でアクティブ期間が終了し，チップセレクト/CSまたはライトイネーブル/WEのいずれか早い立ち上がりで書き込みデータDinが取り込まれる。そして，時間ｔ10から第二のタイミングシーケンスtiming2が起動する。時間t11でワード線WLをVDDレベルからVth以上に昇圧し，時間t12* からライトアンプWAを起動して書き込みデータDinに対応した一方のビット線xBL（またはBL ）をVDDレベルに立上げる。よって，時間t12〜t13では，ビット線xBL=VDDレベル, PL=GNDレベルであるので，選択セルへデータ(1)の書き込みが行われる。その後，時間t13からビット線xBL（またはBL）をGNDレベルにもどし，時間t14からワード線WLもGNDレベルにもどし，第二のタイミングシーケンスを終了する。
別の見方として，図１０の同期式は，セルデータのセンスと，セルへの書き込みの両方をアクティブ期間中に行い，図１１のディレイドライト式は，セルデータのセンスはアクティブ期間に行い，セルへの書き込みはアクティブ期間終了後のプリチャージ期間に行っている。従って，最小サイクルタイムがアクティブ期間＋プリチャージ期間であることは両方同じであるが，同期式はプリチャージ期間を短くでき，ディレイドライト式はアクティブ期間＝プリチャージ期間でデューティ比 50％に近いチップセレクト/CSの波形で駆動できる。
またこれらの動作例は，メモリセルが２つのアクセスゲートと２つの強誘電体キャパシタからなる2T2CのFeRAMセルで説明しているが，１つのアクセスゲートと１つの強誘電体キャパシタからなる1T１CのFeRAMセルの構成に対しても，図１１の第一と第二のタイミングシーケンスに分けたBGS方式ディレイドライトの動作を適用することができる。
メモリセルが1T1Cタイプの場合は，メモリセルに接続されるビット線BLとダミービット線xBLそれぞれに流れ出す電荷量の差を，上記と同様にQVアンプとラッチアンプとで検出し，ライトアンプWAにより再書き込みまたは書き込みを行う。その場合も，第一のタイミングシーケンスtiming1で，ビット線BL,ダミービット線xBLが共にGNDレベルに維持されるので，ワード線とプレート線を駆動してビット線BLがGNDレベルの間にデータ（０）が書き込まれる。このデータ（０）の書き込みは選択セルの記憶データや書き込みデータにかかわらず行われる。そして，その後プレート線PLをGNDレベルに立ち下げて待機状態を継続する。この待機中に半選択セルへの誤書き込みは回避される。そして，第二のタイミングシーケンスtiming2で，書き込みデータに応じて，ビット線BLが駆動されてデータ（１）が書き込まれる。
図１２は，BGS方式同期式書き込みの詳細波形図である。図１１の波形図に図９のセンス，ライト系の主要信号とそのコントロール信号を追記したものである。
QVアンプの信号レベルに注目すると，まず時間t2までにビット線対にはプリチャージ電圧を与えておき，制御信号φreadでビット線対をデータバス対に接続しておく。時間ｔ2〜ｔ3において，プレート線PLの立ち上がり中は，選択セルから出た電荷がビット線対とデータバス対を通して容量タンクCtankへ吸い取られ，その電極の電位Vneg，xVnegが上昇する。ビット線対も多少電位が上昇するが，時間t4までにはすべての電荷が容量タンクCtankに吸収されてGNDレベルにもどる。そして，電位Vneg，xVnegをレベルシフトした電位VfsoとxVfsoも上昇し，セルで発生した電荷量が電圧変換されて，ラッチアンプLAのノードDo,ｘDoに伝達されている。
時間t4で制御信号をφsensex＝GNDレベル,φsense=VDDレベルに切り替えると，ラッチアンプ内のノードDo,ｘDoはVDDレベルとGNDレベルにラッチ増幅される。このあと制御信号φreadをGNDレベルにしてデータバス対をQVアンプから切り離す。時間t4-t5では，前述のとおりデータ（０）が両強誘電体キャパシタに書き込まれる。
そして，データ（１）の書き込みのために，時間t7*で，制御信号φwriteによりライトアンプWAがデータバスｘBUS，ビット線xBL0をVDDレベルに駆動する。制御信号φwriteでライトアンプからデータバス対の接続を遮断したあと，時間t8からビット線xBL0をGNDレベルにもどし，制御信号φbusgndでデータバス対を直接GNDレベルへプリチャージする。このあと，コラム選択回路COL0，QVアンプ，制御信号φsensex，φsenseなどの信号を初期状態にもどし，第一のタイミングシーケンスを終了する。
図１３は，本実施の形態におけるBGS方式ディレイドライトの詳細波形図である。図１１の波形図に図９のセンス，ライト系の主要信号とそのコントロール信号を追記したものである。
時間t0〜t4のワード線の駆動からラッチアンプによる増幅までは，図１２の同期式の動作と同じである。この間，制御信号φreadがVDDレベルであり，データバス対がQVアンプがつながっている期間のみデータバス対の電位はGNDレベルに保持される。その後，制御信号φreadがGNDレベルとなったあとは，時間t5近辺で制御信号φbusgndをVDDレベルに遷移することで，データバス対のGNDレベル保持が行われる。なお，非選択ビット線対は全てGNDレベルに固定されている。
時間t4-t5の間に，プレート線PLがVDDレベル，ビット線対BL,ｘBLがGNDレベルにあるので，選択セル内の両強誘電体キャパシタにはデータ（０）が書き込まれる。このデータ（０）の書き込みは，選択セルの記憶データや選択セルへの書き込みデータにかかわらず行われる。
そして，第一タイミングシーケンスtiming1では，QVアンプの初期化までを行い，アクティブ期間中の待機状態では，ラッチアンプLAはONのままにし読み出しデータをノードDo,xDoに保持して，コラム選択信号COLもONにする。この待機中は，半選択セルへの誤書き込みは防止される。
時間ｔ10で，チップセレクト/CSが立ち上がると第二のタイミングシーケンスtiming2が起動し書き込みが始まる。また，チップセレクト/CSまたはライトイネーブル/WEのいずれか早い立ち上がりで書き込みデータDinを取り込む。制御信号φbusgndをGNDレベルとしてデータバスをハイインピーダンス状態（HiZ）にしておき，時間t11でワード線WLをVDDレベルからVth以上に昇圧し，時間t12* から制御信号φwriteをVDDレベルとしてライトアンプWAによりデータバスを駆動し，ビット線xBL（またはDATAによってはBL）をVDDレベルに立ち上げる。
その後，制御信号φwriteをGNDレベルとしてデータバス対へのライトアンプによる駆動をOFFしてから，時間t13で制御信号φbusgndを再びVDDレベルとして，データバスをGNDレベルにプリチャージすることでビット線xBL（またはBL）をGNDレベルにもどす。時間t14からワード線WLもGNDレベルにもどし，制御信号φsensex, φsense, を遷移してラッチアンプLAをOFFにし，コラム選択信号COLをOFFにして，第二のタイミングシーケンスを終了する。
ディレイドライト式BGS方式の書き込み動作において，アドレスが取り込まれた後の第一のタイミングシーケンスtiming1では，ビット線対をGNDレベルに維持し，プレート線PLをVDDレベルに駆動することで選択セル内の両強誘電体キャパシタにはデータ（０）を書き込む。そして，その後プレート線PLをGNDレベルに下げて第二のタイミングシーケンスtiming2まで待機する。この待機中は，ビット線対BL,xBLもプレート線PLもGNDレベルに維持されるので，半選択セルにおける誤書き込みの問題は生じない。そして，書き込みデータが取り込まれた後の第二のタイミングシーケンスtiming2では，ライトアンプにより一方のビット線だけをVDDレベルに駆動して選択セル内の一方の強誘電体キャパシタにデータ（１）を書き込む。
上記の動作は，ディレイドライト式の書き込み動作だけでなく，非同期の読み出し動作でも同様である。つまり，チップセレクト/CSが立ち下がってアクティブ期間が始まると，入力アドレスに従って選択セルのデータが読み出され，両強誘電体キャパシタにはデータ（０）が再書き込みされる。その後チップセレクト/CSが立ち上がってプリチャージ期間が始まるまでの待機期間中は，ビット線対とプレート線をBL=xBL=PL=GNDに保ち，半選択セルでの誤書き込みは回避される。そして，プリチャージ期間で，ライトアンプにより一方のビット線がVDDに駆動されて，データ（１）の再書き込みが行われる。
［メモリセルアレイの変型例］
第一の実施の形態のHiZ方式の動作説明では，図１のワード線WLが行方向，ビット線対BL,xBLとプレート線PLが列方向に配置され，ラッチアンプLAが共有され非選択ビット線がGNDレベルにされる例で説明した。しかし，HiZ方式の実施の形態は，そのような配置に限定されない。以下，別の配置例について説明する。
図１４は，本実施の形態におけるメモリセルアレイの別の例を示す図である。この例では，ワード線WLが行方向に，ビット線対BL,xBLとプレート線PLとが列方向に配置され，各ビット線対にラッチアンプLAが設けられている。そして，ビット線対BL,xBLとラッチアンプLAとの間にはトランスファゲートTB,xTBが設けられている。また，図２と同様に，各ビット線対には非選択ビット線対をグランドレベル（GNDレベル）にするMOSFET Qpd,xQpdが設けられている。
この例では，ワード線とプレート線が駆動された時は，トランスファゲートTBがONして，選択ビット線対はラッチアンプLAに接続され，その後，トランスファゲートがOFFになりラッチアンプから切り離され，選択ビット線対はGNDレベルにされる。選択ビット線のラッチアンプは活性化されてデータをセンス，増幅する。また，非選択ビット線は，トランスファゲートがOFFとなりGNDレベルにされ，ラッチアンプも非活性のままである。
この例においても，ワード線WL0が駆動されプレート線PL0が駆動されてメモリセルMC00が選択された時は，プレート線PL0を共有する半選択セルMC01のアクセストランジスタの閾値電圧が低いと誤書き込みが発生する。本実施の形態によれば，この誤書き込みが防止される。
図１５は，本実施の形態におけるメモリセルアレイの別の例を示す図である。この例は，図９のプレート線PLが行方向に配置された例である。ただし，プレート線PLは，２行のメモリセルMC00,MC01で共有されている。この場合は，ラッチアンプLA0とLA1は同時に駆動される。ワード線WL0が駆動されプレート線PL0が駆動されてメモリセルMC00とMC10が選択された時は，プレート線PL0を共有する半選択セルMC01とMC11は，アクセストランジスタの閾値電圧が低いと誤書き込みが発生する。本実施の形態によれば，この誤書き込みが防止される。
なお，図１５において，プレート線PLが各行に設けられている場合は，全てのビット線対をラッチアンプに接続してワード線WL0が選択された半選択セルMC10においても再書き込みできるようにしておく必要がある。その場合でも，ビット線対をラッチアンプから切り離してGNDレベルにし，プレート線もGNDレベルにして，両方の強誘電体キャパシタにデータ（０）を書き込み，その後，ラッチアンプを再度ビット線対に接続してビット線対を駆動させることで，一方の強誘電体キャパシタにデータ（１）を書き込むことができる。その場合，第二タイミングシーケンスの直前でデータ（０）を書き込む必要がなくなり，アクティブサイクルを短くできる。
図１６は，本実施の形態におけるメモリセルアレイの別の例を示す図である。この例は，図４のプレート線PLが行方向に配置され，しかもコラム毎にプレート線PLが１行ずつ上側にシフトして配置された階段型プレート線の例である。このような階段型プレート線については，例えば特開2001−358312等に記載されている。この場合は，ワード線WL0が駆動されプレート線PL1が駆動されてメモリセルMC00が選択された時は，プレート線PL1を共有する半選択セルMC11のアクセストランジスタの閾値電圧が低いと誤書き込みが発生する。本実施の形態によれば，この誤書き込みが防止される。
図１６の階段状プレート線PLは，メモリセルMC00に対してワード線WL0とプレート線PL0で選択を行う。非選択BLをGNDレベルにすることで，同時にPLとWLを選択しなければ，半選択メモリセルのキャパシタの分極方向を維持でき，破壊されない。この場合，プレート線群PL0〜PLn-1 は，右に位置するプレート線ドライバから配線の必要なセルまでの間は単なる配線かダミーセルでプレート線信号を接続する。一方，プレート線群PLn〜PLmは，横方向にビット線BLが異なるごとにひとつ下のワード線WLの行のｎ個のメモリセルに接続される。プレート線群PL0*〜PLn-1* は，プレート線ドライバ直近のメモリセルからワード線WLmのメモリセルまでビット線BLが異なるごとにひとつ下のワード線WLの行のメモリセルに接続され，nより少ないメモリセルを駆動する。プレート線ドライバの動作は，PL0とPL0*〜PLn-1とPLn-1*の両PLを同時に駆動する。両者の接続メモリセルの和はnである。なおm>n の仮定をしている。
図１７は，本実施の形態におけるメモリセルアレイの別の例を示す図である。この例は，巡回型プレート線PLの例である。プレート線PLは，メモリセルMC00に対してワード線WL0とプレート線PL0で選択を行う。同時にPLとWLを選択しなければ，そのメモリセルのキャパシタの分極方向を維持でき，破壊されない。プレート線群PL0〜PLm までは横方向にビット線BLが異なるごとにひとつ下のワード線WLの行のｎ個のメモリセルに接続される。ただし，ワード線WLmに到達するとワード線WL0まで配線して，またそこからビット線BLが異なるごとにひとつ下のワード線WLの行のメモリセルに接続される。この巡回型は，図１６のような階段状プレート線PL0*〜PLn-1* のプレート線ドライバが不用になり小面積化が図れる。またm=kn(kは整数)の場合，k個のn巡回型として，縦方向のプレート線PLのビット線BLに平行に配置される配線長を短くできる。
なお，ここでプレート線PLの階段状型，巡回型を示したが，プレート線PLを横のメモリ行として，ワード線WLの方を階段状，巡回型とすることもできる。この場合，ワード線WLはビット線BLが異なるごとにひとつ下のプレート線PLの行のメモリセルに接続される。
第二の実施の形態のBGS方式のディレイドライトは，図１４，１５，１６，１７のプレート線のレイアウト例にも適用できる。ただし，BGS方式の場合は，図９に示したとおり，複数のビット線対に共通にQVアンプとラッチアンプとライトアンプが設けられているので，その点で図１４，１５，１６，１７のレイアウトと異なる。
［1T1Cのメモリセル］
図１８は，本実施の形態におけるメモリセルアレイの別の例を示す図である。図１８の通常メモリセルMC00-MCnmは，１つのアクセスゲートQ00-Qnmと１つの強誘電体キャパシタC00-Cnmとを有する1T1Cタイプのものである。複数のビット線BL0〜BLnと，１本のダミービット線dBLとを有する。ダミービット線dBLには，１つのアクセスゲートdQ00と１つの強誘電体キャパシタdC00とを有する1T1CタイプのダミーセルdMC0-dMCmが配置される。
この1T1Cタイプの場合，ビット線BL0-nのうち選択メモリセルに接続されたビット線と，ダミービット線dBLとが，図３〜８，図１０〜１３におけるビット線対BL,xBLと同等に制御される。そして，ディレイドライトにおいて，第一のタイミングシーケンスでは，ワード線WLを駆動しプレート線を駆動して選択メモリセルの強誘電体キャパシタからビット線に出力される電荷がラッチアンプに伝達された後に，選択ビット線BLがGNDレベルに駆動される。それにより記憶データまたは書き込みデータにかかわらず選択メモリセル内の強誘電体キャパシタにデータ（０）が書き込まれる。そして，第二のタイミングシーケンスでは，書き込みデータまたは再書き込みデータがデータ（１）の場合のみ，書き込みアンプが選択ビット線BLをGNDレベルからVDDレベルに駆動されて選択メモリセル内の強誘電体キャパシタにデータ（１）が書き込まれる。
以上の実施の形態をまとめると，次の付記のとおりである。
（付記１）
複数のワード線と，
前記ワード線に交差する複数のビット線と，
複数のプレート線と，
前記ワード線とビット線との交差位置に配置され，前記ワード線とビット線に接続されたアクセスゲートと，前記アクセスゲートと前記プレート線との間に設けられた強誘電体キャパシタとをそれぞれ有する複数のメモリセルと，
前記強誘電体キャパシタから前記ビット線に出力される電荷量に応じて記憶データをラッチするラッチアンプと，
書き込みデータまたは前記ラッチした記憶データに応じて前記ビット線を駆動するライトアンプとを有し，
アクティブ期間の開始時までに前記ビット線が基準電位にプリチャージされ，
アクティブ期間では，第一の時間で，入力アドレスに応じて選択ワード線を駆動し，前記プレート線を基準電位から高電位レベルに駆動して前記強誘電体キャパシタから電荷を前記選択ビット線に出力させ，その後第二の時間で，書き込みデータにかかわらず選択ビット線を基準電位にして前記選択メモリセルに第一のデータを書き込み，その後第三の時間で，前記プレート線を前記基準電位に駆動し前記選択ビット線と共に前記基準電位に維持し，
前記アクティブ期間後のプリチャージ期間では，前記ライトアンプが書き込みデータまたは前記ラッチした記憶データにしたがって前記選択ビット線を前記基準電位から高電位レベルに駆動して前記選択メモリセルに第二のデータを書き込む強誘電体メモリ。
（付記２）
付記１において，
前記アクティブ期間では，前記第一の時間で，前記強誘電体キャパシタから前記ビット線に出力される電荷量に応じて選択ビット線の電位が上昇し，前記第二の時間で，前記ラッチアンプが前記選択ビット線の電位にしたがって前記記憶データをラッチすると共に，前記ラッチアンプを前記選択ビット線から切り離して当該選択ビット線を前記基準電位に駆動する強誘電体メモリ。
（付記３）
付記２において，
前記メモリセルは，一対の前記アクセスゲートと，一対の前記強誘電体キャパシタとを有し，
前記第二の時間で，当該一対の選択ビット線を共に前記基準電位に駆動して，前記一対の強誘電体キャパシタに前記第一のデータを書き込み，
前記プリチャージ期間では，前記ライトアンプが前記一対の選択ビット線の一方を前記基準電位から前記高電位レベルに駆動して前記選択メモリセル内の一方の強誘電体キャパシタに前記第二のデータを書き込む強誘電体メモリ。
（付記４）
付記２において，
前記メモリセルは，１つの前記アクセスゲートと，１つの前記強誘電体キャパシタとを有し，
前記第二の時間で，前記書き込みデータまたは前記ラッチした記憶データにかかわらず，前記選択ビット線を前記基準電位に駆動して，前記選択メモリセル内の前記強誘電体キャパシタに前記第一のデータを書き込み，
前記プリチャージ期間では，書き込みデータまたは前記ラッチした記憶データが前記第二のデータの場合に，前記ライトアンプが前記前記選択ビット線を前記基準電位から高電位レベルに駆動する強誘電体メモリ。
（付記５）
付記１において，
さらに，前記第一の時間で，前記選択ビット線に出力された電荷量を電圧に変換すると共に前記選択ビット線を前記基準電位に維持する電荷電圧変換アンプ（QVA）を有し，
前記ラッチアンプは，前記第二の時間で，前記電荷電圧変換アンプが変換した電圧をセンスして前記記憶データをラッチする強誘電体メモリ。
（付記６）
付記５において，
前記メモリセルは，一対の前記アクセスゲートと，一対の前記強誘電体キャパシタとを有し，
前記第二の時間で，当該一対の選択ビット線を共に前記基準電位に維持して，前記一対の強誘電体キャパシタに前記第一のデータを書き込み，
前記プリチャージ期間では，前記ライトアンプが前記一対の選択ビット線の一方を前記基準電位から前記高電位レベルに駆動して前記選択メモリセル内の一方の強誘電体キャパシタに前記第二のデータを書き込む強誘電体メモリ。
（付記７）
付記５において，
前記メモリセルは，１つの前記アクセスゲートと，１つの前記強誘電体キャパシタとを有し，
前記第二の時間で，前記選択ビット線を前記基準電位に維持して，前記書き込みデータまたは前記ラッチした記憶データにかかわらず，前記選択メモリセル内の前記強誘電体キャパシタに前記第一のデータを書き込み，
前記プリチャージ期間では，書き込みデータまたは前記ラッチした記憶データが前記第二のデータの場合に，前記ライトアンプが前記前記選択ビット線を前記基準電位から高電位レベルに駆動する強誘電体メモリ。
（付記８）
付記２または５において，
前記ラッチアンプ及びライトアンプは，前記複数のビット線に共通に設けられ，
前記第一の時間で，前記選択ビット線が前記ラッチアンプに接続され，
前記プリチャージ期間で，前記選択ビット線が前記ライトアンプに接続される強誘電体メモリ。
（付記９）
付記２または５において，
前記アクティブ期間において，非選択のビット線は前記基準電位に維持され，前記選択ワード線に接続される非選択メモリセルのプレート線は前記高電位レベルに駆動されない強誘電体メモリ。
（付記１０）
付記２または５において，
前記プレート線は，前記ビット線に沿って配置され，
前記アクティブ期間において，非選択のビット線は前記基準電位に維持される強誘電体メモリ。
（付記１１）
複数のワード線と，
前記ワード線に交差する複数のビット線対と，
複数のプレート線と，
前記ワード線とビット線対との交差位置に配置され，前記ワード線とビット線対にそれぞれ接続された一対のアクセスゲートと，前記一対のアクセスゲートと前記プレート線との間にそれぞれ設けられた一対の強誘電体キャパシタとをそれぞれ有する複数のメモリセルと，
前記強誘電体キャパシタから前記ビット線対に出力される電荷量に応じて記憶データをラッチするラッチアンプと，
書き込みデータまたは前記ラッチした記憶データに応じて前記ビット線対を駆動するライトアンプとを有し，
アクティブ期間の開始時までに前記ビット線対が基準電位にプリチャージされ，
アクティブ期間では，第一の時間で，入力アドレスに応じて選択ワード線を駆動し，前記プレート線を基準電位から高電位レベルに駆動して前記強誘電体キャパシタから電荷を前記選択ビット線対に出力させ，その後第二の時間で，選択ビット線対を共に基準電位にして前記選択メモリセルの前記一対の強誘電体キャパシタに第一のデータを書き込み，その後第三の時間で，前記プレート線を前記基準電位に駆動し前記選択ビット線対と共に前記基準電位に維持し，
前記アクティブ期間後のプリチャージ期間では，前記ライトアンプが書き込みデータまたは前記ラッチした記憶データにしたがって前記選択ビット線対のいずれか一方を前記基準電位から高電位レベルに駆動して前記選択メモリセルの対応する強誘電体キャパシタに第二のデータを書き込む強誘電体メモリ。
（付記１２）
複数のワード線と，
前記ワード線に交差する複数のビット線と，
複数のプレート線と，
前記ワード線とビット線との交差位置に配置され，前記ワード線とビット線に接続されたアクセスゲートと，前記アクセスゲートと前記プレート線との間に設けられた強誘電体キャパシタとをそれぞれ有する複数のメモリセルと，
前記強誘電体キャパシタから前記ビット線に出力される電荷量に応じて記憶データをラッチするラッチアンプと，
書き込みデータまたは前記ラッチした記憶データに応じて前記ビット線を駆動するライトアンプとを有する強誘電体メモリの書き込み方法であって，
アクティブ期間の開始時までに前記ビット線を基準電位にプリチャージし，
アクティブ期間では，第一の時間で，入力アドレスに応じて選択ワード線を駆動し，前記プレート線を基準電位から高電位レベルに駆動して前記強誘電体キャパシタから電荷を前記選択ビット線に出力させ，その後第二の時間で，書き込みデータにかかわらず選択ビット線を基準電位にして前記選択メモリセルに第一のデータを書き込み，その後第三の時間で，前記プレート線を前記基準電位に駆動し前記選択ビット線と共に前記基準電位に維持し，
前記アクティブ期間後のプリチャージ期間では，前記ライトアンプが書き込みデータまたは前記ラッチした記憶データにしたがって前記選択ビット線を前記基準電位から高電位レベルに駆動して前記選択メモリセルに第二のデータを書き込む強誘電体メモリの書き込み方法。
WL:ワード線 PL:プレート線
BL,xBL:ビット線対 Din:書き込みデータ

Claims (10)

  1. 複数のワード線と，
    前記ワード線に交差する複数のビット線と，
    複数のプレート線と，
    前記ワード線とビット線との交差位置に配置され，前記ワード線とビット線に接続されたアクセスゲートと，前記アクセスゲートと前記プレート線との間に設けられた強誘電体キャパシタとをそれぞれ有する複数のメモリセルと，
    前記強誘電体キャパシタから前記ビット線に出力される電荷量に応じて記憶データをラッチするラッチアンプと，
    書き込みデータまたは前記ラッチした記憶データに応じて前記ビット線を駆動するライトアンプとを有し，
    アクティブ期間の開始時までに前記ビット線が基準電位にプリチャージされ，
    アクティブ期間では，第一の時間で，入力アドレスに応じて選択ワード線を駆動し，前記プレート線を基準電位から高電位レベルに駆動して前記強誘電体キャパシタから電荷を前記選択ビット線に出力させ，その後第二の時間で，書き込みデータにかかわらず選択ビット線を基準電位にして前記選択メモリセルに第一のデータを書き込み，その後第三の時間で，前記プレート線を前記基準電位に駆動し前記選択ビット線と共に前記基準電位に維持し，
    前記アクティブ期間後のプリチャージ期間では，前記ライトアンプが書き込みデータまたは前記ラッチした記憶データにしたがって前記選択ビット線を前記基準電位から高電位レベルに駆動して前記選択メモリセルに第二のデータを書き込む強誘電体メモリ。
  2. 請求項１において，
    前記アクティブ期間では，前記第一の時間で，前記強誘電体キャパシタから前記ビット線に出力される電荷量に応じて選択ビット線の電位が上昇し，前記第二の時間で，前記ラッチアンプが前記選択ビット線の電位にしたがって前記記憶データをラッチすると共に，前記ラッチアンプを前記選択ビット線から切り離して当該選択ビット線を前記基準電位に駆動する強誘電体メモリ。
  3. 請求項２において，
    前記メモリセルは，一対の前記アクセスゲートと，一対の前記強誘電体キャパシタとを有し，
    前記第二の時間で，当該一対の選択ビット線を共に前記基準電位に駆動して，前記一対の強誘電体キャパシタに前記第一のデータを書き込み，
    前記プリチャージ期間では，前記ライトアンプが前記一対の選択ビット線の一方を前記基準電位から前記高電位レベルに駆動して前記選択メモリセル内の一方の強誘電体キャパシタに前記第二のデータを書き込む強誘電体メモリ。
  4. 請求項２において，
    前記メモリセルは，１つの前記アクセスゲートと，１つの前記強誘電体キャパシタとを有し，
    前記第二の時間で，前記書き込みデータまたは前記ラッチした記憶データにかかわらず，前記選択ビット線を前記基準電位に駆動して，前記選択メモリセル内の前記強誘電体キャパシタに前記第一のデータを書き込み，
    前記プリチャージ期間では，書き込みデータまたは前記ラッチした記憶データが前記第二のデータの場合に，前記ライトアンプが前記前記選択ビット線を前記基準電位から高電位レベルに駆動する強誘電体メモリ。
  5. 請求項１において，
    さらに，前記第一の時間で，前記選択ビット線に出力された電荷量を電圧に変換すると共に前記選択ビット線を前記基準電位に維持する電荷電圧変換アンプ（QVA）を有し，
    前記ラッチアンプは，前記第二の時間で，前記電荷電圧変換アンプが変換した電圧をセンスして前記記憶データをラッチする強誘電体メモリ。
  6. 請求項５において，
    前記メモリセルは，一対の前記アクセスゲートと，一対の前記強誘電体キャパシタとを有し，
    前記第二の時間で，当該一対の選択ビット線を共に前記基準電位に維持して，前記一対の強誘電体キャパシタに前記第一のデータを書き込み，
    前記プリチャージ期間では，前記ライトアンプが前記一対の選択ビット線の一方を前記基準電位から前記高電位レベルに駆動して前記選択メモリセル内の一方の強誘電体キャパシタに前記第二のデータを書き込む強誘電体メモリ。
  7. 請求項５において，
    前記メモリセルは，１つの前記アクセスゲートと，１つの前記強誘電体キャパシタとを有し，
    前記第二の時間で，前記選択ビット線を前記基準電位に維持して，前記書き込みデータまたは前記ラッチした記憶データにかかわらず，前記選択メモリセル内の前記強誘電体キャパシタに前記第一のデータを書き込み，
    前記プリチャージ期間では，書き込みデータまたは前記ラッチした記憶データが前記第二のデータの場合に，前記ライトアンプが前記前記選択ビット線を前記基準電位から高電位レベルに駆動する強誘電体メモリ。
  8. 請求項２または５において，
    前記ラッチアンプ及びライトアンプは，前記複数のビット線に共通に設けられ，
    前記第一の時間で，前記選択ビット線が前記ラッチアンプに接続され，
    前記プリチャージ期間で，前記選択ビット線が前記ライトアンプに接続される強誘電体メモリ。
  9. 複数のワード線と，
    前記ワード線に交差する複数のビット線対と，
    複数のプレート線と，
    前記ワード線とビット線対との交差位置に配置され，前記ワード線とビット線対にそれぞれ接続された一対のアクセスゲートと，前記一対のアクセスゲートと前記プレート線との間にそれぞれ設けられた一対の強誘電体キャパシタとをそれぞれ有する複数のメモリセルと，
    前記強誘電体キャパシタから前記ビット線対に出力される電荷量に応じて記憶データをラッチするラッチアンプと，
    書き込みデータまたは前記ラッチした記憶データに応じて前記ビット線対を駆動するライトアンプとを有し，
    アクティブ期間の開始時までに前記ビット線対が基準電位にプリチャージされ，
    アクティブ期間では，第一の時間で，入力アドレスに応じて選択ワード線を駆動し，前記プレート線を基準電位から高電位レベルに駆動して前記強誘電体キャパシタから電荷を前記選択ビット線対に出力させ，その後第二の時間で，選択ビット線対を共に基準電位にして前記選択メモリセルの前記一対の強誘電体キャパシタに第一のデータを書き込み，その後第三の時間で，前記プレート線を前記基準電位に駆動し前記選択ビット線対と共に前記基準電位に維持し，
    前記アクティブ期間後のプリチャージ期間では，前記ライトアンプが書き込みデータまたは前記ラッチした記憶データにしたがって前記選択ビット線対のいずれか一方を前記基準電位から高電位レベルに駆動して前記選択メモリセルの対応する強誘電体キャパシタに第二のデータを書き込む強誘電体メモリ。
  10. 複数のワード線と，
    前記ワード線に交差する複数のビット線と，
    複数のプレート線と，
    前記ワード線とビット線との交差位置に配置され，前記ワード線とビット線に接続されたアクセスゲートと，前記アクセスゲートと前記プレート線との間に設けられた強誘電体キャパシタとをそれぞれ有する複数のメモリセルと，
    前記強誘電体キャパシタから前記ビット線に出力される電荷量に応じて記憶データをラッチするラッチアンプと，
    書き込みデータまたは前記ラッチした記憶データに応じて前記ビット線を駆動するライトアンプとを有する強誘電体メモリの書き込み方法であって，
    アクティブ期間の開始時までに前記ビット線を基準電位にプリチャージし，
    アクティブ期間では，第一の時間で，入力アドレスに応じて選択ワード線を駆動し，前記プレート線を基準電位から高電位レベルに駆動して前記強誘電体キャパシタから電荷を前記選択ビット線に出力させ，その後第二の時間で，書き込みデータにかかわらず選択ビット線を基準電位にして前記選択メモリセルに第一のデータを書き込み，その後第三の時間で，前記プレート線を前記基準電位に駆動し前記選択ビット線と共に前記基準電位に維持し，
    前記アクティブ期間後のプリチャージ期間では，前記ライトアンプが書き込みデータまたは前記ラッチした記憶データにしたがって前記選択ビット線を前記基準電位から高電位レベルに駆動して前記選択メモリセルに第二のデータを書き込む強誘電体メモリの書き込み方法。
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