TWI493550B - 半導體記憶裝置及半導體裝置 - Google Patents

Description

半導體記憶裝置及半導體裝置

本發明係主要關於一種具有記憶體單元陣列之半導體記憶裝置，該記憶體單元陣列係在列方向及行方向上分別排列複數個記憶體單元而構成，該記憶體單元係具備基於藉由電性應力的施加而電阻產生變化之電性動作特性而記憶資訊之可變電阻元件而成。

以快閃記憶體為代表之非揮發性記憶體作為大電容且小型的資訊記錄媒體，在電腦、通信、計測機器、自動控制裝置、及個人周邊所使用之生活機器等之廣泛領域中被使用，且對於更廉價且大電容的非揮發性記憶體之需求非常大。其理由為，可電性重寫，且根據即使切斷電源資料仍不會消失之點，可發揮作為可容易攜帶之記憶卡、行動電話等或作為裝置運轉之初始設定而非揮發性地預先記憶之資料儲存裝置、程式儲存裝置等之功能等。

惟，快閃記憶體相較於將資料寫入為邏輯值「0」之程式動作，由於會在將資料抹除為邏輯值「1」之抹除動作上更花費時間，因此無法進行高速動作。關於抹除動作，雖在進行抹除動作之時藉由以區塊單位進行而謀求速度之提高，但會有因以區塊單位進行抹除而無法進行利用隨機存取之寫入之問題。

是以，目前正在廣泛研究代替快閃記憶體之新型非揮發記憶體。其中，利用藉由對金屬氧化膜施加電壓而會引起 電阻變化之現象之電阻變化記憶體，在微細化極限之層面上相較於快閃記憶體更有利，又可進行低電壓動作，且可進行高速的資料重寫，因此近年來正在積極地進行研究開發。

作為具有該等金屬氧化物之可變電阻元件的寫入特性(程式及抹除特性)，在稱為「雙極切換」之驅動方法之情形下，藉由在程式動作與抹除動作中分別對元件施加相反極性的電壓脈衝，元件之電阻會依據該電壓脈衝的極性而增加(高電阻化)或減少(低電阻化)，因此，藉由以各電阻狀態應用邏輯值作為資料，而可將該可變電阻元件作為記憶體元件使用。

作為使用具有上述金屬氧化物之可變電阻元件之記憶裝置的特徴，可舉出如下之點：由於可以低電壓高速地進行程式動作與抹除動作之任一者，因此可進行對於任意位址之高速重寫。因此，由於可以非揮發記憶體原狀使用先前在DRAM中展開使用之資料，故而可期待能夠較大地有助於降低移動機器的消耗電力或提高使用性。另一方面，存在因雙極切換所特有的驅動方法而引起之應解決之問題。

為對可變電阻元件寫入作為記憶資訊之正確的電阻值，且使作為記憶體元件之可靠性提高，期望反復進行使所選擇之記憶體單元內的可變電阻元件之電阻產生變化之寫入動作、與用以驗證所寫入之電阻值之讀取動作(驗證動作)。在驗證動作中，對所選擇之記憶體單元內的可變電阻元件施加用以實現寫入動作之電壓脈衝之後，施加用以 實現驗證動作之電壓脈衝，並以感測放大器檢測所選擇之記憶體單元中流動之電流或由該電流所致之電壓變化等，藉此，利用寫入動作進行可變電阻元件的電阻是否變化至所期望的電阻值之驗證(例如，參照日本特開2009-99199號公報)。此處，為以下說明之方便起見，設想在列方向及行方向上分別排列複數個記憶體單元，且同一行之記憶體單元的各一端連接於共通的位元線，所有記憶體單元之各另一端連接於共通的源極板而成之記憶體單元陣列。另，以下說明之問題在同一列或同一行之記憶體單元的各另一端連接於共通的源極線之陣列構成中亦相同。

先前，對於已寫入之記憶體單元之通常的讀取動作與上述驗證動作，由於係共同使用相同之感測放大器而進行，因此可藉由分別施加同極性的電壓脈衝而予以執行。因而，在利用雙極切換動作進行寫入動作之情形下，即便於使可變電阻元件的電阻狀態低電阻化之寫入動作(以下，稱為「設定動作」)、與使可變電阻元件的電阻狀態高電阻化之寫入動作(以下，稱為「重設動作」)間施加於可變電阻元件之電壓脈衝的極性不同，以該等之各驗證動作施加於可變電阻元件之電壓脈衝的極性仍相同。

在設定動作中，當判定為在設定動作後的驗證動作中可變電阻元件的電阻未充分低電阻化之情形下，執行再設定動作。對於再設定動作亦執行驗證動作，且反復再設定動作及其驗證動作，直至判定可變電阻元件的電阻已充分低電阻化，或直至再設定動作的次數達到規定次數。在設定 動作及其驗證動作之間，若使對可變電阻元件施加之電壓脈衝的極性相同，則在該反復動作期間，源極板與非選擇位元線的電位仍為基準電位而無需變更。

在重設動作中，亦與設定動作相同，當判定為在重設動作後的驗證動作中可變電阻元件的電阻未充分高電阻化之情形下，執行再重設動作。對於再重設動作亦執行驗證動作，且反復再重設動作及其驗證動作，直至判定可變電阻元件的電阻已充分高電阻化，或直至再重設動作的次數達到規定次數。如上述般，在設定動作及其驗證動作之間，當對可變電阻元件施加之電壓脈衝的極性相同之情形下，在重設動作及其驗證動作中，對可變電阻元件施加之電壓脈衝的極性各不相同。其結果，有必要於每次進行重設動作時，將源極板及非選擇位元線預充電至特定的重設電位，且每次進行驗證動作時，將源極板及非選擇位元線的電位放電至基準電位。如上述般，當反復再重設動作及其驗證動作時，則每次亦會反復對於源極板及非選擇位元線之上述預充電與放電。源極板雖依存於陣列大小，但有總配線長較長(在以面形成之情形下總面積較大)且具有數100 pF的寄生電容之情形。關於非選擇位元線，雖亦依存於位元線的總數，但通常非選擇位元線的數相較於選擇位元線的數為極多，因此，非選擇位元線佔有總位元線配線長的相當比例，且與源極板相同，有具有數100 pF的寄生電容之情形。結果，會產生藉由將該較大的寄生電容進行充放電而使重設動作時之消耗電力增大之問題。再者，由於當 將該較大的寄生電容急速充電時會使電源電位產生較大的尖峰狀雜訊，因此亦會產生無法高速地處理預充電，而使重設動作期間變長之問題。特別是在內置的升壓電路中產生上述特定的重設電位之情形時，亦有必要充分抑制驅動重設電位之驅動器的輸出電流，而避免超過該升壓電路的電流供給能力。該等會成為使重設動作之上述反復動作的總處理能力下降之要因。

另，在設定動作及其驗證動作之間，對可變電阻元件施加之電壓脈衝的極性相同之情形時，如上述般，在重設動作中會產生上述消耗電力增大及產生雜訊等之問題，相反地，在重設動作及其驗證動作之間，對可變電阻元件施加之電壓脈衝的極性相同之情形時，在設定動作中會產生上述消耗電力增大及產生雜訊等之問題。

本發明鑑於上述雙極切換所特有的問題點，目的在於提供一種可分別低消耗電力且高速地執行對可變電阻元件之電壓施加極性不同之2種寫入動作後的各驗證動作之半導體記憶裝置或半導體裝置。

為達成上述目的，本發明提供一種半導體記憶裝置，其特徵係包含：記憶體單元陣列，其係在列方向及行方向上分別排列複數個具備藉由電阻的變化而記憶資訊之可變電阻元件而成之記憶體單元，並分別將同一行的前述記憶體單元之各一端連接於共通的第1控制線上，將至少同一列或同一行的前述記憶體單元之各另一端連接於共通的第2 控制線上而構成；選擇電路，其係選擇成為寫入或讀取的對象之前述記憶體單元；寫入電路，其係使所選擇之前述記憶體單元的前述可變電阻元件之電阻變化；及讀取電路，其係讀取所選擇之前述記憶體單元的前述可變電阻元件之電阻狀態；且前述寫入電路係構成為可分別執行藉由使電流自前述記憶體單元的前述一端側經由前述可變電阻元件向前述另一端側流動而使前述可變電阻元件的電阻低電阻化之設定動作、及藉由使電流自前述記憶體單元的前述另一端側經由前述可變電阻元件向前述一端側流動而使前述可變電阻元件的電阻高電阻化之重設動作；前述讀取電路係構成為可分別執行藉由使電流自前述記憶體單元的前述一端側經由前述可變電阻元件向前述另一端側流動而讀取前述可變電阻元件的電阻狀態之第1讀取動作、及藉由使電流自前述記憶體單元的前述另一端側經由前述可變電阻元件而向前述一端側流動而讀取前述可變電阻元件的電阻狀態之第2讀取動作。

更好的是，上述特徴之半導體記憶裝置係以如下之方式構成：在前述寫入電路進行前述設定動作之情形下，前述讀取電路在特定時序啟動，並藉由前述第1讀取動作讀取前述設定動作的對象即前述記憶體單元的電阻狀態，藉此進行判定前述設定動作是否已結束之設定驗證動作；在前述寫入電路進行前述重設動作之情形下，前述讀取電路在特定時序啟動，並藉由前述第2讀取動作讀取前述重設動 作的對象即前述記憶體單元的電阻狀態，藉此進行判定前述重設動作是否已結束之重設驗證動作。

再者，較佳的是，上述特徴之半導體記憶裝置之前述記憶體單元係串聯連接前述可變電阻元件與電流控制元件而構成。

再者，亦較佳的是，上述特徴之半導體記憶裝置係以如下之方式構成：前述讀取電路係與經選擇之前述記憶體單元所連接之前述第1控制線及前述第2控制線之任一者之控制線電性連接，並檢測在該任一者之控制線中流動之電流或產生之電壓變化，而藉由前述第1讀取動作與前述第2讀取動作中經啟動之任一者的讀取動作，讀取所選擇之前述記憶體單元的電阻狀態。

再者，亦較佳的是，上述特徵之半導體記憶裝置係以如下之方式構成：前述讀取電路中執行前述第1讀取動作之第1讀取電路係與經選擇之前述記憶體單元所連接之前述第1控制線及前述第2控制線之任一者之控制線電性連接；前述讀取電路中執行前述第2讀取動作之第2讀取電路係與經選擇之前述記憶體單元所連接之前述第1控制線及前述第2控制線的另一者之控制線電性連接；前述第1讀取電路與前述第2讀取電路之各者係檢測電性連接之側的前述第1或第2控制線中流動之電流或產生之電壓的大小或變化，而讀取經選擇之前述記憶體單元的電阻狀態。

再者，亦較佳的是，上述特徴之半導體記憶裝置係以如下之方式構成：前述讀取電路係為互相對稱之電路構成， 且具備所使用之主動元件的導電型及電場方向互相反轉之2種感測放大器，且將前述2種感測放大器之一者使用於前述第1讀取動作，將另一者使用於前述第2讀取動作。

再者，亦較佳的是，上述特徴之半導體記憶裝置係以如下之方式構成：前述讀取電路進行讀取前述設定動作或前述重設動作結束之已寫入狀態的前述記憶體單元之電阻狀態之讀取動作，且在不進行附隨於前述設定動作與前述重設動作中之任一者之獨立的讀取動作之情形時，進行前述第1讀取動作與前述第2讀取動作中預先決定之一者之讀取動作。

根據上述特徴之半導體記憶裝置，由於讀取電路在讀取可變電阻元件的電阻狀態之時，可實現使電流自記憶體單元的一端側經由可變電阻元件向另一端側流動而進行讀取之第1讀取動作、及相反地使電流自記憶體單元的另一端側經由可變電阻元件向一端側流動而進行讀取之第2讀取動作之2種讀取動作，因此在判定使電流自記憶體單元的一端側經由可變電阻元件向另一端側流動之設定動作後之可變電阻元件的電阻是否已適當地低電阻化之設定驗證動作中，可利用使電流在與設定動作相同之方向上流動之第1讀取動作，再者，在判定使電流自記憶體單元的另一端側經由可變電阻元件向一端側流動之重設動作後之可變電阻元件的電阻是否已適當地高電阻化之重設驗證動作中，可利用使電流在與重設動作相同之方向上流動之第2讀取動作。其結果，由於施加於成為設定動作或重設動作的對 象之選擇記憶體單元之電壓的極性在設定動作或重設動作時與該等之驗證動作時相同，因此在固定第1或第2控制線的一側之電位之狀態下，以使另一側的電位極性不反轉而位準變化之操作，即可自設定動作或重設動作過渡至驗證動作。該情況意味著針對未成為與固定電位之側的第1或第2控制線連接之設定動作或重設動作的對象之非選擇記憶體單元，在過渡至驗證動作之時，無須使另一側的非選擇控制線之電位產生變化而可維持非選擇記憶體單元的非選擇狀態。亦即，在設定動作與重設動作之任一情形下，皆未伴隨具有較大的寄生電容之非選擇控制線的電位變化而可過渡至驗證動作，因此可低消耗電力且高速地處理包含驗證動作之寫入處理整體。

再者，當記憶體單元係串聯連接可變電阻元件與電流控制元件而構成時，藉由控制記憶體單元的電流控制元件之導通、非導通，可明確地分離記憶體單元的選擇、非選擇。亦即，以非選擇記憶體單元可切斷記憶體單元的兩端間之電流。其結果，利用對於選擇記憶體單元之設定動作或重設動作，可抑制非選擇記憶體單元的可變電阻元件錯誤地低電阻化或高電阻化之誤寫入。再者，可排除來自非選擇記憶體單元的干渉電流混入至在第1讀取動作或第2讀取動作之選擇記憶體單元中流動之電流，從而讀取動作的動作餘裕及速度提高。

以下，茲參照圖式，就本發明之半導體記憶裝置(以 下，適宜稱為「本發明裝置」)的實施形態，詳細地進行說明。

〈第1實施形態〉

圖1中顯示本發明裝置的第1實施形態之概略區塊構成。如圖1所示般，本發明裝置1係具備：記憶體單元陣列10、輸入輸出控制電路11、控制信號輸入電路12、位址暫存器13、列位址緩衝器14、行位址緩衝器15、列解碼器16、行解碼器17、指令暫存器18、控制邏輯電路19、陣列控制電路20、讀取電路21、寫入電路22、狀態暫存器23、及狀態信號輸出電路24而構成。另，在本實施形態中，係由記憶體單元陣列10、行解碼器16、行解碼器17、讀取電路21、及寫入電路22構成1個記憶體單元陣列組(以下，簡稱為「記憶組」)，且具備複數組之該記憶組之構成，作為一例，在圖1中例示記憶組數為2之情形。

記憶體單元陣列10係如圖2所示般，分割構成有複數個區塊30。區塊30係在列及行方向上以矩陣狀分別配置複數個，且同一列之各區塊30係以在1個或複數個列方向上延伸之主字元線MWLB相互連結，同一行之各區塊30係以在1個或複數個行方向上延伸之整體位元線GBL相互連結。各主字元線MWLB連接於列解碼器16，各整體位元線GBL分別連接於讀取電路21與寫入電路22。另，在本實施形態中，當對每個區塊30分配2條主字元線MWLB與2條整體位元線GBL，並將在區塊30的行方向上配置之數(區塊列數)設為M，將在區塊30的列方向上配置之數(區塊行數)設為N 時，主字元線MWLB的總數成為2M，整體位元線GBL的總數成為2N。

區塊30係如圖3所示般，具備記憶體單元子陣列(以下，簡稱為「子陣列」)31、子字元線驅動器32、位元線選擇器33、及源極板驅動器34而構成。

子陣列31係分別在列及行方向上以矩陣狀配置複數個記憶體單元MC而構成。記憶體單元MC係如圖4所示般，連接可變電阻元件RCE的一端與單元電晶體CT的源極及汲極之一者而構成之3端子構造的記憶體單元。同一列之記憶體單元MC的單元電晶體CT之閘極分別連接於1條在列方向上延伸之子字元線SWL，同一行之記憶體單元MC的可變電阻元件RCE之另一端連接於1條在行方向上延伸之局部位元線LBL，子陣列31內之所有記憶體單元MC之單元電晶體CT的源極及汲極之另一者連接於共通的源極板SP。在圖3中，顯示將記憶體單元MC配置成8列×8行之構成例，對每個區塊30，各設置有8條子字元線SWL與局部位元線LBL。另，記憶體單元MC亦可替換可變電阻元件RCE與單元電晶體CT的配置。

可變電阻元件RCE係具有於2個電極間具備可變電阻體之元件構造，且由該兩電極間的電流電壓特性規定之電阻狀態會根據施加於該兩電極間之電性應力而在不同之2個以上的電阻狀態間轉變，並藉由非揮發性地保持其中之1個電阻狀態而記憶資訊之非揮發性記憶元件。在本實施形態中，為說明之方便起見，在可變電阻元件RCE之2個電 極中，將與單元電晶體CT連接之側的一端稱為「第1電極」，將與局部位元線LBL連接之側的另一端稱為「第2電極」。

在本實施形態中，設想可變電阻元件RCE係具有藉由使電流自第2電極側向第1電極側流動而使電阻低電阻化，相反地，藉由使電流自第1電極側向第2電極側流動而使電阻高電阻化之電阻轉換特性之可變電阻元件。如此，因低電阻化與高電阻化而電流流動方向反轉之電阻轉換動作被稱為「雙極切換動作」。在本實施形態中，將使可變電阻元件RCE的電阻低電阻化之動作稱為「設定動作」，將使其高電阻化之動作稱為「重設動作」，且將兩者總称為「寫入動作」。再者，在本實施形態中，在可變電阻元件RCE的電阻低電阻化之狀態(設定狀態)下分配邏輯值「1」，在可變電阻元件RCE的電阻高電阻化之狀態(重設狀態)下分配邏輯值「0」，而依據可變電阻元件RCE的電阻狀態記憶1位元的2值資訊。另，在本實施形態中，係採用正邏輯，對信號位準的高位準分配邏輯值「1」，對低位準分配邏輯值「0」。

作為利用該雙極切換動作引起電阻變化之可變電阻元件RCE，存在各種元件構造及材料構成者。例如，可使用具有包含Al、Hf、Ni、Co、Ta、Zr、W、Ti、Cu、V、Zn、Nb之至少任一金屬的氧化物或氮氧化物之可變電阻體之可變電阻元件。作為一例，圖5中顯示在於上部電極與下部電極之間挟持可變電阻體之構造中，製作分別於上部電極 使用Ta、於下部電極使用TiN、對可變電阻體使用膜厚為3 nm的Hf氧化物膜之可變電阻元件，並以下部電極為基準，施加正電壓脈衝(1.8 V、50 nsec)而進行設定動作，施加負電壓脈衝(-1.6 V、50 nsec)而進行重設動作之情形的可變電阻元件之電阻變化。另，本發明裝置1所使用之可變電阻元件RCE，只要是利用雙極切換動作引起電阻變化者即可，並非限定於上述例示者。

另一方面，作為單元電晶體CT，可利用在與基板面平行之方向上配置有源極與汲極之平面型MOS電晶體、或在與基板面垂直之方向上配置有源極與汲極之縱型MOS電晶體等。

源極板SP可依據單元電晶體CT的構造而考慮各種形態。例如，單元電晶體CT為平面型MOS電晶體之情形時，較好的是，源極板SP係如圖3例示般，以列方向或行方向上延伸之線狀或格柵狀構成，以免與子字元線SWL及局部位元線LBL等之其他信號配線交錯。又，縱型MOS電晶體之情形時，除了以線狀或格柵狀構成以外，可以平板狀構成。

子字元線驅動器32係如圖3所示般，以在1個子陣列31的列方向(圖3中為左右)上各配置1個，且由一側的子字元線驅動器32驅動奇數序號的子字元線SWL，由另一側的子字元線驅動器32驅動偶數序號的子字元線SWL之方式構成。各子字元線驅動器32係如圖6所示般，使1條主字元線MWLB分支為左右2條子字元線SWL，而成為由子字元線 選擇信號WLSEL〈0-3〉選擇合計4條子字元線SWL中的1條之電路構成。連接於同一列之區塊30之2條主字元線MWLB係任一者成為低位準而被選擇。未被選擇之連接於區塊30之2條主字元線MWLB皆為高位準。利用左右1組子字元線驅動器32，使對應於所選擇之主字元線MWLB之4條子字元線SWL中的所選擇之1條被驅動為高位準，未被選擇之3條被驅動為低位準。又，對應於非選擇主字元線MWLB之4條子字元線SWL全部由子字元線選擇信號WLSEL〈0-3〉的反轉信號皆驅動為低位準。產生該反轉信號之電路35分別設置於各區塊30的4個角落。

位元線選擇器33係如圖3所示般，以在1個子陣列31的行方向(圖3中為上下)上各配置1個，且由一側的位元線選擇器33驅動奇數序號的局部位元線LBL，由另一側的位元線選擇器33驅動偶數序號的局部位元線LBL之方式構成。各位元線選擇器33係如圖7所示般，使1條整體位元線GBL分支為左右2條局部位元線LBL，且由局部位元線選擇信號BLSEL〈0-3〉選擇合計4條局部位元線LBL中的任意1條之電路構成。在本實施形態中，連接於同一行之區塊30之2條整體位元線GBL成為分別依據此時的動作模式(設定動作、重設動作、或讀取動作)之選擇位準。利用上下1組位元線選擇器33，對應於各整體位元線GBL之4條局部位元線LBL中被選擇之1條驅動為上述選擇位準。未由局部位元線選擇信號BLSEL〈0-3〉選擇之局部位元線LBL各自被驅動為與源極板SP相同之位準。

以上，在本實施形態中，於各動作模式中，係同時選擇所有整體位元線GBL，並選擇1條主字元線MWLB。亦即，同時選擇同一列的N個區塊30。再者，由於對所選擇之每個區塊30，選擇2條局部位元線LBL與1條子字元線SWL，並選擇2個記憶體單元MC，因此，在記憶體單元陣列10內，可同時選擇2N個記憶體單元MC。

源極板驅動器34係如圖3所示般，分別設置於各區塊30的4個角落。另，由於1個子陣列31內的記憶體單元MC全部連接於相同之源極板SP，因此，源極板驅動器34只要於各區塊30上至少設置有1個即可。源極板驅動器34係如圖7所示般，由CMOS反轉器電路構成，且輸入連接於源極板選擇信號SPSEL，輸出連接於源極板SP。源極板驅動器34係在源極板選擇信號SPSEL為高位準時將源極板SP驅動為接地電位VSS，為低位準時驅動為重設電位VRST。在本實施形態中，設想源極板SP係以每個區塊30獨立驅動之情形。源極板選擇信號SPSEL係藉由陣列控制電路20與列解碼器16產生。在本實施形態中，於各區塊30中，在待機狀態下，源極板選擇信號SPSEL為高位準，且源極板SP被驅動為接地電位VSS。

以上，在本實施形態中，記憶體單元陣列10具有將以矩陣狀配置記憶體單元MC之子陣列31進而以矩陣狀配置之階層陣列構造，字元線具有主字元線MWLB與子字元線SWL的階層字元線構造，位元線具有整體位元線GBL與局部位元線LBL的階層位元線構造。

圖1之區塊構成為設想將本發明裝置1使用於大電容的資料儲存裝置中之情形之構成，因此，為限制端子數，而成為經由8條I/O端子(I/O1~8)自輸入輸出控制電路11輸入或輸出指令編碼、位址輸入、輸入資料、輸出資料、及狀態編碼之各者之構成。

再者，本發明裝置1並非採用以位元組單位隨機執行資料之讀取及寫入之隨機存取，而是採用以包含複數個位元組之頁面為1個動作的基本單位進行讀取及寫入，且以位元組單位串列地依次執行最大為1頁面大小之經讀取之資料的輸出或寫入之資料的輸入之頁面讀取、頁面寫入方式。在本實施形態中，設想使1位元(2值資料)記憶於記憶體單元MC中之情形，且1頁面的大小(單位：byte)成為將同時選擇之記憶體單元MC的個數(2N)除以I/O數(8)所得之值(N/4)。

在本實施形態中，由於在構成上，每1記憶組具備M×N個區塊30，每1區塊30具備64個記憶體單元MC，因此，1記憶組的記憶容量為64 MN位元(8 MN位元組)，包含於其中之頁面數成為32 M。由於記憶組數為2，因此總頁面數成為64 M。

是否進行利用輸入輸出控制電路11之位址輸入、及輸入資料、輸出資料、或狀態編碼之輸入或輸出之任一者，係由輸入於控制信號輸入電路12中之控制信號予以控制。在本實施形態中，作為輸入於控制信號輸入電路12中之控制信號，係使用晶片啟用信號CEB、指令鎖存啟用信號 CLE、位址鎖存啟用信號ALE、寫入啟用信號WEB、讀取啟用信號REB、寫入保護信號WPB等。各信號名的末尾為「B」之信號表示在低位準時啟動之信號，但啟動位準是低位準還是高位準並非限定於本實施形態。

指令編碼係在指令鎖存啟用信號CLE為高位準時與寫入啟用信號WEB同步，而於輸入輸出控制電路11中讀入1~數位元組，且被傳送至指令暫存器18中。傳送至指令暫存器18之指令編碼係在控制邏輯電路19中被解讀，且依據經解讀之指令編碼的內容之動作模式下的處理程序係由控制邏輯電路19控制。

動作模式雖可根據需要而設定各種內容者，但在以下說明中，茲說明與本發明的內容相關之3個動作模式，即於由位址輸入所指定之頁面中依據該1個頁面的資料輸入而寫入資料「1」之頁面程式動作、於由位址輸入所指定之複數個頁面構成之區段的全部位元中寫入資料「0」之區段抹除動作、及將記憶於由位址輸入所指定之頁面中之資料以位元組單位依次讀取之頁面讀取動作。在本實施形態中，設想對於事先經重設之記憶體單元進行頁面程式動作之情形。再者，在本實施形態中，設想由同一列之N個區塊30構成1個區段之情形。由於1個頁面係由自同一列之N個區塊30中各選擇2個之2N個記憶體單元MC構成，因此，如圖3所示般，在由64個記憶體單元MC構成1個區塊30之情形下，1個區段係由32個頁面構成。另，構成1個區段之頁面數並非限定於32。

在本實施形態中，程式動作係定義為以記憶體單元MC單位反復設定動作、與用以確認該設定動作後的記憶體單元MC的電阻狀態之讀取動作(適宜地稱為「設定驗證動作」)直至設定動作結束或達到特定次數之一連串動作。在頁面程式動作中，為同時並行執行1頁面大小的程式動作，在開始程式動作之前，將以位元組單位依次執行1頁面大小的資料輸入之資料輸入處理作為預處理予以執行。對應於1頁面大小的輸入資料之資料「1」之記憶體單元MC成為程式動作的對象。再者，在本實施形態中，抹除動作係定義為以記憶體單元MC單位反復重設動作、與用以確認該重設動作後的記憶體單元MC之電阻狀態之讀取動作(適宜地稱為「重設驗證動作」)直至重設動作結束或達到特定次數之一連串動作。在區段抹除動作中，對於抹除對象的區段內之複數個頁面按順序反復執行將1頁面大小的抹除動作相對該頁面內的所有記憶體單元MC同時並行執行之頁面抹除動作。因此，在區段抹除動作的各頁面抹除動作中，無需對各頁面以位元組單位依次執行1頁面大小的資料輸入之資料輸入處理。但，由於若對已成為重設狀態的記憶體單元MC進行重設動作，則會有消耗不必要的電力，且對於該記憶體單元MC產生過量的高電阻化之顧慮，因此，在本實施形態中，於各頁面抹除動作中，開始第1次重設動作之前，將與重設驗證動作相同之讀取動作即預備讀取動作作為預處理予以執行。另，關於各動作的詳細情況將容後敘述。

作為動作模式，除上述以外，有讀取表示本發明裝置1的內部狀態之狀態編碼之狀態讀取動作。將由控制邏輯電路19依次更新之內部狀態進行編碼化之狀態編碼暫時存儲於狀態暫存器23中，且在狀態讀取動作中，狀態暫存器23的內容被傳送至輸入輸出控制電路11，並自I/O端子輸出。又，狀態信號輸出電路24係汲極連接於RY/BY端子之開漏電路，且閘極位準由控制邏輯電路19進行控制。本發明裝置1在頁面程式動作及區段抹除動作等之寫入動作中等無法接收其他指令之狀態之情形時，RY/BY端子被驅動為低位準，除此以外，RY/BY端子成為高電阻狀態。

另，在以下說明中，簡稱為「讀取動作」之情形意為不論動作模式，利用讀取電路21檢測記憶體單元MC的可變電阻元件RCE之電阻狀態而讀取記憶體單元MC的記憶資訊之動作。亦即，上述之頁面讀取動作、設定驗證動作、及重設驗證動作之各讀取動作符合該讀取動作。

位址輸入係在位址鎖存啟用信號ALE為高位準時與寫入啟用信號WEB同步，而被讀入於輸入輸出控制電路11。本發明裝置1之記憶總容量由於為頁面大小(N/4)×總頁面數(64 M)，因此成為16 MN位元組，在假設M=N=64之情形下，成為65536位元組，且由於位址輸入的條數為16，因此位址輸入被分割成2次而讀入。讀入至輸入輸出控制電路11中之16位元的位址輸入被存儲於位址暫存器13中。

在假設M=64之情形下，由於每1記憶組的主字元線MWLB之條數為128，且在各區塊30中於每條主字元線 MWLB中存在4條子字元線SWL，因此，在所選擇之1區塊列的64個之區塊30內為各選擇1條子字元線SWL而使用之列位址的條數為9。存儲於位址暫存器13中之位址輸入內的該列位址被傳送至列位址緩衝器14，且被提供至列解碼器16。為方便起見，將由利用列位址選擇之64個選擇區塊內的1條子字元線SWL規定之1列稱為「選擇列」。

由於該選擇列內的記憶體單元MC之總數為8N，因此其中存在4個頁面。在假設N=64之情形下，為選擇選擇列內的4個頁面中的1個而使用之行位址(以下，為方便起見稱為「第1行位址」)為2條，指定1個頁面內的1個位元組資料之存儲位置(位址)之行位址(以下，為方便起見稱為「第2行位址」)為4條。另，1個位元組資料的各I/O與128條整體位元線GBL之對應關係為預先固定。存儲於位址暫存器13中之位址輸入內的該行位址(第1行位址及第2行位址)被傳送至行位址緩衝器15，且被提供至行解碼器17。

在本實施形態中，由於記憶組數為2，因此選擇2個記憶組內之一者之記憶組位址的條數為1。在本實施形態中，將該記憶組位址視為列位址及行位址的各最上階位元，而傳送至列位址緩衝器14與行位址緩衝器15，且提供至列解碼器16與行解碼器17。藉此，使一記憶組的列解碼器16啟動，且使另一記憶組的列解碼器16非啟動。再者，使一記憶組的行解碼器17、讀取電路21、及寫入電路22啟動，另一記憶組的行解碼器17、讀取電路21、及寫入電路22非啟動。

列解碼器16係將除了自列位址緩衝器14輸出之列位址的下階2位元以外之上階的列位址進行解碼，使2M條主字元線MWLB的1條啟動而驅動為低位準。又，列解碼器16將下階2位元的列位址進行解碼，選擇4條子字元線選擇信號WLSEL〈0-3〉中的1條而驅動為高位準。利用列解碼器16與子字元線驅動器32，在各區塊行中選擇8M條子字元線SWL中的1條而驅動為高位準。

行解碼器17在構成上具備：將自行位址緩衝器15輸出之第1行位址進行解碼，選擇4條局部位元線選擇信號BLSEL〈0-3〉中的1條而驅動為高位準之第1行解碼器；及將由第2行位址指定之位址作為頁面內的開端位址，並利用來自陣列控制電路20的控制將頁面內位址自該開端位址進行遞增計數或遞減計數之頁面內位址計數器。

控制邏輯電路19基於每個由存儲於指令暫存器18中之指令編碼指定之動作模式預先所設定之控制程序，例如動作模式係相對頁面程式動作、區段抹除動作、頁面讀取動作等之記憶體單元陣列10之寫入或讀取動作之情形時，在依據所指定之動作模式之控制程序下，對陣列控制電路20輸出所需之控制信號。陣列控制電路20基於來自控制邏輯電路19的控制信號，而控制列解碼器16、行解碼器17、讀取電路21、及寫入電路22的各動作。

於圖8中顯示成為讀取或寫入的對象之資料的每1位元之讀取電路21與寫入電路22的概略區塊構成。在本實施形態中，圖8所示之讀取電路21與寫入電路22係存在整體位元 線GBL的數量(2N)。

讀取電路21係具備正向感測放大器40、逆向感測放大器41、1位元的資料暫存器42、及開關SW1~SW4而構成。寫入電路22係具備資料暫存器42、互斥或電路43、邏輯積電路44、邏輯和電路45、判定暫存器46、寫入驅動器47、及開關SW5~SW8而構成。各開關SW1~SW8係以例如CMOS傳送閘極實現。另，將各開關SW1~SW8成為接通狀態之情形彙集顯示於圖9中。在圖9所示之成為接通狀態之情形以外，各開關SW1~SW8係斷開狀態。

正向感測放大器40、逆向感測放大器41、資料暫存器42、判定暫存器46、寫入驅動器47、及各開關SW1~SW8的各動作係與本發明裝置1內的系統時鐘同步，而由陣列控制電路20予以控制。

圖10中顯示正向感測放大器40與逆向感測放大器41的電路構成。正向感測放大器40在構成上具備：差動放大器50、附鎖存比較器51、包含PMOS電晶體Q1、Q2之定電流源電路52、包含PMOS電晶體Q3與NMOS電晶體Q4之CMOS傳送閘極53與反轉器54、及控制差動放大器50的高電位側之電源電壓供給之PMOS電晶體Q5、NMOS電晶體Q6、Q7。差動放大器50係對非反轉輸入輸入0.2 V~0.3 V左右的定電壓之參照電壓VFREF，反轉輸入連接於整體位元線GBL與NMOS電晶體Q6的源極，非反轉輸出連接於NMOS電晶體Q6的閘極與NMOS電晶體Q7的汲極。比較器51係使非反轉輸入與CMOS傳送閘極53的另一端連接，並 對非反轉輸入輸入相較於參照電壓VFREF更高電壓的參照電壓VFEQ，而使反轉輸入與將NMOS電晶體Q6的汲極、定電流源電路52的輸出端及CMOS傳送閘極53的一端相互連接而成之內部節點FSNFL連接，使非反轉輸出作為正向感測放大器40的輸出FROUT而連接於開關SW1。在PMOS電晶體Q5與NMOS電晶體Q7的各閘極中，輸入有差動放大器50的啟動信號FSASLB。NMOS電晶體Q7的源極與接地電位VSS連接。在PMOS電晶體Q1的閘極中，輸入有用以使PMOS電晶體Q1作為定電流源作動之中間電壓VFIREF，在PMOS電晶體Q2的閘極中，輸入有定電流源電路52的啟動信號FCCTLB。在NMOS電晶體Q4的閘極與反轉器54的輸入中，輸入CMOS傳送閘極53的啟動信號FEQCTLT，並連接有PMOS電晶體Q3的閘極與反轉器54的輸出。在比較器51中，輸入有比較器51的啟動信號FLTMGT。比較器51在啟動期間可預先鎖存輸出資料。輸入於正向感測放大器40中之各種參照電壓及啟動信號係自陣列控制電路20在特定時序進行供給。

如圖10所示般，逆向感測放大器41基本上係相對正向感測放大器40「上下對稱」之電路構成，亦即成為替換電源電壓VDD與接地電位VSS，並替換各電晶體的導電型(PMOS與NMOS)之構成。其結果，於正向感測放大器40與逆向感測放大器41之間，施加於對應之電路要件上之電壓或流動之電流的極性相反。

逆向感測放大器41在構成上具備：差動放大器60、附鎖 存比較器61、包含NMOS電晶體Q11、Q12之定電流源電路62、包含NMOS電晶體Q13與PMOS電晶體Q14之CMOS傳送閘極63與反轉器64、及控制差動放大器60的低電位側之電源電壓供給之NMOS電晶體Q15、PMOS電晶體Q16~Q18。差動放大器60係於非反轉輸入中輸入相較於重設電壓VRST低0.2 V~0.3 V左右之定電壓(≒VRST-0.2 V~0.3 V)的參照電壓VRREF，反轉輸入連接於整體位元線GBL、PMOS電晶體Q16的源極與PMOS電晶體Q18的汲極，非反轉輸出連接於PMOS電晶體Q16的閘極與PMOS電晶體Q17的汲極。比較器61係使非反轉輸入與CMOS傳送閘極63的另一端連接，且對非反轉輸入輸入相較於參照電壓VRREF更低電壓的參照電壓VREQ，反轉輸入與將PMOS電晶體Q16的汲極、定電流源電路62的輸出端及CMOS傳送閘極63的一端相互連接而成之內部節點RSNFL連接，非反轉輸出作為逆向感測放大器41的輸出RROUT連接於開關SW2。對NMOS電晶體Q15與PMOS電晶體Q17的各閘極，輸入有差動放大器60的啟動信號RSASLT。PMOS電晶體Q17的源極與電源電壓VDD連接。對NMOS電晶體Q11的閘極，輸入有用以使NMOS電晶體Q11作為定電流源進行作動之中間電壓VRIREF，對NMOS電晶體Q12的閘極，輸入有定電流源電路62的啟動信號RCCTLT。對PMOS電晶體Q14的閘極與反轉器64的輸入，輸入CMOS傳送閘極63的啟動信號REQCTLB，並連接有NMOS電晶體Q13的閘極與反轉器64的輸出。比較器61中，輸入有比較器61的啟動信 號RLTMGT。PMOS電晶體Q18係用以使整體位元線GBL預充電成重設電壓VRST之電晶體，且源極連接於重設電壓VRST，汲極連接於整體位元線GBL，閘極連接於預充電信號RPRECHB。比較器61在啟動期間可預先鎖存輸出資料。輸入於逆向感測放大器41中之各種參照電壓、啟動信號及預充電信號係自陣列控制電路20在特定時序進行供給。

除了比較器51、61的啟動信號，輸入於正向感測放大器40與逆向感測放大器41中之對應之啟動信號的啟動位準互相反轉。另，關於CMOS傳送閘極63，由於上述替換並非必須，因此亦可設為與CMOS傳送閘極53相同之電路構成。又，由於逆向感測放大器41係相對正向感測放大器40「上下對稱」的電路構成，因此在記憶體單元MC的電阻狀態相同之情形下，比較器51、61的非反轉輸出FROUT、RROUT之輸出位準互相反轉。在本實施形態中，雖分別對設定狀態分配邏輯值「1」，對重設狀態分配邏輯值「0」，但比較器61之情形時，該邏輯值的分配在非反轉輸出FROUT中進行反轉，在成為讀取的對象之記憶體單元MC的可變電阻元件RCE之電阻狀態為設定狀態之情形下，輸出邏輯值「0」，在重設狀態之情形下，輸出邏輯值「1」。

資料暫存器42係由讀取電路21與寫入電路22雙方兼用之1位元暫存器，在頁面讀取動作中，亦即並非設定驗證動作及重設驗證動作之讀取動作中，存儲由正向感測放大器 40所讀取之輸出資料，在頁面程式動作及區段抹除動作中，存儲設定動作及重設動作之輸入資料。該輸入資料係應在設定動作或重設動作結束之後存儲於記憶體單元MC中之「期望值」資料。

互斥或電路43在設定驗證動作中將已進行自正向感測放大器40所讀取之設定動作之記憶體單元MC的可變電阻元件RCE之電阻狀態表示之邏輯值、與存儲於資料暫存器42中之期望值進行對比，在重設驗證動作中將已進行自逆向感測放大器41所讀取之重設動作之記憶體單元MC的可變電阻元件RCE之電阻狀態表示之邏輯值、與存儲於資料暫存器42中之期望值進行對比。

邏輯積電路44在設定驗證動作中，求出互斥或電路43的輸出(對比結果)與存儲於資料暫存器42中之期望值之邏輯積，並經由開關SW6，將其結果寫入於判定暫存器46中。邏輯和電路45在預備讀取動作與重設驗證動作中，求出互斥或電路43的輸出(對比結果)與存儲於資料暫存器42中之期望值之邏輯和，並經由開關SW7，將其結果寫入於判定暫存器46中。在圖11中，將存儲於資料暫存器42中之期望值、可變電阻元件RCE的電阻狀態、及寫入於判定暫存器46中之邏輯值(信號WDATA的位準)之間之關係彙集顯示於表中。

另，在本實施形態之區段抹除動作的處理程序中，由於在預備讀取動作與重設驗證動作之前重設資料暫存器42，並使期望值固定為「0」，因此在圖11中，期望值不會為 「1」。但，如後述之另一實施形態〈3〉所示般，選擇寫入於資料暫存器42中之輸入資料(期望值)為「0」之設定狀態的可變電阻元件RCE而進行重設動作之情形時，會有期望值為「1」之情況。

判定暫存器46係如圖11所示般，在設定驗證動作中，資料暫存器42的期望值為「1」，且成為設定動作的對象之記憶體單元MC中設定動作未結束之情形(電阻狀態為重設狀態：邏輯值「0」)時，存儲與期望值相同之邏輯值「1」，在預備讀取動作與重設驗證動作中，資料暫存器42的期望值為「0」，且成為重設動作的對象之記憶體單元MC中重設動作未結束之情形(電阻狀態為設定狀態：邏輯值「1」)時，存儲與期望值相同之邏輯值「0」。存儲於各寫入電路22的判定暫存器46中之邏輯值係在陣列控制電路20中使用於頁面程式動作及區段抹除動作之控制。

寫入驅動器47係在設定動作時及重設動作時將整體位元線GBL驅動為特定的電壓位準之電路中，輸出連接於整體位元線GBL。於圖12中顯示寫入驅動器47的電路構成例。作為輸入信號，自陣列控制電路20接收控制信號READB、SETSLT、RSTSLT、及來自判定暫存器46之輸出信號WDATA。在圖12中，信號READB係在讀取動作時成為低位準，在設定動作及重設動作時成為高位準之信號。信號SETSLT係在設定動作時成為高位準而使寫入驅動器47啟動之信號，信號RSTSLT係在重設動作時成為高位準而使寫入驅動器47啟動之信號。若在設定動作時及重設動作時 寫入驅動器47啟動，則整體位元線GBL可驅動為與輸出信號WDATA同相之輸出位準。具體而言，整體位元線GBL在信號WDATA為高位準之情形下，在設定動作時被驅動為設定電壓VSET，在重設動作時被驅動為重設電壓VRST，在信號WDATA為低位準之情形下，在設定動作時及重設動作時被驅動為接地電位VSS。在信號READB為低位準之情形下(讀取動作時)，寫入驅動器47成為高電阻狀態。因而，在輸出信號WDATA為高位準「1」之情形下，使設定動作啟動，並使重設動作非啟動(掩蔽)。反之，在輸出信號WDATA為低位準「0」之情形下，使重設動作啟動，並使設定動作非啟動(掩蔽)。

本發明裝置1之特徵在於如下之點：讀取電路21具備正向感測放大器40與逆向感測放大器41之2個感測放大器，且在設定驗證動作中使用正向感測放大器40，在重設驗證動作中使用逆向感測放大器41，而在2個寫入動作中區分使用2個感測放大器。以下，茲就區分使用2個感測放大器而進行之頁面程式動作與區段抹除動作，一面參照圖式一面詳細地進行說明。

首先，茲就頁面程式動作進行說明。於圖13中顯示頁面程式動作的流程圖。當以指令輸入順序將對應於頁面程式動作之指令編碼讀入於輸入輸出控制電路11，並傳送至指令暫存器18中，且在控制邏輯電路19中辨識到頁面程式動作的命令時(步驟#P1)，接著，與寫入啟用信號WEB同步，而將指定成為程式動作的對象之頁面之頁面位址(記 憶組位址、列位址、第1行位址之組合)與指定頁面內的開端位址之第2行位址之全部分割為2次以上而讀入於輸入輸出控制電路11，並存儲於位址暫存器13中(步驟#P2)。此處，所有讀取電路21非啟動，開關SW1~SW4成為斷開狀態。

接著，將最大為1頁面大小的輸入資料與寫入啟用信號WEB同步，而以1位元組單位讀入於輸入輸出控制電路11，且首先傳送至與由第2行位址指定之頁面內的位址對應之8個寫入電路22的各資料暫存器42中。此處，在將1頁面大小全部寫入之情形下，第2行位址係指定其開端位址。成為傳送對象之資料暫存器42係使對應於指定位址之8個寫入電路22的開關SW5藉由依據頁面內位址計數器的計數值成為接通狀態而被選擇。每當將輸入資料以1位元組單位讀入於輸入輸出控制電路11時，頁面內位址計數器的計數值遞增計數，而選擇與依次更新之計數值對應之8個寫入電路22，且對該寫入電路22的各資料暫存器42傳送輸入資料(步驟#P3)。向該輸入資料的資料暫存器42之傳送處理係以相當於最大為頁面大小的位元組值之次數，按順序一一選擇8個寫入電路22而反復，從而結束資料輸入處理。另，資料輸入在頁面的中途中斷之情形時，清除上述傳送處理，至最後被輸入之資料為止。另，在開始資料輸入處理之前，各資料暫存器42係利用重設信號DRRST將保持資料重設為「0」，輸出端子DROUT成為低位準。在本實施形態中，可進行部分動作(僅向頁面內的一部分寫 入)，該部分動作下之資料獲取係自指定位址開始，至資料輸入結束為止(至最大為第2行位址的最終位址為止)。

資料輸入處理結束後開始第1次設定動作之前，將開關SW6、SW7維持為斷開狀態原狀，並使開關SW8為接通狀態，而將傳送至資料暫存器42中之輸入資料原狀寫入至判定暫存器46(步驟#P4)。向判定暫存器46之寫入結束後，使開關SW8返回至斷開狀態，而進行自判定暫存器46輸出之信號WDATA的信號位準之判定(步驟#P5)。判定所有寫入電路22中信號WDATA是否已成為低位準。作為一次判定所有信號WDATA的輸出之方法，亦可採取Wired(有線)OR構成。至少1個寫入電路22中信號WDATA為高位準之情形時(「否」之分支)，僅在信號WDATA成為高位準之寫入電路22中執行第1次設定動作(步驟#P6)。在所有寫入電路22中，由於信號WDATA為低位準之情形時(「是」之分支)無需執行設定動作，因此不執行第1次設定動作(步驟#P6)而使頁面程式動作正常結束。

當開始第1次設定動作(步驟#P6)時，寫入驅動器47啟動之前，列解碼器16使2M條主字元線MWLB的1條啟動而驅動為低位準，且選擇4條子字元線選擇信號WLSEL〈0-3〉中的1條而驅動為高位準。藉此，所選擇之子字元線SWL轉變為高位準，從而選擇記憶體單元MC的單元電晶體CT成為接通狀態。另，源極板驅動器34因源極板選擇信號SPSEL維持高位準，而繼續將源極板SP驅動為接地電位VSS。所選擇之主字元線MWLB及子字元線SWL與源極板 SP的驅動狀態在頁面程式動作期間通過設定動作及設定驗證動作，不產生變化而維持為相同狀態。

接著，藉由控制信號SETSLT轉變為高位準，寫入驅動器47啟動，而將整體位元線GBL在信號WDATA為高位準時驅動為設定電壓VSET，在低位準時驅動為接地電位VSS。再者，當所選擇之局部位元線選擇信號BLSEL〈0-3〉的1個過渡至高位準時，所選擇之局部位元線LBL經由位元線選擇器33而與整體位元線GBL導通。當信號WDATA為高位準時，所選擇之局部位元線LBL經由整體位元線GBL而被驅動為設定電壓VSET。

因而，如圖14所示般，信號WDATA為高位準之情形時，形成自寫入驅動器47經由整體位元線GBL、位元線選擇器33、局部位元線LBL、選擇記憶體單元MC的可變電阻元件RCE與單元電晶體CT、源極板SP而到達至源極板驅動器34之電流路徑，在可變電阻元件RCE中，電流自第2電極(局部位元線LBL)側向第1電極(單元電晶體CT)側流動，而使可變電阻元件RCE的電阻低電阻化。另，在圖14中，僅圖示寫入驅動器47的最終段之接通狀態的PMOS電晶體。又，圖14中之電容元件CSP係模式性顯示源極板SP的寄生電容。關於後述之圖16、圖20及圖21中的電容元件CSP亦相同。

在圖14中，通過可變電阻元件RCE之電流路徑在寫入驅動器47、位元線選擇器33、子字元線驅動器32、源極板驅動器34各自同時啟動期間，會繼續形成。在設定動作期 間，寫入驅動器47啟動，所選擇之局部位元線選擇信號BLSEL〈0-3〉的1個過渡至高位準，而在特定時間內形成上述電流路徑之後，所選擇之局部位元線選擇信號BLSEL〈0-3〉的1個返回至低位準，所選擇之局部位元線LBL與整體位元線GBL分離，且被驅動為接地電位VSS而成為非選擇狀態。藉此，切斷上述電流路徑，實質的設定動作狀態結束，而與所選擇之局部位元線LBL成為非選擇狀態同時或其以後，控制信號SETSLT返回至低位準，使寫入驅動器47非啟動，而結束設定動作。在設定動作結束之時序，整體位元線GBL係藉由寫入驅動器47而暫時被驅動為接地電位VSS。非選擇狀態的所有局部位元線LBL亦被驅動為與源極板SP同電位之接地電位VSS。

當第1次設定動作結束時，過渡至第1次設定驗證動作(步驟#P7)，讀取電路21的正向感測放大器40啟動。以下，茲就利用正向感測放大器40之讀取動作進行說明。

首先，參照圖15的時序圖說明正向感測放大器40的啟動程序。於時刻t0，啟動信號FSASLB自高位準轉變為低位準，使差動放大器50啟動，於時刻t1，啟動信號FEQCTLT自低位準轉變為高位準，CMOS傳送閘極53成為接通狀態，而成為對比較器51的非反轉輸入與反轉輸入之兩者輸入有參照電壓VFEQ之狀態。另，於時刻t0與時刻t1之間，控制信號READB轉變為低位準，藉此寫入驅動器47非啟動，輸出成為高電阻狀態，而解除向整體位元線GBL的接地電位VSS之驅動。由於整體位元線GBL的位準在設定驗 證動作即將開始之前被初始化為接地電位VSS，因此差動放大器50的非反轉輸出成為高位準，NMOS電晶體Q6成為接通狀態，整體位元線GBL經由CMOS傳送閘極53與NMOS電晶體Q6被充電，直至與參照電壓VFREF大致同位準。參照電壓VFREF係以可變電阻元件RCE不會錯誤地低電阻化之程度設定為低電壓。

接著，於時刻t2，當所選擇之局部位元線選擇信號BLSEL〈0-3〉的1個過渡至高位準時，所選擇之局部位元線LBL經由位元線選擇器33而與整體位元線GBL導通。藉此，將局部位元線LBL充電至VFREF位準。此處，在選擇記憶體單元MC的可變電阻元件RCE為低電阻狀態之情形下，雖電流係自局部位元線LBL經由選擇記憶體單元MC而流動至源極板，但由於抵消該提取電流之電流係經由感測放大器40內的電晶體Q6而進行供給，因此局部位元線LBL的電位會維持為VFREF位準。

接著，於時刻t3，啟動信號FEQCTLT與啟動信號FCCTLB自高位準過渡至低位準，CMOS傳送閘極53成為斷開狀態，且定電流源電路52啟動。藉此，自參照電壓VFEQ經由內部節點FSNF及電晶體Q6向整體位元線GBL、局部位元線LBL之電壓施加結束，並如圖16所示般，形成自定電流源電路52經由NMOS電晶體Q6、整體位元線GBL、位元線選擇器33、局部位元線LBL、選擇記憶體單元MC的可變電阻元件RCE與單元電晶體CT、源極板SP而到達至源極板驅動器34之電流路徑。此時，在可變電阻元 件RCE中，依據可變電阻元件RCE的電阻狀態之記憶體單元電流自第2電極(局部位元線LBL)側向第1電極(單元電晶體CT)側流動。依據自定電流源電路52向內部節點FSNFL流動之參照電流IREF、與流動至選擇記憶體單元MC之記憶體單元電流IMC的大小關係，內部節點FSNFL的電壓位準自初始化位準的參照電壓VFEQ產生變化。具體而言，在記憶體單元電流大於參照電流之情形下(IREF<IMC)，內部節點FSNF的電位自參照電壓VFEQ漸漸下降。此時，在內部節點FSNF的電位下降至達到VFREF位準之情形下，整體位元線GBL的位準亦隨之而自參照電壓VFREF下降。反之，在記憶體單元電流小於參照電流之情形下(IREF>IMC)，整體位元線GBL的位準維持參照電壓VFREF，內部節點FSNFL的電壓位準自參照電壓VFEQ上升。以上之結果，在比較器51的非反轉輸入與反轉輸入之間，會產生依據可變電阻元件RCE的電阻狀態之電位差。具體而言，在可變電阻元件RCE的電阻狀態未充分低電阻化之情形下，亦即維持重設狀態(「0」)之情形時，相較於非反轉輸入(參照電壓VFEQ)，反轉輸入成為高電位。反之，在可變電阻元件RCE的電阻狀態充分低電阻化之情形下，亦即轉變為設定狀態(「1」)之情形下，相較於非反轉輸入(參照電壓VFEQ)，反轉輸入成為低電位。

接著，於時刻t4，當啟動信號FLTMGT自低位準轉變為高位準時，比較器51啟動，並將非反轉輸入與反轉輸入之間的電位差放大，從而將依據可變電阻元件RCE的電阻狀 態之電壓位準自輸出FROUT經由開關SW1而輸出至互斥或電路43。具體而言，在可變電阻元件RCE的電阻狀態仍為重設狀態(「0」)且設定動作未完成之情形下，輸出低位準(「0」)，反之，在可變電阻元件RCE的電阻狀態轉變為設定狀態(「1」)，且設定動作已完成之情形下，輸出高位準(「1」)。輸出狀態係在啟動信號FLTMGT為高位準之期間被鎖存。

接著，於時刻t5，所選擇之局部位元線選擇信號BLSEL〈0-3〉的1個自高位準轉變為低位準，啟動信號FCCTLB自低位準轉變為高位準，並分別切斷參照電流與記憶體單元電流的電流路徑。接著，於時刻t6，啟動信號FLTMGT自高位準轉變為低位準，啟動信號FSASLB與控制信號READB自低位準轉變為高位準，並分別使差動放大器50與比較器51非啟動，內部節點FSNFL成為浮動狀態。另，於時刻t5之各信號的轉變亦可與時刻t6同時或在其以後進行。

設定驗證動作時仍將開關SW7、SW8維持為斷開狀態，開關SW6成為接通狀態，從而將互斥或電路43的輸出與存儲於資料暫存器42中之期望值的邏輯積之值自邏輯積電路44經由開關SW6而輸出至判定暫存器46，並在時刻t4與時刻t6之間，寫入並保持於判定暫存器46中。藉此，第1次設定驗證動作(步驟#P7)結束。

在第1次設定動作開始時信號WDATA已成為高位準之寫入電路22中，由於存儲於資料暫存器42中之期望值為 「1」，因此，在判定暫存器46中，可變電阻元件RCE的電阻狀態仍為重設狀態(「0」)且設定動作未完成之情形時，寫入高位準(「1」)，信號WDATA維持高位準，反之，在可變電阻元件RCE的電阻狀態轉變為設定狀態(「1」)，且設定動作已完成之情形下，寫入低位準(「0」)，信號WDATA轉變為低位準。

另一方面，在第1次設定動作開始時信號WDATA已成為低位準之寫入電路22中，存儲於資料暫存器42中之期望值為「0」，且，實質上並未進行設定動作，可變電阻元件RCE的電阻狀態與頁面程式動作開始前的初始狀態相同。由於期望值為「0」，因此與來自正向感測放大器40的輸出位準無關，邏輯值「0」係自邏輯積電路44經由開關SW6而輸出至判定暫存器46，且於時刻t5寫入並保持於判定暫存器46中，因此信號WDATA的位準仍為低位準並未產生變化。

接著，判定在所有寫入電路22中信號WDATA是否已成為低位準(步驟#P8)。至少1個寫入電路22中信號WDATA為高位準之情形(「否」之分支)時，判定已執行之設定動作的次數Nset是否已達到特定的限度值Nsx(步驟#P9)，在已達到該限度值Nsx之情形下(「是」之分支)將頁面程式動作異常結束。設定動作的次數Nset未達到該限度值Nsx之情形(「否」之分支)時，返回至步驟#P6，開始第2次設定動作。在信號WDATA為低位準之寫入電路22中，不會進行實質的設定動作。以下，反復步驟#P6的設定動作、 步驟#P7的設定驗證動作、步驟#P8及步驟#P9的判定處理，直至在步驟#P8中判定為所有寫入電路22中信號WDATA已成為低位準、或在步驟#P9中判定為設定動作的次數Nset已達到該限度值Nsx。在步驟#P8中，當判定為在所有寫入電路22中信號WDATA已成為低位準時(「是」之分支)，頁面程式動作正常結束。

另，當頁面程式動作正常結束或異常結束時，依據該結束狀態之狀態編碼被寫入至狀態暫存器23中，RY/BY端子成為接通狀態，且成為可開始下一個動作模式之狀態。另，在本實施形態中，設定動作及設定驗證動作各自開始後，於狀態暫存器23中寫入依據各個動作狀態之狀態編碼。

於圖17中顯示頁面程式動作的第1次設定動作、第1次設定驗證動作、第2次設定動作(第1次再設定動作)之各期間之主要信號及內部節點的電壓波形圖。在設定驗證動作中，顯示有第1次設定動作中之低電阻化不充分，而檢測出重設狀態之情況。圖中之選擇GBL與非選擇GBL分別表示在設定動作時信號WDATA成為高位準與低位準之整體位元線GBL。又，狀態編碼顯示第1次設定動作開始以後的頁面程式動作中之內部狀態(進展狀況)，且可自狀態暫存器23經由輸入輸出控制電路11而自I/O端子讀取。

而後，茲就區段抹除動作進行說明。於圖18顯示區段抹除動作的流程圖。當以指令輸入順序，將對應於區段抹除動作之指令編碼寫入於輸入輸出控制電路11，並傳送至指 令暫存器18，且在控制邏輯電路19中辨識到區段抹除動作的命令時(步驟#E1)，接著，與寫入啟用信號WEB同步，將指定成為抹除動作的對象之區段之區段位址(記憶組位址與列位址的一部分之組合)在必要之情形下分割為2次以上，而讀入於輸入輸出控制電路11，並存儲於位址暫存器13中(步驟#E2)。此處，所有讀取電路21非啟動，開關SW1~SW4成為斷開狀態。

當區段位址的讀入結束時，將頁面位址設定成由該區段位址指定之區段內的開端頁面之位址(步驟#E3)，而開始頁面抹除動作。頁面抹除動作係當1個頁面抹除動作結束時，則向相同區段內的下一個頁面位址移動，而按順序執行此後之頁面抹除動作，且針對相同區段內的所有頁面依序反復執行直至頁面抹除動作結束。

當頁面抹除動作開始時(步驟#E4)，重設所有寫入電路22的各資料暫存器42。各資料暫存器42係利用重設信號DRRST，而將保持資料重設為「0」，且輸出端子DROUT成為低位準。接著，源極板選擇信號SPSEL成為低位準，而源極板驅動器34將源極板SP驅動為重設電壓VRST。藉此，非選擇狀態的所有局部位元線LBL被驅動為重設電壓VRST。再者，列解碼器16使與當前成為頁面抹除動作的對象之選擇頁面對應之2M條主字元線MWLB的1條啟動而驅動為低位準，且選擇對應於同選擇頁面之4條子字元線選擇信號WLSEL〈0-3〉中的1條而驅動為高位準。藉此，選擇頁面的子字元線SWL轉變為高位準，選擇記憶體單元 MC的單元電晶體CT成為接通狀態。各資料暫存器42的重設狀態、所選擇之主字元線MWLB及子字元線SWL與源極板SP的驅動狀態，在頁面抹除動作期間通過重設動作及重設驗證動作，不產生變化而維持為相同狀態。再者，源極板SP的驅動狀態在區段抹除動作期間維持為相同狀態。

在開始各頁面抹除動作之第1次重設動作之前，使讀取電路21的逆向感測放大器41啟動，而針對當前成為頁面抹除動作的對象之頁面執行預備讀取動作(步驟#E5)。以下，茲就利用逆向感測放大器41之讀取動作進行說明。

首先，參照圖19的時序圖說明逆向感測放大器41的啟動程序。於時刻t10，啟動信號RSASLT自低位準轉變為高位準，差動放大器60啟動。於時刻t11，控制信號READB轉變為低位準，藉此寫入驅動器47非啟動，輸出成為高電阻狀態，而解除向整體位元線GBL的接地電位VSS之驅動。再者，預充電信號RPRECHB自高位準轉變為低位準，並開始將整體位元線GBL自參照電壓VRREF充電直至高電壓的重設電壓VRST之預充電。

另，亦可同時進行時刻t11中之各動作與時刻t10中之差動放大器60的啟動。接著，於時刻t12，預充電信號RPRECHB自低位準返回至高位準，整體位元線GBL的預充電結束，啟動信號REQCTLB自高位準轉變為低位準，CMOS傳送閘極63成為接通狀態，而成為對比較器61的非反轉輸入與反轉輸入雙方輸入有參照電壓VREQ之狀態。另，只要整體位元線GBL的位準在參照電壓VRREF以上， 上述預充電亦可在時刻t12之前結束。由於整體位元線GBL的位準係利用上述預充電初始化，直至高於參照電壓VRREF之位準，因此，差動放大器60的非反轉輸出成為低位準，PMOS電晶體Q16成為接通狀態，整體位元線GBL的位準經由CMOS傳送閘極63與PMOS電晶體Q16而降低，直至與參照電壓VRREF大致同位準。重設電壓VRST與參照電壓VRREF之電壓差係以可變電阻元件RCE不會錯誤地高電阻化之程度設定為低電壓。

接著，於時刻t13，當所選擇之局部位元線選擇信號BLSEL〈0-3〉的1個過渡至高位準時，所選擇之局部位元線LBL經由位元線選擇器33而與整體位元線GBL導通。由於與整體位元線GBL導通之前的局部位元線LBL全部處於非選擇狀態，因此與源極板SP同樣被驅動為重設電壓VRST。局部位元線LBL的位準係藉由與整體位元線GBL之導通，而放電至參照電壓VRREF。此處，局部位元線LBL雖經由記憶體單元接收電荷供給，但會因來自電晶體Q16的電荷提取而抵消，從而維持為參照電壓VRREF。

接著，於時刻t14，啟動信號REQCTLB與啟動信號RCCTLT自低位準轉變為高位準，CMOS傳送閘極63成為斷開狀態，且定電流源電路62啟動。藉此，如圖20所示般，形成自源極板驅動器34經由源極板SP、選擇記憶體單元MC的單元電晶體CT與可變電阻元件RCE、局部位元線LBL、位元線選擇器33、整體位元線GBL、PMOS電晶體Q16而到達至定電流源電路62之電流路徑。在可變電阻元 件RCE中，依據可變電阻元件RCE的電阻狀態之記憶體單元電流自第1電極(單元電晶體CT)側向第2電極(局部位元線LBL)側流動。依據自內部節點RSNFL向定電流源電路62流動之參照電流IREF、與選擇記憶體單元MC中流動之記憶體單元電流IMC之大小關係，內部節點RSNFL的電壓位準自初始化位準的參照電壓VREQ產生變化。具體而言，在記憶體單元電流大於參照電流之情形下(IREF<IMC)，整體位元線GBL的位準自參照電壓VRREF上升，而內部節點RSNFL的電壓位準自參照電壓VREQ上升。反之，在記憶體單元電流小於參照電流之情形下(IREF>IMC)，整體位元線GBL的位準下降至參照電壓VRREF，而內部節點RSNFL的電壓位準自參照電壓VREQ下降。以上之結果，於比較器61的非反轉輸入與反轉輸入之間，會產生依據可變電阻元件RCE的電阻狀態之電位差。具體而言，在可變電阻元件RCE的電阻狀態為高電阻之重設狀態(「0」)之情形下，相較於非反轉輸入(參照電壓VREQ)，反轉輸入成為低電位。反之，在可變電阻元件RCE的電阻狀態為低電阻之設定狀態(「1」)之情形下，相較於非反轉輸入(參照電壓VREQ)，反轉輸入成為高電位。

接著，於時刻t15，當啟動信號RLTMGT自低位準轉變為高位準時，比較器61啟動，並放大非反轉輸入與反轉輸入之間的電位差，而將與可變電阻元件RCE的電阻狀態相應之電壓位準如上述般在邏輯值的位準反轉之狀態下經由開關SW2而輸出至互斥或電路43。具體而言，在可變電阻元 件RCE的電阻狀態為重設狀態(「0」)之情形下，輸出高位準(「1」)，反之，在可變電阻元件RCE的電阻狀態為設定狀態(「1」)之情形下，輸出低位準(「0」)。輸出狀態在啟動信號RLTMGT為高位準之期間被鎖存。

接著，於時刻t16，所選擇之局部位元線選擇信號BLSEL〈0-3〉的1個與啟動信號RCCTLT自高位準轉變為低位準，並分別切斷參照電流與記憶體單元電流的電流路徑。接著，於時刻t17，啟動信號RLTMGT與啟動信號RSASLT自高位準轉變為低位準，並分別使差動放大器60與比較器61非啟動，內部節點RSNFL成為浮動狀態。另，時刻t16中之各信號的轉變亦可與時刻t17同時或在其以後進行。再者，於時刻t17前後，預充電信號RPRECHB自高位準轉變為低位準，並將整體位元線GBL充電至重設電壓VRST。

預備讀取動作時，將開關SW6、SW8維持為斷開狀態，開關SW7成為接通狀態，互斥或電路43的輸出與存儲於資料暫存器42中之期望值之邏輯和之值，自邏輯和電路45經由開關SW7而輸出至判定暫存器46中，且於時刻t15與時刻t17之間，寫入並保持於判定暫存器46中。藉此，預備讀取動作(步驟#E5)結束。

由於資料暫存器42係於步驟#E4被重設，且期望值為「0」，因此，於判定暫存器46中，在可變電阻元件RCE的電阻狀態為重設狀態(「0」)之情形下，寫入高位準(「1」)，信號WDATA成為高位準，反之，在可變電阻元件RCE的電阻狀態為設定狀態(「1」)之情形下，寫入低位 準(「0」)，信號WDATA成為低位準。

當預備讀取動作結束時，進行自判定暫存器46輸出之信號WDATA的信號位準之判定(步驟#E6)。在至少1個寫入電路22中信號WDATA為低位準之情形下(「否」之分支)，僅在信號WDATA成為低位準之寫入電路22中執行第1次重設動作(步驟#E7)。在所有寫入電路22中，信號WDATA為高位準之情形下(「是」之分支)，由於無需執行重設動作，因此不執行第1次重設動作(步驟#E7)，而使頁面抹除動作正常結束。

當開始第1次重設動作(步驟#E7)時，預充電信號RPRECHB自低位準轉變為高位準，並停止整體位元線GBL的充電，再者，藉由使控制信號READB、RSTSLT分別轉變為高位準，寫入驅動器47啟動，而將整體位元線GBL在信號WDATA為高位準時驅動為重設電壓VRST，為低位準時驅動為接地電位VSS。接著，當所選擇之局部位元線選擇信號BLSEL〈0-3〉的1個過渡至高位準時，所選擇之局部位元線LBL經由位元線選擇器33而與整體位元線GBL導通。信號WDATA為低位準之情形時，所選擇之局部位元線LBL係經由整體位元線GBL而被驅動為接地電位VSS。

因而，如圖21所示般，信號WDATA為低位準之情形時，形成自源極板驅動器34經由源極板SP、選擇記憶體單元MC的單元電晶體CT與可變電阻元件RCE、局部位元線LBL、位元線選擇器33、整體位元線GBL而到達至寫入驅 動器47之電流路徑，且在可變電阻元件RCE中，電流自第1電極(單元電晶體CT)側向第2電極(局部位元線LBL)側流動，使可變電阻元件RCE的電阻高電阻化。另，在圖21中，僅圖示寫入驅動器47的最終段之接通狀態的NMOS電晶體。

在圖21中，通過可變電阻元件RCE之電流路徑在寫入驅動器47、位元線選擇器33、子字元線驅動器32、源極板驅動器34各者同時啟動之期間繼續形成。在重設動作期間，寫入驅動器47啟動，所選擇之局部位元線選擇信號BLSEL〈0-3〉的1個過渡至高位準，而在特定時間內形成上述電流路徑之後，所選擇之局部位元線選擇信號BLSEL〈0-3〉的1個返回至低位準，所選擇之局部位元線LBL與整體位元線GBL分離，並驅動為接地電位VSS而成為非選擇狀態。藉此，切斷上述電流路徑，實質的重設動作狀態結束，在與所選擇之局部位元線LBL成為非選擇狀態同時或其以後，控制信號READB、SETSLT各自返回至低位準，使寫入驅動器47非啟動，重設動作(步驟#E7)結束。在重設動作結束之時序，預充電信號RPRECHB自高位準轉變為低位準，並將所選擇之整體位元線GBL充電為重設電壓VRST。

第1次重設動作(步驟#E7)結束後，過渡至第1次重設驗證動作(步驟#E8)，讀取電路21的逆向感測放大器41啟動，並針對已成為重設動作的對象之頁面執行讀取動作。由於重設驗證動作之讀取動作的程序與上述預備讀取動作 之逆向感測放大器41的啟動程序完全相同，因此省略重複說明。

重設驗證動作時係與預備讀取動作時相同，仍將開關SW6、SW8維持為斷開狀態，而開關SW7成為接通狀態，互斥或電路43的輸出與存儲於資料暫存器42中之期望值之邏輯和之值，自邏輯和電路45經由開關SW7而輸出至判定暫存器46，並在時刻t15與時刻t17之間，寫入並保持於判定暫存器46中。藉此，重設驗證動作(步驟#E8)結束。

由於資料暫存器42係於步驟#E4被重設，且期望值為「0」，因此，於判定暫存器46中，可變電阻元件RCE的電阻狀態轉變為重設狀態(「0」)且重設動作已完成之情形時，寫入高位準(「1」)，信號WDATA轉變為高位準，反之，可變電阻元件RCE的電阻狀態仍為設定狀態(「1」)且重設動作未完成之情形時，寫入低位準(「0」)，信號WDATA維持低位準。

另一方面，在第1次重設動作開始時信號WDATA已成為高位準之寫入電路22中，實質上並未進行重設動作，且，可變電阻元件RCE的電阻狀態係以預備讀取動作判定為重設狀態。由於存儲於資料暫存器42中之期望值係為「0」，來自逆向感測放大器41的輸出位準係為「1」(邏輯值反轉)，因此，邏輯值「1」係自邏輯和電路45經由開關SW7而輸出至判定暫存器46，且於時刻t16，由於寫入並保持於判定暫存器46中，因此信號WDATA的位準保持為高位準而並未產生變化。

而後，當第1次重設驗證動作(步驟#E8)結束時，判定在所有寫入電路22中信號WDATA是否已成為高位準(步驟#E9)。此處，作為一次判定所有信號WDATA的輸出之方法，亦可採取Wired(有線)OR構成。在任意1個寫入電路22中信號WDATA為低位準之情形(「否」之分支)時，判定已執行之重設動作的次數Nrst是否已達到特定的限度值Nrx(步驟#E10)，在已達到該限度值Nrx之情形下(「是」之分支)，將頁面抹除動作異常結束。重設動作的次數Nrst未達到該限度值Nrx之情形(「否」之分支)時，返回至步驟#E7，開始第2次重設動作。在信號WDATA為高位準之寫入電路22中，不會進行實質的重設動作。以下，反復步驟#E7的重設動作、步驟#E8的重設驗證動作、步驟#E9及步驟#E10的判定處理，直至在步驟#E9中判定為在所有寫入電路22中信號WDATA已成為高位準，或在步驟#E10中判定為重設動作的次數Nrst已達到該限度值Nrx。在步驟#E9中，當判定為所有寫入電路22中信號WDATA已成為高位準時(「是」之分支)，頁面抹除動作正常結束。

利用上述要領，當一連串的頁面抹除動作正常結束或異常結束時，判定已成為該頁面抹除動作的對象之頁面是否是成為區段抹除動作的對象之區段內的最終頁面(步驟#E11)。最近的成為頁面抹除動作的對象之頁面並非最終頁面之情形(「否」之分支)時，為將作為頁面抹除動作的對象之頁面變更為下一個頁面，進行將頁面位址提前1頁面大小之處理(步驟#E12)，並返回至步驟#E4，而反復執 行一連串的頁面抹除動作。在步驟#E11之判定中，最近的成為頁面抹除動作的對象之頁面為最終頁面之情形(「是」之分支)時，區段抹除動作結束。

另，當區段抹除動作結束時，源極板驅動器34係使源極板選擇信號SPSEL成為高位準，而將源極板SP驅動為接地電位VSS。再者，將依據複數個頁面抹除動作的結束狀態之狀態編碼寫入於狀態暫存器23中，RY/BY端子成為接通狀態，從而成為可開始下一個動作模式之狀態。另，在本實施形態中，重設動作及重設驗證動作各自開始後，於狀態暫存器23中寫入依據各個動作狀態之狀態編碼。

於圖22中顯示區段抹除動作的最初頁面之預備讀取動作、第1次重設動作、第1次重設驗證動作、第2次重設動作(第1次再設定動作)之各期間之主要信號及內部節點之電壓波形圖。在第1次重設驗證動作中，顯示有第1次重設動作中之高電阻化不充分，而檢測出設定狀態之情況。圖中之選擇GBL與非選擇GBL分別表示在重設動作時信號WDATA成為低位準與高位準之整體位元線GBL。又，狀態編碼表示第1次重設動作開始以後的區段抹除動作中之內部狀態(進展狀況)，且可自狀態暫存器23經由輸入輸出控制電路11而自I/O端子讀取。

而後，就本實施形態之區段抹除動作與先前之區段抹除動作的不同點，一面對比兩個抹除動作一面進行說明。於圖29中顯示先前之區段抹除動作的最初頁面之預備讀取動作、第1次重設動作、第1次重設驗證動作、第2次重設動 作(第1次再設定動作)之各期間之主要信號及內部節點之電壓波形圖。在先前之區段抹除動作中，不使用逆向感測放大器41，而是與頁面程式動作的設定驗證動作同樣使用正向感測放大器40而執行重設驗證動作及預備讀取動作。具體而言，在圖8所示之本實施形態之讀取電路21中，設想不設置逆向感測放大器41，而是將由反轉器使正向感測放大器40的輸出FROUT位準反轉之信號作為逆向感測放大器41的輸出RROUT的代用之情形。亦即，成為以正向感測放大器40處理所有讀取動作之構成。以下，就先前之區段抹除動作，一面著眼於與圖22所示之本實施形態的區段抹除動作之不同點一面進行說明。

先前之區段抹除動作的處理流程本身與圖18所示之本實施形態的區段抹除動作相同。以下，參照圖18與圖29進行說明。圖18的步驟#E1~#E3為止之處理內容的詳細情況與本實施形態之區段抹除動作相同。步驟#E4中之處理內容除了源極板SP及非選擇狀態之所有局部位元線LBL之驅動狀態以外，與本實施形態之區段抹除動作相同。具體而言，為使源極板選擇信號SPSEL不會轉變為低位準而是維持高位準，利用源極板驅動器34將源極板SP驅動為接地電位VSS，再者，非選擇狀態的所有局部位元線LBL亦被驅動為接地電位VSS。如後述般，在該源極板SP的驅動狀態於頁面抹除動作期間不會維持為相同狀態之點上，係與本實施形態的區段抹除動作大為不同。

接著，在步驟#E5中執行預備讀取動作。由於預備讀取 動作之正向感測放大器40的啟動程序與已參照圖15的時序圖進行說明之設定驗證動作時的程序相同，因此省略重複的說明。自正向感測放大器40的輸出FROUT，輸出依據可變電阻元件RCE的電阻狀態之電壓位準。具體而言，在可變電阻元件RCE的電阻狀態為重設狀態(「0」)之情形下，輸出低位準(「0」)，反之，在可變電阻元件RCE的電阻狀態為設定狀態(「1」)之情形下，輸出高位準(「1」)。因而，信號RROUT的位準成為輸出FROUT的反轉位準，且經由開關SW2，輸入至互斥或電路43。另，在圖29所示之例中，設想可變電阻元件RCE的電阻狀態為設定狀態(「1」)之情形。

預備讀取動作時仍將開關SW6、SW8維持為斷開狀態，開關SW7成為接通狀態，互斥或電路43的輸出與存儲於資料暫存器42中之期望值之邏輯和之值，自邏輯和電路45經由開關SW7而輸出至判定暫存器46，並寫入並保持於判定暫存器46中。藉此，預備讀取動作(步驟#E5)結束。

當預備讀取動作結束時，進行自判定暫存器46輸出之信號WDATA的信號位準之判定(步驟#E6)。在至少1個寫入電路22中信號WDATA為低位準之情形(「否」之分支)時，僅在信號WDATA成為低位準之寫入電路22中執行第1次重設動作(步驟#E7)。在所有寫入電路22中信號WDATA為高位準之情形(「是」之分支)時，由於無需執行重設動作，因此不執行第1次重設動作(步驟#E7)，而使頁面抹除動作正常結束。

當第1次重設動作(步驟#E7)開始時，源極板選擇信號SPSEL轉變為低位準，源極板驅動器34將源極板SP驅動為重設電壓VRST。藉此，所有局部位元線LBL暫時被驅動為重設電壓VRST。接著，以控制信號READB已轉變為高位準之狀態，控制信號RSTSLT轉變為高位準，藉此寫入驅動器47啟動，而將整體位元線GBL在信號WDATA為高位準時驅動為重設電壓VRST，在低位準時驅動為接地電位VSS。接著，當所選擇之局部位元線選擇信號BLSEL〈0-3〉的1個過渡至高位準時，所選擇之局部位元線LBL經由位元線選擇器33而與整體位元線GBL導通。信號WDATA為低位準之情形時，所選擇之局部位元線LBL經由整體位元線GBL而被驅動為接地電位VSS。

因而，在先前之區段抹除動作的重設動作中，亦與本實施形態之區段抹除動作相同，如圖21所示般，信號WDATA為低位準之情形時，形成自源極板驅動器34經由源極板SP、選擇記憶體單元MC的單元電晶體CT與可變電阻元件RCE、局部位元線LBL、位元線選擇器33、整體位元線GBL而到達至寫入驅動器47之電流路徑，且在可變電阻元件RCE中，電流自第1電極(單元電晶體CT)側向第2電極(局部位元線LBL)側流動，使可變電阻元件RCE的電阻高電阻化。

在重設動作期間中，寫入驅動器47啟動，所選擇之局部位元線選擇信號BLSEL〈0-3〉的1個過渡至高位準，而在特定時間內形成上述電流路徑之後，所選擇之局部位元線 選擇信號BLSEL〈0-3〉的1個返回至低位準，所選擇之局部位元線LBL與整體位元線GBL分離，並驅動為重設電壓VRST而成為非選擇狀態。藉此，切斷上述電流路徑，實質的重設動作狀態結束，所選擇之局部位元線LBL成為非選擇狀態。接著，藉由控制信號RSTSLT轉變為低位準而寫入驅動器47非啟動，將非選擇整體位元線GBL驅動為接地電位VSS。再者，源極板選擇信號SPSEL轉變為高位準，源極板驅動器34將源極板SP驅動為接地電位VSS。藉此，所有局部位元線LBL被驅動為接地電位VSS。再者，控制信號READB、SETSLT各自返回至低位準，使寫入驅動器47非啟動，從而重設動作(步驟#E7)結束。

當第1次重設動作(步驟#E7)結束時，過渡至第1次重設驗證動作(步驟#E8)，讀取電路21的正向感測放大器40啟動，針對已成為重設動作的對象之頁面執行讀取動作。由於重設驗證動作的讀取動作之程序與上述之先前的區段抹除動作之預備讀取動作之正向感測放大器40的啟動及向判定暫存器46之寫入之程序完全相同，因此省略重複說明。

當第1次重設驗證動作(步驟#E8)結束時，利用與本實施形態的區段抹除動作相同之要領，進行步驟#E9至步驟#E10之判定處理，且步驟#E7的重設動作與步驟#E8的重設驗證動作與步驟#E9及步驟#E10的判定處理係反復進行，直至在步驟#E9中判定所有寫入電路22中信號WDATA成為高位準，或在步驟#E10中判定重設動作的次數Nrst已達到該限度值Nrx。

利用上述要領，當一連串的頁面抹除動作正常結束或異常結束時，利用與本實施形態之區段抹除動作相同之要領，經由步驟#E11及步驟#E12之處理，而反復執行一連串的頁面抹除動作。在步驟#E11之判定中，最近之成為頁面抹除動作的對象之頁面為最終頁面之情形(「是」之分支)時，區段抹除動作結束。

而後，進行以上述要領處理之先前的區段抹除動作之圖29所示之主要信號及內部節點的電壓波形圖、與圖22所示之本實施形態的區段抹除動作之主要信號及內部節點的電壓波形圖之對比。若觀察源極板SP、非選擇之整體位元線GBL、非選擇之局部位元線LBL的各電壓波形，則係如自圖22及圖29所明確般，在本實施形態之區段抹除動作中，該等信號電壓通過一連串的頁面抹除動作，而維持為重設電壓VRST，不會產生變化，與此相對，在先前之區段抹除動作中，在第1次及第2次以後的重設動作開始時及結束時，該等信號電壓在讀取動作時的接地電位VSS與重設動作時的重設電壓VRST之間產生較大變化。獲知由於源極板SP及非選擇之局部位元線LBL具有較大的寄生電容，因此，在先前的區段抹除動作中，該充放電需要時間，且伴隨該充放電之消耗電力增大。相對於此，在本實施形態之區段抹除動作中，在預備讀取動作與重設動作間、及重設動作與重設驗證動作間，由於在寄生電容較大的源極板SP及非選擇之局部位元線LBL中不會產生電壓變化，因此可低消耗電力且高速地執行該動作間的轉變。

以上，雖已針對頁面程式動作及區段抹除動作詳細地進行說明，但根據本實施形態之讀取電路21的電路構成，在頁面程式動作的設定動作與設定驗證動作中，在記憶體單元MC中流動之電流的方向相同，通過設定動作與設定驗證動作，可將寄生電容較大的源極板SP及非選擇之局部位元線LBL的電壓位準維持為一定。另一方面，在區段抹除動作的重設動作與重設驗證動作中，亦在記憶體單元MC中流動之電流的方向相同，通過重設動作與重設驗證動作，可將寄生電容較大的源極板SP之電壓位準維持為一定。因而，在頁面程式動作及區段抹除動作之任一者中，皆可實現低消耗電力化及高速化。

而後，就頁面讀取動作進行說明。於圖23顯示頁面讀取動作的流程圖。當以指令輸入順序將對應於頁面讀取動作之指令編碼讀入於輸入輸出控制電路11，並傳送至指令暫存器18，且在控制邏輯電路19中辨識到頁面讀取動作的命令時(步驟#R1)，接著，與寫入啟用信號WEB同步，而將指定成為頁面讀取動作的對象之頁面之頁面位址(記憶組位址、列位址、第1行位址之組合)與指定頁面內的開端位址之第2行位址之全部分割為2次以上而讀入於輸入輸出控制電路11，並存儲於位址暫存器13中(步驟#R2)。此處，所有寫入電路22非啟動，各資料暫存器42利用重設信號DRRST，將保持資料重設為「0」，開關SW2、SW5~SW8成為斷開狀態，開關SW1、SW3成為接通狀態。

接著，列解碼器16使2M條主字元線MWLB的1條啟動而 驅動為低位準，且選擇4條子字元線選擇信號WLSEL〈0-3〉中的1條而驅動為高位準，源極板驅動器34使源極板選擇信號SPSEL成為高位準，並將源極板SP驅動為接地電位VSS(步驟#R3)。藉此，所選擇之子字元線SWL轉變為高位準，而選擇記憶體單元MC的單元電晶體CT成為接通狀態。

接著，讀取電路21的正向感測放大器40啟動，而讀取所選擇之頁面內的所有記憶體單元MC之可變電阻元件RCE的電阻狀態(步驟#R4)。由於頁面讀取動作的讀取動作程序係與上述之設定驗證動作的正向感測放大器40啟動的程序完全相同，因此省略重複之說明。

自各讀取電路21的正向感測放大器40所讀取之輸出資料係經由開關SW1、SW3而寫入於資料暫存器42中(步驟#R5)。接著，因依據頁面內位址計數器的計數值成為接通狀態而選擇與頁面內的指定位址對應之8個讀取電路21的開關SW4。存儲於該8個讀取電路21的資料暫存器42中之輸出資料係同步於讀入啟用信號REB的2個信號位準間之轉變(切換)，而以1位元組單位被傳送至輸入輸出控制電路11，並自8條I/O端子(I/O1~8)輸出。每到將輸出資料以1位元組單位傳送至輸入輸出控制電路11時，頁面內位址計數器的計數值遞增計數，而選擇對應於依次經更新之計數值之8個讀取電路21，將輸出資料自該讀取電路21的各資料暫存器42傳送至輸入輸出控制電路11，並自8條I/O端子(I/O1~8)輸出(步驟#R6)。該輸出資料的自資料暫存器42向 輸入輸出控制電路11之傳送處理及自8條I/O端子(I/O1~8)的輸出處理係以相當於最大為頁面大小的位元組值之次數，按順序一一選擇8個讀取電路21而反復進行，且在上述讀入啟用信號REB的上述切換結束之時序，頁面讀取動作完成。

另，在本實施形態中，雖在頁面讀取動作中使用正向感測放大器40，但亦可代替正向感測放大器40而使用逆向感測放大器41，在使用逆向感測放大器41之情形下，需要變更讀取電路21，以使比較器61的輸出RROUT之輸出位準反轉之後，將輸出資料存儲於資料暫存器42中。

〈第2實施形態〉

在第1實施形態中，係如圖8所示般，使讀取電路21具備正向感測放大器40與逆向感測放大器41之2個感測放大器，且如圖8所示般，以每個整體位元線GBL，讀取電路21與寫入電路22針對相同之整體位元線GBL進行動作，再者可共用資料暫存器42。但，亦可使讀取電路21在重設驗證動作與其以外分離電路構成，對每個整體位元線GBL設置1個正向感測放大器40，且將逆向感測放大器41代替正向感測放大器40而設置於源極板SP側。以下，茲就將2個正向感測放大器之一者設置於整體位元線GBL側，另一者設置於源極板SP側之本發明裝置的第2實施形態進行說明。

於圖24顯示成為讀取或寫入的對象之資料的每2位元之讀取電路21與寫入電路22的概略區塊構成。讀取電路21在 構成上具備：在設定驗證動作與頁面讀取動作時使用之第1正向感測放大器40、在重設驗證動作時使用之第2正向感測放大器48、1位元的資料暫存器42、及開關SW1~SW4。在本實施形態中，同一行的M個區塊30之各源極板SP係互相連接，且與第2正向感測放大器48連接。於每1區塊行中設置有2條整體位元線GBL與1個源極板SP。

第1正向感測放大器40、資料暫存器42、及開關SW1~SW4係各自設置於每個整體位元線GBL上，第2正向感測放大器48係設置於每個源極板SP上。亦即，第2正向感測放大器48成為由相同區塊行的2條整體位元線GBL共用之構成。雖第1及第2正向感測放大器40、48的電路構成完全相同，但第2正向感測放大器48的輸出FROUTB係與第1實施形態之逆向感測放大器41的輸出RROUT相同，為輸出與第1正向感測放大器40的輸出FROUT輸出位準反轉之讀取資料，比較器51的反轉輸出作為正向感測放大器48的輸出FROUTB分別連接於2個開關SW2上。以下，為方便起見，於頁面抹除動作中輸入之電壓名的末尾標註「2」，而與第1正向感測放大器40進行區別。

另，在本實施形態中，為通過區段抹除動作之一連串的頁面抹除動作而將源極板SP的驅動狀態維持在重設電壓VRST附近，使第2正向感測放大器48的偏壓狀態移動至相較於第1正向感測放大器40更靠高電壓側。具體而言，將輸入於正向或測放大器48中之參照電壓VFREF2的電壓設定為與重設電壓VRST同電壓，與此相對應，使其他參照 電壓VFEQ2、中間電壓VFIREF2、電源電壓VDD2亦維持相同電壓差而移動至高電壓側。

頁面程式動作及頁面讀取動作，由於使用之讀取電路21與寫入電路22的電路與第1實施形態之情形完全相同，且以相同程序進行，因此省略重複之說明。區段抹除動作亦由於重設動作使用之寫入電路22的電路與第1實施形態之情形完全相同，且以相同程序進行，因此省略重複之說明。

在區段抹除動作中，與第1實施形態不同之點在於如下之點：預備讀取動作與重設驗證動作係代替逆向感測放大器41而使用第2正向感測放大器48，並交替選擇2條整體位元線GBL，而自源極板SP側讀取連接於所選擇之側的整體位元線GBL之記憶體單元MC的可變電阻元件RCE之電阻狀態。又，在第1實施形態中，源極板驅動器34雖係通過預備讀取動作、重設動作及重設驗證動作而將源極板SP驅動為重設電壓VRST，但在第2實施形態中，源極板驅動器34係將源極板SP在重設動作時驅動為重設電壓VRST，且在預備讀取動作與重設驗證動作時設為高電阻狀態。另一方面，2條整體位元線GBL係利用寫入驅動器47，在重設動作時驅動為接地電位VSS，且在預備讀取動作與重設驗證動作時，將所選擇者之整體位元線GBL驅動為相較於重設電壓VRST低0.2 V~0.3 V左右之定電壓(≒VRST-0.2 V~0.3 V，與第1實施形態之參照電壓VRREF為同電壓)，將未選擇者之整體位元線GBL驅動為重設電壓VRST或成為高電 阻狀態。因而，第2實施形態之源極板驅動器34及寫入驅動器47的電路構成與圖7及圖12所示之電路構成不同。由於第2正向感測放大器48的動作與設定驗證動作時之正向感測放大器40相同，因此省略重複之說明。

於圖25顯示預備讀取動作與重設驗證動作時之電流路徑。如圖25所示般，形成自正向感測放大器48的定電流源電路52經由NMOS電晶體Q6、源極板SP、選擇記憶體單元MC的單元電晶體CT與可變電阻元件RCE、局部位元線LBL、位元線選擇器33、所選擇之整體位元線GBL而到達至寫入驅動器47之電流路徑，在可變電阻元件RCE中，依據可變電阻元件RCE的電阻狀態之記憶體單元電流自第1電極(單元電晶體CT)側向第2電極(局部位元線LBL)側流動。預備讀取動作與重設驗證動作時之寫入驅動器47具有大於記憶體單元電流之電流驅動能力，且將所選擇之整體位元線GBL的電位維持為相較於重設電壓VRST低0.2 V~0.3 V左右之定電壓(≒VRST-0.2 V~0.3 V)。作為在寫入驅動器47之預備讀取動作與重設驗證動作時啟動之部位的電路構成，可利用與例如圖10所示之逆向感測放大器41的差動放大器60、包含NMOS電晶體Q11、Q12之定電流源電路62、包含PMOS電晶體Q16、Q17、NMOS電晶體Q15之電路部分相同之電路構成。此處，由於非選擇之局部位元線LBL與源極板SP為同電位，因此在連接於非選擇之局部位元線LBL之記憶體單元MC中不會有電流流動。

來自正向感測放大器48的輸出FROUTB係相對於所選擇 之整體位元線GBL側的寫入電路22，經由開關SW2、互斥或電路43、邏輯和電路45、開關SW7而輸出至判定暫存器46中，且邏輯和電路45的輸出值被寫入並保持於判定暫存器46中。由於資料暫存器42內的期望值係為「0」，因此於判定暫存器46中，在可變電阻元件RCE的電阻狀態為重設狀態(「0」)之情形下，寫入高位準(「1」)，信號WDATA成為高位準，反之，在可變電阻元件RCE的電阻狀態為設定狀態(「1」)之情形下，寫入低位準(「0」)，信號WDATA成為低位準。

藉由替換整體位元線GBL而將以上動作反復執行2次，預備讀取動作或重設驗證動作1次結束。

第2實施形態之預備讀取動作與重設驗證動作，由於係自寄生電容較大之源極板SP側執行，因此可說未必適合大規模的記憶體單元陣列，但可使用於小規模的記憶體單元陣列。

在以上說明中，雖已說明替換整體位元線GBL而反復執行預備讀取動作與重設驗證動作之情形，但藉由將每區塊行的整體位元線GBL的數設為1條、或將1個區塊30內的源極板SP分割為與整體位元線GBL的條數(在本實施形態中為2條)同數，而將整體位元線GBL與源極板SP以1對1加以對應，無需替換整體位元線GBL而反復執行。

〈第3實施形態〉

在上述各實施形態中，已說明記憶體單元MC係如圖4所示般，使用連接可變電阻元件RCE的一端與單元電晶體CT 的源極及汲極之一者而構成之3端子構造者之情形。雖單元電晶體CT係藉由控制閘極電位而控制在源極、汲極間流動之電流量之3端子型電流控制元件，但作為3端子型電流控制元件，亦可使用雙極電晶體。但，記憶體單元MC即便如圖26所示般，使用連接可變電阻元件RCE的一端與2端子構造的電流控制元件CCE的一端而構成之2端子構造者、或由可變電阻元件RCE構成之2端子構造者，仍可於設定動作與設定驗證動作之間，再者於重設動作與重設驗證動作之間，將流動於各個記憶體單元MC之可變電阻元件RCE中之電流的方向設為相同。另，2端子型電流控制元件CCE較好為使用變阻器等之可使電流在施加有依據施加極性之特定的臨限值電壓以上之電壓之情形下雙向流動之元件。又，圖26所示之記憶體單元MC亦可替換可變電阻元件RCE與電流控制元件CCE的配置。

記憶體單元MC為2端子構造之情形，係如圖26所示般，雖一端連接於局部位元線LBL上，但另一端並非連接於源極板SP，而是連接於子字元線SWL上。因而，於各區塊30中，無需源極板SP及驅動其之源極板驅動器34。通過記憶體單元MC之電流路徑係代替源極板SP及源極板驅動器34，而通過子字元線SWL與子字元線驅動器32。又，施加於各動作時之選擇及非選擇之子字元線SWL、非選擇之局部位元線LBL上之電壓亦與第1實施形態不同。因此，子字元線驅動器32及位元線選擇器33成為與第1實施形態不同之電路構成。

以下，茲就記憶體單元MC為2端子構造，且以與第1實施形態相同之記憶體單元陣列構成將相同之讀取電路21與寫入電路22設置於每個整體位元線GBL上之情形，說明本發明裝置的第3實施形態。

在設定動作及設定驗證動作時，將選擇子字元線SWL驅動為接地電位VSS，並將非選擇子字元線SWL與非選擇局部位元線LBL驅動為設定電壓VSET與接地電位VSS的中間電壓VMSET。中間電壓VMSET較好為對例如正向感測放大器40的參照電壓VFREF加上電流控制元件CCE在該動作時成為使電流在記憶體單元電流流動之方向上流動之接通狀態之臨限值電壓VTSET而得之值(VFREF+VTSET)。又，較佳的是，設定電壓VSET相較於第1實施形態之情形，將臨限值電壓VTSET設定為高電壓。藉此，在設定動作時，在信號WDATA為高位準之情形下，形成自寫入驅動器47經由整體位元線GBL、位元線選擇器33、所選擇之局部位元線LBL、選擇記憶體單元MC的可變電阻元件RCE與電流控制元件CCE、所選擇之子字元線SWL而到達至子字元線驅動器32之電流路徑，且在可變電阻元件RCE中，電流自第2電極(局部位元線LBL)側向第1電極(電流控制元件CCE)側流動，而使可變電阻元件RCE的電阻低電阻化。在設定動作時，由於係於選擇局部位元線LBL與非選擇子字元線SWL間施加設定電壓VSET與中間電壓VMSET的差分電壓(VSET-VMSET)，因此以在該施加電壓下可變電阻元件RCE的電阻仍不會變化之方式，分別調整設定電壓 VSET與參照電壓VFREF。

在設定驗證動作時，形成自定電流源電路52經由NMOS電晶體Q6、整體位元線GBL、位元線選擇器33、所選擇之局部位元線LBL、選擇記憶體單元MC的可變電阻元件RCE與單元電晶體CT、所選擇之子字元線SWL而到達至子字元線驅動器32之電流路徑，且在可變電阻元件RCE中，依據可變電阻元件RCE的電阻狀態之記憶體單元電流自第2電極(局部位元線LBL)側向第1電極(單元電晶體CT)側流動。在設定驗證動作時，選擇局部位元線LBL與非選擇子字元線SWL間的電壓差雖係依據可變電阻元件RCE的電阻狀態而進行變化，但在該變動範圍內，藉由以使電流控制元件CCE不會接通之方式進行調整，可排除來自連接於選擇局部位元線LBL上之非選擇記憶體單元MC的干擾。在設定動作及設定驗證動作時，雖形成自位元線選擇器33經由非選擇之局部位元線LBL、非選擇記憶體單元MC的可變電阻元件RCE與電流控制元件CCE、所選擇之子字元線SWL而到達至子字元線驅動器32之電流路徑，但由於施加於非選擇記憶體單元MC的兩端之電壓充其量是中間電壓VMSET，因此可變電阻元件RCE的電阻不會產生變化。

再者，在重設動作及重設驗證動作時，將選擇子字元線SWL驅動為重設電壓VRST，將非選擇子字元線SWL與非選擇局部位元線LBL驅動為重設電壓VRST與接地電位VSS的中間電壓VMRST。中間電壓VMRST較好為自例如逆向感測放大器41的參照電壓VRREF中減去電流控制元件CCE 在該動作時成為使電流在記憶體單元電流流動之方向上流動之接通狀態之臨限值電壓VTRST(絕對值)而得之值(VRREF-VTRST)。又，較佳的是，重設電壓VRST及參照電壓VRREF相較於第1實施形態之情形，將臨限值電壓VTRST設定為高電壓。藉此，在重設動作時，在信號WDATA為低位準之情形下，形成自子字元線驅動器32經由所選擇之子字元線SWL、選擇記憶體單元MC的電流控制元件CCE與可變電阻元件RCE、所選擇之局部位元線LBL、位元線選擇器33、整體位元線GBL而到達至寫入驅動器47之電流路徑，且在可變電阻元件RCE中，電流自第1電極(電流控制元件CCE)側向第2電極(局部位元線LBL)側流動，使可變電阻元件RCE的電阻高電阻化。在重設動作時，由於施加於選擇局部位元線LBL與非選擇子字元線SWL間之電壓成為中間電壓VMRST，因此可變電阻元件RCE的電阻不會產生變化。

在重設驗證動作時，形成自子字元線驅動器32經由所選擇之子字元線SWL、選擇記憶體單元MC的電流控制元件CCE與可變電阻元件RCE、所選擇之局部位元線LBL、位元線選擇器33、整體位元線GBL、PMOS電晶體Q16而到達至定電流源電路62之電流路徑。在可變電阻元件RCE中，依據可變電阻元件RCE的電阻狀態之記憶體單元電流自第1電極(電流控制元件CCE)側向第2電極(局部位元線LBL)側流動。在重設驗證動作時，選擇局部位元線LBL與非選擇子字元線SWL間的電壓差雖依據可變電阻元件RCE的電阻 狀態而變化，但在該變動範圍內，藉由以使電流控制元件CCE不會接通之方式進行調整，可排除來自連接於選擇局部位元線LBL上之非選擇記憶體單元MC的干擾。在重設動作及重設驗證動作時，雖形成自子字元線驅動器32經由所選擇之子字元線SWL、非選擇記憶體單元MC的電流控制元件CCE與可變電阻元件RCE、非選擇之局部位元線LBL而到達至位元線選擇器33之電流路徑，但由於施加於非選擇記憶體單元MC的兩端之電壓充其量是重設電壓VRST與中間電壓VMRST的差分電壓，因此可變電阻元件RCE的電阻不會產生變化。

即便在記憶體單元MC為2端子構造之情形下，藉由將讀取電路21與寫入電路22與第1實施形態同樣地構成，而於設定動作與設定驗證動作之間，再者於重設動作與重設驗證動作之間，可使流動於各個記憶體單元MC的可變電阻元件RCE中之電流的方向相同。其結果，獲知即便在第3實施形態中，亦可將代替第1實施形態之源極板SP之選擇及非選擇之子字元線SWL維持為相同位準，或可抑制其電位變化，而謀求程式動作及抹除動作時的低消耗電力化及高速化。

〈第4實施形態〉

在上述各實施形態中，雖以將使用於讀取電路21中之正向感測放大器40、48、逆向感測放大器41由檢測記憶體單元電流的大小之電流檢測型感測放大器(電流感測放大器)構成之情形為例進行說明，但各感測放大器的電路構成並 非限定於上述實施形態的電路構成。

例如，作為上述第1實施形態之變化例，亦可使正向感測放大器40與逆向感測放大器41如圖27所示般，由檢測整體位元線GBL的電壓位準大小之電壓檢測型感測放大器(電壓感測放大器)構成。具體而言，使正向感測放大器40由附鎖存比較器55與預充電用之PMOS電晶體Q8構成，使逆向感測放大器41由附鎖存比較器65與預充電用之PMOS電晶體Q18構成，且將整體位元線GBL與2個附鎖存比較器55、65的反轉輸入連接。附鎖存比較器55係對非反轉輸入輸入正向參照電壓VFEQ，且非反轉輸出作為正向感測放大器40的輸出FROUT而連接於開關SW1上。附鎖存比較器65係對非反轉輸入輸入逆向參照電壓VREQ，且非反轉輸出作為逆向感測放大器41的輸出RROUT而連接於開關SW2上。

茲就正向感測放大器40的動作進行說明。首先，以與第1實施形態相同之要領，所選擇之子字元線SWL轉變為高位準，選擇記憶體單元MC的單元電晶體CT成為接通狀態，而源極板驅動器34因源極板選擇信號SPSEL成為高位準，而將源極板SP驅動為接地電位VSS。在該狀態下，啟動信號FCCTLB轉變為低位準，使PMOS電晶體Q8成為接通狀態，而將整體位元線GBL充電為正向讀取電壓VFRD。正向讀取電壓VFRD係以可變電阻元件RCE不會錯誤地低電阻化之程度設定為低電壓。當整體位元線GBL的充電完成時，啟動信號FCCTLB返回至高位準，且PMOS電 晶體Q8成為斷開狀態後，所選擇之局部位元線選擇信號BLSEL〈0-3〉的1個過渡至高位準，所選擇之局部位元線LBL經由位元線選擇器33，而與整體位元線GBL導通。藉此，形成自整體位元線GBL經由位元線選擇器33、所選擇之局部位元線LBL、選擇記憶體單元MC的可變電阻元件RCE與單元電晶體CT、源極板SP而到達至源極板驅動器34之電流路徑，且在可變電阻元件RCE中，依據可變電阻元件RCE的電阻狀態之記憶體單元電流自第2電極(局部位元線LBL)側向第1電極(單元電晶體CT)側流動。在可變電阻元件RCE為低電阻的設定狀態「1」之情形下，由於記憶體單元電流大於高電阻的重設狀態「0」，故而整體位元線GBL放電至低於正向參照電壓VFEQ之電壓為止之時間較短，因此，當在該時序使啟動信號FLTMGT自低位準轉變為高位準時，附鎖存比較器55啟動，而比較整體位元線GBL的電壓與定電壓的參照電壓VFEQ，並將其比較結果鎖存，而作為輸出FROUT進行輸出。因而，在可變電阻元件RCE為設定狀態「1」之情形下，會輸出高位準「1」，重設狀態「0」之情形時，會輸出低位準「0」。

而後，茲就逆向感測放大器41的動作簡單地進行說明。首先，以與第1實施形態相同之要領，所選擇之子字元線SWL轉變為高位準，選擇記憶體單元MC的單元電晶體CT成為接通狀態，源極板驅動器34因源極板選擇信號SPSEL成為低位準，而將源極板SP驅動為重設電壓VRST。在該狀態下，啟動信號RCCTLB轉變為低位準，而使PMOS電 晶體Q18成為接通狀態，而將整體位元線GBL充電為相較於重設電壓VRST更低電壓之逆向讀取電壓VRRD。重設電壓VRST與逆向讀取電壓VRRD的電壓差係以可變電阻元件RCE不會錯誤地高電阻化之程度設定為低電壓。當整體位元線GBL的充電完成時，啟動信號RCCTLB返回至高位準，且PMOS電晶體Q18成為斷開狀態後，所選擇之局部位元線選擇信號BLSEL〈0-3〉的1個過渡至高位準，所選擇之局部位元線LBL經由位元線選擇器33，而與整體位元線GBL導通。藉此，形成自源極板驅動器34經由源極板SP、選擇記憶體單元MC的單元電晶體CT與可變電阻元件RCE、所選擇之局部位元線LBL、位元線選擇器33而到達至整體位元線GBL之電流路徑，且在可變電阻元件RCE中，依據可變電阻元件RCE的電阻狀態之記憶體單元電流自第1電極(單元電晶體CT)側向第2電極(局部位元線LBL)側流動。在可變電阻元件RCE為低電阻之設定狀態「1」之情形下，由於記憶體單元電流大於高電阻的重設狀態「0」，故而整體位元線GBL充電至高於逆向參照電壓VREQ之電壓為止之時間較短，因此，在該時序，由附鎖存比較器65比較整體位元線GBL的電壓與定電壓之參照電壓VREQ，且將其比較結果鎖存，而作為輸出RROUT輸出。因而，在可變電阻元件RCE為設定狀態「1」之情形下，會輸出低位準「0」，重設狀態「0」之情形時，會輸出高位準「1」。

〈其他實施形態〉

以下，茲就其他實施形態進行說明。

〈1〉本發明裝置之特徵為於設定動作與設定驗證動作之間，再者，於重設動作與重設驗證動作之間，各個記憶體單元MC的可變電阻元件RCE中流動之電流的方向相同，因此，藉由抑制程式動作及抹除動作時之各者之源極板SP等之寄生電容較大的節點之電位變化，可謀求程式動作及抹除動作時之低消耗電力化及高速化。因而，只要具有該特徵，設定驗證動作及重設驗證動作的方式或利用於其中之電路構成並非限定於上述各實施形態。

〈2〉在上述第4實施形態中，雖已說明使用電壓感測放大器之第1實施形態的變化例，但在第3實施形態中亦可為同樣的變化例。又，在第1或第3實施形態中，亦可由電流感測放大器構成正向感測放大器40與逆向感測放大器41之一者，且由電壓感測放大器構成另一者。再者，作為第2實施形態之變化例，關於讀取電路21的2個正向感測放大器40、48，亦可代替電流感測放大器而由電壓感測放大器構成任一者或兩者。

再者，亦可使上述第4實施形態所說明之圖27所示之2個附鎖存比較器55、65如圖28所示般由1個附鎖存比較器55構成，且可將正向參照電壓VFEQ與逆向參照電壓VREQ經由開關SW9、SW10選擇任一者的參照電壓而輸入於反轉輸入。在該情形下，附鎖存比較器55的啟動信號FLTMGT/RLTMGT成為第4實施形態之啟動信號FLTMGT與啟動信號RLTMGT的邏輯和。

再者，上述第1實施形態所例示之電流感測放大器及第4實施形態所例示之電壓感測放大器的電路構成亦是一例，可使用各種電路構成者。

再者，上述各實施形態所例示之寫入電路22亦並非限定於上述實施形態，可變更為各種電路構成，且可設為適於所使用之動作模式之電路構成。

再者，上述各實施形態所例示之寫入電路22的電源電壓在寫入與驗證的反復動作中無需為一定值，可根據寫入次數等進行變動。

再者，上述各實施形態所例示之各動作時序或脈衝寬度在寫入與驗證的反復動作中無需相同，可根據寫入次數等進行變動。

〈3〉在上述各實施形態中，作為動作模式，雖已針對頁面程式動作、區段抹除動作、頁面讀取動作進行說明，但程式動作、抹除動作、及讀取動作並非限定於以頁面單位或區段單位進行者。再者，1個頁面的大小或構成、及1個區段的大小或構成亦並非限定於上述實施形態。

例如在上述第1實施形態中，1個頁面的大小(單位：位元組)雖係將同時選擇之記憶體單元MC的數(2N)除以I/O數(8)而得之值(N/4)，但在一方面使同時選擇設定動作及設定驗證動作之記憶體單元MC交替並分為複數次執行之情形下，可擴大為該執行次數倍。若將1次執行稱為「位相」，例如在圖8所示之讀取電路21與寫入電路22中，藉由將資料暫存器42與判定暫存器46的位元數擴展為該位相 數倍而可實現。具體而言，在針對1條整體位元線GBL，依次切換4條局部位元線LBL而分為4次位相按順序選擇，而執行設定動作及設定驗證動作之各者之情形下，1個頁面的大小(單位：位元組)成為將同時選擇之記憶體單元MC的數(2N)除以I/O數(8)而得之值(N/4)之4倍之值(N)。此處，在第1位相的設定動作及設定驗證動作中，使用資料暫存器42與判定暫存器46的第1位元之資料，在第2位相的設定動作及設定驗證動作中，使用資料暫存器42與判定暫存器46的第2位元之資料，以下同樣藉由使位相的順序與資料暫存器42及判定暫存器46使用之資料對應，可擴展頁面程式動作之1個頁面的大小。另，用以切換位相之計數器等之追加電路可構成於陣列控制電路20內。

再者，可以位元組單位或字元單位(I/O數為8以外之情形)利用隨機存取動作執行程式動作、抹除動作、及讀取動作。例如，在僅以位元組單位執行各動作之情形下，讀取電路21與寫入電路22可設為無須設置於每個整體位元線GBL上，而設置於每個I/O上，並於讀取電路21及寫入電路22與整體位元線GBL之間設置整體位元線選擇電路，而對所選擇之整體位元線GBL執行各動作之電路構成。

再者，在上述各實施形態中，指令編碼、位址輸入、輸入資料、輸出資料、及狀態編碼之各者雖為經由8條I/O端子(I/O1~8)而自輸入輸出控制電路11輸入或輸出之構成，但亦可設置位址輸入專用的輸入端子。再者，在以位元組單位或字元單位進行隨機存取動作之情形下，可不必為由 指令編碼的輸入決定動作模式之構成。亦可如一般的SRAM般，根據外部輸入的控制信號決定動作模式。

再者，在上述各實施形態中，雖將程式動作與抹除動作分別作為個別的寫入動作進行處理，但亦可將其作為1個寫入動作而進行處理。例如，可以如下之方式進行1頁面大小的寫入動作：在將1頁面大小的輸入資料寫入資料暫存器42之後，進行預備讀取動作，且在進行一連串的頁面抹除動作之後，接著進行頁面程式動作。又，可使頁面抹除動作與頁面程式動作反轉。又，頁面抹除動作亦可並非針對設定狀態的可變電阻元件RCE的全部進行重設動作，而是選擇已寫入於資料暫存器42中之輸入資料(期望值)為「0」之設定狀態的可變電阻元件RCE而進行重設動作。

再者，藉由將與連接於相同整體位元線上之記憶體單元MC連接之源極板SP設為同電位，且以可對每個整體位元線獨立驅動之方式構成，可對每個整體位元線，依據寫入於資料暫存器42中之輸入資料(期望值)，而同時並行執行對應於期望值之程式動作或抹除動作。

〈4〉在上述各實施形態中，作為記憶體單元陣列構成，雖例示如圖2所示之分別以2階層構成位元線及字元線之階層型陣列構成，但在小規模的記憶體單元陣列構成之情形下，可不設置整體位元線或主字元線，而設為單層的記憶體單元陣列構成。又，即便在採用階層型陣列構成之情形下，子陣列31內的記憶體單元MC的列及行數、1記憶組內之區塊30之列及行數、以及記憶組數等亦並非限定於 上述實施形態，而可適宜地進行變更。

〈5〉在上述各實施形態中，設定動作、設定驗證動作、重設動作、重設驗證動作、程式動作、抹除動作等之定義係為方便起見，並非限定於上述實施形態的定義。例如，亦可將使可變電阻元件RCE的電阻高電阻化之動作稱為「設定動作」，將低電阻化之動作稱為「重設動作」。再者，亦可在可變電阻元件RCE的電阻低電阻化之狀態下分配邏輯值「0」，在可變電阻元件RCE的電阻高電阻化之狀態下分配邏輯值「1」。藉由使邏輯值之分配反轉，讀取電路21及寫入電路22的電路構成只要根據需要進行變更即可。

〈6〉在上述各實施形態中，已詳細地說明之電路動作的時序及電壓值等為一例，只要能夠實現所期望的動作，並非限定於上述實施形態所例示者。

〈7〉在上述各實施形態中，雖設想本發明裝置為獨立的半導體記憶裝置之情形，但本發明裝置亦可為與微處理器或ASIC(Application Specific Integrated Circuit：專用積體電路)等之半導體裝置配置於同一基板上或同一封裝內之內置型半導體記憶裝置，在該情形下，除了圖1所例示之本發明裝置的區塊構成之記憶體單元陣列10以外之電路部分的一部分，亦可為由本發明裝置之外部的電路所構成之形態。

1‧‧‧發明裝置

10‧‧‧記憶體單元陣列

11‧‧‧輸入輸出控制電路

12‧‧‧控制信號輸入電路

13‧‧‧位址暫存器

14‧‧‧列位址緩衝器

15‧‧‧行位址緩衝器

16‧‧‧列解碼器

17‧‧‧行解碼器

18‧‧‧指令暫存器

19‧‧‧控制邏輯電路

20‧‧‧陣列控制電路

21‧‧‧讀取電路

22‧‧‧寫入電路

23‧‧‧狀態暫存器

24‧‧‧狀態信號輸出電路

30‧‧‧區塊

31‧‧‧記憶體單元子陣列

32‧‧‧子字元線驅動器

33‧‧‧位元線選擇器

34‧‧‧源極板驅動器

35‧‧‧電路

40‧‧‧正向感測放大器

41‧‧‧逆向感測放大器

42‧‧‧資料暫存器

43‧‧‧互斥或電路

44‧‧‧邏輯積電路

45‧‧‧邏輯和電路

46‧‧‧判定暫存器

47‧‧‧寫入驅動器

48‧‧‧第2正向感測放大器

50‧‧‧差動放大器

51‧‧‧附鎖存比較器

52‧‧‧定電流源電路

53‧‧‧CMOS傳送閘極

54‧‧‧反轉器

55‧‧‧附鎖存比較器

60‧‧‧差動放大器

61‧‧‧附鎖存比較器

62‧‧‧定電流源電路

63‧‧‧CMOS傳送閘極

64‧‧‧反轉器

65‧‧‧附鎖存比較器

ALE‧‧‧位址鎖存啟用信號

BLSEL‧‧‧局部位元線選擇信號

CCE‧‧‧電流控制元件

CEB‧‧‧晶片啟用信號

CLE‧‧‧指令鎖存啟用信號

CSP‧‧‧電容元件

CT‧‧‧單元電晶體

DROUT‧‧‧輸出端子

DRRST‧‧‧重設信號

FCCTLB‧‧‧啟動信號

FEQCTLT‧‧‧啟動信號

FLTMGT‧‧‧啟動信號

FROUT‧‧‧輸出

FROUTB‧‧‧輸出

FSASLB‧‧‧啟動信號

FSNFL‧‧‧內部節點

GBL‧‧‧整體位元線

I/O 1~I/O 8‧‧‧I/O端子

LBL‧‧‧局部位元線

MC‧‧‧記憶體單元

MWLB‧‧‧主字元線

Q1‧‧‧PMOS電晶體

Q2‧‧‧PMOS電晶體

Q3‧‧‧PMOS電晶體

Q4‧‧‧NMOS電晶體

Q5‧‧‧PMOS電晶體

Q6‧‧‧NMOS電晶體

Q7‧‧‧NMOS電晶體

Q11‧‧‧NMOS電晶體

Q12‧‧‧NMOS電晶體

Q13‧‧‧NMOS電晶體

Q14‧‧‧PMOS電晶體

Q15‧‧‧NMOS電晶體

Q16‧‧‧PMOS電晶體

Q17‧‧‧PMOS電晶體

Q18‧‧‧PMOS電晶體

RCCTLB‧‧‧啟動信號

RCCTLT‧‧‧啟動信號

RCE‧‧‧可變電阻元件

READB‧‧‧控制信號

REB‧‧‧讀取啟用信號

REQCTLB‧‧‧啟動信號

RLTMGT‧‧‧啟動信號

RSASLT‧‧‧啟動信號

RSNFL‧‧‧內部節點

RSTSLT‧‧‧控制信號

RPRECHB‧‧‧預充電信號

RY/BY‧‧‧端子

SETSLT‧‧‧控制信號

SP‧‧‧源極板

SPSEL‧‧‧源極板選擇信號

SWL‧‧‧子字元線

SW1‧‧‧開關

SW2‧‧‧開關

SW3‧‧‧開關

SW4‧‧‧開關

SW5‧‧‧開關

SW6‧‧‧開關

SW7‧‧‧開關

SW8‧‧‧開關

SW9‧‧‧開關

SW10‧‧‧開關

t0‧‧‧時刻

t1‧‧‧時刻

t2‧‧‧時刻

t3‧‧‧時刻

t4‧‧‧時刻

t5‧‧‧時刻

t6‧‧‧時刻

t10‧‧‧時刻

t11‧‧‧時刻

t12‧‧‧時刻

t13‧‧‧時刻

t14‧‧‧時刻

t15‧‧‧時刻

t16‧‧‧時刻

t17‧‧‧時刻

VFEQ‧‧‧參照電壓

VFIREF‧‧‧中間電壓

VFRD‧‧‧正向讀取電壓

VFREF‧‧‧參照電壓

VRIREF‧‧‧中間電壓

VRRD‧‧‧逆向讀取電壓

VRREF‧‧‧參照電壓

VRST‧‧‧重設電壓

VSET‧‧‧設定電壓

VSS‧‧‧接地電位

WDATA‧‧‧輸出信號

WEB‧‧‧寫入啟用信號

WLSEL‧‧‧子字元線選擇信號

WPB‧‧‧寫入保護信號

圖1係顯示本發明之半導體記憶裝置的概略區塊構成之 方塊圖。

圖2係顯示圖1所示之記憶體單元陣列的概略區塊構成之方塊圖。

圖3係顯示圖2所示之區塊的概略區塊構成及記憶體單元子陣列的電路構成之一例之方塊圖。

圖4係顯示本發明之半導體記憶裝置中使用之3端子構造的記憶體單元之一例之等效電路圖。

圖5係顯示可變電阻元件的雙極開關動作之測定結果的一例之圖。

圖6係顯示圖3所示之子字元線驅動器的電路構成之一例之電路圖。

圖7係顯示圖3所示之位元線選擇器及源極板驅動器的電路構成之一例之電路圖。

圖8係顯示圖1及圖2所示之讀取電路與寫入電路的第1實施形態之概略區塊構成之方塊圖。

圖9係顯示圖8所示之開關SW1~SW8的切換條件之一覽表。

圖10係顯示圖8所示之正向感測放大器與逆向感測放大器的電路構成之一例之電路圖。

圖11係顯示存儲於資料暫存器中之期望值、可變電阻元件的電阻狀態、及寫入判定暫存器中之邏輯值(信號WDATA的位準)之間的關係之一覽表。

圖12係顯示圖8所示之寫入驅動器的電路構成之一例之電路圖。

圖13係顯示頁面程式動作的處理程序之流程圖。

圖14係說明在設定動作時通過選擇記憶體單元之電流路徑之圖。

圖15係顯示圖10所示之正向感測放大器的啟動程序之時序圖。

圖16係說明在設定驗證動作時通過選擇記憶體單元之電流路徑之圖。

圖17係第1實施形態之頁面程式動作的第1次設定動作、第1次設定驗證動作、第2次設定動作之各期間之主要的信號及內部節點的電壓波形圖。

圖18係顯示區段抹除動作的處理程序之流程圖。

圖19係顯示圖10所示之逆向感測放大器的啟動程序之時序圖。

圖20係說明第1實施形態之預備讀取動作時及重設驗證動作時通過選擇記憶體單元之電流路徑之圖。

圖21係說明重設動作時通過選擇記憶體單元之電流路徑之圖。

圖22係第1實施形態的區段抹除動作之最初頁面之第1次重設動作、第1次重設驗證動作、第2次重設動作之各期間之主要的信號及內部節點的電壓波形圖。

圖23係顯示頁面讀取動作的處理程序之流程圖。

圖24係顯示圖1及圖2所示之讀取電路與寫入電路在第2實施形態中之概略區塊構成之方塊圖。

圖25係說明第2實施形態之預備讀取動作時及重設驗證 動作時通過選擇記憶體單元之電流路徑之圖。

圖26係顯示本發明之半導體記憶裝置中使用之2端子構造的記憶體單元之一例之等效電路圖。

圖27係顯示圖8所示之正向感測放大器與逆向感測放大器的電路構成之另一例之電路圖。

圖28係顯示圖27所示之正向感測放大器與逆向感測放大器的電路構成之另一例之電路圖。

圖29係先前之區段抹除動作的最初頁面之第1次重設動作、第1次重設驗證動作、第2次重設動作之各期間之主要的信號及內部節點之電壓波形圖。

21‧‧‧讀取電路

22‧‧‧寫入電路

40‧‧‧正向感測放大器

41‧‧‧逆向感測放大器

42‧‧‧資料暫存器

43‧‧‧互斥或電路

44‧‧‧邏輯積電路

45‧‧‧邏輯和電路

46‧‧‧判定暫存器

47‧‧‧寫入驅動器

DROUT‧‧‧輸出端子

DRRST‧‧‧重設信號

FROUT‧‧‧輸出

GBL‧‧‧整體位元線

RROUT‧‧‧輸出

SW1‧‧‧開關

SW2‧‧‧開關

SW3‧‧‧開關

SW4‧‧‧開關

SW5‧‧‧開關

SW6‧‧‧開關

SW7‧‧‧開關

SW8‧‧‧開關

WDATA‧‧‧輸出信號

Claims (20)

1. 一種半導體記憶裝置，其包含：記憶體單元陣列，其係在列方向及行方向上分別排列複數個包含根據電阻的變化而記憶資訊之可變電阻元件而成之記憶體單元，並分別將同一行的前述記憶體單元之各一端連接於共通的第1控制線上，將至少同一列或同一行的前述記憶體單元之各另一端連接於共通的第2控制線上而構成；選擇電路，其係選擇成為寫入或讀取的對象之前述記憶體單元；寫入電路，其係使所選擇之前述記憶體單元的前述可變電阻元件之電阻變化；及讀取電路，其係讀取所選擇之前述記憶體單元的前述可變電阻元件之電阻狀態；且前述寫入電路係構成為可分別執行藉由使電流自前述記憶體單元的前述一端側經由前述可變電阻元件向前述另一端側流動而使前述可變電阻元件的電阻低電阻化之設定動作、及藉由使電流自前述記憶體單元的前述另一端側經由前述可變電阻元件向前述一端側流動而使前述可變電阻元件的電阻高電阻化之重設動作；前述讀取電路係構成為可分別執行藉由使電流自前述記憶體單元的前述一端側經由前述可變電阻元件向前述另一端側流動而讀取前述可變電阻元件的電阻狀態之第1讀取動作、及藉由使電流自前述記憶體單元的前述另 一端側經由前述可變電阻元件向前述一端側流動而讀取前述可變電阻元件的電阻狀態之第2讀取動作；前述讀取電路中執行前述第1讀取動作之第1讀取電路係與經選擇之前述記憶體單元所連接之前述第1控制線及前述第2控制線之任一者的控制線電性連接；前述讀取電路中執行前述第2讀取動作之第2讀取電路係與經選擇之前述記憶體單元所連接之前述第1控制線及前述第2控制線的另一者之控制線電性連接；前述第1讀取電路與前述第2讀取電路之各者係檢測在電性連接之側的前述第1或第2控制線中流動之電流或產生之電壓的大小或變化，而讀取經選擇之前述記憶體單元的電阻狀態。
2. 如請求項1之半導體記憶裝置，其中前述寫入電路進行前述設定動作之情形時，前述讀取電路在特定的時序啟動，並藉由前述第1讀取動作讀取前述設定動作的對象即前述記憶體單元的電阻狀態，而進行判定前述設定動作是否結束之設定驗證動作；前述寫入電路進行前述重設動作之情形時，前述讀取電路在特定的時序啟動，並藉由前述第2讀取動作讀取前述重設動作的對象即前述記憶體單元的電阻狀態，而進行判定前述重設動作是否結束之重設驗證動作。
3. 如請求項1之半導體記憶裝置，其中前述記憶體單元係串聯連接前述可變電阻元件與電流控制元件而構成。
4. 如請求項1至3中任一項之半導體記憶裝置，其中前述讀 取電路係與經選擇之前述記憶體單元所連接之前述第1控制線及前述第2控制線之任一者的控制線電性連接，並檢測在該任一者的控制線中流動之電流或產生之電壓變化，而藉由前述第1讀取動作與前述第2讀取動作中啟動之任一者的讀取動作，讀取所選擇之前述記憶體單元的電阻狀態。
5. 如請求項1至3中任一項之半導體記憶裝置，其中前述讀取電路進行讀取前述設定動作或前述重設動作結束之已寫入狀態的前述記憶體單元之電阻狀態之讀取動作，且在不進行附隨於前述設定動作與前述重設動作之任一者之獨立的讀取動作之情形時，進行前述第1讀取動作與前述第2讀取動作中預先決定之一者的讀取動作。
6. 一種半導體記憶裝置，其包含：記憶體單元陣列，其係在列方向及行方向上分別排列複數個包含根據電阻的變化而記憶資訊之可變電阻元件而成之記憶體單元，並分別將同一行的前述記憶體單元之各一端連接於共通的第1控制線上，將至少同一列或同一行的前述記憶體單元之各另一端連接於共通的第2控制線上而構成；選擇電路，其係選擇成為寫入或讀取的對象之前述記憶體單元；寫入電路，其係使所選擇之前述記憶體單元的前述可變電阻元件之電阻變化；及讀取電路，其係讀取所選擇之前述記憶體單元的前述 可變電阻元件之電阻狀態；且前述寫入電路係構成為可分別執行藉由使電流自前述記憶體單元的前述一端側經由前述可變電阻元件向前述另一端側流動而使前述可變電阻元件的電阻低電阻化之設定動作、及藉由使電流自前述記憶體單元的前述另一端側經由前述可變電阻元件向前述一端側流動而使前述可變電阻元件的電阻高電阻化之重設動作；前述讀取電路係構成為可分別執行藉由使電流自前述記憶體單元的前述一端側經由前述可變電阻元件向前述另一端側流動而讀取前述可變電阻元件的電阻狀態之第1讀取動作、及藉由使電流自前述記憶體單元的前述另一端側經由前述可變電阻元件向前述一端側流動而讀取前述可變電阻元件的電阻狀態之第2讀取動作；前述讀取電路係為互相對稱的電路構成，且包含所使用之主動元件的導電型及電場方向互相反轉之2種感測放大器，且將前述2種感測放大器之一者使用於前述第1讀取動作，將另一者使用於前述第2讀取動作。
7. 如請求項6之半導體記憶裝置，其中前述寫入電路進行前述設定動作之情形時，前述讀取電路在特定的時序啟動，並藉由前述第1讀取動作讀取前述設定動作的對象即前述記憶體單元的電阻狀態，而進行判定前述設定動作是否結束之設定驗證動作；前述寫入電路進行前述重設動作之情形時，前述讀取電路在特定的時序啟動，並藉由前述第2讀取動作讀取 前述重設動作的對象即前述記憶體單元的電阻狀態，而進行判定前述重設動作是否結束之重設驗證動作。
8. 如請求項6之半導體記憶裝置，其中前述記憶體單元係串聯連接前述可變電阻元件與電流控制元件而構成。
9. 如請求項6至8中任一項之半導體記憶裝置，其中前述讀取電路係與經選擇之前述記憶體單元所連接之前述第1控制線及前述第2控制線之任一者的控制線電性連接，並檢測在該任一者的控制線中流動之電流或產生之電壓變化，而藉由前述第1讀取動作與前述第2讀取動作中啟動之任一者的讀取動作，讀取所選擇之前述記憶體單元的電阻狀態。
10. 如請求項6至8中任一項之半導體記憶裝置，其中前述讀取電路進行讀取前述設定動作或前述重設動作結束之已寫入狀態的前述記憶體單元之電阻狀態之讀取動作，且在不進行附隨於前述設定動作與前述重設動作之任一者之獨立的讀取動作之情形時，進行前述第1讀取動作與前述第2讀取動作中預先決定之一者的讀取動作。
11. 一種半導體裝置，其包含：第1及第2控制線；第1記憶體單元，其一端及另一端分別與前述第1及第2控制線連接，且包含藉由使特定電流自前述一端向前述另一端流動而設定為第1電阻狀態，且使另一特定電流自前述另一端向前述一端流動而重設為第2電阻狀態之第1可變電阻元件；及 第1讀取電路，其係與前述第1控制線連接；且前述第1讀取電路各別地包含：第1感測放大器，其係於電流自前述第1記憶體單元的前述一端側經由前述第1可變電阻元件向前述另一端側流動之情形時，檢測對應於前述第1可變電阻元件的電阻狀態而產生之電流或電壓的變動，而讀取前述第1可變電阻元件的電阻狀態；及第2感測放大器，其係於電流自前述第1記憶體單元的前述另一端側經由前述第1可變電阻元件向前述一端側流動之情形時，檢測對應於前述第1可變電阻元件的電阻狀態而產生之電流或電壓的變動，而讀取前述第1可變電阻元件的電阻狀態。
12. 如請求項11之半導體裝置，其中前述第1讀取電路之前述第1感測放大器係響應前述特定電流自前述第1記憶體單元的前述一端向前述另一端流動而動作，前述第2感測放大器係響應前述另一特定電流自前述第1記憶體單元的前述另一端向前述一端流動而動作。
13. 如請求項11或12之半導體裝置，其進而包含：第3控制線；第4控制線，其與前述第2控制線電性連接；第2記憶體單元，其一端及另一端分別與前述第3及第4控制線連接，且包含第2可變電阻元件，其係在前述特定電流自前述一端施加於前述另一端時設定為前述第1電阻狀態，且在前述另一特定電流自前述另一端施加於前述一端時重設為前述第2電阻狀態；及 第2讀取電路，其與前述第3控制線連接；且前述第2讀取電路各別地包含：第3感測放大器，其係於電流自前述第2記憶體單元的前述一端側經由前述第2可變電阻元件向前述另一端側流動之情形時，檢測對應於前述第1可變電阻元件的電阻狀態而產生之電流或電壓的變動，而讀取前述第2可變電阻元件的電阻狀態；及第4感測放大器，其係於電流自前述第2記憶體單元的前述另一端側經由前述第2可變電阻元件向前述一端側流動之情形時，檢測對應於前述第1可變電阻元件的電阻狀態而產生之電流或電壓的變動，而讀取前述第2可變電阻元件之電阻狀態。
14. 如請求項13之半導體裝置，其中前述第2讀取電路的前述第3感測放大器係響應前述特定電流自前述第2記憶體單元的前述一端向前述另一端流動而動作，前述第4感測放大器係響應前述另一特定電流自前述第2記憶體單元的前述另一端向前述一端流動而動作。
15. 一種半導體裝置，其包含：第1及第2控制線；第1記憶體單元，其包含：分別與前述第1及第2控制線連接之第1及第2節點，及設置於前述第1及第2節點之間之可變電阻元件；寫入操作電路，其與前述第1控制線連接，且前述寫入操作電路係藉由將電流自前述第1節點施加至前述第2節點而使前述可變電阻元件的電阻狀態呈現第1電阻狀 態，且藉由將電流自前述第2節點施加至前述第1節點而使前述可變電阻元件之前述電阻狀態呈現第2電阻狀態；及讀取操作電路，其包含共同連接於前述第1控制線之第1及第2檢測電路，且前述第1檢測電路係藉由將電流自前述第1節點施加至前述第2節點而檢測前述可變電阻元件之前述電阻狀態，前述第2檢測電路係藉由將電流自前述第2節點施加至前述第1節點而檢測前述可變電阻元件之前述電阻狀態。
16. 如請求項15之半導體裝置，其中前述寫入操作電路包含分別被供給第1及第2電位之第1及第2電壓端子，前述第1電位之絕對值大於前述第2電位之絕對值；且前述半導體裝置進而包含：源極板驅動器，其與前述第2控制線連接，且前述源極板驅動器包含分別被供給第3及第4電位之第3及第4電壓端子，前述第3電位之絕對值大於前述第4電位之絕對值；且前述第1電位之絕對值大於前述第4電位之絕對值，且前述第3電位之絕對值大於前述第2電位之絕對值。
17. 如請求項16之半導體裝置，其中前述寫入操作電路將前述第1電壓端子連接於前述第1控制線上，且前述源極板驅動器將前述第4電壓端子連接於前述第2控制線上，以使前述可變電阻元件之前述電阻狀態呈現前述第1電阻狀態；前述寫入操作電路將前述第2電壓端子連接於前 述第1控制線上，前述源極板驅動器將前述第3電壓端子連接於前述第2控制線上，以使前述可變電阻元件之前述電阻狀態呈現前述第2電阻狀態。
18. 如請求項16之半導體裝置，其中前述讀取操作電路之前述第1檢測電路包含被供給第5電位之第5電壓端子，前述讀取操作電路之前述第2檢測電路包含被供給第6電位之第6電壓端子，前述第5電位之絕對值大於前述第6電位之絕對值；前述讀取操作電路之前述第1檢測電路將前述第5電壓端子連接於前述第1控制線上，前述源極板驅動器將前述第4電壓端子連接於前述第2控制線上，以檢測前述可變電阻元件之前述電阻狀態；前述讀取操作電路之前述第2檢測電路將前述第6電壓端子連接於前述第1控制線上，前述源極板驅動器將前述第3電壓端子連接於前述第2控制線上，以檢測前述可變電阻元件之前述電阻狀態。
19. 如請求項17之半導體裝置，其中前述第2及第4電位之絕對值彼此大致相等。
20. 如請求項18之半導體裝置，其中前述第2及第6電位之絕對值彼此大致相等。