WO2015008438A1 - 不揮発性半導体記憶装置とその書換方法 - Google Patents

不揮発性半導体記憶装置とその書換方法 Download PDF

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百合子 石飛
仁史 諏訪
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Definitions

  • the present invention relates to a technique for improving the endurance characteristics and data retention characteristics of a nonvolatile semiconductor memory device and increasing the speed of rewriting.
  • a method for rewriting the flash memory As a method for rewriting the flash memory, a method is used in which reading is performed once at the start of rewriting, and the erasing or writing is performed after determining the writing state of the memory cell. By using this method, the number of times of erasing and programming of the flash memory is reduced, and the endurance characteristics are improved. In addition, since the rewriting voltage is not applied to the memory cell in which the expected value has already been written at the start of rewriting, data retention characteristics are improved.
  • Patent Document 1 when the flash memory is rewritten, when the pre-write operation and the erase operation before data writing are not necessary, these operations are omitted, thereby delaying the arrival of the data rewrite count limit value. Reduces reliability and reduces average data rewriting time.
  • non-volatile semiconductor memory devices capable of bidirectional rewriting in bit units, such as ReRAM (resistance random access memory) and MRAM (magnetoresitive random access memory), which do not require erasing in a fixed block unit, has progressed. Yes. Also in rewriting of these nonvolatile semiconductor memory devices, it is desirable to perform the rewrite control by determining the write state of the memory cell in order to improve the endurance characteristic and data retention characteristic of the memory cell.
  • An object of the present invention is to perform a rewrite operation at high speed while improving endurance characteristics and data retention characteristics of memory cells in a nonvolatile semiconductor memory device capable of bidirectional rewrite in bit units.
  • a nonvolatile semiconductor memory device includes a nonvolatile memory array having a plurality of memory cells each having a plurality of write states, a decoding circuit for selecting at least one memory cell in the nonvolatile memory array, And a read circuit for obtaining read data from the selected memory cell. Further, a rewrite bit information generation circuit for generating rewrite bit information indicating the necessity of data rewrite based on read data and given write data, and a memory cell selected based on the generated rewrite bit information And a data rewriting circuit for rewriting the data.
  • the rewrite bit information generation circuit includes a unit including an internal storage circuit, a selection circuit, and a logic circuit for each write state change pattern of a plurality of memory cells.
  • the internal storage circuit holds the generated rewrite bit information, and the selection circuit selects and outputs either the write data or the rewrite bit information held in the internal storage circuit.
  • the logic circuit determines rewrite bit information based on the read data and the output of the selection circuit. In the read back mode in which the selection circuit selects and outputs the write data, the logic circuit is configured when the combination of the read data and the write data matches the write state change pattern assigned to the logic circuit. Determines the rewrite bit information so that the data is rewritten. When the combination of the read data and the write data does not match the change pattern of the write state assigned to the logic circuit, the rewrite bit information is determined so that the data is not rewritten.
  • the rewrite bit information held in the internal storage circuit indicates that the data rewrite has been performed immediately before and is selected. If the read data from the memory cell again does not match the expected value data after the change in the write state change pattern assigned to the logic circuit, the rewrite bit information is set so that the data is rewritten again. decide. When the rewrite bit information held in the internal storage circuit does not indicate that the data rewrite was performed immediately before, and the read data from the selected memory cell is changed in the write state assigned to the logic circuit. In the case where it corresponds to at least one of the case where it matches the expected value data after the pattern change, the rewrite bit information is determined so that the data rewrite is not performed again.
  • the non-volatile semiconductor memory device rewrite method according to the present invention is a non-volatile semiconductor memory device rewrite method including a non-volatile memory array having a plurality of memory cells each having a plurality of write states. The step of obtaining read data from at least one selected memory cell in the nonvolatile memory array, and the write state of each of the plurality of memory cells based on the read data and the given write data Generating rewrite bit information indicating the necessity of data rewriting for each change pattern in parallel.
  • a step of repeating execution of data rewriting of the first change pattern until completion of data rewrite of the first change pattern of the selected memory cell can be confirmed, and the generated rewrite bit
  • a step of repeating execution of data rewriting of the second change pattern until the completion of data rewriting of the second change pattern of the selected memory cell can be confirmed based on the information.
  • the present invention when rewriting data in a nonvolatile semiconductor memory device, it is possible to determine write control in units of bits by one determination of read data, improving the endurance characteristics and data retention characteristics of the memory cells and rewriting speed. It is possible to achieve both. In addition, by providing a verify mode in which rewrite determination is performed based on rewrite bit information and memory read data held internally, unnecessary additional writing to the rewritten memory cell can be prevented.
  • FIG. 1 is a block diagram of a nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 2 is a diagram showing a truth table of the first logic circuit in FIG.
  • FIG. 3 is a diagram showing a truth table of the second logic circuit in FIG.
  • FIG. 4 is a flowchart showing the rewrite operation of the nonvolatile semiconductor memory device of FIG.
  • FIG. 5 is a block diagram of a nonvolatile semiconductor memory device according to the second embodiment of the present invention.
  • FIG. 1 is a diagram showing a configuration of a nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • a non-volatile semiconductor memory device capable of bidirectional rewriting in units of bits such as ReRAM and MRAM has a non-volatile memory array (ARY) 100 composed of a plurality of memory cells each holding binary data.
  • ARY non-volatile memory array
  • XDEC row decode circuit
  • YDEC column decode circuit
  • SA sense amplifier
  • WD data rewrite circuit
  • WD data rewrite circuit
  • a rewrite bit information generation circuit 200 for generating rewrite bit information.
  • the write data DIN, read data RO, and rewrite bit information have an 8-bit structure for one address.
  • the rewrite bit information generation circuit 200 shown in FIG. 1 includes a case where the writing state changes from the “0” state to the “1” state and a case where the writing state changes from the “1” state to the “0” state. Two cases are assumed.
  • the first selection circuit 201, the first logic circuit 203, and the first internal storage circuit 205 constitute a set of circuit units.
  • the second selection circuit 202, the second logic circuit 204, and the second internal storage circuit 206 constitute another set of circuit units.
  • the first selection circuit 201 receives the write data DIN and the output data of the first internal storage circuit 205 as inputs. When the mode control signal MODE is “0”, the first selection circuit 201 controls the write data DIN. When the signal MODE is “1”, the output data of the first internal storage circuit 205 is selected and output.
  • the first logic circuit 203 receives the output DIN1 of the first selection circuit 201 and the read data RO, and changes the operation as described later according to the value of the mode control signal MODE.
  • the first rewrite bit information DO1 indicating the bit to be rewritten to the “1” state is output.
  • FIG. 2 is an example of a truth table of the first logic circuit 203 assigned for rewriting from the “0” state to the “1” state.
  • the mode control signal MODE when the mode control signal MODE is “0”, that is, in the read back mode, only the bit in which the read data RO is in the “0” state and the write data DIN is “1”.
  • the rewrite bit information DO1 set to “0” is output.
  • the mode control signal MODE is “1”, that is, in the verify mode
  • the first logic circuit 203 holds the read data RO in the “0” state in the first internal storage circuit 205.
  • the rewrite bit information DO1 in which “0” is set is output only for the bits in which “0” is set in the rewrite bit information DIN1 used in the previous rewrite operation.
  • the second selection circuit 202 receives the write data DIN and the output data of the second internal storage circuit 206 as input. When the mode control signal MODE is “0”, the second selection circuit 202 performs the mode control on the write data DIN. When the signal MODE is “1”, the output data of the second internal storage circuit 206 is selected and output.
  • the second logic circuit 204 receives the output DIN2 of the second selection circuit 202 and the read data RO, changes the operation as described later according to the value of the mode control signal MODE, and changes from the “1” state to the “1” state. Second rewrite bit information DO2 indicating a bit to be rewritten to the “0” state is output.
  • FIG. 3 is an example of a truth table of the second logic circuit 204 assigned for rewriting from the “1” state to the “0” state.
  • the mode control signal MODE when the mode control signal MODE is “0”, that is, in the readback mode, only the bit in which the read data RO is in the “1” state and the write data DIN is “0”.
  • the rewrite bit information DO2 in which “0” is set is output.
  • the mode control signal MODE is “1”, that is, in the verify mode
  • the second logic circuit 204 holds the read data RO in the “1” state in the second internal storage circuit 206.
  • the rewrite bit information DO2 in which “0” is set is output only for the bits in which “0” is set in the rewrite bit information DIN2 used in the previous rewrite operation.
  • the first internal memory circuit 205 has an output DO1 of the first logic circuit 203 as an input and can hold rewrite bit information for at least one address.
  • the first write enable signal BUF1_EN is asserted. If so, the output DO1 of the first logic circuit 203 is captured.
  • the second internal storage circuit 206 has an output DO2 of the second logic circuit 204 as an input and can hold rewrite bit information for at least one address, and the second write enable signal BUF2_EN is asserted. If so, the output DO2 of the second logic circuit 204 is captured.
  • FIG. 4 is a flowchart showing a rewrite operation of the nonvolatile semiconductor memory device of FIG.
  • the write address is decoded by the row decode circuit 101X and the column decode circuit 101Y, and a memory cell to be written is selected.
  • the sense amplifier 102 performs a read operation of data written in the memory cell designated by the write address, that is, a read back operation (step S1).
  • both the first selection circuit 201 and the second selection circuit 202 output the write data DIN.
  • the first logic circuit 203 sets bits to be rewritten from the “0” state to the “1” state based on the write data DIN and the read data RO in accordance with the truth table of FIG. On the other hand, rewrite bit information in which “0” is set and “1” is set for bits that do not require rewriting from the “0” state to the “1” state is output.
  • the second logic circuit 204 converts the “1” state to the “0” state based on the write data DIN and the read data RO in accordance with the truth table of FIG. On the other hand, “0” is output, and for bits that do not require rewriting from the “1” state to the “0” state, rewrite bit information set to “1” is output.
  • the first write enable signal BUF1_EN and the second write enable signal BUF2_EN are asserted, and the output DO1 of the first logic circuit 203 and the output DO2 of the second logic circuit 204 are respectively the first internal storage circuit 205. And buffered in the second internal storage circuit 206 (step S2).
  • step S3 After the rewrite bit information is generated, when the rewrite bit information from the “0” state to the “1” state is “0”, the data rewrite circuit 103 changes the “0” state to the “1” state of the corresponding memory cell. Electrical rewriting (hereinafter, “1” writing operation) is performed (step S3).
  • step S4 a determination operation as to whether or not the memory cell has been rewritten as expected (hereinafter “1” verify operation) is performed (step S4).
  • the mode control signal MODE is set to “1”
  • the first selection circuit 201 selects the output of the first internal storage circuit 205.
  • step S6 After the “1” verify operation, if there is a bit that needs to be rewritten from the “0” state to the “1” state, it is in accordance with the rewrite bit information from the “0” state to the “1” state. Returning to step S3, the “1” write operation is performed. The “1” write operation and the “1” verify operation are repeatedly performed, and are held in the first internal storage circuit 205 when there is no bit that needs to be rewritten from the “0” state to the “1” state. When all the bits constituting the rewritten bit information set to “1”, the writing of “1” is completed (step S6).
  • the data rewrite circuit 103 After the “1” write is completed, the data rewrite circuit 103 performs an electrical change from the “1” state to the “0” state by the data rewrite circuit 103 in accordance with the rewrite bit information from the “1” state to the “0” state. Rewriting (hereinafter, “0” writing operation) is performed (step S7).
  • step S8 a determination operation (hereinafter, “0” verify operation) for determining whether or not the memory cell has been rewritten as expected is performed (step S8).
  • the second selection circuit 202 selects the output of the second internal storage circuit 206.
  • the second logic circuit 204 changes from “1” state to “0” based on the previous rewrite bit information output from the second internal storage circuit 206 in accordance with the truth table of FIG. 3 and the read data RO.
  • the rewrite bit information set to “0” is output for the bit to be rewritten to the “state”.
  • the second write enable signal BUF2_EN is asserted, and the output of the second logic circuit 204 is buffered in the second internal storage circuit 206 (step S9). Since the first write enable signal BUF1_EN is in the negated state, the data held in the first internal storage circuit 205 is not updated.
  • step S10 After the “0” verify operation, if there is a bit that needs to be rewritten from the “1” state to the “0” state again, it is in accordance with the rewrite bit information from the “1” state to the “0” state Returning to step S7, the “0” write operation is performed.
  • the “0” write operation and the “0” verify operation are repeatedly performed, and are held in the second internal memory circuit 206 when there is no bit that needs to be rewritten from the “1” state to the “0” state.
  • the writing of “0” is completed (step S10).
  • FIG. 5 is a diagram showing a configuration of a nonvolatile semiconductor memory device according to the second embodiment of the present invention.
  • the rewrite bit information generation circuit 200 in FIG. 5 further includes a logic output selection circuit 300 and an internal storage selection circuit 301 in addition to the configuration in FIG.
  • the logic output selection circuit 300 selects either the output DO1 of the first logic circuit 203 or the output DO2 of the second logic circuit 204, and this is selected as the second output signal. Connect to the input of the internal storage circuit 206.
  • the internal storage selection circuit 301 selects either the output of the first internal storage circuit 205 or the output of the second internal storage circuit 206 in response to the second selection control signal SELB, One input of the selection circuit 201 and one input of the second selection circuit 202 are connected.
  • the logic output selection circuit 300 and the internal storage selection circuit 301 are controlled to be connected so as to perform the same operation as in the first embodiment, and the “0” state is set. Rewrite bit information generation from “1” state to “1” state and rewrite bit information generation from “1” state to “0” state are realized at high speed. Since other circuit operations in the case of normal rewriting have been described in the first embodiment, description thereof will be omitted.
  • the sense amplifier 102 When rewriting is started, first, the sense amplifier 102 performs a read operation of data written in the memory cell specified by the write address. At this time, the first selection circuit 201 outputs the write data DIN.
  • the first logic circuit 203 sets bits to be rewritten from the “0” state to the “1” state based on the write data DIN and the read data RO in accordance with the truth table of FIG. On the other hand, rewrite bit information in which “0” is set and “1” is set for bits that do not require rewriting from the “0” state to the “1” state is output.
  • the first write enable signal BUF1_EN is asserted, and the output DO1 of the first logic circuit 203 is buffered in the first internal storage circuit 205.
  • the sense amplifier 102 performs a read operation of data written in a memory cell at an address to be written different from the previous write address.
  • the second selection circuit 202 outputs write data DIN.
  • the first logic circuit 203 sets bits to be rewritten from the “0” state to the “1” state based on the write data DIN and the read data RO in accordance with the truth table of FIG. On the other hand, rewrite bit information in which “0” is set and “1” is set for bits that do not require rewriting from the “0” state to the “1” state is output.
  • the logic output selection circuit 300 selects the output DO1 of the first logic circuit 203 and connects it to the second internal storage circuit 206.
  • the second write enable signal BUF2_EN is asserted, and the output DO1 of the first logic circuit 203 is buffered in the second internal storage circuit 206.
  • the output DO1 of the first logic circuit 203 can be held in the first internal storage circuit 205 and the second internal storage circuit 206 by the logic output selection circuit 300, and the write buffer size can be expanded. This leads to faster rewriting.
  • the data rewrite circuit 103 After the rewrite bit information is generated, if the rewrite bit information from the “0” state to the “1” state is “0”, the data rewrite circuit 103 performs the “1” write operation. At this time, “1” write operation is performed using the rewrite bit information held in the first internal storage circuit 205, and then “1” is used using the rewrite bit information held in the second internal storage circuit 206. Perform the write operation.
  • the internal storage selection circuit 301 selects and outputs the output of the first internal storage circuit 205. At this time, the first selection circuit 201 selects the output of the internal storage selection circuit 301.
  • the internal memory selection circuit 301 selects and outputs the output of the second internal storage circuit 206.
  • the first selection circuit 201 selects the output of the internal storage selection circuit 301.
  • the logic output selection circuit 300 selects the output DO1 of the first logic circuit 203 and connects it to the second internal storage circuit 206. Then, the second write enable signal BUF2_EN is asserted, and the output DO1 of the first logic circuit 203 is buffered in the second internal storage circuit 206. Since the first write enable signal BUF1_EN is in the negated state, the data held in the first internal storage circuit 205 is not updated.
  • the logic output selection circuit is not provided on the input side of the first internal storage circuit 205 but on the input side of the second internal storage circuit 206. 300 may be provided.
  • the rewriting bit information It is possible to effectively utilize the resources in the generation circuit 200 and realize high-speed rewriting.
  • the common mode control signal MODE is supplied to the first selection circuit 201 and the second selection circuit 202, and the first logic circuit 203 and the second logic circuit 204, the present invention is not limited to this.
  • the logic circuit has two logic circuits for the readback mode and the verify mode. It is also possible to use a configuration in which the input data DIN and the read data RO are input, the internal memory circuit output and the read data RO are input for the verify mode, and the outputs of the two logic circuits are selected by the selection circuit. In this case, the output of the selection circuit is connected to the input of the internal storage circuits 205 and 206 or the input of the logic output selection circuit 300.
  • the nonvolatile semiconductor memory device achieves both improvement in the endurance characteristics and data retention characteristics of the memory cells and higher rewrite speed in the nonvolatile semiconductor memory device capable of bidirectional rewriting in bit units. Therefore, it is useful as a non-volatile semiconductor memory device such as ReRAM and MRAM.
  • nonvolatile memory array 101X row decode circuit 101Y column decode circuit 102 sense amplifier (read circuit) 103 data rewrite circuit 200 rewrite bit information generation circuits 201 and 202 selection circuits 203 and 204 logic circuits 205 and 206 internal storage circuit 300 logic output selection circuit 301 internal storage selection circuit

Abstract

ビット単位での双方向書換可能な不揮発性半導体記憶装置において、メモリセルのエンデュランス特性及びデータ保持特性を向上させつつ高速に書換動作を実施する。書込状態の変化の数に応じたロジック回路（２０３，２０４）を設け、書換開始時のメモリ読出データ（ＲＯ）と与えられた書込データ（ＤＩＮ）との比較を並列に実施し、データ書換えの要否を表す書換ビット情報の生成を高速化する。また、電気的なメモリ書換えの実施後は、内部記憶回路（２０５，２０６）に保持した書換ビット情報をもとに書換判定を実施することで、書換完了したメモリセルに対する無用の追加書込みを防止する。

Description

不揮発性半導体記憶装置とその書換方法
　本発明は、不揮発性半導体記憶装置のエンデュランス特性及びデータ保持特性の向上と書換えの高速化とを実現する技術に関するものである。
　近年のマイクロコンピュータの処理の高速化、不揮発性半導体記憶装置の大容量化に伴い、不揮発性半導体記憶装置の書換高速化が強く求められている。
　フラッシュメモリの書換方法として、書換開始時に一旦読出しを実施し、メモリセルの書込状態を判定した上で、消去又は書込みを行う手法が用いられている。この手法を用いることで、フラッシュメモリの消去回数、プログラム回数を削減し、エンデュランス特性を向上させている。また、書換開始時に既に期待値が書込まれているメモリセルに対し、書換電圧の印加を行わないため、データ保持特性の向上につながる。
　例えば、特許文献１では、フラッシュメモリの書換えに際し、データ書込み前のプレライト動作や消去動作の必要がない場合にそれらの動作を省略することにより、データ書換回数の制限値への到達を遅延させ、信頼性の劣化を抑え、また平均のデータ書換時間を短縮する。
特開平８－２２１９９４号公報
　近年、ＲｅＲＡＭ（ｒｅｓｉｓｔａｎｃｅ　ｒａｎｄｏｍ　ａｃｃｅｓｓ　ｍｅｍｏｒｙ）、ＭＲＡＭ（ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　ｒａｎｄｏｍ　ａｃｃｅｓｓ　ｍｅｍｏｒｙ）等の、固定ブロック単位の消去を必要とせず、ビット単位での双方向書換えが可能な不揮発性半導体記憶装置の開発が進んでいる。これらの不揮発性半導体記憶装置の書換えにおいても、メモリセルのエンデュランス特性及びデータ保持特性を向上させるため、メモリセルの書込状態を判定して書換制御を行うことが望ましい。
　本発明の目的は、ビット単位での双方向書換可能な不揮発性半導体記憶装置において、メモリセルのエンデュランス特性及びデータ保持特性を向上させつつ、高速に書換動作を実施することにある。
　本発明に係る不揮発性半導体記憶装置は、各々複数の書込状態を持つ複数のメモリセルを有する不揮発性メモリアレイと、不揮発性メモリアレイ中の少なくとも１個のメモリセルを選択するデコード回路と、選択されたメモリセルから読出データを得る読出回路とを備える。さらに読出データと与えられた書込データとをもとにデータ書換えの要否を表す書換ビット情報を生成する書換ビット情報生成回路と、生成された書換ビット情報をもとに選択されたメモリセルのデータ書換えを行うデータ書換回路とを備える。書換ビット情報生成回路は、複数のメモリセルの各々の書込状態の変化パターンごとに、内部記憶回路と選択回路とロジック回路とで構成されるユニットを有する。内部記憶回路は生成された書換ビット情報を保持し、選択回路は書込データと内部記憶回路に保持された書換ビット情報とのうちいずれかを選択して出力する。ロジック回路は読出データと選択回路の出力とをもとに書換ビット情報を決定する。ロジック回路は、選択回路が前記書込データを選択して出力するリードバックモードでは、読出データと書込データとの組合せが、ロジック回路に割り当てられた書込状態の変化パターンと符合する場合には、データ書換えが行われるように書換ビット情報を決定する。読出データと書込データとの組合せが、ロジック回路に割り当てられた書込状態の変化パターンと符合しない場合には、データ書換えが行われないように書換ビット情報を決定する。選択回路が内部記憶回路に保持された書換ビット情報を選択して出力するベリファイモードでは、データ書換えが直前に行われたことを内部記憶回路に保持された書換ビット情報が表し、かつ、選択されたメモリセルからの再度の読出データが、ロジック回路に割り当てられた書込状態の変化パターンの変化後における期待値データと一致しない場合には、再度のデータ書換えが行われるように書換ビット情報を決定する。データ書換えが直前に行われたことを内部記憶回路に保持された書換ビット情報が表さない場合および選択されたメモリセルからの再度の読出データが、ロジック回路に割り当てられた書込状態の変化パターンの変化後における期待値データと一致する場合の少なくとも一つに該当する場合には、再度のデータ書換えが行われないように書換ビット情報を決定する。
　本発明に係る不揮発性半導体記憶装置の書換方法は、各々複数の書込状態を持つ複数のメモリセルを有する不揮発性メモリアレイを備えた不揮発性半導体記憶装置の書換方法である。不揮発性メモリアレイ中の選択された少なくとも１個のメモリセルから読出データを得るステップと、読出データと与えられた書込データとをもとにして、複数のメモリセルの各々の書込状態の変化パターンごとにデータ書換えの要否を表す書換ビット情報を並行して生成するステップとを備える。さらに生成された書換ビット情報をもとに、選択されたメモリセルの第１変化パターンのデータ書換えの完了が確認できるまで第１変化パターンのデータ書換えの実行を繰り返すステップと、生成された書換ビット情報をもとに、選択されたメモリセルの第２変化パターンのデータ書換えの完了が確認できるまで第２変化パターンのデータ書換えの実行を繰り返すステップと備えたものである。
　本発明によれば、不揮発性半導体記憶装置のデータ書換え時に、１回の読出データ判定でビット単位の書込制御を決定することができ、メモリセルのエンデュランス特性及びデータ保持特性の向上と書換高速化との両立が可能である。また、内部保持している書換ビット情報とメモリ読出データとをもとに書換判定を実施するベリファイモードを設けることで、書換完了したメモリセルに対する無用の追加書込みを防止できる。
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置のブロック図である。 図２は、図１中の第１のロジック回路の真理値表を示す図である。 図３は、図１中の第２のロジック回路の真理値表を示す図である。 図４は、図１の不揮発性半導体記憶装置の書換動作を示すフローチャートである。 図５は、本発明の第２の実施形態に係る不揮発性半導体記憶装置のブロック図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。
　（第１の実施形態）
　図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を示す図である。図１において、ＲｅＲＡＭ、ＭＲＡＭ等のビット単位での双方向書換可能な不揮発性半導体記憶装置は、各々２値データを保持する複数のメモリセルで構成された不揮発性メモリアレイ（ＡＲＹ）１００を有する。さらに不揮発性メモリアレイ１００のうち少なくとも１個のメモリセルを選択する行デコード回路（ＸＤＥＣ）１０１Ｘ及び列デコード回路（ＹＤＥＣ）１０１Ｙと、メモリセルから読出データを得る読出回路であるセンスアンプ（ＳＡ）１０２とを有する。さらにメモリセルの書込状態を電気的に書換えるデータ書換回路（ＷＤ）１０３と、与えられた書込データＤＩＮと不揮発性メモリアレイ１００からの読出データＲＯとモード制御信号ＭＯＤＥとをもとに書換ビット情報を生成する書換ビット情報生成回路２００とを有する。書込データＤＩＮ、読出データＲＯ及び書換ビット情報は、１アドレス分が例えば８ビット構成である。
　図１に示す書換ビット情報生成回路２００は、書込状態が「０」状態から「１」状態へ変化する場合と、書込状態が「１」状態から「０」状態へ変化する場合との２つの場合を想定したものである。そして第１の選択回路２０１及び第２の選択回路２０２と、第１のロジック回路（ＬＯＧ１）２０３及び第２のロジック回路（ＬＯＧ２）２０４と、第１の内部記憶回路（ＢＵＦ１）２０５及び第２の内部記憶回路（ＢＵＦ２）２０６とで構成されている。第１の選択回路２０１、第１のロジック回路２０３および第１の内部記憶回路２０５は一組の回路ユニットを構成する。第２の選択回路２０２、第２のロジック回路２０４および第２の内部記憶回路２０６は、別の一組の回路ユニットを構成する。
　第１の選択回路２０１は、書込データＤＩＮと、第１の内部記憶回路２０５の出力データとを入力とし、モード制御信号ＭＯＤＥが「０」である場合には書込データＤＩＮを、モード制御信号ＭＯＤＥが「１」である場合には第１の内部記憶回路２０５の出力データをそれぞれ選択し、出力する。
　第１のロジック回路２０３は、第１の選択回路２０１の出力ＤＩＮ１と、読出データＲＯとを入力とし、モード制御信号ＭＯＤＥの値に応じて後述のように動作を変え、「０」状態から「１」状態への書換えを実行すべきビットを示す第１の書換ビット情報ＤＯ１を出力する。
　図２は、「０」状態から「１」状態への書換えに割り当てられた第１のロジック回路２０３の真理値表の一例である。第１のロジック回路２０３は、モード制御信号ＭＯＤＥが「０」、すなわちリードバックモードである場合、読出データＲＯが「０」状態であるビットでかつ書込データＤＩＮが「１」であるビットのみに対し、「０」を設定した書換ビット情報ＤＯ１を出力する。また、第１のロジック回路２０３は、モード制御信号ＭＯＤＥが「１」、すなわちベリファイモードである場合、読出データＲＯが「０」状態であるビットでかつ第１の内部記憶回路２０５に保持している前回書換動作で使用した書換ビット情報ＤＩＮ１に「０」が設定されているビットのみに対し、「０」を設定した書換ビット情報ＤＯ１を出力する。
　第２の選択回路２０２は、書込データＤＩＮと、第２の内部記憶回路２０６の出力データとを入力とし、モード制御信号ＭＯＤＥが「０」である場合には書込データＤＩＮを、モード制御信号ＭＯＤＥが「１」である場合には第２の内部記憶回路２０６の出力データをそれぞれ選択し、出力する。
　第２のロジック回路２０４は、第２の選択回路２０２の出力ＤＩＮ２と、読出データＲＯとを入力とし、モード制御信号ＭＯＤＥの値に応じて後述のように動作を変え、「１」状態から「０」状態への書換えを実行すべきビットを示す第２の書換ビット情報ＤＯ２を出力する。
　図３は、「１」状態から「０」状態への書換えに割り当てられた第２のロジック回路２０４の真理値表の一例である。第２のロジック回路２０４は、モード制御信号ＭＯＤＥが「０」、すなわちリードバックモードである場合、読出データＲＯが「１」状態であるビットでかつ書込データＤＩＮが「０」であるビットのみに対し、「０」を設定した書換ビット情報ＤＯ２を出力する。また、第２のロジック回路２０４は、モード制御信号ＭＯＤＥが「１」、すなわちベリファイモードである場合、読出データＲＯが「１」状態であるビットでかつ第２の内部記憶回路２０６に保持している前回書換動作で使用した書換ビット情報ＤＩＮ２に「０」が設定されているビットのみに対し、「０」を設定した書換ビット情報ＤＯ２を出力する。
　第１の内部記憶回路２０５は、第１のロジック回路２０３の出力ＤＯ１を入力とし、少なくとも１アドレス分の書換ビット情報を保持可能な構成を持ち、第１の書込イネーブル信号ＢＵＦ１＿ＥＮがアサートされている場合に第１のロジック回路２０３の出力ＤＯ１を取り込む。第２の内部記憶回路２０６は、第２のロジック回路２０４の出力ＤＯ２を入力とし、少なくとも１アドレス分の書換ビット情報を保持可能な構成を持ち、第２の書込イネーブル信号ＢＵＦ２＿ＥＮがアサートされている場合に第２のロジック回路２０４の出力ＤＯ２を取り込む。
　図４は、図１の不揮発性半導体記憶装置の書換動作を示すフローチャートである。書換えが開始されると、まず、書込アドレスが行デコード回路１０１Ｘ及び列デコード回路１０１Ｙによりデコードされて、書込対象のメモリセルが選択される。そして、センスアンプ１０２により、書込アドレスで指定されたメモリセルに書かれているデータの読出動作、すなわちリードバック動作が実施される（ステップＳ１）。このとき、第１の選択回路２０１及び第２の選択回路２０２は、いずれも書込データＤＩＮを出力する。
　第１のロジック回路２０３は、図２の真理値表に即して書込データＤＩＮと読出データＲＯとをもとに、「０」状態から「１」状態への書換えを実行すべきビットに対しては「０」を、「０」状態から「１」状態への書換えを要しないビットに対しては「１」をそれぞれ設定した書換ビット情報を出力する。第２のロジック回路２０４は、図３の真理値表に即して書込データＤＩＮと読出データＲＯとをもとに、「１」状態から「０」状態への書換えを実行すべきビットに対しては「０」を、「１」状態から「０」状態への書換えを要しないビットに対しては「１」をそれぞれ設定した書換ビット情報を出力する。第１の書込イネーブル信号ＢＵＦ１＿ＥＮ及び第２の書込イネーブル信号ＢＵＦ２＿ＥＮがアサートされ、第１のロジック回路２０３の出力ＤＯ１及び第２のロジック回路２０４の出力ＤＯ２はそれぞれ、第１の内部記憶回路２０５及び第２の内部記憶回路２０６にバッファリングされる（ステップＳ２）。
　第１のロジック回路２０３及び第２のロジック回路２０４でのデータ判定と、第１の内部記憶回路２０５及び第２の内部記憶回路２０６へのデータ記憶とはそれぞれ同時に実施可能であるので、「０」状態から「１」状態への書換ビット情報と、「１」状態から「０」状態への書換ビット情報との同時生成及び同時記憶が可能である。
　書換ビット情報の生成後、「０」状態から「１」状態への書換ビット情報が「０」である場合、データ書換回路１０３により、該当メモリセルの「０」状態から「１」状態への電気的な書換え（以下、「１」書込動作）が実施される（ステップＳ３）。
　「１」書込動作の実施後、メモリセルが期待通りに書換えられたか否かの判定動作（以下、「１」ベリファイ動作）を行う（ステップＳ４）。このとき、モード制御信号ＭＯＤＥが「１」に設定されるので、第１の選択回路２０１は、第１の内部記憶回路２０５の出力を選択する。
　第１のロジック回路２０３は、図２の真理値表に即して第１の内部記憶回路２０５が出力する前回の書換ビット情報と読出データＲＯとをもとに、「０」状態から「１」状態への書換えを再度実行すべきビットに対し、「０」を設定した書換ビット情報を出力する。そして、第１の書込イネーブル信号ＢＵＦ１＿ＥＮがアサートされ、第１のロジック回路２０３の出力ＤＯ１が第１の内部記憶回路２０５にバッファリングされる（ステップＳ５）。第２の書込イネーブル信号ＢＵＦ２＿ＥＮがネゲート状態であるため、第２の内部記憶回路２０６の保持データは更新されない。
　「１」ベリファイ動作後、「０」状態から「１」状態への再度の書換動作が必要なビットが存在している場合、「０」状態から「１」状態への書換ビット情報に即し、ステップＳ３へ戻って「１」書込動作が実施される。「１」書込動作と「１」ベリファイ動作とは繰り返し実施され、「０」状態から「１」状態への書換えが必要なビットが無くなった時点で、すなわち第１の内部記憶回路２０５に保持された書換ビット情報を構成する全てのビットが「１」になった時点で、「１」書込みが完了する（ステップＳ６）。
　「１」書込みの完了後、「１」状態から「０」状態への書換ビット情報に即し、データ書換回路１０３により、該当メモリセルの「１」状態から「０」状態への電気的な書換え（以下、「０」書込動作）が実施される（ステップＳ７）。
　「０」書込動作の実施後、メモリセルが期待通りに書換えられたか否かの判定動作（以下、「０」ベリファイ動作）を行う（ステップＳ８）。このとき、モード制御信号ＭＯＤＥが「１」に設定されるので、第２の選択回路２０２は、第２の内部記憶回路２０６の出力を選択する。
　第２のロジック回路２０４は、図３の真理値表に即して第２の内部記憶回路２０６が出力する前回の書換ビット情報と読出データＲＯとをもとに、「１」状態から「０」状態への書換えを再度実行すべきビットに対し、「０」を設定した書換ビット情報を出力する。そして、第２の書込イネーブル信号ＢＵＦ２＿ＥＮがアサートされ、第２のロジック回路２０４の出力が第２の内部記憶回路２０６にバッファリングされる（ステップＳ９）。第１の書込イネーブル信号ＢＵＦ１＿ＥＮがネゲート状態であるため、第１の内部記憶回路２０５の保持データは更新されない。
　「０」ベリファイ動作後、「１」状態から「０」状態への再度の書換動作が必要なビットが存在している場合、「１」状態から「０」状態への書換ビット情報に即し、ステップＳ７へ戻って「０」書込動作が実施される。「０」書込動作と「０」ベリファイ動作とは繰り返し実施され、「１」状態から「０」状態への書換えが必要なビットが無くなった時点で、すなわち第２の内部記憶回路２０６に保持された書換ビット情報を構成する全てのビットが「１」になった時点で、「０」書込みが完了する（ステップＳ１０）。
　以上のようにして「１」書込み及び「０」書込みが完了した時点で、不揮発性半導体記憶装置の書換動作が完了する。なお、「１」書込み後に「０」書込みを行うフローを想定した説明をしているが、「０」書込み後に「１」書込みを行ってもよい。
　（第２の実施形態）
　図５は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の構成を示す図である。図５中の書換ビット情報生成回路２００は、図１中の構成に加えて、ロジック出力選択回路３００と、内部記憶選択回路３０１とを更に備える。
　ロジック出力選択回路３００は、第１の選択制御信号ＳＥＬＡに応じて、第１のロジック回路２０３の出力ＤＯ１又は第２のロジック回路２０４の出力ＤＯ２のいずれか一方を選択し、これを第２の内部記憶回路２０６の入力に接続する。内部記憶選択回路３０１は、第２の選択制御信号ＳＥＬＢに応じて、第１の内部記憶回路２０５の出力又は第２の内部記憶回路２０６の出力のいずれか一方を選択し、これを第１の選択回路２０１の一方の入力及び第２の選択回路２０２の一方の入力に接続する。
　第２の実施形態では、通常書換えの際は、ロジック出力選択回路３００と内部記憶選択回路３０１とを、第１の実施形態と同様の動作が実施可能な接続に制御を行い、「０」状態から「１」状態への書換ビット情報生成及び「１」状態から「０」状態への書換ビット情報生成を高速に実現する。通常書換えの場合のその他の回路動作に関しては、第１の実施形態で説明を行っているため、説明を省略する。
　第２の実施形態における書換えのフローとして、書込もうとしているメモリ領域の書込状態が一律である場合、書込データＤＩＮが一律である場合等、「０」状態から「１」状態への書換え、又は「１」状態から「０」状態への書換えのうち、実施しないものがある場合について、以下説明を行う。以下の説明は、図５に示す第２の実施形態において、「０」状態から「１」状態への書換えのみが実施される場合の動作例である。
　書換えが開始されると、まず、センスアンプ１０２により、書込アドレスで指定されたメモリセルに書かれているデータの読出動作が実施される。このとき、第１の選択回路２０１は、書込データＤＩＮを出力する。
　第１のロジック回路２０３は、図２の真理値表に即して書込データＤＩＮと読出データＲＯとをもとに、「０」状態から「１」状態への書換えを実行すべきビットに対しては「０」を、「０」状態から「１」状態への書換えを要しないビットに対しては「１」をそれぞれ設定した書換ビット情報を出力する。第１の書込イネーブル信号ＢＵＦ１＿ＥＮがアサートされ、第１のロジック回路２０３の出力ＤＯ１が第１の内部記憶回路２０５にバッファリングされる。
　続けて、センスアンプ１０２により、先の書込アドレスとは別の書込対象となるアドレスのメモリセルに書かれているデータの読出動作が実施される。このとき、第２の選択回路２０２は、書込データＤＩＮを出力する。
　第１のロジック回路２０３は、図２の真理値表に即して書込データＤＩＮと読出データＲＯとをもとに、「０」状態から「１」状態への書換えを実行すべきビットに対しては「０」を、「０」状態から「１」状態への書換えを要しないビットに対しては「１」をそれぞれ設定した書換ビット情報を出力する。ロジック出力選択回路３００は、第１のロジック回路２０３の出力ＤＯ１を選択し、第２の内部記憶回路２０６に接続する。第２の書込イネーブル信号ＢＵＦ２＿ＥＮがアサートされ、第１のロジック回路２０３の出力ＤＯ１が第２の内部記憶回路２０６にバッファリングされる。
　ロジック出力選択回路３００により、第１のロジック回路２０３の出力ＤＯ１を第１の内部記憶回路２０５及び第２の内部記憶回路２０６に保持することが可能になり、書込バッファサイズを拡張できることから、書換高速化につながる。
　書換ビット情報の生成後、「０」状態から「１」状態への書換ビット情報が「０」である場合、データ書換回路１０３により「１」書込動作が実施される。この際、第１の内部記憶回路２０５に保持された書換ビット情報を用いて「１」書込動作を実施した後、第２の内部記憶回路２０６に保持された書換ビット情報を用いて「１」書込動作を実施する。
　「１」書込動作の実施後、メモリセルが期待通りに書換えられたか否かを確認する「１」ベリファイ動作を行う。そのため、まず内部記憶選択回路３０１において、第１の内部記憶回路２０５の出力を選択し、出力する。このとき、第１の選択回路２０１は、内部記憶選択回路３０１の出力を選択する。
　第１のロジック回路２０３は、図２の真理値表に即して第１の内部記憶回路２０５が出力する前回の書換ビット情報と読出データＲＯとをもとに、「０」状態から「１」状態への書換えを再度実行すべきビットに対し、「０」を設定した書換ビット情報を出力する。そして、第１の書込イネーブル信号ＢＵＦ１＿ＥＮがアサートされ、第１のロジック回路２０３の出力ＤＯ１が第１の内部記憶回路２０５にバッファリングされる。第２の書込イネーブル信号ＢＵＦ２＿ＥＮがネゲート状態であるため、第２の内部記憶回路２０６の保持データは更新されない。
　第１の内部記憶回路２０５に対する「１」ベリファイ動作後、第２の内部記憶回路２０６に対する「１」ベリファイ動作を実施する。そのため、まず内部記憶選択回路３０１において、第２の内部記憶回路２０６の出力を選択し、出力する。このとき、第１の選択回路２０１は、内部記憶選択回路３０１の出力を選択する。
　第１のロジック回路２０３は、図２の真理値表に即して第１の内部記憶回路２０５が出力する前回の書換ビット情報と読出データＲＯとをもとに、「０」状態から「１」状態への書換えを実行すべきビットに対し、「０」を設定した書換ビット情報を出力する。ロジック出力選択回路３００は、第１のロジック回路２０３の出力ＤＯ１を選択し、第２の内部記憶回路２０６に接続する。そして、第２の書込イネーブル信号ＢＵＦ２＿ＥＮがアサートされ、第１のロジック回路２０３の出力ＤＯ１が第２の内部記憶回路２０６にバッファリングされる。第１の書込イネーブル信号ＢＵＦ１＿ＥＮがネゲート状態であるため、第１の内部記憶回路２０５の保持データは更新されない。
　「１」書込動作と「１」ベリファイ動作とは繰り返し実施され、「０」状態から「１」状態への書換えが必要なビットが無くなった時点で、「１」書込みが完了する。そして、「１」書込みが完了した時点で、不揮発性半導体記憶装置の書換動作が完了する。
　なお、「１」状態から「０」状態への書換えのみが実施される場合には、第２の内部記憶回路２０６の入力側ではなく第１の内部記憶回路２０５の入力側にロジック出力選択回路３００を設ければよい。
　以上のとおり、第２の実施形態によれば、書込状態が一様である場合や、書込み後のデータ期待値が一様である場合等、データ書換えが一方向の場合に、書換ビット情報生成回路２００内の資源を有効活用し、書換高速化を実現することが可能である。
　なお、上記第１及び第２の実施形態では、説明の簡素化のために２値メモリの例を用いて説明しているが、多値メモリでもよい。
　また、第１の選択回路２０１及び第２の選択回路２０２と、第１のロジック回路２０３及び第２のロジック回路２０４とに共通のモード制御信号ＭＯＤＥを供給したが、これに限定されない。
　また、ある書込状態変化の書換ビット情報を出力するロジック回路及び選択回路の構成及び接続について、ロジック回路をリードバックモード用とベリファイモード用とに合計２つ持ち、リードバックモード用については書込データＤＩＮと読出データＲＯとを入力とし、ベリファイモード用については内部記憶回路出力と読出データＲＯとを入力とし、２つのロジック回路の出力を選択回路で選択する構成を用いてもよい。この場合には、選択回路の出力が内部記憶回路２０５，２０６の入力又はロジック出力選択回路３００の入力に接続される。
　以上説明してきたとおり、本発明に係る不揮発性半導体記憶装置は、ビット単位での双方向書換可能な不揮発性半導体記憶装置におけるメモリセルのエンデュランス特性及びデータ保持特性の向上と書換高速化との両立が可能であり、ＲｅＲＡＭ、ＭＲＡＭ等の不揮発性半導体記憶装置として有用である。
１００　　不揮発性メモリアレイ
１０１Ｘ　　行デコード回路
１０１Ｙ　　列デコード回路
１０２　　センスアンプ（読出回路）
１０３　　データ書換回路
２００　　書換ビット情報生成回路
２０１，２０２　　選択回路
２０３，２０４　　ロジック回路
２０５，２０６　　内部記憶回路
３００　　ロジック出力選択回路
３０１　　内部記憶選択回路

Claims (4)

  1. 　各々複数の書込状態を持つ複数のメモリセルを有する不揮発性メモリアレイと、
    　前記不揮発性メモリアレイ中の少なくとも１個のメモリセルを選択するデコード回路と、
    　前記選択されたメモリセルから読出データを得る読出回路と、
    　前記読出データと与えられた書込データとをもとにデータ書換えの要否を表す書換ビット情報を生成する書換ビット情報生成回路と、
    　前記生成された書換ビット情報をもとに前記選択されたメモリセルのデータ書換えを行うデータ書換回路とを備え、
    　前記書換ビット情報生成回路は、前記複数のメモリセルの各々の書込状態の変化パターンごとに、内部記憶回路と、選択回路と、ロジック回路で構成されるユニットを有し、
    　前記内部記憶回路は、前記生成された書換ビット情報を保持し、
    　前記選択回路は、前記書込データと前記内部記憶回路に保持された書換ビット情報とのうちいずれかを選択して出力し、
    　前記ロジック回路は、前記読出データと前記選択回路の出力とをもとに前記書換ビット情報を決定し、
    　前記ロジック回路は、
    　　前記選択回路が前記書込データを選択して出力するリードバックモードでは、
    　　　前記読出データと前記書込データとの組合せが、前記ロジック回路に割り当てられた書込状態の変化パターンと符合する場合には、データ書換えが行われるように前記書換ビット情報を決定し、
    　　　前記読出データと前記書込データとの組合せが、前記ロジック回路に割り当てられた書込状態の変化パターンと符合しない場合には、データ書換えが行われないように前記書換ビット情報を決定し、
    　　前記選択回路が前記内部記憶回路に保持された書換ビット情報を選択して出力するベリファイモードでは、
    　　　データ書換えが直前に行われたことを前記内部記憶回路に保持された書換ビット情報が表し、かつ、前記選択されたメモリセルからの再度の読出データが、前記ロジック回路に割り当てられた書込状態の変化パターンの変化後における期待値データと一致しない場合には、再度のデータ書換えが行われるように前記書換ビット情報を決定し、
    　　　データ書換えが直前に行われたことを前記内部記憶回路に保持された書換ビット情報が表さない場合および前記選択されたメモリセルからの再度の読出データが、前記ロジック回路に割り当てられた書込状態の変化パターンの変化後における期待値データと一致する場合の少なく一つに該当する場合
    には、再度のデータ書換えが行われないように前記書換ビット情報を決定する不揮発性半導体記憶装置。
  2. 　請求項１記載の不揮発性半導体記憶装置において、
    　前記書換ビット情報生成回路は、前記複数のロジック回路の各々の出力のうちのいずれかを選択して前記複数の内部記憶回路のうちの特定の一つへ入力するロジック出力選択回路を更に有する不揮発性半導体記憶装置。
  3. 　請求項２記載の不揮発性半導体記憶装置において、
    　前記書換ビット情報生成回路は、前記複数の内部記憶回路の各々の出力のうちのいずれかを選択して前記複数の選択回路の各々へ入力する内部記憶選択回路を更に有する不揮発性半導体記憶装置。
  4. 　各々複数の書込状態を持つ複数のメモリセルを有する不揮発性メモリアレイを備えた不揮発性半導体記憶装置の書換方法であって、
    　前記不揮発性メモリアレイ中の選択された少なくとも１個のメモリセルから読出データを得るステップと、
    　前記読出データと与えられた書込データとをもとにして、前記複数のメモリセルの各々の書込状態の変化パターンごとにデータ書換えの要否を表す書換ビット情報を並行して生成するステップと、
    　前記生成された書換ビット情報をもとに、前記選択されたメモリセルの第１変化パターンのデータ書換えの完了が確認できるまで前記第１変化パターンのデータ書換えの実行を繰り返すステップと、
    　前記生成された書換ビット情報をもとに、前記選択されたメモリセルの第２変化パターンのデータ書換えの完了が確認できるまで前記第２変化パターンのデータ書換えの実行を繰り返すステップと、
    を備えた不揮発性半導体記憶装置の書換方法。
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