JP2012248244A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】実施形態によれば、半導体記憶装置は、複数のメモリセルを備えるメモリセルアレイ100と、メモリセルのアドレスを格納する第1レジスタ112と、メモリセルアレイおよび第1レジスタを制御するシーケンス制御回路107とを具備する。シーケンス制御回路107は、少なくとも前記メモリセルのデータ読み出し動作の際に、不良データが許容範囲か否かを示すフラグ情報FLAGを含んで前記メモリセルアレイから読み出し(S200)、読み出した前記フラグ情報の状態を判定し(S201)、フラグ情報があると判定された場合には、前記第1レジスタに格納されるアドレスの順に読み出されるようにマッピングされる第1アドレスマッピングとは読み出しの順が変更された第2アドレスマッピングにより前記メモリセルのデータを読み出す(S202-S205)。
【選択図】図12
Description
図1乃至図16を用いて、第1の実施形態に係る半導体記憶装置およびそのデータ制御方法を説明する。
1−1.全体構成例
まず、図1を用い、第1の実施形態に係る半導体記憶装置の全体構成例について説明する。
次に、図2を用い、バンク(Bank)の構成例について説明する。ここでは、Bank [0]を一例に挙げる。
次に、図3を用い、各レイヤー(Layer)の構成例について説明する。ここでは、Layer(1)を一例に挙げる。
可変抵抗素子33の電流経路の一端は、複数のワード線(WL〜WLn+2)のいずれかに接続され、他端はノードn00〜n23を介してダイオード34のカソードに接続される。可変抵抗素子33は、例えば、遷移金属酸化物等を含んで形成される。
ダイオード34のアノードは、複数のビット線(BLn−1〜BLn+2)のいずれかに接続される。
例えば、ダイオードに代わって、スイッチトランジスタを配置してもよい。即ち、スイッチトランジスタの電流経路の一端はノードn01を介して可変抵抗素子33の他端に接続され、電流経路の他端はビット線BLnに接続され、ゲートには制御信号が入力され、電流経路の導通状態が制御される。
次に、図4を用い、バンクを複数配置してなるメモリコア100、ページレジスタ回路112、および周辺回路10の接続関係について説明する。
次に、図5を用い、Bank内の構成について説明する。
次に、図6を用い、図5中の上記ローカルロウデコーダ201ついて説明する。
次に、図7を用い、図5中の上記センスアンプ回路202の内部構成例について説明する。
次に、図8を用い、本例に係るページレジスタ回路112について説明する。
図示するように、本例に係るページレジスタ回路112は、8ブロックのユニット回路112−1〜112−8、およびフェイルカウンタ112−9を備える。
次に、図9を用い、ユニット回路の構成について説明する。ここでは、ユニット回路112−1を一例に挙げる。
次に、図10を用い、本例に係る読み出しデータのアドレスマッピングついて説明する。図10(a),(b)に示すように、本例では、冗長領域をもつ1ページ(1Page:(32+1)Byte)のデータ構成を一例に挙げる。冗長領域には、1バイトのフラグ情報(FLAGと称する)が格納される。
詳細については、後述する。ただし第一のアドレスマッピング、第二のアドレスマッピングいずれの場合でも記憶装置外部にデータを読み出す場合の順序(ユーザアドレス)は不変である。
次に、図11を用い、本例に係るデコードテーブルついて説明する。
より具体的には、ページレジスタ制御回路110およびアレイ制御回路108は、ページレジスタ回路112が出力するFLAG信号の状態により、メモリコア100へ与えるサイクルアドレスCOLADを変更させ、ページレジスタ112内のレジスタ112−12への格納順序を変更させる。
2−1.マッピングされたデータ読み出し動作
次に、図12乃至図16を用い、第1の実施形態に係る半導体記憶装置のマッピングされたデータ読み出し動作について説明する。この説明では、図12に示すフローに沿って説明する。
ここでは図示を省略するが、このデータ読み出し動作に先立って、半導体記憶装置に接続される制御装置(メモリコントローラ)より、読み出しアドレスおよび読み出し開始コマンドを取り込み、データ読み出し動作が開始される。
まず、シーケンス制御回路107は、1ページデータのうち、冗長領域(Col(BYTEADD)=32)のフラグ情報FLAGのみをメモリコア100より読み出す。尚、フラグ情報FLAGは、本例では、バンク[7]に属することとしているが、別途独立してバンクを設けてもよい。上記第1のアドレスマッピングか、第2のアドレスマッピングのいずれを採用するかが判断できれば良い。
続いて、シーケンス制御回路107は、上記読み出した冗長領域(Col(BYTEADD)=32)のフラグ情報FLAGの状態を判定する。
続いて、フラグ情報があると判定(FLAG=”1”状態:セット状態)された場合(Yes)、シーケンス制御回路107は、上記第2のアドレスマッピングを採用するため、第1フレームとして8バイトのデータ(Col(BYTEADD)=0,4,8,12,16,20,24,28)を同時に読み出す。
続いて、シーケンス制御回路107は、同様に、上記第2のアドレスマッピングを採用するため、第2フレームとして8バイトのデータ(Col(BYTEADD)=1,5,9,13,17,21,25,29)を同時に読み出す。
続いて、シーケンス制御回路107は、同様に、第3フレームとして8バイトのデータ(Col(BYTEADD)=2,6,10,14,18,22,26,30)を同時に読み出す。
続いて、シーケンス制御回路107は、同様に、第4フレームとして8バイトのデータ(Col(BYTEADD)=3,7,11,15,19,23,27,31)を同時に読み出し、1ページ分のデータを読み出してこの動作を終了する(End)。
続いて、フラグ情報がないと判定(FLAG=”0”状態:消去状態)された場合(No)、シーケンス制御回路107は、上記第1のアドレスマッピングを採用するため、第1フレームとして8バイトのデータ(Col(BYTEADD)=0,1,2,3,4,5,6,7)を同時に読み出す。
続いて、シーケンス制御回路107は、同様に、上記第1のアドレスマッピングを採用するため、第2フレームとして8バイトのデータ(Col(BYTEADD)=8,9,10,11,12,13,14,15)を同時に読み出す。
続いて、シーケンス制御回路107は、同様に、第3フレームとして8バイトのデータ(Col(BYTEADD)=16,17,18,19,20,21,22,23)を同時に読み出す。
続いて、シーケンス制御回路107は、同様に、第4フレームとして8バイトのデータ(Col(BYTEADD)=24,25,26,27,28,29,30,31)を同時に読み出し、1ページ分のデータを読み出してこの動作を終了する(End)。
次に、図13を用い、第1の実施形態に係る半導体記憶装置の上記データ読み出し動作のシーケンスについて説明する。図13は第1の実施形態に係る上記データ読み出し動作のシーケンスである。
次に、図14を用い、比較例に係る半導体記憶装置のデータ読み出し動作のシーケンスについて説明する。図14は第1の実施形態と比較するための比較例に係るデータ読み出し動作のシーケンスである。
図示するように、比較例では、第1の実施形態のように第1、第2のアドレスマッピングやフラブ情報を有さず、フラグ情報の読み出し(Flag Read)やフラグ情報の有無の判断(Judge)がされることがない点で、上記第1の実施形態と相違する。そのため、比較例では、1ページの32バイトのデータ(Col(BYTEADD)=0,1,2,,,31)を8Byteずつ順次、単純に読み出し、ページレジスタ(P.R.)に格納させる。
上記第1の実施形態に係る半導体記憶装置およびそのデータ制御方法によれば、少なくとも下記(1)乃至(2)の効果が得られる。
上記のように、本例に係る半導体記憶装置は、1Page(読み出し単位)の冗長領域に不良データが許容範囲か否かを示すフラグ情報FLAGを有する。そして、データ読み出し動作の際には、まずシーケンス制御回路107は、上記冗長領域(Col(BYTEADD)=32)のフラグ情報FLAGを含んで読み出す(S200)。続いて、シーケンス制御回路107は、上記読み出した冗長領域(Col(BYTEADD)=32)のフラグ情報FLAGの状態を判定する(S201)。続いて、フラグ情報があると判定(FLAG=”1”状態)された場合には、上記第2のアドレスマッピングを採用し、後述するステップS202からS205を実行して、ページデータを収集する。
上記のように、本例によれば、製造工程中に不良データが発生しても、不良データに起因して歩留まりが低下することを防止できる。また、エラー訂正などの不必要な動作等も不要となるため、これによる性能低下を防止できる。加えて、複雑な構成を新たに加える必要もなく、フラグ情報FLAGを冗長領域に書き込めば良い点で、製造コストの低減に有利であるとも言える。
次に、図17および図18を用い、第2の実施形態に係る半導体記憶装置およびそのデータ制御方法について説明する。この実施形態は、ページを構成するデータ群に複数の冗長領域を設け、フラグ情報FLAGを外部に通知する経路を有する一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
全体構成例
まず、図17を用い、第2の実施形態に係る半導体記憶装置の全体構成例について説明する。
図示するように、本例に係る半導体記憶装置は、フラグ情報FLAGが、出力バッファ106−1を介して、IOx<7:0>に電気的に接続される経路を備える点で、上記第1の実施形態と相違する。そのため、図示せぬコマンド信号が入力されると、データバスDOUT[7:0]、ステータス信号STATUS、およびフラグ情報FLAGのいずれかを、外部へ出力することができる。これにより、フラグ情報FLAGの状態(”1”状態or”0”状態)を装置外部に通知することができる。
次に、図18を用い、第2の実施形態に係るフラグ情報FLAGが格納される書式について説明する。前記第1実施形態では、フラグ情報FLAGの書式について特に定めていなかったが、本実施形態では、たとえば、図18(a)に示すように、フラグ情報FLAGを1バイトとして、そのなかの8ビットをさらに固有の情報を記憶するように構成する点で、第1の実施形態と相違する。
例えば、第1の領域のフェイルフラグは、バンク[0]の故障(不良データ)の有無を指示する。以下同様に、第2乃至第8の領域のフェイルフラグは、バンク[1]〜バンク[7]の故障の有無を指示する。
上記のように、第2の実施形態に係る半導体記憶装置およびそのデータ制御方法によれば、少なくとも上記(1)乃至(2)と同様の効果が得られる。さらに、本例によれば、下記(3)に示す効果が得られる。
上記図18に示したように、本例に係る構成によれば、ページを構成するデータ群に複数の冗長領域を設けることにより、フラグ情報FLAGを装置の外部に通知することができる。
そのため、半導体記憶装置の外部のユーザ(具体的には制御装置(メモリコントローラ))から、フラグ領域FLAGの状態を検知することができ、利便性を向上できる点で、有利である。
次に、図19および図20を用い、第3の実施形態に係る半導体記憶装置およびそのデータ制御方法について説明する。この実施形態は、ページを構成するデータ群に複数の冗長領域を設ける形態であって、更に読み出しデータ長を決定する一例に関するものである。この説明において、上記第2の実施形態と重複する部分の詳細な説明を省略する。
図19を用い、本例に係る半導体記憶装置の全体構成例について説明する。本例は、上記第2の実施形態のさらなる変形として、ページを構成するデータ群に複数の冗長領域を設ける形態であって、更に読み出しデータ長を決定する。
次に、図20を用い、本例に係る半導体記憶装置のデータ読み出し動作について説明する。ここで、本例においても、読み出し単位である1ページは32バイトから構成され、さらに装置内部でのデータ処理目的を目的とし、装置内部でのみそのデータの書き換えが可能かつ装置外部の読み出し可能な複数のフラグ領域(冗長領域)からなるとする。冗長領域は前記目的以外でさらに設けることは妨げない。
図20(a)は、ページ読み出し動作に先立って与える読み出し開始アドレスを番地0とし、ページの最終の番地まで32バイトを読み出す例である。
まず、データ読み出し動作に先立って、上記レジスタ回路113に設けられた読み出しデータ長を決定するレジスタを予め32バイトにセットして、指定する読み出しデータ長を決める。例えば、この(a)に示す場合、1ページには不良データがないことから、データ長を変更する必要がない。そのため、外部のメモリコントローラ等は、8バイトの1単位として、第1乃至第4のサイクルを行い、1ページの最終の番地までデータ読み出す。
従って、まず、フラグ(Flag)サイクルの実行後、上記第1サイクル、第2サイクル、、、と動作を実行すれば良い。そのため、
第1のサイクルの際には、上記と同様に、第1フレームを読み出す。
続いて、同様に、第2乃至第4のサイクルの際に、第2乃至第4フレームを順次読み出す。
(b)に示す場合では、第3、第4のサイクルに不良データが集中するため、データ読み出しの前に、レジスタ回路113に設定されるレジスタを予め16バイトに制限してセットされる。
第1、第2のサイクルの際には、上記と同様に、第1、第2フレームを順次読み出す。
(b)に示す場合では、第1、第3、第4のサイクルに不良データが集中するため、データ読み出しの前に、開始アドレスを番地8とし、レジスタ回路113に設定されるレジスタを予め8バイトに制限してセットされる。
第1のサイクルの際には、開始アドレスが番地8とされるため、データ読み出しは行われず、これが省略される。
上記のように、第3の実施形態に係る半導体記憶装置およびそのデータ制御方法によれば、少なくとも上記(1)乃至(3)と同様の効果が得られる。さらに、本例では、下記(4)に示す効果が得られる。
(4)外部の制御装置が必要とするデータ長のみを取得でき、読み出し時間を低減できる。
本例ではレジスタ回路113を更に備える点で、上記第2の実施形態と相違する。
そのため、レジスタ回路113にセットする2ビットデータの状態により、読み出し開始アドレスおよび読み出しデータ長を予め設定でき、図示せぬ装置の外部の制御装置(メモリコントローラ)等が必要とするデータ長のみを取得できる点で、有利である。
あらかじめ分かっている場合、図示せぬ制御装置は、まず、読み出しに先立って読み出しデータ長を16バイトに設定する。つまりレジスタ回路113に格納される2ビットデータのレジスタの状態を”10”状態に設定し、読み出し開始アドレスを0に設定する。続いて、上記データ読み出し動作を行う。
次に、図21を用い、第4の実施形態に係る半導体記憶装置およびそのデータ制御方法について説明する。この実施形態は、上記フラグ情報FLAGを準備する一例に関するものである。この説明において、上記第1乃至第3の実施形態と重複する部分の詳細な説明を省略する。
上記のように、例えば、製造工程上で発生した欠陥に起因する場合に工場出荷のタイミングで、フラグ情報FLAGをセットする場合には、上記第1、第2の実施形態に係る構成と同様である。
<フラグ情報FLAGの書き込み>
次に、図21に沿って、前記フラグ情報を準備するフローについて説明する。
(ステップS300)
まず、外部のメモリコントローラ等により、アドレスマッピングを一時的に切り替えるために、ページレジスタ112内のレジスタ112−12の値を変更する。ここでは、例えば、上記第2のアドレスマッピングを選択するようにレジスタ112−12をセットする。
続いて、必要に応じ、外部のメモリコントローラ等により、上記第3の実施形態で係る読み出しデータ長を変更するレジスタ113が格納するデータの状態を設定する。ここでは、1バンクのデータが連続した4バイトに集中するように構成されているため、少なくとも4バイト長以上に設定すればよい。例えば、構成要件として、ECCの訂正単位内に集中するようにすることである。本形態では、上記と同様の8バイトとする。
続いて、読み出し開始のカラム番地を指定して、上記と同様のデータ読み出し動作を開始する。このステップの結果の読み出しデータは、レジスタ112−12上に保持される。
続いて、ページレジスタ112内において、不良データのフェイル許容数(Nfail)を設定する。不良データのフェイル許容数(Nfail)は、可変であり、必要に応じて、出荷のタイミングではフェイルビット数計数回路112−9を用いて許容数(Nfail)を設定しても良い。また、上記任意のタイミングでは、図示せぬ外部に接続された制御装置により設定しても良い。
続いて、レジスタ112−12上に保持された上記読み出し結果を基に、フェイル許容数以上の期待値と異なるデータ(フェイルビット)を装置内部でカウントする。
続いて、フェイルビット数計数回路112−9とフェイルビット数比較回路111とを用い、上記ステップS303の際に予め設定したフェイル許容数(Nfail)とステップS304の際にカウントしたフェイルビットとを比較し、フェイル許容数(Nfail)の許容範囲内か否かを判断する。
この際、より具体的には、単一の期待値一致不一致の判定だけではなく、複数の期待値一致不一致の判定を行うことによる総合的に判定することにより、不良データが許容範囲内か否かを判断することも可能である。
続いて、上記ステップS305の際に、フェイル許容数(Nfail)の許容範囲を超えると判断された場合(No)には、クロスポイントフェイルの可能性が高く(その他必要な不良パターン等からの総合判断を行っても良い)ため、冗長領域にフラグ情報FLAGを書き込みセットする(”1”状態:セット状態)。
上記のように、第4の実施形態に係る半導体記憶装置およびそのデータ制御方法によれば、少なくとも上記(1)乃至(4)と同様の効果が得られる。
Claims (5)
- 複数のメモリセルを備えるメモリセルアレイと、
前記メモリセルのデータを格納する第1レジスタと、
前記メモリセルアレイおよび前記第1レジスタを制御するシーケンス制御回路とを具備し、前記シーケンス制御回路は、少なくとも前記メモリセルのデータ読み出し動作の際に、
不良データが許容範囲か否かを示すフラグ情報を含んで前記メモリセルアレイから読み出し、
読み出した前記フラグ情報の状態を判定し、
フラグ情報があると判定された場合には、前記第1レジスタに格納されるアドレスの順に読み出されるようにマッピングされる第1アドレスマッピングとは読み出しの順が変更された第2アドレスマッピングにより前記メモリセルのデータを読み出す
半導体記憶装置。 - 前記制御回路は、フラグ情報がないと判定された場合には、前記第1レジスタに格納されるアドレスの順に読み出されるようにマッピングされる前記第1アドレスマッピングにより前記メモリセルのデータを読み出す、ように更に制御する
請求項1に記載の半導体記憶装置。 - 前記フラグ情報が外部に通知される経路と、
前記メモリアレイのアクセス番地数およびデータ長を決定する少なくとも1ビット以上データを格納する第2レジスタとを更に具備する
請求項1または2に記載の半導体記憶装置。 - 前記フラグ情報は、読み出し単位の冗長領域であって、追記方式は許可されるが、データの書き換えやデータの消去が禁止された領域にセットされる
請求項1乃至3のいずれかに記載の半導体記憶装置。 - 前記複数のメモリセルは、複数のワード線とビット線との交差位置にそれぞれ配置され、電気的に書き換え可能な抵抗値をデータとして記憶する可変抵抗素子をそれぞれ有し、半導体基板上に三次元的に複数層に積層される
請求項1乃至4のいずれかに記載の半導体記憶装置。
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