JP2013246855A - 半導体メモリ - Google Patents

Abstract

【課題】メモリの動作特性を向上する。
【解決手段】本実施形態の半導体メモリは、データを記憶する複数のメモリセルをそれぞれ含むメイン領域１１及びリダンダンシ領域１２を有するメモリセルアレイ１と、アドレス信号に対応する第１のポインタｍＰＴを用いてメイン領域１１の第１の制御単位ＣＵを制御し、不良情報とアドレス信号とが一致した場合に、不良の第１の制御単位ＣＵがリダンダンシ領域１１の第２の制御単位ＲＵと置換されるように、第１のポインタｍＰＴと異なる第２のポインタｒＰＴを用いてリダンダンシ領域１２のカラムを制御するカラム制御回路と、アドレス信号と不良アドレス情報との比較結果に基づいて、メモリ領域１１側の第１のデータパス及びリダンダンシ領域１２側の第２のデータパスのうちいずれか一方を、外部とのデータ転送のための第３のデータパスに接続する選択回路とを、含む。
【選択図】図４

Description

本発明の実施形態は、半導体メモリに関する。

近年、フラッシュメモリは、ＨＤＤ、ＣＤ／ＤＶＤなどとともに、主要なストレージデバイスとして、様々な電子機器に用いられている。
例えば、データの入出力の高速化、動作の信頼性の向上、製造コストの低減などが、フラッシュメモリには求められている。

特表２００７−５１７３５３号公報

半導体メモリの動作特性の向上を図る技術を提案する。

本実施形態の半導体メモリは、ロウ方向及びカラム方向に沿って配列される複数のメモリセルをそれぞれ含むメイン領域及びリダンダンシ領域を有するメモリセルアレイと、前記メイン領域のカラムに割り付けられる複数の第１の制御単位と、前記リダンダンシ領域のカラムに割り付けられる複数の第２の制御単位と、アドレス信号に対応する第１のポインタを用いて、前記複数の第１の制御単位を順次選択し、前記メイン領域の不良アドレス情報と前記アドレス信号とが一致した場合に、前記不良アドレス情報に対応する１つの前記第１の制御単位が１つの前記第２の制御単位と置換されるように、前記第１のポインタと異なる第２のポインタを用いて前記第２の制御単位を選択するカラム制御回路と、前記アドレス信号と前記不良アドレス情報との比較結果に基づいて、前記メモリ領域に対して設けられる第１のデータパス及び前記リダンダンシ領域に対して設けられる第２のデータパスのうちいずれか一方を、前記メモリセルアレイと前記メモリセルアレイの外部との間のデータ転送のために設けられた第３のデータパスに接続する選択回路と、を含む。

実施形態に係る半導体メモリの回路構成の一例を示すブロック図。 メモリセルアレイの内部構成の一例を示す等価回路図。 メモリセルアレイ近傍の回路構成の一例を示す模式図。 メモリセルアレイ近傍の回路構成の一例を示す模式図。 第１の実施形態の半導体メモリの構成例を示す模式図。 第１の実施形態の半導体メモリの動作例を説明するための図。 第１の実施形態の半導体メモリの動作例を示すタイミングチャート。 第２の実施形態の半導体メモリの構成例を示す模式図。 第２の実施形態の半導体メモリの動作例を説明するための図。 第２の実施形態の半導体メモリの動作例を示すタイミングチャート。 第３の実施形態の半導体メモリの構成例を示す図。 第３の実施形態の半導体メモリの動作例を説明するための図。 第３の実施形態の半導体メモリの構成例を示す図。 第３の実施形態の半導体メモリの動作例を説明するための図。

［実施形態］
以下、図１乃至図１４を参照しながら、本実施形態に係る半導体メモリについて詳細に説明する。以下において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。

（１） 第１の実施形態
図１乃至図８を参照して、第１の実施形態の半導体メモリについて、説明する。

（ａ） 構成
図１乃至図５を用いて、本実施形態の半導体メモリの構成及び機能について、説明する。

図１は、本実施形態の半導体メモリの構成の主要部を示すブロック図である。本実施形態の半導体メモリは、例えば、不揮発性半導体メモリであって、より具体的な一例としては、フラッシュメモリである。

本実施形態のフラッシュメモリ１００は、フラッシュメモリ１００のチップの外部に設けられたメモリコントローラ又はホストデバイス１２０などの外部装置から供給される信号を受信し、メモリコントローラ１２０又はホストデバイス１２０に対して信号を送信する。フラッシュメモリ１００とメモリコントローラ１０１又はホストデバイス１２０との間において、制御信号（コマンド又はステータス）は制御信号入出力端子１０Ａを介して入出力され、データはデータ入出力端子１０Ｂを介して入出力され、アドレス信号はアドレス入出力端子１０Ｃを介して入出力される。本実施形態のフラッシュメモリ１００とメモリコントローラ／ホストデバイス１２０とによって、メモリシステム２００が、形成される。

本実施形態のフラッシュメモリ１００は、データを記憶するためのメモリセルアレイ１を含んでいる。メモリセルアレイ１は、複数のメモリセルを有している。
図１に示されるフラッシュメモリが、例えば、ＮＡＮＤ型フラッシュメモリである場合、メモリセルアレイ１は、複数のブロックを有する。このブロックＢＬＫとは、消去の最小単位を示している。

ここで、図１に加えて、図２を用いて、図１のメモリセルアレイ１の内部構成について説明する。図２は、１つのブロックＢＬＫの回路構成を示す等価回路図である。
ＮＡＮＤ型フラッシュメモリにおいて、１つのブロックＢＬＫは、ｘ方向（第１の方向、ロウ方向）に並んだ複数のメモリセルユニット（以下では、ＮＡＮＤセルユニットともよぶ）ＭＵから構成される。１つのブロックＢＬＫ内に、例えば、ｑ個のメモリセルユニットＭＵが設けられている。

１つのメモリセルユニットＭＵは、複数（例えば、ｐ個）のメモリセルＭＣ０〜ＭＣ（ｐ−１）から形成されるメモリセルストリングと、メモリセルストリングの一端に接続された第１のセレクトトランジスタＳＴＳ（以下、ソース側セレクトトランジスタとよぶ）と、メモリセルストリングの他端に接続された第２のセレクトトランジスタＳＴＤ（以下、ドレイン側セレクトトランジスタとよぶ）とを含んでいる。メモリセルストリングにおいて、メモリセルＭＣ０〜ＭＣ（ｐ−１）の電流経路が、ｙ方向（第２の方向、カラム方向）に沿って直列接続されている。

メモリセルユニットＭＵの一端（ソース側）、より具体的には、ソース側セレクトトランジスタＳＴＳの電流経路の一端には、ソース線ＳＬが接続される。また、メモリセルユニットＭＵの他端（ドレイン側）、すなわち、ドレイン側セレクトトランジスタＳＴＤの電流経路の一端に、ビット線ＢＬが接続されている。

尚、１つのメモリセルユニットＭＵを構成するメモリセルの個数は、２個以上であればよく、例えば、１６個、３２個あるいは６４個以上でもよい。以下では、メモリセルＭＣ０〜ＭＣ（ｐ−１）を区別しない場合には、メモリセルＭＣと表記する。

メモリセルＭＣは、電荷蓄積層（例えば、浮遊ゲート電極、又は、トラップ準位を含む絶縁膜）を有するスタックゲート構造の電界効果トランジスタである。ｙ方向に隣接する２つのメモリセルＭＣはソース／ドレインが接続されている。これによって、メモリセルＭＣの電流経路が直列接続され、メモリセルストリングが形成される。

ソース側セレクトトランジスタＳＴＳのドレインは、メモリセルＭＣ０のソースに接続される。ソース側セレクトトランジスタＳＴＳのソースは、ソース線ＳＬに接続される。ドレイン側セレクトトランジスタのソースは、メモリセルＭＣ（ｐ−１）のドレインに接続される。ドレイン側セレクトトランジスタＳＴＤのドレインは、複数のビット線ＢＬ０〜ＢＬ（ｑ−１）のうち一本のビット線に接続される。ビット線ＢＬ０〜ＢＬ（ｑ−１）の本数は、ブロックＢＬＫ内のメモリセルユニットＭＵの個数と同じである。

ワード線ＷＬ０〜ＷＬ（ｐ−１）はｘ方向に延在し、各ワード線ＷＬ０〜ＷＬ（ｐ−１）はｘ方向に沿って配列された複数のメモリセルＭＣのゲートに共通に接続される。１つのメモリセルユニットＭＵにおいて、ワード線の本数は、１つのメモリセルストリングを構成するメモリセルの個数と、同じである。

ドレイン側セレクトゲート線ＳＧＤＬはｘ方向に延び、ｘ方向に沿って配列された複数のドレイン側セレクトトランジスタＳＴＤのゲートに共通に接続される。ソース側セレクトゲート線ＳＧＳＬはｘ方向に延び、ｘ方向に沿って配列された複数のソース側セレクトトランジスタＳＴＳのゲートに共通に接続される。

以下では、各ビット線ＢＬ０〜ＢＬ（ｑ−１）を区別しない場合には、ビット線ＢＬと表記し、各ワード線ＷＬ０〜ＷＬ（ｐ−１）を区別しない場合には、ワード線ＷＬと表記する。

各メモリセルＭＣは、トランジスタのしきい値電圧の大きさ（しきい値電圧の分布）とデータとが対応づけられることによって、外部からのデータを記憶する。
各メモリセルＭＣは、２値（1 bit）、又は、３値（2 bit）以上のデータを記憶する。
例えば、１つのメモリセルＭＣが２値（1 bit）のデータ“０”，“１”を記憶する場合、メモリセルＭＣは、それらのデータに対応する２つのしきい値分布を有する。また、１つのメモリセルＭＣが４値（2 bit）のデータ“００”，“０１”，“１０”，“１１”を記憶する場合、メモリセルＭＣは、それらのデータに対応する４つのしきい値分布を有する。以下では、３値（2bit）以上のデータを記憶するメモリセルのことを、多値メモリともよぶ。

データは、同一のワード線ＷＬに接続されたメモリセルＭＣに対して、一括して書き込まれる、または、読み出される。データの書き込み／読み出しの制御単位は、ページＰＧとよばれる。

多値メモリのデータは、下位ビット毎又は上位ビット毎に書き込まれ、また読み出される。したがって、メモリセルＭＣが２ビットデータを保持している場合には、１本のワード線ＷＬあたり、２つのページが割り当てられていることになる。以下では、下位ビットについて一括して書き込み又は読み出されるページは、下位ページとよび、上位ビットについて一括して書き込み又は読み出されるページは、上位ページとよぶ。

例えば、メモリセルアレイ１は、外部からのデータを記憶するために主に使用される記憶領域（以下では、メイン領域とよぶ）１１と、冗長性を確保するための領域（以下では、リダンダンシ領域とよぶ）１２とを含んでいる。メイン領域１１とリダンダンシ領域１２とは、メモリセルアレイ１内において論理的に分割された領域である。

リダンダンシ領域１２は、メイン領域１１内に不良のメモリセル（以下では、不良セルとよぶ）又は不良のビット線（以下では、不良ビット線とよぶ）が生じた場合に、不良セル及び不良ビット線を救済するためのメモリセル（以下では、リダンダンシセルとよぶ）及びビット線（以下では、リダンダンシビット線とよぶ）を含んでいる。

リダンダンシ領域１２内のリダンダンシセルと各配線ＷＬ，ＢＬ，ＳＬとの接続関係は、図２に示されるメイン領域１１内のメモリセルと各配線との接続関係と実質的に同じである。

リダンダンシ領域１２内において、複数のリダンダンシセルは、メイン領域１１のメモリセルと同様に、メモリセルストリングを形成している。リダンダンシセルからなるメモリストリングの一端及び他端のそれぞれに、セレクトトランジスタが接続され、リダンダンシ領域１２内に、メモリセルユニットが形成される。

例えば、リダンダンシ領域１２とメイン領域１１とは、メモリセルアレイ１内においてロウ方向に隣り合っている。リダンダンシセルは、メモリセルと共通のワード線ＷＬに接続されている。リダンダンシ領域１２内のセレクトトランジスタは、メイン領域１１内のセレクトトランジスタと共通のセレクトゲート線に接続されている。リダンダンシセルは、メモリセルユニット毎に、１本のビット線（以下では、リダンダンシビット線ともよぶ）に接続される。リダンダンシ領域１２内のメモリセルユニットは、メイン領域１１内のメモリセルユニットと共通のソース線ＳＬに接続されている。

メモリセルアレイ１内におけるリダンダンシ領域１２の記憶容量は、メイン領域１１の記憶容量よりも小さくすることができる。

ロウ制御回路２は、メモリセルアレイ１のロウを制御する。ロウ制御回路２は、メモリセルアレイ１内に設けられたワード線ＷＬ及びセレクトゲート線ＳＧＤＬ，ＳＧＳＬに接続されている。ロウ制御回路２は、ロウデコーダ及びドライバを有し、アドレスバッファ９から転送されたアドレス信号に基づいて、ブロックＢＬＫ及びページＰＧを選択し、ワード線ＷＬ及びセレクトゲート線ＳＧＤＬ，ＳＧＳＬの動作（電位）を制御する。

ソース線制御回路４は、メモリセルユニットＭＵに接続されたソース線ＳＬの電位を制御する。ウェル制御回路５は、メモリセルアレイ１内のウェル領域の電位を制御する。

電位生成回路６は、データの書き込み（プログラム）時、データの読み出し時及び消去時に、各ワード線ＷＬに印加される書き込み電圧、読み出し電位、中間電位及び非選択電位を生成する。電位生成回路６は、例えば、セレクトゲート線ＳＧＤＬ，ＳＧＳＬに印加される電位も生成する。電位生成回路６によって生成された電位は、ロウ制御回路２に入力され、選択ワード線及び非選択ワード線、セレクトゲート線にそれぞれ印加される。電位生成回路６は、ソース線ＳＬに印加される電位及びウェル領域に印加される電位を生成する。電位生成回路６は、ソース線制御回路５及びウェル制御回路６に、生成した電位を転送する。

データ入出力バッファ７は、データの入出力のインターフェイスとなる。データ入出力バッファ７は、データ入出力端子２０Ｂを介して入力された外部からのデータを、一時的に保持し、所定のタイミングで、保持しているデータをメモリセルアレイ１へ出力する。データ入出力バッファ７は、メモリセルアレイ１から出力されたデータを一時的に保持し、所定のタイミングで、保持しているデータをデータ入出力端子２０Ｂへ出力する。

アドレスバッファ９は、アドレス信号端子２０Ｃを介して入力されたアドレス信号を、一時的に保持する。外部からのアドレス信号は、物理アドレスを示し、物理ロウアドレス及び物理カラムアドレスを含んでいる。

内部制御回路（ステートマシンともよばれる）８は、フラッシュメモリ全体の動作を管理する。内部制御回路８は、制御信号入出力端子２０Ａから入力された制御信号（コマンド）を受信する。この制御信号は、例えば、メモリコントローラ１２０やホストデバイス１２０から出力される。例えば、内部制御回路８は、コマンドインターフェイスを含んでいる。例えば、内部制御回路８は、フラッシュメモリ１００の内部の動作状況を示す制御信号（ステータス）を、制御信号入出力端子２０Ａを介して、メモリコントローラ１２０又はホストデバイス１２０へ、送信する。これによって、フラッシュメモリ１００の動作状況が、フラッシュメモリ１００の外部のメモリコントローラ１２０又はホストデバイス１２０に通知される。

カラム制御回路３は、メモリセルアレイ１のビット線ＢＬ、メモリセルＭＣから読み出したデータの入出力、メモリセルＭＣに書き込むデータの入出力などを制御する。カラム制御回路３は、センスアンプ回路３０、データラッチ回路３１及びカラムデコーダ３５を含んでいる。

センスアンプ回路３０は、メモリセルアレイ１内に設けられたビット線ＢＬに接続されている。センスアンプ回路３０は、データの読み出し時（メモリセルアレイ１からのデータの出力時）、ビット線ＢＬの電位変動を検知及び増幅し、メモリセルＭＣが記憶しているデータを判別する。センスアンプ回路３１は、データの書き込み時（メモリセルアレイ１に対するデータの入力時）、ビット線ＢＬを充電又は放電させる。

データラッチ回路３１は、メモリセルアレイ１内から読み出されたデータ及びメモリセルアレイ１内に書き込むデータを、一時的に記憶する。
カラムデコーダ３５は、メモリセルアレイ１のカラムに対して設定された制御単位の選択及び活性化を行う。

本実施形態のフラッシュメモリ１００は、ポインタｍＰＴを用いてメモリセルアレイ１及びカラム制御回路３内の回路３０，３１，３５の動作を制御する。本実施形態のフラッシュメモリ１００は、カラム制御回路３内に、ポインタｍＰＴを制御するためのポインタ制御回路３８を含んでいる。

ポインタｍＰＴを用いて、フラッシュメモリ１００の動作を制御することによって、フラッシュメモリ１００のデータの入出力を高速化できる。

ポインタ制御回路３８は、アドレスバッファ９から転送されたアドレス信号に基づいて、カラムの制御単位を選択するためのポインタｍＰＴを、生成する。

センスアンプ回路３０は、信号（データ）の検知及び増幅ための複数のセンスユニット（ＳＵ）を有している。データラッチ回路３１は、信号（データ）の一時的に格納するための複数のラッチユニット（ＬＵ）を有している。カラムデコーダ３５は、メモリセルアレイ１のカラムの制御単位毎に割り付けられた複数のローカルカラムデコーダ（ＬＣＤ）を有している。

ここで、図１に加えて、図３及び図４を用いて、メモリセルアレイ１のカラムに割り付けられた制御単位及びカラム制御回路３の内部構成について、説明する。

図３は、メモリセルアレイ１のカラムに対して設定された制御単位、その制御単位に対応するカラム制御回路３内の回路構成を説明するための模式図である。
図４は、メモリセルアレイ１内のビット線、センスアンプ回路３１内のセンスユニット及びデータラッチ回路３１内のラッチユニットの接続関係を説明するための模式図である。

図３及び図４に示されるように、センスアンプ回路３０は、複数のセンスアンプユニット３０１を含んでいる。１つのセンスアンプユニット３０１は、例えば、１本のビット線ＢＬに接続される。センスアンプユニット３０１は、データの書き込み時、センスアンプ回路３０及び内部制御回路８の制御によって、所定のビット線ＢＬを充電及び放電させる。センスアンプユニット３０１は、データの読み出し時、所定のビット線ＢＬの電位変動を増幅及び検知する。センスアンプユニット３０１は、ラッチ（バッファ）としての機能を有していてもよい。

尚、ビット線ＢＬのセンス方式に応じて、１つのセンスアンプユニット３０１は、互いに隣接する偶数ビット線と奇数ビット線とで共有されてもよい。センスアンプユニット３０１が２つのビット線で共有される場合、センスアンプユニット３０１を共有する偶数及び奇数ビット線は、動作に応じて異なるタイミングで、センスアンプユニット３０１に接続される。

データラッチ回路３１は、複数のラッチユニット３１１を含んでいる。１つのラッチユニット３１１は、センスアンプユニット３０１（センスアンプ回路３０）を経由して、１本のビット線ＢＬに接続される。ラッチユニット３１１は、メモリセルに書き込むデータ、メモリセルから読み出されたデータ及びメモリセルに対する動作を示す設定情報（フラグ）などを、一時的に保持する。ラッチユニット３１１は、センスアンプユニット３０１からの信号又は外部からの信号を増幅する機能を有する。

ラッチユニット３１１は、複数のラッチを含んでいる。ラッチユニット３０２は、例えば、メモリセルＭＣが２ビットのデータを記憶する場合、上位１ビットのデータを保持する上位データラッチと、下位１ビットのデータを保持する下位データラッチとを含んでいる。ラッチユニット３１１は、動作モードを示すフラグを保持するフラグラッチを含んでいる。また、ラッチユニット３１１は、キャッシュ読み出し用のラッチや、フェイルビットの判定結果を保持するラッチを、さらに含んでいてもよい。

例えば、８本のビット線（８個のメモリセルユニット）ＢＬ０〜ＢＬ７、及び、それらのビット線ＢＬ０〜ＢＬ７に対応する８個のセンスユニット３０１及び８個のラッチユニット３１１が、１つの制御単位ＣＵを形成する。以下では、８本のビット線及び８個のセンスユニット及び８個のラッチユニットによって形成される制御単位のことを、カラムユニットＣＵとよぶ。この場合、１ページのデータにおける１つのカラムユニットＣＵは、８ビット（１バイト）のデータに対応する。但し、１つのカラムユニット（ＣＯＬともよぶ）ＣＵに含まれるビット線ＢＬの本数、センスユニット３０１の個数、及び、ラッチユニット３１１の個数は、８つに限定されない。

各カラムユニットＣＵは、カラムユニットＣＵの選択スイッチとしての電界効果トランジスタ３１９を介して、カラムデコーダ３５及びデータパスに接続されている。以下では、各カラムユニットＣＵの選択及び活性化に用いられる選択スイッチ３１９のことを、カラムユニット選択スイッチ３１９ともよぶ。

図３に示されるように、カラムデコーダ３５は、複数のローカルカラムデコーダ（Local Column Decoder）５０_０，５０_１，・・・，５０_ｍ−１を含んでいる。以下では、説明の簡単化のため、ローカルカラムデコーダを、ＬＣＤと表記し、各ＬＣＤ５０_０，５０_１，・・・，５０_ｍ−１を区別しない場合には、ＬＣＤ５０と表記する。

複数のＬＣＤ５０は、メモリセルアレイ１のカラムの選択及び活性化を制御する。ある一群（制御単位）に属する複数（ｘ個）のカラムユニットＣＵに対して、１つのＬＣＤ５０が対応付けられている。１つのＬＣＤ５０が、ある順序及びある動作タイミングに基づいて、カラムユニットＣＵの選択及び活性化を制御する。１つのＬＣＤ５０に対応付けられている複数のカラムユニットＣＵから形成されるグループのことを、カラムブロックＣＢとよぶ。

各ＬＣＤ５０は、レジスタ５０１_０，５０１_１，・・・，５０１_ｍ−１と選択スイッチ５０５_０，５０５_１，・・・，５０５_ｍ−１とを含んでいる。説明の明確化のため、各ＬＣＤ５０のレジスタ５０１_０，５０１_１，・・・，５０１_ｍ−１を区別しない場合には、レジスタ５０１と表記し、選択スイッチ５０５_０，５０５_１，・・・，５０５_ｍ−１を区別しない場合には、選択スイッチ５０５と表記する。

カラムデコーダ３５内において、各レジスタ５０１は、隣接するレジスタ５０１に接続され、メイン領域１１に割り付けられた複数のＬＣＤ５０にまたがって、シフトレジスタ５９を形成している。

ＬＣＤ５０内の選択スイッチ５０５は、例えば、電界効果トランジスタ５０５である。選択スイッチ５０５としての電界効果トランジスタ５０５は、カラムブロックＣＢとデータパス７０，７５との接続を制御する。例えば、レジスタ５０１が保持している信号が、電界効果トランジスタ５０５のオン及びオフを制御する制御信号として用いられる。

トランジスタ５０５がオンすることによって、カラムブロックＣＢ及びカラムユニットＣＵが、データパス７５に電気的に接続される。以下では、ＬＣＤ５０内の選択スイッチ５０５のことを、データパススイッチ５０５ともよぶ。

このように、複数のカラムブロックＣＢ及び複数のカラムユニットＣＵが、メモリセルアレイ１のメイン領域１１に設定されている。
メイン領域１１と同様の構成のカラムブロックＲＢ及びカラムユニットＲＵが、メモリセルアレイ１のリダンダンシ領域１２に、設定されている。以下では、リダンダンシ領域１２のカラムブロックＲＢのことを、リダンダンシカラムブロックＲＢとよび、リダンダンシ領域１２のカラムユニットＲＵのことを、リダンダンシユニットＲＵとよぶ。

リダンダンシ領域１２において、メモリセルアレイ１のメイン領域１１と同様に、複数（ｎ個）のリダンダンシカラムブロックＲＢが設定され、各リダンダンシカラムブロックＲＢは、図４に示される回路構成を有する複数のカラムユニット（リダンダンシユニット）ＲＵを含んでいる。

そして、リダンダンシ領域１２の各リダンダンシカラムブロックＲＢに対応するように、複数のＬＣＤ５０Ｒ_０，・・・，５０Ｒ_ｎ−１が、カラムデコーダ３５内に設けられている。以下では、リダンダンシカラムブロックＲＢに対応するＬＣＤ５０Ｒを、リダンダンシＬＣＤ５０Ｒ_０，・・・，５０Ｒ_ｎ−１とよぶ。リダンダンシＬＣＤ５０Ｒ_０，・・・，５０Ｒ_ｎ−１を区別しない場合には、リダンダンシＬＣＤ５０Ｒと表記する。

リダンダンシＬＣＤ５０Ｒは、メイン領域１１に割り付けられたＬＣＤ５０と実質的に同じ内部構成を有する。各リダンダンシＬＣＤ５０Ｒ_０，・・・，５０Ｒ_ｎ−１は、レジスタ５０１Ｒ_０，・・・，５０１Ｒ_ｎ−１と選択スイッチ（電界効果トランジスタ）ＬＣＤ５０５Ｒ_０，・・・，５０５Ｒ_ｎ−１とを含んでいる。説明の明確化のため、リダンダンシ領域１２に対応する各ＬＣＤ５０Ｒにおいて、レジスタ５０１Ｒ_０，・・・，５０１Ｒ_ｎ−１を区別しない場合には、レジスタ５０１Ｒと表記し、選択スイッチ５０５Ｒ_０，・・・，５０５Ｒ_ｎ−１を区別しない場合には、選択スイッチ５０５Ｒと表記する。

複数のリダンダンシＬＣＤ５０Ｒのレジスタ５０１Ｒ_０，・・・，５０１Ｒ_ｎ−１によって、シフトレジスタ５９Ｒが形成されている。複数のリダンダンシＬＣＤ５０Ｒのレジスタ５０１Ｒによって形成されるシフトレジスタ５９Ｒは、メイン領域１１側の複数のＬＣＤ５０のレジスタ５０１によって形成されるシフトレジスタ５９から電気的に分離されている。

以下では、説明の明確化のため、カラムデコーダ３５のうち、メイン領域１１のカラムを制御する部分（回路領域）を、メインカラムデコーダ３５０とよび、リダンダンシ領域１２のカラムを制御する部分を、リダンダンシカラムデコーダ３５０Ｒとよぶ。

例えば、１つのメモリセルアレイ１のメイン領域１１内において、ｍ個のカラムブロックＣＢが設けられ、カラムデコーダ３５内において、ｍ個のＬＣＤ５０が設けられている。例えば、１つのカラムブロックＣＢは、１６個のカラムユニットＣＵを含む。メイン領域１１に対して設定されるカラムブロックＣＢの個数は、限定されず、１つのカラムブロックＣＢに割り付けられるカラムユニットＣＵの個数、又は、１ページに属するメモリセルＭＣの個数に応じて変化する。メインカラムデコーダ３５０は、メイン領域１１内のカラムブロックＣＢの個数と同じ数のＬＣＤ５０を含んでいる。

リダンダンシ領域１２に設定されているリダンダンシカラムブロックＲＢの個数（ｎ個）は、メイン領域１１に設定されているカラムブロックＣＢの個数より、少ない。リダンダンシカラムデコーダ３５０Ｒ内のリダンダンシＬＣＤ５０Ｒの個数は、リダンダンシ領域１２内のカラムブロックＲＢの個数と同じ個数であり、メイン領域１１を制御するＬＣＤ５０の個数より少ない。各リダンダンシカラムブロックＲＢが含むカラムユニットＲＵの個数（ｙ個）は、メイン領域１１内の各カラムブロックＣＢが含むカラムユニットＣＵの個数（ｘ個）と、同じ個数に設定されてもよいし、異なる個数に設定されてもよい。

尚、メモリセルアレイ１のメイン領域１１及びリダンダンシ領域１２に関して、１つのＬＣＤ５０，５０Ｒが１つのカラムユニットＣＵに対応するように、カラムデコーダ３５内に、複数のＬＣＤ５０，５０Ｒが設けられてもよい。

本実施形態のフラッシュメモリ１００において、メモリセルアレイ１のメイン領域１１とリダンダンシ領域１２とに対して、それぞれ独立なデータパス７５，７５Ｒが、設けられている。メイン領域１１に対するデータパス７５とリダンダンシ領域１２に対するデータパス７５Ｒとは、電気的に分離されている。以下では、メモリセルアレイ１のメイン領域１１とリダンダンシ領域１２のそれぞれに対して、独立に設けられたデータパス７５，７５Ｒのことを、ローカルデータパス７５，７５Ｒともよぶ。２つのローカルデータパス７５，７５Ｒは、セレクタ（選択回路）６９に接続されている。

セレクタ６９に対して、メモリセルアレイ１とメモリセルアレイ１の外部（例えば、データ入出力バッファ７）とのデータの入出力のためのデータパス（以下では、グローバルデータパス又はＩ／Ｏパスともよぶ）７０が、接続されている。セレクタ６９は、制御信号ＳＬＴに基づいて、２つのローカルデータパス７５，７５Ｒのうちいずれか一方を選択し、選択された一方のローカルデータパス７５，７５Ｒを、グローバルデータパス７０に接続する。例えば、グローバルデータパス７０は、データ入出力バッファ７に接続されている。

図３に示されるように、本実施形態において、フラッシュメモリ１００のメモリセルアレイ１のカラムの選択は、ポインタｍＰＴ，ｒＰＴを用いて、実行される。

ポインタｍＰＴ，ｒＰＴは、アドレスバッファ９を介して外部からカラム制御回路３に入力されたアドレス信号（カラムアドレス）又はフラッシュメモリ１００の内部回路によって生成された内部アドレス信号に基づいて、生成される。

例えば、ポインタｍＰＴ，ｒＰＴは、カラム制御回路３内に設けられたポインタ制御回路３８によって、生成される。ポインタ（ポインタの値）によって、現在選択されているアドレス（カラムユニット、カラムブロック）及びこれから選択されるアドレスが、識別される。

外部からのアドレス信号（スタートアドレス）ＡＤＲが入力された場合、ポインタ制御回路３８は、メイン領域１１のカラムブロックＣＢ及びカラムユニットＣＵの動作を制御するために、生成されたポインタｍＰＴをアドレス信号が示すＬＣＤ５０にセットするための制御信号を、メインカラムデコーダ３５０に出力する。

ポインタｍＰＴが、外部アドレス信号ＡＤＲが示す１つのＬＣＤ５０内のレジスタ５０１にセットされ、ポインタｍＰＴがセットされたＬＣＤ５０に対応したカラムブロックＣＢ及びカラムユニットＣＵが、データの書き込み時又は読み出し時の最初の動作対象となる。

本実施形態において、“ポインタがセットされる”とは、カラムアドレス（カラムブロック及びカラムユニット）に対応するＬＣＤ５０のレジスタ５０１内に、ポインタｍＰＴに基づく信号（例えば、“Ｈ”レベルの信号）が保持されている状態を意味する。レジスタ５０１の信号の保持状態に応じて、ＬＣＤ５０内のデータパススイッチ５０５としての電界効果トランジスタ５０５が、オン又はオフする。以下では、ポインタがセットされている状態を示す信号のことを、セット状態信号とよぶ。

ポインタ制御回路３８は、メイン領域１１に対するポインタｍＰＴの生成及びセットとともに、ポインタｍＰＴを複数のＬＣＤ５０間において移動（シフト）させるためのシフトクロックｍＣＬＫを生成する。ポインタ制御回路３８の内部で生成されたシフトクロックｍＣＬＫが、各ＬＣＤ５０に入力される。

上述のように、複数のＬＣＤ５０内のレジスタ５０５は、メインカラムデコーダ３５０内において、シフトレジスタ５９を形成している。各ＬＣＤ５０に入力されるシフトクロックｍＣＬＫに同期して、あるＬＣＤ（例えば、ｋ番目のＬＣＤ）５０内のレジスタ５０１が保持する信号（セット状態信号）が、後段のＬＣＤ（例えば、ｋ＋１番目のＬＣＤ）５０内のレジスタ５０１へ、シフトされる。この結果として、ポインタｍＰＴが、ＬＣＤ５０間をシフトし、シフトクロックｍＣＬＫに同期して、選択されるカラムブロックＣＢが順次切り替わる。

例えば、１番目のＬＣＤ５０_０のレジスタ５０５_０に、ポインタｍＰＴが最初にセットされた場合、メイン側シフトクロックｍＣＬＫに同期して、２番目のＬＣＤ５０_１のレジスタ５０５_１、３番目のＬＣＤ５０_２のレジスタ５０５_２へ順次転送される。ポインタｍＰＴが最終段のＬＣＤ５０_ｍ−１のレジスタ５０５_ｍ−１に到達する。

コマンドに対応する所定のデータ長のデータの入出力が完了していない場合、ＬＣＤ５０_ｍ−１に対応するカラムブロックＣＢ及びカラムユニットＣＵの動作が実行された後、ポインタｍＰＴは、１番目のＬＣＤ５０_０のレジスタ５０５_０に転送され、再び、メイン側シフトクロックｍＣＬＫに同期して、１番目、２番目、３番目のＬＣＤ５０に順次セット及びシフトされる。

カラムブロックＣＢ内の複数のカラムユニットＣＵの選択に関して、例えば、１番目のＬＣＤ５０_０のレジスタ５０５_０からｍ番目のＬＣＤのレジスタ５０５_ｍ−１へポインタがシフトされる１つの動作サイクルにおいて、選択されたカラムブロックＣＢの１つのカラムユニットＣＵに対する動作が完了すると、ポインタｍＰＴのシフトに同期して、次のカラムブロックＣＢの１つのカラムユニットＣＵへ、動作の対象のカラムブロックＣＢ及びカラムユニットＣＵが１つずつ順次切り替わる。

ｍ個のＬＣＤ５０のレジスタ５０５_０間においてポインタがシフトされる１つの動作サイクルが繰り返し実行されることによって、メモリセルアレイ１のカラムに割り付けられた連続したアドレスが順次選択され、例えば、１ページ分のデータの転送が実行される。

このように、メモリセルアレイ１のメイン領域１１のカラムの制御に関して、ポインタｍＰＴが、複数のＬＣＤ５０のレジスタによって形成されるシフトレジスタ５９内を、所定のタイミングでシフトされ、複数のカラムブロックＣＢ及び複数のカラムユニットＣＵが、所定の順序で選択される。

ポインタ制御回路３８は、メモリセルアレイ１のメイン領域１１に対する動作を制御するための回路と共に、メモリセルアレイ１のリダンダンシ領域１２に対する動作を制御するための回路を、含んでいる。

ポインタ制御回路３８は、メイン領域１１に対する制御を実行するとともに、メモリセルアレイ１のメイン領域１１内又はメイン領域１１を駆動させるための各回路内に不良が存在した場合に、その不良とリダンダンシとの置換を制御する。以下では、リダンダンシの制御するための回路（機能）を含むポインタ制御回路３８のことを、ポインタ／リダンダンシ制御回路３８とよぶ。

ポインタ／リダンダンシ制御回路３８の制御によって、カラムユニットＣＵ又はカラムブロックＣＢを救済単位として、メイン領域１１とリダンダンシ領域１２とが置換され、不良セル、不良ビット線、不良のセンスユニット又は不良のラッチユニットが、救済される。

本実施形態のフラッシュメモリにおいて、メモリセルアレイ１のリダンダンシ領域１２に対するカラムの制御は、メイン領域１１に対するカラムの制御と同様に、ポインタｒＰＴを用いて、実行される。

リダンダンシ領域１２のカラムの制御は、メイン領域１１に用いられるポインタｍＰＴとは異なるポインタｒＰＴを用いて、制御される。以下では、説明の明確化のため、リダンダンシ領域１２のカラムの制御に用いられるポインタｒＰＴのことを、リダンダンシ側ポインタｒＰＴとよぶ。また、メイン領域１１のカラムの制御に用いられるポインタｍＰＴのことを、メイン側ポインタｍＰＴとよぶ。

上述のように、リダンダンシカラムデコーダ３５０Ｒの複数のリダンダンシＬＣＤ５０Ｒにわたって形成されるシフトレジスタ５９Ｒは、メインカラムデコーダ３５０のシフトレジスタ５９とは電気的に分離されている。

リダンダンシ側ポインタｒＰＴは、リダンダンシＬＣＤ５０Ｒにまたがって形成されたシフトレジスタ５９Ｒに、“Ｈ”レベルの信号（セット状態信号）として保持され、メイン側ポインタｍＰＴとは異なる経路で、複数のリダンダンシＬＣＤ５０Ｒ間を移動する。

リダンダンシ側ポインタｒＰＴは、メイン側ポインタｍＰＴのシフトに用いられるシフトクロックｍＣＬＫと異なるシフトクロックｒＣＬＫを用いて、リダンダンシカラムデコーダ３５０Ｒ内の複数のリダンダンシＬＣＤ５０Ｒ間を、シフトされる。

以下では、メイン側ポインタｍＰＴのシフトに用いられるシフトクロックｍＣＬＫのことを、メイン側シフトクロックｍＣＬＫとよび、リダンダンシ側ポインタｒＰＴのシフトに用いられるシフトクロックｒＣＬＫのことを、リダンダンシ側シフトクロックｒＣＬＫとよぶ。

リダンダンシ側シフトクロックｒＣＬＫが、複数のリダンダンシＬＣＤ５０Ｒに入力される。例えば、リダンダンシ側ポインタｒＰＴは、入力されたリダンダンシ側シフトクロックｒＣＬＫに同期して、シフトレジスタ５９Ｒ内を移動する。

メイン領域１１内の不良のカラムユニットＣＵが、リダンダンシ領域１２のリダンダンシカラムユニットＲＵと置換される場合において、リダンダンシ側ポインタｒＰＴのセット又はシフトによって、選択されるリダンダンシカラムブロックＲＢ及びリダンダンシカラムユニットＲＵが、切り替わる。

このように、本実施形態のフラッシュメモリ１００において、リダンダンシカラムデコーダ３５０Ｒは、メインカラムデコーダ３５０内のＬＣＤ５０とは異なるポインタｒＰＴ及びシフトクロックｒＣＬＫを用いて、リダンダンシ領域１２のカラムを制御する。

図１乃至図４に加えて、図５を用いて、本実施形態のフラッシュメモリにおけるポインタ／リダンダンシ制御回路３８の構成について、説明する。

図５は、本実施形態のフラッシュメモリが含むポインタ／リダンダンシ制御回路３８の内部構成の一例を示す図である。

ポインタ／リダンダンシ制御回路３８は、例えば、複数のアドレスデコード線（図示せず）を介して、アドレスバッファ９に接続されている。アドレスバッファ９からのアドレス信号（物理カラムアドレス）が、アドレスデコード線を介して、ポインタ／リダンダンシ制御回路３８に入力される。例えば、メイン領域１１が８ｋｂｙｔｅ程度の記憶容量を有する場合、１４本のアドレスデコード線が、設けられている。

ポインタ／リダンダンシ制御回路３８は、外部アドレス信号ＡＤＲの入力時、ポインタｍＰＴ，ｒＰＴのセットを制御する信号（以下では、セット信号とよぶ）を“Ｌ（０）”レベルから“Ｈ（１）”レベルへ遷移し、入力された外部アドレス信号ＡＤＲに対応するＬＣＤ５０に対するポインタｍＰＴのセットの準備を行う。

ポインタ／リダンダンシ制御回路３８は、アドレス生成ユニット３８１を用いて内部アドレス信号（入力アドレス信号）Ａｉｎの生成を開始し、入力された外部アドレス信号ＡＤＲを、インクリメントする。

例えば、最初に選択されるカラムアドレスを示す外部アドレス信号ＡＤＲの値が、アドレス生成ユニット３８１内のカウンタ６１によって、フラッシュメモリの動作クロックＣＬＫに同期して、インクリメントされる。外部アドレス信号ＡＤＲの変換値及びインクリメントされたアドレスの値は、内部アドレス信号Ａｉｎとして、出力される。内部アドレス信号Ａｉｎは、外部アドレス信号ＡＤＲに対応するメイン領域１１内のカラムアドレス（スタートアドレス）、及び、外部アドレス信号ＡＤＲに連続するメイン領域１１内のカラムアドレスを、示している。例えば、隣接する２つのカラムアドレスは、異なるカラムブロックＣＢのアドレスに対応している。

また、内部アドレス信号Ａｉｎは、外部アドレス信号ＡＤＲが示すカラムブロックＣＢ及びカラムユニットＣＵを示すポインタ、及び、それに続いて順次選択されるカラムブロックＣＢ及びカラムユニットＣＵのアドレス（カラムアドレス）を示すポインタｍＰＴに、対応する。現在の（選択中の）カラムアドレス（ポインタ値）に＋１の加算が施された値が、次に選択されるカラムアドレスを示している。

メイン領域１１の隣り合う２つのカラムアドレスは、例えば、異なるカラムブロックＣＢに属する２つのカラムユニットに相当する。以下では、説明の簡単化のため、カラムユニット、カラムブロック、及び、カラムブロックに対応するＬＣＤのことを、カラムアドレスとよぶ場合もある。また、リダンダンシ領域１２のアドレス（リダンダンシアドレス）に関しても、カラムアドレスと同様に述べる。メイン領域１１内において、１つのカラムアドレスが１つの制御単位に対応し、リダンダンシ領域１１内において、１つのリダンダンシアドレスが１つの制御単位及び不良の救済単位に対応する。

メイン側ポインタｍＰＴの値は、選択されたＬＣＤ５０に対応した物理カラムアドレスを示している。メイン側ポインタｍＰＴの値は、メイン領域１１の物理カラムアドレスに一致する。尚、ポインタｍＰＴがデクリメントされることによって、選択されるカラムブロックＣＢ及びカラムユニットＣＵが切り替えられてもよい。

ポインタ／リダンダンシ制御回路３８は、外部アドレス信号ＡＤＲからポインタｍＰＴへの変換が完了し、且つ、メイン領域１１を駆動させるための準備が完了した後、カラム制御信号生成ユニット３８４によって、メイン側ポインタｍＰＴを選択されたＬＣＤ５０にセットする。

ポインタ／リダンダンシ制御回路３８は、ＬＣＤ５０にポインタｍＰＴをセットするのと同期して、メイン側シフトクロックｍＣＬＫを生成し、ポインタ／リダンダンシ制御回路３８は、メイン側シフトクロックｍＣＬＫをメインカラムデコーダ３５０のＬＣＤ５０に供給する。メイン側シフトクロックｍＣＬＫは、メインカラムデコーダ３５０内のシフトレジスタ５９の制御信号として、用いられる。例えば、メイン側シフトクロックｍＣＬＫの周波数は、フラッシュメモリの動作クロックＣＬＫの周波数と異なる。

メイン側シフトクロックｍＣＬＫに同期して、シフトレジスタ５９を形成する各レジスタ５０１の信号保持状態（“Ｈ”又は“Ｌ”レベルの保持状態）が、遷移する。この結果として、“Ｈ”レベルのセット状態信号が、メインカラムデコーダ３５０内においてＬＣＤ５０間を順次移動し、ポインタｍＰＴがセットされるカラムアドレスがシフトし、選択（アクセス）されるカラムブロックＣＢ及びカラムユニットＣＵが順次切り替わる。このように、シフトレジスタ５９内の信号保持状態の遷移が、ポインタｍＰＴのシフトと等価になる。

本実施形態のフラッシュメモリ１００において、ポインタｍＰＴを用いて、現在の選択カラムブロック及び選択カラムユニットのアドレスを、認識できる。ポインタ／リダンダンシ制御回路３８は、例えば、ＬＣＤ５０のポインタ保持状態を判別することによって、現在の動作対象のカラムブロックＣＢ及びカラムユニットＣＵを識別することもできる。

例えば、動作対象のカラムブロックＣＢ及びカラムユニットＣＵを示すポインタ（ポインタ値）が内部制御回路８又は他の回路へ出力されることによって、フラッシュメモリを形成する周辺回路（例えば、内部制御回路８）、外部のメモリコントローラ１２０又はホストデバイス１２０が、現在の動作対象が、どのカラムブロックＣＢ又ははどのカラムユニットＣＵであるかを、認識できる。

図５に示されるポインタ／リダンダンシ制御回路３８は、選択されるメイン領域１２側のカラムアドレスが不良であるか否か判定結果に基づいて、不良カラムアドレスとリダンダンシアドレスとの置換処理の判定を行う置換判定回路３８２を、含んでいる。

置換判定回路３８２内には、メイン領域１１内の不良情報を記憶する不良アドレス情報記憶回路６４が、設けられている。

不良アドレス情報記憶回路６４は、不良セル、不良ビット線、又は、不良センスユニット／ラッチユニットなどを含む不良カラムユニット又は不良カラムブロックのアドレス（ポインタの値）ＣＲＤ０，ＣＲＤ１，・・・，ＣＲＤｋを、不良情報として記憶する。不良アドレス情報記憶回路６４は、複数の不良カラムアドレスＣＲＤ０，ＣＲＤ１，・・・，ＣＲＤｋが記憶されるように、各不良カラムアドレスＣＲＤ０，ＣＲＤ１，・・・，ＣＲＤｋが格納される記憶素子（例えば、ラッチ）６４１を複数個含んでいる。以下では、複数の不良カラムアドレスＣＲＤ０，ＣＲＤ１，・・・，ＣＲＤｋを区別しない場合には、不良カラムアドレスＣＲＤと表記する。

フラッシュメモリ１００のテスト時において、メモリセルアレイ１のメイン領域１１に動作不良が検出された場合、その不良を含むカラムユニット（又はカラムブロック）のアドレスＣＲＤが、フラッシュメモリ１００に対する電源投入時に、不良アドレス情報記憶回路６４内のラッチ（以下では、不良カラムアドレス格納ラッチとよぶ）６４１に格納される。メイン領域１１内の不良情報としての不良カラムアドレスＣＲＤは、メモリコントローラ１２０及びホストデバイス１２０に、通知される場合もあるし、通知されない場合もある。

不良カラムアドレス格納ラッチ６４１に格納される不良カラムアドレスＣＲＤは、メイン領域１１及びリダンダンシ領域１２とは別途に設けられたメモリセルアレイ１内の不揮発性記憶領域に記憶されているもよいし、チップ内部に設けられた他の記憶領域（例えば、フューズ回路）に記憶されてもよい。不良カラムアドレスＣＲＤは、電源投入時に、メモリコントローラ１２０又はホストデバイス１２０などのフラッシュメモリ１００の外部から与えられてもよい。また、不良アドレス情報記憶回路６４が、不良アドレスを不揮発に記憶していてもよい。

例えば、不良カラムアドレス格納ラッチ６４１は、リダンダンシ領域１２のアドレス（リダンダンシアドレス）ＲＤ０，ＲＤ１，・・・，ＲＤｋに関連付けられている。この結果として、メイン領域１１の不良カラムアドレスＣＲＤ０，ＣＲＤ１，・・・，ＣＲＤｋが、リダンダンシ領域１２のリダンダンシアドレスＲＤ０，ＲＤ１，・・・，ＣＲＤｋに関連付けられている。以下では、複数のリダンダンシアドレスＲＤ０，ＲＤ１，・・・，ＲＤｋを区別しない場合には、リダンダンシアドレスＲＤと表記する。
各不良カラムアドレス格納ラッチ６４１の個数は、不良の救済単位としてのリダンダンシアドレスＲＤ、例えば、リダンダンシ領域１２内のリダンダンシカラムユニットＲＵの個数と同じ個数にすることができる。

フラッシュメモリ１００の動作時において、不良カラムユニットが動作対象になった場合、不良カラムユニットはアクセスされずに、その不良カラムユニットを示す不良カラムアドレスＣＲＤに関連付けられたリダンダンシアドレスＲＤがアクセスされる。リダンダンシアドレスＲＤに対応するリダンダンシユニットＲＵが、データの入出力（データの書き込み／読み出し）の対象となる。このように、メイン領域１１内の不良が、リダンダンシとの置換処理によって、救済される。

尚、不良カラムアドレス格納ラッチ６４１が、リダンダンシカラムブロックＲＢと関連付けられている場合、メイン領域１１内に生じた不良は、カラムブロック単位で救済される。この場合、不良カラムアドレス格納ラッチ６４１の個数は、リダンダンシカラムブロックＲＢの個数と同じに設定することができる。

図５に示されるように、ポインタ／リダンダンシ制御回路３８内の置換判定回路３８２は、比較回路６３と判定ユニット６５とを含んでいる。

比較回路６３は、入力された内部アドレス信号（これから選択されるカラムアドレス／ポインタｍＰＴの値）Ａｉｎと不良アドレス情報記憶回路６４内の各不良カラムアドレス（不良のポインタ値）ＣＲＤとを比較する。例えば、比較回路６３は、複数の比較ユニット６３１を有する。１つの比較ユニット６３１が、１つの不良カラムアドレス格納ラッチ６４１に対応するように、比較ユニット６３１が、比較回路６３内に設けられている。

各比較ユニット６３１は、例えば、入力された内部アドレス信号Ａｉｎが、その比較ユニット６３１に対応する不良カラム格納ラッチ６４１内の不良カラムアドレスＣＲＤと一致しない場合に、“Ｌ（０）”レベルの信号を出力し、内部アドレス信号Ａｉｎが不良カラムアドレスＣＲＤと一致した場合に、“Ｈ（１）”レベルの信号を出力する。

判定ユニット６５は、内部アドレス信号Ａｉｎと不良カラムアドレスＣＲＤとの比較結果に基づいた置換処理の有無の判定結果を、判定信号として、出力する。

判定ユニット６５は、例えば、ＯＲゲートを含む計算ユニット６５１を有し、各比較ユニット６３１からの出力（比較結果）が、ＯＲゲート６５１の各入力端子に、入力される。各比較ユニット６３１の出力が全て“０”であれば、判定ユニット６５のＯＲゲート６５１の出力は、“０”となる。これに対して、複数の比較ユニット６３１の出力に“１”が含まれていれば、判定ユニット６５のＯＲゲート６５１の出力は、“１”となる。

置換判定回路３８２内に入力された内部アドレス信号Ａｉｎが、不良アドレス情報記憶回路６４内の不良カラムアドレスと一致しない場合において、判定ユニット６５は、これから選択されるメイン領域１１内のカラムユニットＣＵが不良でない（置換処理しない）ことを示す判定信号（例えば、“Ｌ（０）”レベルの信号）を出力する。

置換判定回路３８２内に入力された内部アドレス信号Ａｉｎが、不良アドレス情報記憶回路６４内の不良カラムアドレスと一致した場合において、判定ユニット６５は、これから選択されるメイン領域１１内のカラムユニットＣＵが不良である（置換処理する）ことを示す判定信号（例えば、“Ｈ（１）”レベルの信号）を出力する。

判定ユニット６５の判定信号は、ポインタ／リダンダンシ制御回路６８内のカラム制御信号生成ユニット３８４に入力される。

カラム制御信号生成ユニット３８４は、ポインタ／リダンダンシ制御回路３８に対する外部／内部アドレス信号ＡＤＲ，Ａｉｎの入力及び判定信号の入力に基づいて、メイン領域１１又はリダンダンシ領域１２に対するポインタｍＰＴ，ｒＰＴのセットを制御する。カラム制御信号生成ユニット３８４は、ポインタｍＰＴ，ｒＰＴに基づいて、メイン領域１１又はリダンダンシ領域１２における選択されたアドレスに対応したＬＣＤ５０，５０Ｒを、セット状態（“Ｈ”レベル信号の保持状態）にする。

カラム制御信号生成ユニット３８４は、メイン領域１１側のポインタｍＰＴ及びシフトクロックｍＣＬＫの生成及び制御のためのメイン側制御ユニット６６と、リダンダンシ領域１２側のポインタｒＰＴ及びシフトクロックｒＣＬＫの生成及び制御のためのリダンダンシ側制御ユニット６７と、を含んでいる。また、カラム制御信号生成ユニット３８４は、ポインタｍＰＴ，ｒＰＴのセットのタイミング及びシフトクロックｍＣＬＫ，ｒＣＬＫの生成のタイミングを制御するためのセット信号ＳＥＴの信号レベルを制御するセット信号制御ユニット６８を、含んでいる。

カラム制御信号生成ユニット３８４は、上述のようにメイン領域１１のカラムアドレス（カラムブロック及びカラムユニット）にポインタｍＰＴをセットするのとともに、不良カラムユニットの置換処理を制御するために、リダンダンシ領域１２に対応するリダンダンシアドレス（リダンダンシブロック及びリダンダンシユニット）にポインタｒＰＴをセットする。

カラム制御信号生成ユニット３８４の制御によって、不良カラムアドレスＣＲＤがリダンダンシアドレスＲＤと置換される場合において、リダンダンシカラムデコーダ３５０Ｒ内のシフトレジスタ５９Ｒを形成するレジスタのうち、置換処理されるリダンダンシアドレスＲＤに対応するリダンダンシＬＣＤ５０Ｒのレジスタ５０１が、“Ｈ”レベルの信号を保持する。“Ｈ”レベルの信号を保持するリダンダンシＬＣＤ５０Ｒに対応するリダンダンシカラムブロックＲＢが活性化され、リダンダンシアドレスＲＤが示すリダンダンシユニットＲＵが選択される。これによって、リダンダンシユニットＲＵに対するデータの入出力が実行される。

カラム制御信号生成ユニット３８４は、各ポインタｍＰＴ，ｒＰＴの制御とともに、メイン領域１１側及びリダンダンシ領域１２側のシフトクロックｍＣＬＫ，ｒＣＬＫを生成する。

カラム制御信号生成ユニット３８４は、所定の周波数のメイン側シフトクロックｍＣＬＫを生成する。生成されたメイン側シフトクロックｍＣＬＫは、上述のように、メインカラムデコーダ３５０内の各ＬＣＤ５０に供給される。

カラム制御信号生成ユニット３８４のリダンダンシ側制御ユニット６７は、リダンダンシ側シフトクロックｒＣＬＫを生成する。そのリダンダンシ側シフトクロックｒＣＬＫを、リダンダンシカラムデコーダ３５０Ｒ内においてシフトレジスタ５９Ｒを形成するレジスタ５０１Ｒに供給する。

供給されたリダンダンシ側シフトクロックｒＣＬＫに同期して、置換対象となるリダンダンシアドレスＲＤに対応するリダンダンシブロックＲＢ及びリダンダンシユニットＲＵが選択及び活性化される。供給されたリダンダンシ側シフトクロックｒＣＬＫに同期して、リダンダンシ領域１２に対するポインタｒＰＴが、リダンダンシＬＣＤ５０Ｒ間でシフトされ、リダンダンシカラムデコーダ３５０Ｒ内のシフトレジスタ５９Ｒ内のレジスタ５０１Ｒの信号保持状態が、遷移する。

リダンダンシ側シフトクロックｒＣＬＫは、メイン側シフトクロックｍＣＬＫとは異なった周波数を有する。置換判定回路３８２に入力された内部アドレス信号Ａｉｎが不良アドレス情報記憶回路６４内の不良カラムアドレスＣＲＤと一致しない場合（置換処理が実行されない場合）、カラム制御信号生成ユニット３８４のリダンダンシ側制御ユニット６７は、リダンダンシ側シフトクロックｒＣＬＫの信号レベルを“Ｌ”レベルに維持する。入力された内部アドレス信号Ａｉｎが不良カラムアドレスＣＲＤと一致した場合（置換処理が実行される場合）において、カラム制御信号生成ユニット３８４のリダンダンシ側制御ユニット６７は、リダンダンシ側シフトクロックｒＣＬＫの信号レベルを“Ｌ”レベルから“Ｈ”レベルに遷移する。

置換判定回路３８２の判定ユニット６５の判定信号は、２つのローカルデータパス７５，７５Ｒのうち一方を選択するための選択信号ＳＬＴとして、セレクタ６９に入力される。セレクタ６９は、入力された判定ユニット６５からの信号ＳＬＴに基づいて、メイン側ローカルデータパス７５及びリダンダンシ側ローカルデータパス７５Ｒのうち、いずれか一方を選択する。

上述のように、これから選択されるメイン領域１１内のカラムユニットＣＵが不良でない場合、判定信号は“Ｌ”レベルを示し、これから選択されるメイン領域１１内のカラムユニットＣＵが不良である場合、判定信号は“Ｈ”レベルを示す。“Ｌ”レベルの信号が選択信号ＳＬＴとしてセレクタ６９に入力された場合、セレクタ６９は、メイン側ローカルデータパス７５を選択する。これによって、メイン側ローカルデータパス７５が、グローバルデータパス７０に導通し、ポインタｍＰＴがセットされたカラムアドレスに対応するメイン領域１１のカラムユニットＣＵに対してデータＤＴの入出力が実行される。
この一方、“Ｈ”レベルの信号が、選択信号ＳＬＴとしてセレクタ６９に入力された場合、セレクタ６９は、リダンダンシ側ローカルデータパス７５Ｒを選択する。これによって、リダンダンシ側ローカルデータパス７５Ｒが、グローバルデータパス７０に導通し、ポインタｒＰＴがセットされたリダンダンシアドレスに対応するリダンダンシ領域１２のカラムユニットＲＵに対してデータＤＴの入出力が実行される。リダンダンシユニットＲＵとグローバスデータパス７０との間のデータ転送は、カラム領域１１側のＬＣＤ５０及びラッチユニット３１１を経由せずに、置換されたリダンダンシユニットＲＵとグローバルデータパス７０との間で、直接実行される。

このように、リダンダンシユニットＲＵが、不良のカラムユニットＣＵに置換され、メイン領域１１の不良が救済される。

例えば、フラッシュメモリ１００の動作中において、不良カラムアドレスＣＲＤは、メモリコントローラ１２０及びホストデバイス１２０などの外部装置に通知されず、メモリコントローラ１２０及びホストデバイス１２０は、不良の救済（置換処理）によってリダンダンシユニットＲＵがアクセスされたことを、検知しない。

尚、データの読み出し時において、メイン領域１１の不良カラムユニットの代わりにリダンダンシ領域１２のリダンダンシユニットＲＵがグローバルデータパス７０に接続された場合にあっても、メイン領域１１の不良カラムユニット（又は不良カラムブロック）からのデータは、メイン側ローカルデータパス７５まで出力されている。この場合において、メイン側ローカルデータパス７５に出力された不良カラムユニットからのデータは、セレクタ６９によって、グローバルデータパス７５への出力を、遮断されている。

本実施形態のフラッシュメモリにおいて、不良の救済単位であるカラムユニットＣＵは、メモリセルＭＣとともにビット線に接続されているセンスユニット３０１及びラッチユニット３１１を、含んでいる。それゆえ、本実施形態のフラッシュメモリは、不良セル及び不良ビット線の置換に加えて、メイン領域１１のカラムユニットＣＵが含むセンスユニット３０１及びラッチユニット３１１に不良が生じた場合に、上記の互いに独立したポインタｍＰＴ，ｒＰＴによる置換処理（救済処理）によって、リダンダンシ領域１２のリダンダンシユニットＲＵを用いて、メイン領域１１側のセンスユニット３０１及びラッチユニット３１１の不良を救済できる。

以上のように、本実施形態のフラッシュメモリ１００は、メモリセルアレイ１のカラムの制御に関して、メモリセルアレイ１内のメイン領域１１及びそれに接続された各回路を制御するためのポインタｍＰＴ及びシフトクロックｍＣＬＫと、リダンダンシ領域１２及びそれに接続された各回路を制御するためのポインタｒＰＴ及びシフトクロックｒＣＬＫとを、互いに独立に、生成及び制御する。
本実施形態のフラッシュメモリ１００は、互いに独立なポインタｍＰＴ，ｒＰＴ及びシフトクロックｍＣＬＫ，ｒＣＬＫを用いて、メイン領域１１内の不良とリダンダンシ領域１２内のリダンダンシとの置換処理を制御し、メイン領域１１内の不良を救済する。

そして、本実施形態のフラッシュメモリ１００は、不良カラムアドレスＣＲＤとこれから選択されるアドレスＡｉｎとの比較結果に基づいて、セレクタ６９によって、メイン領域１１及びリダンダンシ領域１２のうち一方とデータパス７０とを選択的に接続し、メイン領域１１とデータパス７０との間において、又は、置換処理に用いられるリダンダンシ領域１２とデータパス７０との間において、データＤＴを直接転送する。

本実施形態のフラッシュメモリは、リダンダンシ領域１２とデータパス７０との間のデータ転送を、メイン領域１１側のラッチユニット３１１やデータパス７５を経由せずに、実行できる。これによって、本実施形態のフラッシュメモリは、高速動作できる。

したがって、本実施形態の半導体メモリは、動作特性を向上できる。

（ｂ） 動作
図６及び図７を参照して、第１の実施形態のフラッシュメモリの制御方法（動作）について、説明する。尚、以下では、図６及び図７に加えて、図１乃至図５も適宜用いて、本実施形態のフラッシュメモリの動作について説明する。

ここでは、説明の簡単化のため、１番目のカラムブロックＣＢ（ＣＢ＃０）が含む１番目のカラムユニットＣＵ（ＣＵ＜０＞）が、外部アドレス信号ＡＤＲによって選択され、それに続いて、各カラムブロックＣＢ及び各カラムユニットＣＵが順次選択される動作について、説明する。

図６は、フラッシュメモリのメモリセルアレイ1内における、メイン領域１１内の不良カラムアドレスＣＲＤとリダンダンシ領域１２内の救済単位としてのリダンダンシアドレスとの対応関係を示している。ここでは、図６に示されるように、一例として、ポインタｍＰＴのシフトにしたがって３番目及びｊ＋１番目のメイン領域１１内のカラムアドレスＭＡ２，ＭＡｊが不良カラムアドレスＣＲＤ０，ＣＲＤ１である場合について、述べる。

例えば、隣接する２つのカラムアドレスは、隣接する２つのカラムブロックＣＢにそれぞれ属し、隣接する２つのリダンダンシアドレスは、隣接する２つのリダンダンシカラムブロックＲＢにそれぞれ属している。

図７は、本実施形態のフラッシュメモリの動作例を説明するためのタイミングチャートを示している。

例えば、図１のフラッシュメモリ１００において、メモリコントローラ１２０又はホストデバイス１２０から制御信号（コマンド）が、制御信号入出力端子１０Ａを介して、フラッシュメモリ１００の内部に、入力される。メモリコントローラ１２０又はホストデバイス１２０からアドレス信号が、アドレス入出力端子１０Ｃを介して、フラッシュメモリ１００の内部に入力される。

メモリコントローラ１２０又はホストデバイス１２０が、フラッシュメモリ１００に対してデータの書き込みを指示している場合、データ入出力端子１０Ｂを介して、書き込むべきデータが、フラッシュメモリ１００の内部に、入力される。
外部からのアドレス信号は、アドレスバッファ９に入力される。尚、入力されたコマンドに基づいて、フラッシュメモリ１００の内部制御回路（ステートマシン）８が、アドレス信号を生成する場合もある。

フラッシュメモリ１００に対するコマンドの入力時、又は、フラッシュメモリ１００に対する電源の投入時、不良情報（不良アドレス情報）が、ポインタ／リダンダンシ制御回路３８の置換判定回路３８２内に、入力されている。例えば、不良情報が含む不良カラムアドレスは、置換判定回路３８２内の不良アドレス情報記憶回路６４内に、記憶される。１つ又は複数の不良カラムアドレスＣＲＤは、不良アドレス記憶回路６４内の不良カラムアドレス格納ラッチ６４１に、リダンダンシ領域１２に設定された置換単位（救済単位）に対応付けられるように、それぞれ格納される。

アドレス信号ＡＤＲは、アドレスバッファ９から、ロウ制御回路２、カラム制御回路３及び内部制御回路８に、それぞれ出力される。

内部制御回路８は、コマンド及びアドレス信号に基づいて、要求された動作を実行するために、フラッシュメモリ内部の各回路を駆動する。ロウ制御回路２は、アドレス信号に基づいたブロック及びページ（ワード線）を駆動するための準備を行う。また、電位生成回路６は、ワード線、セレクトゲート線、ソース線及びウェル領域に印加する電位の生成を開始する。

外部アドレス信号（物理カラムアドレス）ＡＤＲは、カラム制御回路３のポインタ／リダンダンシ制御回路３８内に入力される。

図７に示されるように、外部アドレス信号ＡＤＲの入力に対応して、カラム領域１１及びリダンダンシ領域１２に対するセット信号ｍＳＥＴ，ｒＳＥＴの信号レベルが、ポインタ／リダンダンシ制御回路３８内のカラム制御信号生成ユニット３８４のセット信号制御ユニット６８によって、“Ｌ（０）”レベルから“Ｈ（１）”レベルにされる。セット信号ＳＥＴの信号レベルの変化によって、メモリセルアレイ１のカラムを制御するための動作が準備される。

メイン領域１１側を制御する“Ｈ”レベルのセット信号ｍＳＥＴ及び外部アドレス信号ＡＤＲによって、メイン領域１１内のカラムブロックＣＢ及びカラムユニットＣＵに対応するポインタｍＰＴが、カラム制御信号生成ユニット３８４によって生成される。
“Ｈ”レベルのメイン側セット信号ｍＳＥＴによって、外部アドレス信号ＡＤＲが示すメイン領域１１側のＬＣＤ５０に、ポインタｍＰＴをセットさせるためのシフトクロック（メイン側シフトクロック）ｍＣＬＫが、カラム制御信号生成ユニット３８４によって生成される。メイン側シフトクロックｍＣＬＫは、メインカラムデコーダ３５０の複数のＬＣＤ５０に、それぞれ供給される。

生成されたポインタｍＰＴは、入力された外部アドレス信号ＡＤＲに対応するカラムブロックＣＢ及びカラムユニットＣＵを示す値を有する。生成されたポインタｍＰＴは、カラムアドレス（ここでは、アドレスＭＡ０）が示すカラムブロックＣＢ及びカラムユニットＣＵに対応するＬＣＤ５０に、“Ｈ”レベルの信号としてセットされる。

メイン側のセット信号ｍＳＥＴの信号レベルは、メイン領域１１に対する制御の準備が開始された後、カラム制御信号生成ユニット３８４のセット信号制御部６８によって、あるタイミングで、“Ｈ”レベルから“Ｌ”レベルに遷移される。

セット信号ｍＳＥＴが“Ｈ”レベルに遷移してから選択アドレスに対する実質的なアクセスが開始されるまでの期間（ＬＣＤ５０が駆動されるまでの期間）において、外部アドレス信号ＡＤＲに対応した内部アドレス信号Ａｉｎが、置換判定回路３８２に転送され、内部アドレス信号Ａｉｎ（＝ＡＤＲ）は、置換判定回路３８２の比較回路６３に入力される。内部アドレス信号Ａｉｎ（又はメイン側ポインタｍＰＴ）は、比較回路６３の各比較ユニット６３に入力される。

アドレス信号ＡＤＲは、各比較ユニット６３によって、不良カラム情報記憶回路６４の各不良カラムアドレス格納ラッチ６４１内に格納された不良カラムアドレスＣＲＤと一致するか否か、比較される。

ここでは、図６に示されるように、外部アドレス信号ＡＤＲに基づいて最初に選択されるメイン領域１１内の選択アドレスＭＡ０（例えば、１番目のカラムブロックＣＢ＃０の１番目のカラムユニットＣＵ＜０＞）は、不良ではない。この場合において、外部アドレス信号ＡＤＲと各不良カラムアドレスＣＲＤ０，ＣＲＤ１，・・・，ＣＲＤｉとが一致しないので、“０”の信号（“Ｌ”レベルの信号）が、各比較ユニット６３１から判定ユニット６５に出力される。

判定ユニット６５内の計算ユニット６５１が含んでいるＯＲゲートの全ての入力端子に、“０”が入力され、ＯＲゲートは、“Ｌ（０）”レベルの信号を出力する。

置換判定処理回路３８２が“Ｌ”レベルの判定信号を得た場合、メイン領域１１とリダンダンシ領域１２との置換処理は実行されない。
“Ｌ”レベルの判定信号がカラム制御信号生成ユニット３８４に入力された場合（メイン領域１１の選択アドレスが不良でない場合）、例えば、カラム制御信号生成ユニット３８４内のリダンダンシ側制御ユニット６７は、駆動されず、リダンダンシ領域１２に対する制御信号（ポインタ及びシフトクロック）は、生成及び出力されない。

このように、入力されたアドレスが不良カラムアドレスＣＲＤと一致しない場合（これから選択されるメイン領域１１内のカラムユニットが不良でない場合）、リダンダンシＬＣＤ５０のシフトレジスタ５９０のデータ保持状態は、“Ｌ（０）”レベルになっており、リダンダンシＬＣＤ５０Ｒ内のデータパススイッチ５０５Ｒは、オンしない。リダンダンシ領域１２内のリダンダンシブロックＲＢ及びリダンダンシユニットＲＵは、リダンダンシ側ローカルデータパスＬＤＰ２（７５Ｒ）に、電気的に接続されない。

メモリセルアレイ１のカラムの制御が開始されるとき、メイン側ポインタｍＰＴ及びメイン側シフトクロックｍＣＬＫの生成は、例えば、判定信号に依存せずに、外部アドレス信号（又は内部制御回路８からのアドレス信号）ＡＤＲが入力したタイミングに基づいて、“Ｈ”レベルのセット信号ｍＳＥＴによって、開始されている。

例えば、カラム制御信号生成ユニット３８４のメイン側制御ユニット６６は、判定信号の入力前に、ＬＣＤ５０、カラムブロックＣＢ及びカラムユニットＣＵに対する制御信号としてのメイン側ポインタｍＰＴ及びメイン側シフトクロックｍＣＬＫを生成し、それらの信号ｍＰＴ，ｍＣＬＫの出力の準備を、完了している。例えば、判定信号の入力されるタイミングに同期して、メイン側ポインタｍＰＴとしての“Ｈ”レベルの信号が、メイン側制御ユニット６６によって、アドレス信号ＡＤＲに対応する所定のＬＣＤ５０に供給される。ここで、メイン側ポインタｍＰＴは、メイン側シフトクロックｍＣＬＫの１番目のクロック信号に同期して、カラムアドレスに対応するＭＡに対応する所定のＬＣＤ５０に、保持される。ＬＣＤ５０内のレジスタ５０１のデータ保持状態が、“Ｈ”レベルとなり、“Ｈ”レベルの信号に基づいて、データパススイッチ５０５がオンする。これによって、カラムアドレスＭＡ（ここでは、アドレスＭＡ０）に対応するカラムブロックＣＢ及びカラムユニットＣＵが、メイン側ローカルデータパスＬＤＰ１（７５）に電気的に接続される。

置換判定回路３８２からの判定信号は、セレクタ６９の選択信号ＳＬＴとして、セレクタ６９の制御端子に供給される。選択信号ＳＬＴが、“Ｌ”レベルである場合、メイン側ローカルデータパスＬＤＰ１（７５）が、セレクタ６９によって、グローバルデータパスＧＤＰ（７０）に接続される。この場合、リダンダンシ側ローカルデータパスＬＤＰ２（７５Ｒ）は、セレクタ６９によって、グローバルデータパスＧＤＰ（７０）から電気的に分離される。

図６に示されるように、外部アドレス信号ＡＤＲに基づいたメイン領域１１内の選択単位ＭＡ０（ここでは、１番目のカラムブロックＣＢ＃０の１番目のカラムユニットＣＵ＜０＞）が、不良でない場合、ポインタｍＰＴがセットされた状態のＬＣＤ５０に関して、メイン領域１１のカラムブロックＣＢ及びカラムユニットＣＵが、アクセスされ、選択アドレスＭＡ０としてのカラムユニットＣＵとデータパスＧＤＰとの間で、データＤＴがシリアルに入出力される。

データの書き込み時、所定のサイズのデータＤＴが、グローバルデータパス７０、セレクタ６９によって選択されたメイン側ローカルデータパス７５、オン状態のデータパススイッチ５０５及びカラム選択スイッチ３１９を経由して、選択カラムユニットＣＵ内のラッチユニット３１１又はセンスアンプユニット３０１に入力される。
尚、データの書き込み時において、選択カラムユニットＣＵに入力されたデータは、すぐに書き込まれずに、１ページ分のデータが、複数のカラムブロックＣＢ及びカラムユニットＣＵのラッチユニット及びセンスユニットにわたって格納された後に、アドレス信号（物理ロウアドレス）が示す選択ワード線に書き込み電圧が印加されることによって、選択ワード線に接続された複数のメモリセルＭＣに一括に書き込むことができる。

データの読み出し時、所定のサイズのデータＤＴが、選択カラムユニットＣＵ内のラッチユニット３１１又はセンスアンプユニット３０１に入力されている。そして、オン状態のデータパススイッチ５０５及びカラム選択スイッチ３１９、セレクタ６９によって選択されたメイン側ローカルデータパス７５及びグローバルデータパス７０を経由して、例えば、データ入出力バッファ（ページバッファ）７へ出力される。尚、データの読み出し時において、選択カラムユニットＣＵから出力されたデータは、１ページ分のデータがデータ入出力バッファ７に格納されてからフラッシュメモリ１００の外部へ転送されてもよいし、選択カラムユニットＣＵからのデータ毎に、随時、外部へ転送されてもよい。

例えば、アドレス信号ＡＤＲ，Ａｉｎと不良カラムアドレスＣＲＤとが一致した場合において、リダンダンシ側ポインタｒＰＴを、所定のリダンダンシアドレスＲＤにいつでもセット可能なように、リダンダンシ側セット信号ｒＳＥＴは、セット信号制御部６８によって、“Ｈ”レベルに維持される。

外部アドレス信号ＡＤＲ又はその外部アドレス信号ＡＤＲから得られたポインタｍＰＴは、ポインタ／リダンダンシ制御回路３８の制御ユニット３８１のカウンタ６１内に、入力される。フラッシュメモリ１００の動作クロックＣＬＫに同期して、メイン領域１１側のポインタｍＰＴのインクリメント動作（“＋１”の計算処理）が実行される。

インクリメントされた内部アドレス信号Ａｉｎは、これからアクセスしようとする（次に選択される）メイン領域１１内のカラムブロックＣＢ及びカラムユニットＣＵのカラムアドレス（ポインタ）ＭＡに対応している。

例えば、ポインタｍＰＴがあるＬＣＤ５０にセットされてからポインタが次の選択アドレスのＬＣＤ５０にシフトされるまでの期間（選択カラムユニットＣＵに対してデータＤＴの入力又は出力が実行されている期間）において、インクリメントされた内部アドレス信号Ａｉｎが、不良であるか否か判定される。

上述の外部アドレス信号ＡＤＲに対する動作と実質的に同様の動作によって、インクリメント処理によって得られた内部アドレス信号（ポインタ）Ａｉｎが、置換判定回路３８２内の各比較ユニット６３１に入力される。入力されたアドレス信号Ａｉｎは、不良カラムアドレスＣＲＤと比較され、比較結果が、各比較ユニット６３１から判定ユニット６５へ出力される。比較結果に基づいた判定信号が、判定ユニット６５からカラム制御信号生成ユニット３８４に出力され、選択信号ＳＬＴが、判定ユニット６５からセレクタ６９に出力される。

内部アドレス信号Ａｉｎに対する良／不良の判定結果に依存せずに、メイン側ポインタｍＰＴは、所定の周波数のメイン側シフトクロックｍＣＬＫによって、データの入出力が完了したカラムユニットＣＵに対応するＬＣＤ５０から次に選択されるＬＣＤ５０にシフトされる。これによって、メイン側ローカルデータパス７５に接続されるカラムブロックＣＢ及びカラムユニットＣＵが、自動的に順次切り替わる。

図６に示される例において、２番目のカラムアドレスＭＡ１が不良でない場合、１番目のカラムアドレスＭＡ０に対応するカラムユニットＣＵに対するデータの入出力の後、シフトされたメイン側ポインタｍＰＴによって、２番目のカラムアドレスＭＡ１に対応するカラムユニットが、ローカルデータパスＬＤＰ１に接続されている。一方、リダンダンシ領域１２のリダンダンシブロック及びリダンダンシユニットＲＵに、ポインタがセットされず、ローカルデータパス７５Ｒ及びグローバルデータパス７０に接続されない。置換判定回路３８２による内部アドレス信号Ａｉｎの判定結果に基づいて、ローカルデータパスＬＤＰ１が、セレクタ６９の制御によって、グローバルデータパスＧＤＰに接続される。

そして、メイン側ローカルデータパスＬＤＰ１を経由したメイン領域１１とグローバルデータパスＧＤＰとの間のデータ転送によって、アクセス対象の２番目のカラムアドレスＭＡ１に対応するカラムユニット（ここでは、２番目のカラムブロックＣＢ＃１の１番目のカラムユニットＣＵ＜０＞）に対して、上述の１番目の選択アドレスＭＡ０に対する動作と同様に、データの入力、又は、データの出力が、実行される。

上述と同様に、メイン領域１１において動作対象のカラムユニットＣＵに対応するＬＣＤ５０から後続のＬＣＤ５０にポインタｍＰＴがシフトされるまでの期間において、インクリメントされた内部アドレス信号Ａｉｎと不良カラムアドレスＣＲＤとが、比較される。

図６に示される例において、メイン領域１１内の３番目のカラムアドレスＭＡ２は、不良アドレスＣＲＤである。それゆえ、カラムアドレスＭＡ２が、不良カラムアドレスＣＲＤとして、不良アドレス記憶回路６４内の１つの不良カラムアドレス格納ラッチ６４１内に格納されている。

カラムアドレスＭＡ２を示す内部アドレス信号Ａｉｎが、置換判定回路３８２内に入力された場合、置換判定回路３８２の複数の比較ユニット６３１のうち、不良カラムアドレスＣＲＤ１としてカラムアドレスＭＡ２を格納しているラッチ６４１に対応する比較ユニット６３１の出力信号（比較結果）は、“１”を示す。他の比較ユニット６３１の出力信号は、“０”を示す。

各比較ユニット６３１からの信号は、判定ユニット６５に入力される。比較ユニット６３１からの信号が、判定ユニット６５１の計算ユニット６５１のＯＲゲートの入力端子にそれぞれ入力される場合、複数の比較ユニット６３１からの信号において１つでも“１”が含まれていれば、ＯＲゲートの出力（判定信号）は“１”となる。

それゆえ、これから選択されるメイン領域１１のカラムアドレスＭＡ２が不良である場合、“Ｈ（１）”の判定信号が、置換判定回路３８２からカラム制御信号生成ユニット３８４に出力される。

“Ｈ”の判定信号に基づいて、リダンダンシ領域１２側のセット信号ｒＳＥＴが、カラム制御信号生成ユニット３８４内のセット信号制御部６８によって、“Ｈ”レベルから“Ｌ”レベルにされる。

セット信号ｒＳＥＴが“Ｌ”レベルに遷移するタイミングで、リダンダンシ領域１２側の制御信号ｒＰＴ，ｒＣＬＫが、カラム制御信号生成ユニット３８４のリダンダンシ側ユニット６８によって、生成される。例えば、“Ｈ”の判定信号に基づいて、リダンダンシ側シフトクロックｒＣＬＫが、リダンダンシ側制御ユニット６８によって生成され、リダンダンシ側シフトクロックｒＣＬＫの信号レベルが、“Ｌ”レベルから“Ｈ”レベルに遷移する。

リダンダンシ側シフトクロックｒＣＬＫが、リダンダンシカラムデコーダ３５０Ｒ内の各リダンダンシＬＣＤ５０Ｒに供給されるとともに、リダンダンシ側ポインタｒＰＴが、置換対象のアドレスに対応するリダンダンシＬＣＤ５０Ｒに、供給される。リダンダンシ側シフトクロックｒＣＬＫに同期したタイミングで、リダンダンシ側ポインタｒＰＴとしての“Ｈ”レベルの信号が、リダンダンシＬＣＤ５０Ｒに入力され、不良カラムアドレスＣＲＤに置換されるリダンダンシアドレスＲＤに、ポインタｒＰＴがセットされる。

そして、リダンダンシ側ポインタｒＰＴ及びリダンダンシ側シフトクロックｒＣＬＫによって、制御単位としてのリダンダンシカラムブロックＲＢ及びリダンダンシユニットＲＵが、不良カラムアドレスＣＲＤ（＝ＭＡ２）が選択されるタイミングで、選択及び活性化される。

リダンダンシ領域１２のカラムブロック（リダンダンシカラムブロック）及びカラムユニット（リダンダンシユニット）の選択及び活性化の動作は、メイン領域１１のカラムブロックＣＢ及びカラムユニットＣＵの選択及び活性化の動作と実質的に同じである。

不良カラムアドレスＣＲＤ（不良のカラムユニットＣＵ）とリダンダンアドレスＲＡ（リダンダンシユニットＲＵ）との置換処理により、リダンダンシカラムブロックＲＢ及びリダンダンシユニットＲＵが選択される場合、リダンダンシ側ポインタｒＰＴがセットされたアドレスＲＤに対応するリダンダンシＬＣＤ５０Ｒ内のレジスタ５０１に、“Ｈ”レベルの信号が保持され、その信号に基づいて、リダンダンシＬＣＤ５０Ｒ内のデータパススイッチ５０５Ｒがオンする。

このように、不良カラムユニットと置換されるリダンダンシユニットＲＵを含むリダンダンシカラムブロックＲＢが選択される。また、不良カラムアドレスＣＲＤと置換されるリダンダンシユニットＲＵに対応するカラム選択スイッチ３１９が、オンされる。これによって、不良カラムアドレスＣＲＤと置換されるリダンダンシユニットＲＵが活性化され、リダンダンシユニットＲＵが、リダンダンシ側ローカルデータパスＬＤＰ２に、接続される。

尚、メイン領域１１側の不良カラムユニットＣＵがリダンダンシユニットと置換される場合でもあっても、所定の周波数のメイン側シフトクロックｍＣＬＫが継続して出力されている。それゆえ、メイン領域１１内のカラムアドレスＭＡ２が不良である場合であっても、メイン側ポインタｍＰＴは、メイン側シフトクロックｍＣＬＫに同期して、不良カラムアドレスＭＡ２に対応するＬＣＤ５０にセットされ、不良カラムユニットＣＵが、メイン側ローカルデータパスＬＤＰ１に導通している。

上述のように、本実施形態において、メイン側ローカルデータパスＬＤＰ１とリダンダンシ側ローカルデータパスＬＤＰ２とは、セレクタ６９を介して、グローバルデータパス７０に接続されている。内部アドレス信号Ａｉｎと不良カラムアドレスＣＲＤとの比較結果に対応する判定信号が、選択信号ＳＬＴとして、セレクタ６９に供給される。これから選択されるメイン領域１１のカラムアドレス（ここでは、アドレスＭＡ２）と不良カラムアドレスＣＲＤとが一致した場合、選択信号ＳＬＴとしての判定信号は、“Ｈ（１）”レベルを示している。

“Ｈ”レベルの選択信号（判定信号）ＳＬＴが、セレクタ６９に供給された場合、リダンダンシ側ローカルデータパスＬＤＰ２が、セレクタ６９によって、グローバルデータパスＧＤＰに接続される。メイン側ローカルデータパスＬＤＰ１は、セレクタ６９によって、グローバルデータパスＧＤＰから電気的に分離される。それゆえ、不良カラムアドレスＣＲＤのカラムユニットが、メイン側ローカルデータパスＬＤＰ１と接続されていても、不良カラムアドレスＣＲＤのカラムユニットとグローバルデータパスＧＤＰとの間のデータ転送は、セレクタ６９によって遮断される。

セレクタ６９が、グローバルデータパス７０と２つのローカルデータパス７５，７５Ｒとの接続を切り替えるタイミングは、例えば、現在選択中のアドレスに対応するＬＣＤのポインタ保持状態が“Ｈ”レベルから“Ｌ”レベルに遷移するタイミング、換言すると、メイン側シフトクロックｍＣＬＫが“Ｈ”レベルから“Ｌ”レベルに遷移するタイミングに、同期する。

以上のように、メイン領域１１内の不良を含むカラムアドレスＭＡ２が、メイン領域１１内において選択されるアドレスである場合、そのアドレスＭＡ２に対応するカラムユニットＣＵが、リダンダンシ領域１２のアドレスＲＡ０に対応するリダンダンシユニットＲＵに置換される。不良カラムアドレスＭＡ２（ＣＲＤ０）のカラムユニットＣＵの代わりに、リダンダンシユニットＲＵがデータの入出力の対象として、アクセスされる。これによって、メイン領域１１内の不良カラムアドレスが、救済される。

リダンダンシ領域１２のリダンダンシアドレスＲＡに対応するリダンダンシユニットＲＵが、グローバルデータパスＧＤＰに接続され、リダンダンシユニットＲＵに対して、データ書き込み時においてデータが入力される、又は、データ読み出し時においてデータが出力される。

データの読み出し時において、リダンダンシ領域１２のリダンダンシユニットＲＵがアクセス対象である場合であっても、メイン領域１１内の不良のカラムユニットのデータは、メモリセルユニットからセンスユニット及びラッチユニットに読み出されている。上述のように、セレクタ６９によって、リダンダンシ側ローカルデータパス（ＬＤＰ２）がグローバルデータパスＧＤＰに接続され、メイン側ローカルデータパスＬＤＰ１は、グローバルデータパスＧＤＰから分離されている。それゆえ、リダンダンシ領域１２のリダンダンシユニットＲＵがアクセスされている場合、メイン領域１１のカラムユニットＣＵからのデータは、グローバルデータパスＧＤＰ及び外部に出力されない。

尚、データ書き込み時において不良カラムユニットがリダンダンシユニットＲＵに置換される場合、セレクタ６９によって、ポインタｒＰＴがセットされているリダンダンシＬＣＤ５０Ｒに対応するリダンダンシユニットＲＵにおいて、そのリダンダンシカラムユニットＲＵ内のラッチユニット３１１に、外部からのデータＤＴが入力され、不良カラムユニット内のラッチユニット３１１に、データは入力されない。

不良カラムユニットと置換されたリダンダンシユニットＲＵとグローバルデータパスＧＤＰとの間のデータＤＴの転送が完了した後、リダンダンシ側シフトクロックｒＣＬＫは、リダンダンシ側制御ユニット６７によって、“Ｈ”レベルから“Ｌ”レベルにされる。

この時、リダンダンシ側ポインタｒＰＴは、セット状態のＬＣＤ５０Ｒから後段のＬＣＤ５０Ｒにシフトされずに、例えば、データの入力又は出力が完了したアドレスＲＡ０に対応するリダンダンシＬＣＤ５０Ｒに、保持される。但し、リダンダンシカラムユニットＲＵに対するアクセスが完了した後、リダンダンシ側ポインタｒＰＴは、後段のリダンダンシＬＣＤ５０Ｒにシフトされてもよいし、リダンダンシ領域１２側の全てのリダンダンシＬＣＤ５０Ｒの信号保持状態が、一度リセット状態（“Ｌ”レベル）にされてもよい。

ここで、リダンダンシ側ポインタｒＰＴが保持されたＬＣＤにおいて、不良カラムアドレスＣＲＤと置換されるリダンダンシユニットＲＵに対応するカラム選択スイッチ３１９が、オンされる。しかし、これから選択されるメイン領域１１側のアドレスと不良カラムアドレスとが一致していなければ、セレクタ６９の制御によって、データパス７５Ｒはグローバルデータパス７０に接続されない。その結果として、リダンダンシ側のＬＣＤ５０ＲがポインタｒＰＴを保持していても、リダンダンシユニットＲＵ内のラッチユニット３１１に対するデータの入出力を行わないように制御することができる。

例えば、不良カラムユニットと置換されたリダンダンシユニットＲＵとグローバルデータパスＧＤＰとの間のデータＤＴの転送が完了した後、リダンダンシ側のセット信号ｒＳＥＴは、次にカラムアドレスと不良カラムアドレスとが一致した時に、リダンダンシ側ポインタｒＰＴのセットがランダムなタイミングで可能なように、セット信号制御部６８によって、“Ｌ”レベルから“Ｈ”レベルに遷移される。

例えば、フラッシュメモリ１００の動作中において、選択されたリダンダンシアドレスは、メモリコントローラ１２０又はホストデバイス１２０に通知されない。すなわち、フラッシュメモリ１００の内部制御回路８又はポインタ／リダンダンシ制御回路３８は、不良カラムアドレスＣＲＤとリダンダンシアドレスＲＤとの置換処理によって、リダンダンシアドレスＲＤがアクセスされ、リダンダンシアドレスＲＤに対応するリダンダンシユニットＲＵにデータが入力されたこと、又は、リダンダンシユニットＲＵからデータが出力されたことを、メモリコントローラ１２０又はホストデバイス１２０などの外部装置に、通知しない。

リダンダンシユニットＲＵに対してデータＤＴが入力又は出力されている期間内において、上述のメイン領域１１内のカラムユニットＣＵに対してデータが入力又は出力されている期間と同様に、不良カラムアドレスＣＲＤとこれから選択されるメイン領域１１内のカラムアドレス（内部アドレス信号）Ａｉｎが一致しているか否か、置換判定回路３８２によって、比較及び判定されている。

不良カラムアドレスＣＲＤとこれから選択されるメイン領域１１内のアドレス信号Ａｉｎとの比較結果及び判定結果に基づいて、次に選択されるアドレスが不良ではないと判定された場合、判定信号に基づいて、メイン側シフトクロックｍＣＬＫ（又は、リダンダンシ側シフトクロックｒＣＬＫ）が“Ｈ”レベルから“Ｌ”レベルに立ち下がるタイミングにおいて、メイン側ローカルデータパスＬＤＰ１が、セレクタ６９によって、グローバルデータパスＧＤＰに電気的に接続される。この一方で、リダンダンシ側ローカルデータパスＬＤＰ２がグローバルデータパスＧＤＰから電気的に分離される。

そして、上述のメイン領域１１のカラムアドレス（カラムブロック及びカラムユニット）に対する動作と同様に、メイン側シフトクロックｍＣＬＫに同期して、ポインタ（“Ｈ”レベルの信号）が、シフトされる。メイン側ポインタｍＰＴがセットされたＬＣＤ５０に関して、グローバルデータパス７０とカラムアドレスＭＡに対応するカラムユニットＣＵとの間で、データが転送される。

不良カラムアドレスＣＲＤとこれから選択されるアドレス信号Ａｉｎとの比較及び判定結果に基づいて、次に選択されるカラムアドレス（例えば、アドレスＭＡｊ）が不良であると判定された場合、判定信号に基づいて、メイン側シフトクロックｍＣＬＫが“Ｈ”レベルから“Ｌ”レベルに立ち下がるタイミングにおいて、リダンダンシ側ローカルデータパス７５Ｒが、セレクタ６９によって、グローバルデータパス７０に電気的に接続される。この一方、メイン側ローカルデータパス７５がグローバルデータパス７０から電気的に分離される。

リダンダンシ側セット信号ｒＳＥＴが“Ｈ”レベルから“Ｌ”レベルに遷移される期間において、リダンダンシ側シフトクロックｒＣＬＫが、カラム制御信号生成ユニット３８４によって、“Ｌ”レベルから“Ｈ”レベルにされる。“Ｈ”レベルのリダンダンシ側シフトクロックｒＣＬＫによって、リダンダンシ側ポインタｒＰＴが、所定のリダンダンシＬＣＤ５０Ｒへシフトする。また、リダンダンシ側ポインタｒＰＴが新たに生成され、不良カラムアドレスＣＲＤと置換されるリダンダンシアドレスＲＤのリダンダンシＬＣＤ５０Ｒにセットされてもよい。

そして、上述のメイン領域１１の不良カラムアドレスＣＲＤと置換されるリダンダンシ領域１２のリダンダンシアドレス（カラムブロック及びカラムユニット）に対する動作と同様に、ポインタｒＰＴがセットされたリダンダンシＬＣＤ５０に関して、グローバルデータパス７０と不良カラムアドレスＣＲＤに関連付けられたリダンダンシアドレスＲＤのリダンダンシユニットＲＵと間で、データが入力される、又は、データが出力される。

尚、リダンダンシ領域１２の使用されないリダンダンシアドレスＲＤ（リダンダンシカラムブロックＲＢ又はリダンダンシユニットＲＵ）に関して、不良カラムアドレス格納ラッチ６４１に、１ビット又は２ビットで示されるフラグデータを格納することによって、使用されないリダンダンシアドレス（リダンダンシユニット）を判別できる。このフラグデータに基づいて、未使用を示すフラグデータが格納された不良カラムアドレス格納ラッチ６４１に対応したリダンダンシアドレスＲＤがアクセスされないように、リダンダンシ領域１２に対する動作を制御できる。

以上の動作が、外部から要求された所定のサイズのデータの入力又は出力が完了するまで、繰り返し行われる。上述のように、データの書き込み時において、所定のサイズのデータが揃った後、各カラムユニットのラッチユニットに格納されたデータが、メイン領域１１及びリダンダンシ領域１２の複数のメモリセルＭＣに一括に書き込まれる。データの読み出し時において、所定のサイズのデータが入出力バッファ７内に揃った後、入出力バッファ７からフラッシュメモリ１００の外部へ転送される。

以上のように、本実施形態のフラッシュメモリに関して、メモリセルアレイ１のメイン領域１１とリダンダンシ領域１２とにおいて、互いに独立なポインタｒＰＴ，ｍＰＴを用いて、メイン領域１１及びリダンダンシ領域１２のカラムの動作が、制御される。

これによって、本実施形態の半導体メモリの制御方法によれば、メモリの動作特性が向上される。

（ｃ） まとめ
第１の実施形態のフラッシュメモリは、メモリセルアレイのメイン領域１１とリダンダンシ領域１２とを、互いに独立なポインタｍＰＴ，ｒＰＴを用いて、メイン領域１１及びリダンダンシ領域１２のカラム（カラムブロック及びカラムユニット）を制御する。

本実施形態のように、メモリセルアレイのカラムの制御がポインタによって実行されることによって、データの転送が高速化される。

本実施形態において、メイン領域１１のカラムの制御は、所定の周波数のシフトクロックｍＣＬＫを用いてポインタｍＰＴをシフトさせ、所定の順序で、選択及び活性化されるカラムアドレスＭＡを切り替えることによって、実行される。一方、リダンダンシ領域１２のカラムの制御は、メイン領域１１内のこれから選択されるカラムアドレスＭＡが不良カラムアドレスＣＲＤであった場合に、不良カラムアドレスＣＲＤと置換されるリダンダンシアドレスＲＤに、メイン領域１１側のポインタｍＰＴとは独立に制御されるポインタｒＰＴをセットすることによって、実行される。
そして、本実施形態のフラッシュメモリは、選択されるカラムアドレスが正常であるか不良であるかに応じて、メイン領域１１とリダンダンシ領域１２に対して独立に設けられたローカルデータパス７５，７５Ｒと外部に接続されるグローバルデータパス７０との接続を切り替える。これによって、メイン領域１１側の制御単位（カラムブロック及びカラムユニット）ＣＢ，ＣＵとグローバルデータパス７０との間のデータ転送、又は、リダンダンシ領域１２側の制御単位（リダンダンシブロック及びリダンダンシユニット）ＲＢ，ＲＵとグローバルデータパス７０との間のデータ転送が、実行される。置換処理によってリダンダンシ領域１２がグローバルデータパス７０に接続された場合、データ転送は、メイン領域１１の回路を経由せずに、リダンダンシ領域１２側の制御単位ＲＢ，ＣＵとグローバルデータパス７０との間で、直接実行される。

このように、本実施形態のフラッシュメモリにおいて、メイン領域１１及びメイン領域１１側の回路に不良があった場合に、メイン領域１１の制御単位ＣＢ，ＣＵとリダンダンシ領域１２の制御単位ＲＢ，ＲＵとが置換処理され、メイン領域１１内の不良が救済される。

一般的なフラッシュメモリにおいて、メイン領域の制御単位内の不良と置換されたリダンダンシ領域の制御単位とデータパスとの間においてデータが転送される場合、リダンダンシ領域側の制御単位からのデータは、対応するメイン領域側の制御単位内の回路（例えば、ラッチ）に一度出力され、メイン領域側のラッチに出力されたリダンダンシ領域側からのデータが、データパスに転送される。また、リダンダンシ領域側の制御単位内にデータを入力される場合においても、データパスからのデータが、メイン領域側のラッチに一度入力された後、メイン領域側のラッチを経由して、リダンダンシ領域の制御単位内にデータが転送される。

この場合、リダンダンシ領域側とデータパスとの間のデータの転送は、メイン領域側のラッチを経由して実行されるため、リダンダンシ領域１２の制御単位に対するデータの入出力時、メイン領域とリダンダンシ領域との間のデータ転送のための期間に応じて、フラッシュメモリの動作速度が制限される可能性がある。

これに対して、本実施形態のフラッシュメモリ１００において、メイン領域１１の制御単位（例えば、カラムユニットＣＵ）の回路（例えば、ラッチ３１１）とリダンダンシ領域１２の制御単位（例えば、リダンダンシユニットＲＵ）の回路（例えば、ラッチ）との間のデータの転送が、実行されない。そして、本実施形態のフラッシュメモリ１００において、メイン領域１１の制御単位ＣＢ，ＣＵを経由せずに、リダンダンシ領域１２内の制御単位ＲＢ，ＲＵと外部に接続されたデータパスとの間で、直接データが転送される。

それゆえ、本実施形態のフラッシュメモリは、メイン領域１１とリダンダンシ領域１２との間のデータ転送による動作の遅延は、ほとんど生じない。

リダンダンシ領域１２の制御単位ＲＢ，ＲＵとグローバルデータパス７０との間のデータ転送が、メイン領域１１側の回路を経由して実行される場合、メイン領域１１側の回路、例えば、データ保持用のラッチに不良があった場合に、フラッシュメモリ全体が不良と扱われる可能性がある。

本実施形態のフラッシュメモリによれば、メイン領域１１側の制御単位ＣＢ，ＣＵに対応するラッチ（ラッチユニット）３１１に不良が生じた場合であっても、データはリダンダンシ領域１２側の制御単位ＲＢ，ＲＵとグローバルデータパス７０との間で直接転送されるので、フラッシュメモリ全体（チップ）が不良と判定されない
例えば、メイン領域１１が、８ｋバイト程度の記憶容量を有する場合、リダンダンシ領域１２の記憶容量は、１２８バイト程度以下に設定される。この場合、メイン領域１１に対するアクセスのために、１４本のアドレスデコード線が設けられるのに対して、リダンダンシ領域１２に対するアクセスのために、７本程度のアドレスデコード線が設けられる。これによって、リダンダンシ領域１２に対してポインタｒＰＴを直接セットする場合においても、動作タイミングにマージンを確保される。

フラッシュメモリの動作におけるタイミングのマージンを考慮すると、メイン領域１１側の制御単位にアクセスされた後に、リダンダンシ領域側の制御単位にポインタを直接セットし、再度メイン領域にポインタを直接セットし直す動作は、困難な場合がある。
これに対して、本実施形態のフラッシュメモリにおいて、メイン領域１１に対するポインタｍＰＴのセットは、最初のアドレス信号（外部アドレス信号）ＡＤＲがポインタ／リダンダンシ制御回路３８内に入力されたときのみで、メイン領域１１側の制御単位にセットされたポインタｍＰＴは、所定の周波数のシフトクロックｒＣＬＫに同期して、不良の制御単位ＣＢ，ＣＵが選択されているか否かに依存せずに、メイン領域１１側の複数の制御単位ＣＢ，ＣＵ間を順次シフトする。

このように、本実施形態のフラッシュメモリにおいて、リダンダンシ領域１２にポインタｒＰＴがセットされた後に、メイン領域１１に対してポインタｍＰＴをセットし直す動作はない。すなわち、メイン領域１１側のポインタｍＰＴは、リダンダンシ領域１２側のポインタｒＰＴの動作によらず、独立して、シフトクロックｍＣＬＫの周期で制御単位ＣＢ，ＣＵを順次選択する。そのため、本実施形態のフラッシュメモリは、リダンダンシ領域１２に対して直接ポインタをセットするためのマージンが確保されていればよい。それゆえ、本実施形態のフラッシュメモリによれば、タイミングのマージンを比較的容易に確保でき、且つ、動作も高速化できる。

フラッシュメモリの動作中において、ラッチに記憶された不良情報（例えば、アイソレーション情報）に基づいてメイン領域内の不良を確認しながら、メイン領域側の制御単位に対するデータの入出力を実行し、不良のカラムユニットをスキップする（選択しない）ように、フラッシュメモリの動作が制御される場合がある。ここで、アイソレーション情報を記憶するラッチをアイソレーションラッチと称する。

チップ出荷後の事後的に発生するアイソレーションラッチの故障又はアイソレーションラッチのデータ保持状態が安定しない不具合が、生じた場合を考える。事後的に発生する不良のアイソレーションラッチに対応した制御単位だけでなく、不良のアイソレーションラッチに対応した制御単位に続いて選択される全ての制御単位において、入力又は出力されるべきデータと制御単位との対応関係が、１つずつずれる。連続した多数の制御単位においてデータと制御単位との対応関係がずれると、ＥＣＣ（Error Checking and Correcting）によって、データ内の誤りを訂正できなくなる可能性がある。

本実施形態のフラッシュメモリにおいて、不良の救済処理によってリダンダンシ領域１２がアクセス状態であっても、メイン領域１１に対して、リダンダンシ領域１２に対する制御とは独立して、制御単位の選択（ポインタのシフト）が所定のサイクルで実行されている。それゆえ、本実施形態のフラッシュメモリは、入出力されるデータとアドレスとの対応関係のずれは、生じにくい。

また、本実施形態のフラッシュメモリのように、互いに独立なポインタｍＰＴ，ｒＰＴを用いて、メモリセルアレイ１のメイン領域１１及びリダンダンシ領域１２及びそれらに対応する回路を制御することによって、比較的簡便な回路で、メイン領域１１の不良を救済できる。それゆえ、本実施形態のフラッシュメモリによれば、フラッシュメモリ内の不良を救済するための回路規模を小さくでき、フラッシュメモリのチップの面積を小さくできる。

以上のように、本実施形態のフラッシュメモリは、フラッシュメモリの動作特性を向上できる。

（２） 第２の実施形態
図８乃至図１０を参照して、第２の実施形態の半導体メモリ（例えば、フラッシュメモリ）について、説明する。本実施形態において、第１の実施形態のフラッシュメモリが含む構成と実質的に同じ構成については、同じ符号を付す。本実施形態のフラッシュメモリにおいて、第１の実施形態のフラッシュメモリと実質的に同じ構成、同じ機能或いは同じ動作に関する説明は、必要に応じて行う。

図８は、第２の実施形態のフラッシュメモリのポインタ／リダンダンシ制御回路３８の内部構成を示す模式図である。

メモリセルアレイ１のリダンダンシ領域１２及びリダンダンシ領域１２に対応する各回路に関して、昇順又は降順のような、リダンダンシ領域１２内のカラムアドレス（リダンダンシユニット又はリダンダンシカラムブロック）の選択順序の規定が設定されていない場合がある。
リダンダンシアドレスＲＤの選択順序が規定されていない場合、どのようなタイミングにおいてもリダンダンシ領域１２側のＬＣＤ５０Ｒ内にポインタをセットすることが可能である。そのため、リダンダンシアドレスＲＤにポインタがセットされるまで、リダンダンシ領域１２側のセット信号ｒＳＥＴの信号レベルが、常に“Ｈ”レベルに維持される。そして、選択されるメイン領域１１のカラムアドレスＭＡと不良カラムアドレスＣＲＤとが一致した場合に、リダンダンシ領域１２側のポインタｒＰＴが、リダンダンシアドレスＲＤに、逐次セットされる。

図８に示される第２の実施形態のフラッシュメモリは、リダンダンシ領域１２に対するポインタｒＰＴのセットを制御する回路（以下では、リダンダンシ側ポインタ設定回路とよぶ）３８９を含む。

リダンダンシ側ポインタ設定回路３８９は、メイン領域１１側のスタートアドレスを示す外部アドレス信号ＡＤＲに基づいて、リダンダンシ領域１２においてポインタｒＰＴを最初にセットされるリダンダンシアドレスＲＤを、判別する。その判別結果に基づいて、メイン領域１１及びリダンダンシ領域１２のカラムユニットに対するデータの入出力の開始前において、所定のリダンダンシＬＣＤ５０Ｒにリダンダンシ側ポインタｒＰＴがセットされる。

また、本実施形態において、所定の順序で選択されるメモリ領域１１側のアドレスに対して、アドレスの配列に従った所定の順序でリダンダンシアドレスＲＤが所定の順序の不良カラムアドレスＣＲＤに関連付けられる。これによって、リダンダンシ領域１２側に関しても、所定の順序に基づいたリダンダンシ側ポインタｒＰＴのシフトによって、リダンダンシ領域１２の置換単位としての各リダンダンシアドレスが、一方向に順次選択され、データパス７０に接続される。

本実施形態のフラッシュメモリは、メイン領域１１の選択されるカラムアドレスが不良カラムアドレスである場合に、設定された順序に基づいて、メイン領域１１内の不良カラムアドレスＣＲＤとリダンダンシ領域１２内のリダンダンシアドレスＲＤ（置換単位又は救済単位）とが、置換及び選択される。

第２の実施形態のフラッシュメモリにおいて、リダンダンシ領域１２のリダンダンシアドレス（カラムブロックＲＢ、カラムユニットＲＵ、及びリダンダンシＬＣＤ５０Ｒ）に対して選択される順序を規定し、メモリセルアレイ１のメイン領域１１に対するアクセスとリダンダンシ領域１２に対するアクセスとをそれぞれ実行する例について、説明する。

図９は、メイン領域１１内の不良カラムアドレスＣＲＤとリダンダンシ領域１２内のリダンダンシアドレスＲＤとの対応関係の一例を示している。

図９に示されるように、本実施形態において、メイン領域１１内の複数のアドレスにおいて、“３”を示すカラムアドレス（カラムユニット）ＭＡ３、“６”を示すカラムアドレスＭＡ６、“７”を示すカラムアドレスＭＡ７及び“９”を示すカラムアドレスＭＡ９が、不良カラムアドレスＣＲＤである場合について、述べる。例えば、“３”、“６”、“７”及び“９”のカラムアドレスＭＡ３、ＭＡ６，ＭＡ７，ＭＡ９は、メイン領域１１の先頭のカラムアドレス（“０”のカラムアドレス）ＭＡ０から数えて、４番目、７番目、８番目及び１０番目に選択されるアドレスにそれぞれ対応する。１つのカラムアドレスＭＡは、１つのカラムユニットＣＵに対応する。

本実施形態において、不良カラムアドレス格納ラッチ６４１は、例えば、不良カラムアドレスに対応して、昇順になるように、ソーティングされる。ソーティングされた不良カラムアドレス格納ラッチ６４１が、置換単位（救済単位）であるリダンダンシアドレスＲＤ（リダンダンシカラムブロックＲＢ又はリダンダンシユニットＲＵ）に、それぞれ対応付けられている。

リダンダンシ領域１２内の複数のリダンダンシアドレスＲＤにおいて、１番目のリダンダンシアドレスＲＤ０は、“３”のカラムアドレスＭＡ３（＝ＣＲＤ０）の置換対象として用いられ、２番目のリダンダンシアドレスＲＤ１は、“６”のカラムアドレスＭＡ６（＝ＣＲＤ１）の置換対象として用いられ、３番目のリダンダンシアドレスＲＤ２は、“７”のカラムアドレスＭＡ７（＝ＣＲＤ２）の置換対象として用いられ、４番目のリダンダンシアドレスＲＤ３は、“９”のカラムアドレスＭＡ９（＝ＣＲＤ３）の置換対象として用いられている。１つのリダンダンシアドレスＲＤは、１つのリダンダンシユニットＲＵに対応している。例えば、隣接するリダンダンシアドレスＲＤのリダンダンシユニットＲＵは、異なるリダンダンシカラムブロックＲＢに属し、異なるリダンダンシＬＣＤ５０Ｄによって、制御される。

尚、不良カラムアドレス格納ラッチ６４１のソーティングに関しては、不良アドレス情報内の不良カラムアドレスＣＲＤを並び替えることによって、比較的容易に実行される。不良カラムアドレスＣＲＤを、格納ラッチ６４１に格納する際に、内部制御回路８によって自動的にソーティングが実行されてもよいし、不良カラムアドレスＣＲＤに基づいて外部（例えば、メモリコントローラ又はホスト）からソーティングが実行されてもよい。また、フラッシュメモリの内部処理によって自動的に実行されたソーティングに対して、外部からソーティング結果を書き換えることもできる。

フラッシュメモリのユーザーの使用時において、メイン領域１１内のカラムに不良が生じた場合であっても、メモリコントローラ１２０又はホストデバイス１２０によって、不良を含むカラムブロックＣＢ及びカラムユニットＣＵに対応するカラムアドレスが、不良カラムアドレスとして新たに追加され、不良カラムアドレスとリダンダンシアドレスとの関連付けのために再びソーティングされることが、可能である。

図８に示されるように、ポインタ／リダンダンシ制御回路３８は、リダンダンシ側ポインタ設定回路３８９を含んでいる。リダンダンシ側ポインタ設定回路３８９は、複数の比較ユニット６３９を含む比較回路６３Ｚと、計算ユニット６２とを有している。

リダンダンシ側ポインタ設定回路３８９内の各比較ユニット６３９は、フラッシュメモリの動作のスタートアドレスを示す外部アドレス信号ＡＤＲと不良カラムアドレスＣＲＤとの大小関係を比較する。

リダンダンシ側ポインタ設定回路３８９が用いる不良カラムアドレスＣＲＤは、置換判定回路３８２内の不良カラムアドレス格納ラッチ６４１からリダンダンシ側ポインタ設定回路３８９内の比較ユニット６３９へ、それぞれ転送される。尚、置換判定回路３８２内の不良カラムアドレス格納ラッチ６４１とは別途に追加されたラッチが、リダンダンシ側ポインタ設定回路３８９の比較ユニット６３９に対応するように、設けられてもよい。

比較ユニット６３９は、不良カラムアドレスＣＲＤ（不良カラムアドレス格納ラッチ６４１）と一対一で対応するように、リダンダンシ側ポインタ設定回路３８９内の比較回路６３Ｚ内に、設けられている。

リダンダンシ側ポインタ設定回路３８９内の比較ユニット６３９は、外部アドレス信号ＡＤＲが不良カラムアドレスＣＲＤより大きいか否か判定する。比較ユニット６３９は、外部アドレス信号ＡＤＲの値が不良カラムアドレスＣＲＤの値以下である場合、“Ｌ（０）”レベルの信号を、後段の計算ユニット６２へ出力する。比較ユニット６３９は、外部アドレス信号ＡＤＲの値が不良カラムアドレスＣＲＤの値より大きい場合、“Ｈ（１）”レベルの信号を、後段の計算ユニット６２へ出力する。

計算ユニット６２は、例えば、カウンタによって形成されている。
計算ユニットとしてのカウンタ６２は、外部アドレス信号ＡＤＲと不良カラムアドレスＣＲＤとの比較結果のうち、外部アドレス信号ＡＤＲが不良カラムアドレスより大きい比較結果の個数（“Ｈ”レベルの信号の個数）を、カウントする。カウンタ６２は、計算結果（“Ｈ”のカウント数）を、カラム制御信号生成ユニット３８４に出力する。

カウンタ６２からの計算結果に基づいて、リダンダンシ側ポインタ設定回路３８９は、制御信号ＳＲＰを出力する。
カラム制御信号生成ユニット３８４は、制御信号ＳＲＰに基づいて、カウンタ６２のカウント数に対応したリダンダンシアドレスＲＤにリダンダンシ側ポインタｒＰＴをセットするために、最初に選択されるリダンダンシアドレスＲＤを制御する所定のリダンダンシＬＣＤ５０Ｒに、“Ｈ”レベルの信号を出力し、“Ｈ”レベルの信号を保持させる。

カラム制御信号生成ユニット３８４は、リダンダンシＬＣＤ５０Ｒに、“Ｈ”レベルの信号を保持させるために、例えば、リダンダンシ側シフトクロックｒＣＬＫを、“Ｈ”レベルにする。但し、リダンダンシ側シフトクロックｒＣＬＫが“Ｌ”レベルに設定された状態において、リダンダンシＬＣＤ５０Ｒに、“Ｈ”レベルの信号が保持させてもよい。

制御信号ＳＲＰに基づいて、リダンダンシ側セット信号ｒＳＥＴは、リダンダンシ側ポインタｒＰＴをセットするタイミングで、カラム制御信号生成ユニット３８によって、“Ｌレベルから”“Ｈ”レベルにされる。そして、リダンダンシ側ポインタｒＰＴが所定のリダンダンシアドレスＲＤにセットされた後、リダンダンシ側セット信号ｒＳＥＴは、“Ｌ”レベルにされる。

図１０を用いて、第２の実施形態のフラッシュメモリの動作について、説明する。図１０は、本実施形態のフラッシュメモリの動作例を説明するためのタイミングチャートを示している。

本実施形態では、メイン領域１１における“５”を示すカラムアドレスＭＡ５が、外部アドレス信号ＡＤＲとして、カラム制御回路３内に入力された場合を例にあげて、説明する。

リダンダンシアドレスＲＤと不良カラムアドレスＣＲＤとの対応関係は、例えば、図９に示されように、あらかじめソーティングされ、例えば、カラムアドレスＭＡの昇順に、不良カラムアドレスＣＲＤ０，ＣＲＤ１，ＣＲＤ２・・・・が、リダンダンシアドレスＲＤ０，ＲＤ１，ＲＤ２・・・に、それぞれ関連づけられている。

メイン領域１１の“５”のカラムアドレスＭＡ５を示す外部アドレス信号（スタートアドレス）ＡＤＲが、ポインタ／リダンダンシ制御回路３８内に入力される。

“５”の外部アドレス信号ＡＤＲは、アドレス生成ユニット３８１を経由して、置換判定部３８２に内部アドレス信号（カラムアドレス）Ａｉｎとして入力されると共に、リダンダンシ側ポインタ設定回路３８９の比較回路６３Ｚに入力される。そして、リダンダンシ側ポインタ設定回路３８９の比較回路６３Ｚ内の各比較ユニット６３９によって、“５”の外部アドレス信号ＡＤＲと不良カラムアドレスＣＲＤ０，ＣＲＤ１，ＣＲＤ２，ＣＲＤ３との大小関係が、それぞれ比較される。

外部アドレス信号ＡＤＲと不良カラムアドレスＣＲＤ０として“３”のカラムアドレスとの比較に関して、アドレス信号ＡＤＲの値である“５”は、不良カラムアドレスＣＲＤ０の値である“３”より大きい。それゆえ、不良カラムアドレスＣＲＤ０に対応する比較ユニット６３９において、ＡＤＲ＞ＣＲＤの関係を有する。この場合において、外部アドレス信号ＡＤＲより小さい不良カラムアドレスＣＲＤを格納するラッチ６４１に対応する比較ユニット６３９は、“Ｈ（１）”の比較結果を出力する。

外部アドレス信号ＡＤＲと不良カラムアドレスＣＲＤ１としての“６”のカラムアドレスＭＡ６との比較に関して、アドレス信号ＡＤＲの値の“５”は、不良カラムアドレスＣＲＤ１の値の“６”より小さい。それゆえ、不良カラムアドレスＣＲＤ１に対応する比較ユニット６３９において、ＡＤＲ＞ＣＲＤの関係を有さない。この場合において外部アドレス信号ＡＤＲより大きい不良カラムアドレスＣＲＤを格納するラッチ６４１に対応する比較ユニット６３９は、“Ｌ（０）”の比較結果を出力する。

また、外部アドレス信号ＡＤＲと不良カラムアドレスＣＲＤ２，ＣＲＤ３としての“７”及び“９”との比較のそれぞれに関しても、不良カラムアドレスＣＲＤ１に対応する比較ユニット６３９と同様に、外部アドレス信号ＡＤＲの値の“５”は、不良カラムアドレスＣＲＤ２，ＣＲＤ３の値の“７”及び“９”よりそれぞれ小さい。それゆえ、不良カラムアドレスＣＲＤ２，ＣＲＤ３に対応する各比較ユニット６３９において、Ａｉｎ＞ＣＲＤの関係が成立せず、各比較ユニット６３９は、“Ｌ（０）”の比較結果を、それぞれ出力する。

外部アドレス信号ＡＤＲと各不良カラムアドレスＣＲＤとの比較結果が、後段のカウンタ６２に出力される。カウンタ６２は、比較ユニット６３９からの複数の比較結果のうち、“Ｈ（１）”レベルの信号の個数をカウントする、換言すると、比較ユニット６３９からの出力である“１”又は“０”の加算処理を行う。

上述のように、４つの比較結果のうち、１つの出力が“１”、残りの出力が“０”である場合、カウンタ６２の出力（“１”のカウント結果、加算結果）は、１となる。

カウンタ６２の出力としての“１（0001）”の値は、複数のリダンダンシアドレスＲＤのうち、２番目のリダンダンシアドレスＲＤ１に、関連付けられている。

それゆえ、リダンダンシ領域１２側に対するポインタｒＰＴをセットするために、リダンダンシ側セット信号ｒＳＥＴは、制御信号ＳＲＰに基づいて、“Ｌ”レベルから“Ｈ”に設定される。

リダンダンシ側ポインタ設定回路３８９からの制御信号ＳＲＰに基づいて、２番目のリダンダンシアドレスＲＤ１にポインタｒＰＴをセットするために、“Ｈ”レベルの信号が、２番目のリダンダンシアドレスＲＤ１に対応するリダンダンシＬＣＤ５０Ｒに、出力される。これによって、リダンダンシアドレスＲＤに対応するリダンダンシＬＣＤ５０Ｒのレジスタ５０１Ｒが、“Ｈ”レベルの信号を保持する。

リダンダンシポインタｒＰＴが所定のリダンダンシアドレスＲＤにセットされた後、リダンダンシ側セット信号ｒＳＥＴは、“Ｈ”レベルから“Ｌ”レベルに設定され、入力された外部アドレス信号ＡＤＲ（又はコマンド）に対応した動作期間中において“Ｌ”レベル状態が継続される。

また、“５”の外部アドレス信号ＡＤＲは、リダンダンシ側ポインタ設定回路３８９に入力されるのと実質的に同時に、置換判定回路３８２の各比較ユニット６３１Ｚに入力され、第1の実施形態で述べた動作と実質的に同じ動作が実行される。

リダンダンシ側ポインタ設定回路３８９の動作と実質的に同時に、スタートアドレスとしての外部アドレス信号ＡＤＲが、置換判定回路３８２内において、不良カラムアドレスＣＲＤ０，ＣＲＤ１，ＣＲＤ２，ＣＲＤ３と、それぞれ比較される。

スタートアドレスとしての外部アドレス信号ＡＤＲに関して、“５”のカラムアドレスＭＡに対応するメイン領域１１のカラムユニットＣＵは、置換判定回路３８２の判定ユニット６５によって、不良を含まないカラムアドレスと判定される。メイン領域１１内において、アドレスＭＡ５に対応するＬＣＤ５０のレジスタ５０１に、“Ｈ”レベルの信号が入力され、外部アドレス信号（スタートアドレス）ＡＤＲに対応するカラムブロックＣＢ及びカラムユニットＣＵに、メイン側ポインタｍＰＴがセットされる。

外部アドレス信号ＡＤＲと不良カラムアドレスＣＲＤとの判定結果に基づいて、セレクタ６９は、メイン側ローカルデータパス７５とグローバルデータパス７０とを接続する。
一方、リダンダンシ側ローカルデータパス７５Ｒは、セレクタ６９によって、グローバルデータパス７０から電気的に分離される。それゆえ、リダンダンシ領域１２側のリダンダンシアドレスＲＤがアクセスされる前に、リダンダンシ側ポインタｒＰＴのセット状態であることに対応する“Ｈ”レベルの信号が、リダンダンシＬＣＤ５０Ｒに、あらかじめ保持された場合であっても、ポインタｒＰＴがセットされたリダンダンシアドレスＲＤに対応するリダンダンシユニットＲＵが、グローバルデータパス７０に接続されることはない。

したがって、リダンダンシ側ポインタｒＰＴがリダンダンシ領域１２側にあらかじめセットされていたとしても、スタートアドレスＡＤＲに対応する正常なカラムユニットＣＵのアクセスに、ポインタｒＰＴがセットされたリダンダンシユニットＲＵが悪影響を及ぼすことはない。

スタートアドレスＡＤＲ（“５”）に対応するカラムユニットＣＵのデータの入力又は出力が完了した後、メイン領域１１側にセットされたメイン側ポインタｍＰＴは、所定の周波数のメイン側シフトクロックｍＣＬＫに同期して、メインカラムデコーダ３５０のＬＣＤ５０間において、順次シフトされる。

置換判定回路３８２は、インクリメントされたカラムアドレス（内部アドレス信号）Ａｉｎに対して、上述のカラムアドレスＡｉｎと不良カラムアドレスＣＲＤとの比較を、順次実行する。例えば、リダンダンシ側ポインタ設定回路３８９は、外部アドレス信号ＡＤＲに対応するカラムアドレスと不良カラムアドレスＣＲＤとの比較を完了すると、次の外部アドレス信号ＡＤＲが入力されるまで駆動されず、インクリメントされたカラムアドレスＡｉｎに対する比較処理を実行しない。

メイン領域１１内の“６”に対応するカラムアドレスＭＡ６が動作対象となる場合、“６”のカラムアドレスＭＡ６は不良カラムアドレスＣＲＤ１であるため、置換判定回路３８２の判定ユニット６５１の出力信号は、置換処理を示す“１”となる。これによって、リダンダンシ側シフトクロックｒＣＬＫが“Ｈ”レベルに遷移し、リダンダンシカラムユニットＣＵに対するアクセスが実行される。

第１の実施形態で述べた動作と実質的に同様に、“６”のカラムアドレス（不良カラムアドレス）に関連付けられたリダンダンシアドレスＲＤ１のリダンダンシユニットＲＵが、セレクタ６９によってグローバルデータパス７０に電気的に接続される。そして、リダンダンシユニットＲＵとグローバルデータパス７０との間で、データＤＴが直接転送される。

“６”のカラムアドレスと置換されたリダンダンシユニットＲＵに対するデータの入力又は出力が完了した後、リダンダンシ側シフトクロックｒＣＬＫは、“Ｈ”レベルから“Ｌ”レベルに遷移される。

尚、上述のように、メイン領域１１内の不良カラムユニットは、メイン側ポインタｍＰＴがセットされていても、グローバルデータパス７０に接続されない。置換されたリダンダンシユニットＲＵに対するアクセス後、メイン領域１１内の不良カラムユニットＣＵにセットされたポインタｍＰＴは、シフトクロックｍＣＬＫに同期して、次のカラムアドレスに、シフトされる。シフトされたポインタｍＰＴが、次段のＬＣＤ５０にセットされる。

図９に示されるように、メイン領域１１内において、“６”に連続する“７”のカラムアドレスＭＡ７に対応するカラムユニットＣＵが、不良である場合、２つのリダンダンシユニットが連続してアクセスの対象となる。

置換判定回路３８２による判定結果に基づいて、リダンダンシ側シフトクロックｒＣＬＫの信号レベルが“Ｈ”レベルに遷移され、そのリダンダンシ側シフトクロックｒＣＬに同期して、隣接するリダンダンシＬＣＤ５０Ｒ間において、リダンダンシ側ポインタｒＰＴに対応する“Ｈ”レベルの信号がシフトする。

本実施形態において、所定の順序で不良カラムアドレスＣＲＤとリダンダンシアドレスＲＤとが関連付けられ、リダンダンシアドレスＲＤの選択順序があらかじめ設定されている。それゆえ、リダンダンシ側セット信号ｒＳＥＴが“Ｈ”レベルに設定されること無しに、リダンダンシ領域１２側のポインタｒＰＴは、リダンダンシ領域１２側のシフトクロックｒＣＬＫのみで、隣接するリダンダンシアドレスＲＤにシフトする。

上述の動作と同様に、“７”のカラムアドレスＭＡ７の不良カラムユニットと置換されたリダンダンシユニットＲＵがアクセスされ、リダンダンシユニットＲＵに対するデータＤＴの入力又は出力が実行される。

この後、第１の実施形態で述べた動作と同様に、内部アドレス信号（インクリメントされたカラムアドレス）Ａｉｎと不良カラムアドレスＣＲＤとの比較結果に基づいて、メイン領域１１のカラムユニットＣＵ及びリダンダンシ領域１２のリダンダンシユニットＲＵのいずれか一方が、セレクタ６９を介して、グローバルデータパス７０に電気的に直接接続される。

尚、図９に示される例において、外部アドレス信号ＡＤＲが、複数の不良カラムアドレスＣＲＤの中で最も小さい不良カラムアドレスＣＲＤ０（ここでは、“３”）より小さい場合、リダンダンシ側ポインタ設定回路３８９内のすべての比較ユニット６３９に関して、ＡＤＲ＞ＣＲＤの関係を有さない。それゆえ、比較ユニット６３９の出力（比較結果）は、全て“０（Ｌ）”レベルとなる。この場合、カウンタ６２の出力（カウントされた“Ｈ”の個数）は“０(0000)”となる。カウンタ６２の出力が“０”の場合、リダンダンシ側ポインタｒＰＴは、最も小さい不良カラムアドレスＣＲＤ０との置換対象となるリダンダンシアドレスＲＤ０にポインタがセットされ、“Ｈ”レベルの信号がそのリダンダンシアドレスＲＤ０に対応するリダンダンシＬＣＤ５０Ｒに保持される。

例えば、“８”の外部アドレス信号ＡＤＲが入力された場合、リダンダンシ側ポインタ設定回路３８９の各比較ユニット６３９の出力は、“１”が３つ、“０”が１つとなり、カウンタ６２の計算結果は、“３（0011）”となる。これによって、“９”の不良カラムアドレスＣＲＤ３に関連付けられたリダンダンシアドレスＲＤ３に、リダンダンシ側ポインタｒＰＴがセットされる。

不良カラムアドレスＣＲＤと一致する外部アドレス信号ＡＤＲが入力された場合（ここでは、“７”のアドレス信号が入力された場合）、リダンダンシ側ポインタ設定回路３８９の各比較ユニット６３９の出力は、“１”が２つ、“０”が２つとなり、カウンタ６２の計算結果は、“２（0010）”となる。この計算結果は、“７”のカラムアドレスＣＲＤ２に関連付けられたリダンダンシアドレスＲＤ２を、示す。また、スタートアドレスとしての外部アドレス信号ＡＤＲに対する置換判定回路３８２の判定結果も、不良カラムアドレスＣＲＤ２が入力されたことを示す。これによって、リダンダンシ側ポインタ設定回路３８９の制御信号ＳＲＰによって、リダンダンシアドレスＲＤにポインタがセットされ、置換判定回路３８２及びカラム制御信号生成ユニット３８４によって、リダンダンシ側シフトクロックｒＣＬＫが生成される。

それゆえ、スタートアドレスが不良カラムアドレスＣＲＤである場合であっても、本実施形態のフラッシュメモリが含む置換判定回路３８２及びリダンダンシ側ポインタ設定回路３８９によって、リダンダンシ領域１２側にポインタｒＰＴをセットすることができ、不良カラムアドレスＣＲＤとリダンダンシアドレスＲＤとを置換できる。

以上のように、本実施形態において、不良カラムアドレスＣＲＤとリダンダンシアドレスＲＤとがソーティングされ、不良カラムアドレスＣＲＤの配列に応じて、リダンダンシアドレスＲＤの選択順序が規定される。リダンダンシアドレスＲＤの選択順序を規定した状態で、これから選択されるアドレス（例えば、ある動作シーケンスで最初に選択されるアドレス）ＡＤＲと不良カラムアドレスＣＲＤとを比較することによって、最初にアクセス対象となるリダンダンシアドレスＲＤが、置換処理によって活性化される前に、そのリダンダンシアドレスＲＤに対してポインタｒＰＴをあらかじめセットすることができる。

これによって、本実施形態のフラッシュメモリは、リダンダンシ領域１２に対するポインタｒＰＴの制御を、メイン領域１２に対するポインタｍＰＴの制御と同様に、クロックｒＣＬＫに同期したポインタｒＰＴのシフトによって実行でき、シフトされたポインタｒＰＴがセットされたリダンダンシアドレスＲＤに、アクセスできる。

したがって、第２の実施形態の半導体メモリ及びその制御方法によれば、第１の実施形態と同様の効果が得られると共に、半導体メモリの動作特性を向上できる。

（３） 第３の実施形態
図１１乃至図１４を参照して、第３の実施形態の半導体メモリ（例えば、フラッシュメモリ）について、説明する。本実施形態のフラッシュメモリにおいて、第１及び第２の実施形態のフラッシュメモリと実質的に同じ構成、機能及び動作に関する説明は、必要に応じて行う。

図１１は、第３の実施形態のフラッシュメモリのポインタ／リダンダンシ制御回路の内部構成を示す模式図である。

リダンダンシ領域１２が、不良セル、不良ビット線、不良センスユニット３０１、或いは、不良ラッチユニット３１９を含む可能性がある。

図１１に示されるように、本実施形態のフラッシュメモリは、リダンダンシ領域１２内のリダンダンシアドレス（リダンダンシカラムブロック又はリダンダンシユニット）ＲＤの正常／不良を示すフラグデータＦＬＧが、リダンダンシアドレスＲＤに関連付けられた不良カラムアドレス格納ラッチ６４１に付加される。例えば、リダンダンシ領域１２のリダンダンシアドレスＲＤの良／不良を示すフラグデータ（不良リダンダンシ情報）は、メモリコントローラ１２０又はホストデバイス１２０などの外部装置に通知しないことができる。

本実施形態のフラッシュメモリは、フラグデータＦＬＧを用いて、リダンダンシ領域１２が不良のリダンダンシアドレスＲＤを含む場合においても、メイン領域１１とリダンダンシ領域１２とで互いに独立したポインタｍＰＴ，ｒＰＴによって、メイン領域１１のカラムユニットＣＵとリダンダンシ領域１２のリダンダンシユニットＲＵとを、置換する。

図１２は、メイン領域１１内の不良カラムアドレスＣＲＤとリダンダンシ領域１２内のリダンダンシアドレスＲＤとの対応関係の一例を示す模式図である。

図１２に示されるように、リダンダンシ領域１２内において、２番目のリダンダンシアドレスＲＤ１が不良である場合を例示して、本実施形態のフラッシュメモリについて説明する。図１２において、メイン領域１１内において、“３”、“７”及び“９”のカラムアドレスＭＡ３，ＭＡ７，ＭＡ９が、不良カラムアドレスＣＲＤ０，ＣＲＤ１，ＣＲＤ２の場合を例示している。

例えば、１番目のリダンダンシアドレスＲＤ０が、“３”のカラムアドレスＭＡ３（ＣＲＤ０）に関連付けられ、３番目のリダンダンシアドレスＲＤ２が、“７”のカラムアドレスＭＡ７（ＣＲＤ１）に関連付けられ、４番目のリダンダンシアドレスＲＤ３が、“９”のカラムアドレスＭＡ９（ＣＲＤ２）に関連付けられている。これによって、メイン領域１１内の不良カラムアドレスＣＲＤが、リダンダンシ領域１２内の正常なリダンダンシアドレスＲＤと置換される。
また、不良リダンダンシアドレスＲＤに関連付けられた不良カラムアドレス格納ラッチ６４１Ｚ内には、ダミーアドレスＤＡが格納される。例えば、ダミーアドレスＤＡには、不良リダンダンシアドレスＲＤの前後のリダンダンシアドレスＲＤに対応するカラムアドレスＭＡ間のアドレスのうちいずれかのアドレスが、用いられる。すなわち、不良リダンダンシアドレスＲＤの前後のリダンダンシアドレスＲＤに対応するカラムアドレスＭＡを“Ｍｎ”、“Ｍｍ”（Ｍｎ、Ｍｍは０以上の整数で、Ｍｍは“２”よりも２以上大きい）であるとすると、Ｍｎ＜ダミーアドレスＤＡ＜Ｍｍの大小関係となる。

図１１及び図１２に示されるように、本実施形態のフラッシュメモリにおいて、１ビット又は２ビット以上のフラグデータＦＬＧが、各リダンダンシアドレスＲＤに対応する不良カラムアドレス格納ラッチ６４１に、追加される。各不良カラムアドレス格納ラッチ６４１Ｚは、メイン領域１１の不良カラムアドレスＣＲＤとともに、リダンダンシ領域１２の不良リダンダンシ情報をフラグデータＦＬＧとして格納している。

本実施形態において、“０”のフラグデータＦＬＧが、不良を含まないリダンダンシアドレス（ここでは、リダンダンシアドレスＲＤ０，ＲＤ２，ＲＤ３）に関連付けられた不良カラムアドレス格納ラッチ６４１Ｚに、格納される。“１”のフラグデータＦＬＧが、不良のリダンダンシアドレス（ここでは、リダンダンシアドレスＲＤ１）に関連付けられた不良カラムアドレス格納ラッチ６４１Ｚに、格納される。

内部アドレス信号（カラムアドレス）Ａｉｎと不良カラムアドレスＣＲＤとの比較結果に加えて、“０”又は“１”のフラグデータＦＬＧに基づいて、リダンダンシアドレスＲＡに対応するリダンダンシユニットＲＵとデータパス７０との接続関係が制御される。

図１３は、フラグデータＦＬＧを用いてリダンダンシ領域１２の動作を制御する置換判定回路３８２の内部構成の一例を示している。

例えば、図１３に示されるように、フラグデータＦＬＧは、比較ユニット６３１の出力とともに、ＡＮＤゲート６４９に入力される。比較ユニット６３１の出力（アドレスの比較結果）とフラグデータＦＬＧとのＡＮＤ演算（論理和）によって、不良リダンダンシユニットがデータパス７０に接続されないように、制御される。

判定ユニット６５は、比較ユニット６３１の出力を演算する計算ユニット（ＮＯＲゲートを含む回路）６５１に加えて、ＡＮＤゲート６４９の出力を計算/検知する回路（以下では、不良リダンダンシアドレス判定ユニットとよぶ）６５９を含んでいる。

上述のように、内部アドレス信号Ａｉｎが、不良カラムアドレス格納ラッチ６４１Ｚ内の不良カラムアドレスＣＲＤと一致しない場合において、比較ユニット６３１の比較結果が“０”となるので、フラグデータが“０”又“１”であっても、ＡＮＤゲート６４９の出力は、“０”となる。

内部アドレス信号Ａｉｎが示しているカラムアドレスが、不良カラムアドレス格納ラッチ６４１Ｚの不良カラムアドレスＣＲＤと一致した場合、比較ユニット６３１の比較結果６３１は、“１”となる。フラグデータＦＬＧが“０”である場合、ＡＮＤゲート６４９の出力は、“０”となる。“０”のフラグデータＦＬＧは、不良カラムアドレス格納ラッチ６４１Ｚに対応するリダンダンシアドレスＲＡが、正常であることを示している。

ＡＮＤゲート６４９の出力が全て“０”である場合、計算ユニット６５１の出力信号（判定信号）に基づいて、カラム制御信号生成ユニット３８４及びセレクタ６９が駆動する。不良リダンダンシアドレス判定ユニット６５９は、カラム制御信号生成ユニット３８４及びセレクタ６９を駆動及び制御する信号を出力しない。

比較ユニット６３１が、“１”の比較結果を出力し、フラグデータＦＬＧが“１”である場合、ＡＮＤゲート６４９の出力は、“１”となる。“１”のフラグデータＦＬＧは、“１”のフラグデータＦＬＧを保持する不良カラム格納ラッチ６４１Ｚに対応するリダンダンシユニットが、不良であることを示している。ＡＮＤゲート６４９の出力が“１”である場合、内部アドレス信号Ａｉｎは、ダミーアドレス（正常なカラムアドレス）ＤＡと一致している。

判定ユニット６５内の不良リダンダンシアドレス判定ユニット６５９が、ＡＮＤゲート６４９からの“１”の信号を検知した場合、比較ユニット６３１の“１”の信号に基づいた置換処理が実行されないように（不良リダンダンシアドレスがアクセスされないように）、不良リダンダンシアドレス判定ユニット６５９が、セレクタ６９の動作を制御する。

また、不良リダンダンシアドレス判定ユニット６５９が、ＡＮＤゲート６４９からの“１”の信号を検知した場合、ダミーアドレスＤＡとして正常なカラムアドレスＭＡが用いられているため、アクセスの対象は、メイン領域１１内のカラムアドレスである。不良リダンダンシアドレス判定ユニット６５９からの制御信号によって、セレクタ６９が、メイン側ローカルデータパス７５を、グローバルデータパス７０に接続する。上述のように、置換処理が実行されている場合においても、メイン領域１１側において、ポインタｍＰＴは、所定の周期でシフトされ、不良/正常に関わらず、カラムアドレスに対応するカラムユニットＣＵは、メイン側ローカルデータパス７５に接続されている。

それゆえ、ダミーアドレスＤＡによって置換処理の対象と判定された場合であっても、ＡＮＤゲート６４９からの“１”の出力信号及び不良リダンダンシアドレス判定ユニット６５９の制御信号に基づいて、セレクタ６９の動作を制御することによって、メイン領域１１側のカラムユニットＣＵを、グローバルデータパス７０に接続される。

このように、不良リダンダンシアドレスＲＤにポインタｒＰＴがセットされている状態で、計算ユニット（ＯＲゲート）６５１の出力が置換処理を示す“１”となっても、不良リダンダンシアドレスＲＤはグローバルデータパス７０に接続されず、メイン領域１２のダミーアドレスＤＡに対応する正常なカラムユニット（カラムアドレス）とグローバルデータパス７０との間で、データＤＴが転送される。

不良リダンダンシアドレスにセットされたポインタｒＰＴは、置換判定回路３８２からの制御信号及びリダンダンシ側シフトクロックｒＣＬＫに基づいて、次に置換対象となるリダンダンシアドレスＲＤに対応するリダンダンシＬＣＤ５０Ｒに、シフトされる。

このように、内部アドレス信号ＡｉｎとダミーアドレスＤＡとが一致した場合において、ダミーアドレスＤＡに対応する比較ユニット６３１の出力とフラグデータＦＬＧとのＡＮＤ演算は、“１”となる。ＡＮＤゲート６４９からの“１”の出力が検知された場合、ダミーアドレスＤＡが格納された不良カラムアドレス格納ラッチ６４１に関連付けられているリダンダンシアドレスＲＤは、アクセスされない。リダンダンシ領域１２内の不良リダンダンシアドレス（不良のリダンダンシユニット又は不良のリダンダンシカラムブロック）は、スキップされる。

この一方で、正常なリダンダンシアドレスＲＤに関して、フラグデータＦＬＧが“０”に設定されているので、比較ユニット６３１の出力（アドレスＡｉｎ，ＣＲＤの比較結果）とフラグデータＦＬＧとのＡＮＤ演算が、“１”になることはない。

以上のように、フラグデータＦＬＧを用いて、不良リダンダンシアドレスＲＤ（不良リダンダンシユニット）が、アクセスされないように、制御（スキップ）される。

不良リダンダンシアドレスＲＤに対応する不良カラムアドレス格納ラッチ６４１に格納されるダミーアドレスＤＡに関して、ｋ番目のリダンダンシアドレスＲＤｋが不良である場合、ｋ番目のリダンダンシアドレスＲＤｋに関連付けられた不良カラムアドレス格納ラッチに、（ｋ＋１）番目のリダンダンシアドレスＲＤｋ＋１に関連付けられた不良カラムアドレス格納ラッチが格納している不良カラムアドレスＣＲＤから１を引いたカラムアドレスが、ダミーアドレスＤＡとして、格納される。

図１２に示される例において、２番目のリダンダンシアドレスＲＤ１が不良である場合、ダミーアドレスＤＡを形成するために３番目のリダンダンシアドレスＲＤ２に関連付けられている不良カラムアドレス格納ラッチ６４１Ｚ内の不良カラムアドレスの値（ここでは、“７”）から１が減算（デクリメント）される。その減算されたカラムアドレスの値“６”が、ダミーアドレスＤＡとして、不良リダンダンシアドレスＲＤ１に関連付けられた不良カラムアドレス格納ラッチ６４１Ｚ内に、格納される。

ここで、図１２に示される例において、ダミーアドレスＤＡとしての“６”のカラムアドレスＭＡ６が用いられ、内部カラムアドレスＡｉｎとして“６”の正常なカラムアドレスが、各比較ユニット６３１に入力された場合の動作について、述べる。

内部カラムアドレスＡｉｎとして入力された“６”のカラムアドレスに関して、比較ユニット６３１の出力とフラグデータＦＬＧとが、ＡＮＤゲート６４９によって、計算される。

“６”のカラムアドレスは、正常なアドレスであるので、不良カラムアドレスＣＲＤと関連付けられた比較ユニット６３１の出力は、“０”となる。
一方、不良リダンダンシアドレスＲＤに対応する不良カラムアドレス格納ラッチ６４１Ｚに、ダミーアドレスＤＡとして“６”のアドレスが格納されているため、比較ユニット６３１は、“１”を出力する。

そして、不良リダンダンシアドレスを示す“１”のフラグデータＦＬＧと、ダミーアドレスＤＡと一致した比較ユニット６４１の“１”の出力によって、ダミーアドレスＤＡが格納されたラッチ６４１Ｚに対応するＡＮＤゲート６４９の計算結果は、“１”となる。

ダミーアドレスＤＡは、不良を含まないカラムアドレスと同じ値（ここでは、“６”）を有するので、ダミーアドレスＤＡに対応するカラムアドレスは、アクセスの対象となる。それゆえ、ＡＮＤゲート６４９からの“１”の出力に基づいて、メイン側ローカルデータパス７５が、グローバルデータパス７０に接続され、リダンダンシ側ローカルデータパス７５Ｒが、グローバルデータパスに接続されないように、判定ユニット６５からの信号に基づいて、セレクタ６９が制御される。
これによって、ダミーアドレスＤＡとして扱われたカラムアドレスＭＡ６に対応する正常なカラムユニットＣＵが、グローバルデータパス７０に接続される。

一方、不良リダンダンシアドレスＲＤに対応する不良リダンダンシユニットＲＵに、ポインタｒＰＴがセットされるが、セレクタ６９によって、グローバルデータパス７５に接続されない。

このように、内部アドレス信号Ａｉｎが、不良リダンダンシアドレスに関連付けられたダミーアドレスＤＡと一致した場合、ダミーアドレスＤＡが示す正常なカラムユニットＣＵがアクセスされ、ダミーアドレスＤＡに関連付けられたリダンダンシアドレスＲＤが示す不良リダンダンシユニットＲＵは、スキップされる。

ダミーアドレスＤＡと異なる値のカラムアドレスＡｉｎが、各比較ユニット６３１に入力された場合において、上述のように、比較ユニット６３１の出力及びフラグデータＦＬＧの少なくとも一方は、“０”である。この場合、各ＡＮＤゲート６４９の計算結果は、“０”となる。それゆえ、上述の動作のように、不良カラムアドレスＣＲＤと内部アドレス信号Ａｉｎとの比較結果に基づいて、メイン領域１１側又はリダンダンシ領域１２側のアドレス（カラムブロックＣＢ，ＲＢ及ぶカラムユニットＣＵ，ＲＵ）のいずれか一方が、グローバルデータパス７０に接続される。

尚、連続した複数のリダンダンシアドレスＲＤが不良である場合、隣接する正常なリダンダンシアドレスＲＤに関連付けられた不良カラムアドレス格納ラッチ６４１Ｚのアドレス（不良カラムアドレス）から１ずつ減算した値が、連続した値のダミーアドレスＤＡとして、連続した不良リダンダンシアドレスＲＤに関連付けられた不良カラムアドレス格納ラッチ６４１に、それぞれ格納される。

ダミーアドレスＤＡが不良カラムアドレスＣＲＤに対する減算処理によって生成される場合、ダミーアドレスＤＡが“０”のカラムアドレスＭＡ０より小さくなる可能性がある。この場合において、不良リダンダンシアドレスＲＤを示すフラグデータＦＬＧを２ビットで表現し、例えば、“０”のカラムアドレスＭＡ０より小さくなるダミーアドレスＤＡが格納される不良カラムアドレス格納ラッチ６４１Ｚにおいて、フラグデータＦＬＧの上位の１ビットを“１”に設定すればよい。フラグデータＦＬＧの上位ビットによって、不良リダンダンシアドレスに関連付けられた不良カラムアドレス格納ラッチ６４１のダミーアドレスＤＡの値に関わらず、不良リダンダンシアドレスがアクセスされないように制御される。

例えば、連続した複数のリダンダンシアドレスＲＤｋ−１，ＲＤｋ，ＲＤｋ＋１において、リダンダンシアドレスＲＤｋが不良であり、その前後の正常なリダンダンシアドレスＲＤｋ−１，ＲＤｋ＋１が、メイン領域１１側の連続した不良カラムアドレスＭＡｊ，ＭＡｊ＋１にそれぞれ置換される場合がある。

但し、図１４に示されるメイン／リダンダンシのカラムアドレスの対応関係例のように、不良リダンダンシアドレスの位置に応じて、不良カラムアドレスＣＲＤとリダンダンシアドレスＲＤとにおけるポインタｍＰＴ，ｒＰＴの制御の効率化のため、正常なリダンダンシアドレスＲＤを未使用としてもよい。

ここで、２番目のリダンダンシアドレスＲＤ１が不良であり、メイン領域１１の連続する“５”及び“６”のカラムアドレスＭＡ５，ＭＡ６が、不良である場合を例示して、説明する。

この場合、１番目のリダンダンシアドレスＲＤ０を、不良の“５”のカラムアドレスＭＡ５の置換処理のために用いずに、“５”のカラムアドレスＭＡ５を正常な３番目のリダンダンシアドレスＲＤ１に関連付け、“６”のカラムアドレスを正常な４番目のリダンダンシアドレスＲＤ４に関連付けてもよい。２番目のリダンダンシアドレスＲＤ１は、不良であるため、使用されず、上述のように、フラグデータＦＬＧ及びダミーアドレスＤＡが格納される。

例えば、未使用の１番目のリダンダンシアドレスＲＤ０に対応する不良カラムアドレス格納ラッチ６４１Ｚに、“１”のフラグデータＦＬＧと、不良のリダンダンシアドレスＲＤ１とは異なる値のダミーアドレスが、格納される。例えば、リダンダンシアドレスＲＤ１のダミーアドレスＤＡ（“ＤＡ１”と表記する）には、リダンダンシアドレスＲＤ２に対応するカラムアドレスＭＡより前のアドレスのうちいずれかのアドレスが、用いられる。例えば、リダンダンシアドレスＲＤ０のダミーアドレスＤＡ（“ＤＡ０”と表記する）には、不良リダンダンシアドレスＲＤ１に対応するカラムアドレスＭＡより前のアドレスのうちいずれかのアドレスが、用いられる。すなわち、不良リダンダンシアドレスＲＤ１の後のリダンダンシアドレス（ここでは、ＲＤ２）に対応するカラムアドレスＭＡを“Ｍｚ”（ｚは０以上の整数で、ｚは“２”よりも２以上大きい値）であるとすると、ダミーアドレスＤＡ０＜ダミーアドレスＤＡ１＜Ｍｚの大小関係となる。

このように、不良リダンダンシアドレスＲＤｋの前後の２つのリダンダンシアドレスＲＤｋ−１，ＲＤｋ＋１に、連続した不良カラムアドレスＣＲＤｋ，ＣＲＤｋ＋１が関連付けられること無しに、正常なリダンダンシアドレスＲＤｋ−１が未使用にされ、連続する不良カラムアドレスＣＲＤｋ，ＣＲＤｋ＋１が、連続するリダンダンシアドレスＲＤｋ＋１，ＲＤｋ＋２に関連付けられるように、リダンダンシアドレスの選択順序が設定される。これによって、リダンダンシ領域１２に対するポインタｒＰＴの制御を、効率化できる。

尚、“Ｍｚ”が２よりも小さい場合は、前述したように、不良リダンダンシアドレスＲＤを示すフラグデータＦＬＧを２ビットで表現すれば良い。

本実施形態で述べたように、リダンダンシ領域１２及びリダンダンシ領域１２に対応する回路に不良が存在した場合においても、リダンダンシアドレスＲＤが不良であることを示すフラグデータＦＬＧを用いて、不良リダンダンシアドレスを動作の対象から除外することによって、フラッシュメモリの動作速度を劣化させずに、メイン領域１１の不良カラムアドレスＣＲＤとリダンダンシアドレスＲＤとを置換できる。

尚、本実施形態のフラッシュメモリと第２の実施形態のフラッシュメモリとを組み合わせて、メイン領域１１及びリダンダンシ領域１２のカラムを制御することも可能である。

以上のように、第３の実施形態の半導体メモリ及びその制御方法によれば、第１及び第２の実施形態と同様の効果が得られると共に、半導体メモリの動作特性を向上できる。

［その他］
本実施形態において、半導体メモリとして、フラッシュメモリを例示したが、本実施形態は、メモリセルアレイのカラムの制御方式が実質的に同じであれば、ＭＲＡＭ（Magnetoresistive RAM）、ＲｅＲＡＭ（Resistive RAM）及びＰＣＲＡＭ（Phase Change RAM）のようなメモリにも適用できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１：メモリセルアレイ、２：ロウ制御回路、３：カラム制御回路、８：制御回路、３０：カラムデコーダ、３１：センスアンプ回路、３２：ページバッファ回路、５０：ローカルカラムデコーダ、６０：レジスタ回路（シフトレジスタ）、７０：制御ユニット。

Claims (5)

1. ロウ方向及びカラム方向に沿って配列される複数のメモリセルをそれぞれ含むメイン領域及びリダンダンシ領域を有するメモリセルアレイと、
   前記メイン領域のカラムに割り付けられる複数の第１の制御単位と、
   前記リダンダンシ領域のカラムに割り付けられる複数の第２の制御単位と、
   アドレス信号に対応する第１のポインタを用いて、前記複数の第１の制御単位を順次選択し、前記メイン領域の不良アドレス情報と前記アドレス信号とが一致した場合に、前記不良アドレス情報に対応する１つの前記第１の制御単位が１つの前記第２の制御単位と置換されるように、前記第１のポインタと異なる第２のポインタを用いて前記第２の制御単位を選択するカラム制御回路と、
   前記アドレス信号と前記不良アドレス情報との比較結果に基づいて、前記メモリ領域に対して設けられる第１のデータパス及び前記リダンダンシ領域に対して設けられる第２のデータパスのうちいずれか一方を、前記メモリセルアレイと前記メモリセルアレイの外部との間のデータ転送のために設けられた第３のデータパスに接続する選択回路と、
   を具備することを特徴とする半導体メモリ。
2. 前記複数の第２の制御単位の選択順序が、前記不良の第１の制御単位の選択順序に対応するように、それぞれ関連付けられ、
   前記複数の第２の制御単位は、一方向に順次選択される、
   ことを特徴とする請求項１に記載の半導体メモリ。
3. 前記メイン領域において最初に選択される前記第１の制御単位に対応する前記アドレス信号に基づいて、前記第２のポインタが、前記リダンダンシ領域において最初に選択される第２の制御単位に関連付けられる第１の制御単位が選択される前に、設定される、
   ことを特徴とする請求項２に記載の半導体メモリ。
4. 前記複数の第２の制御単位が１つ以上の不良の第２の制御単位を含む場合、
   前記不良の第２の制御単位は、スキップされる、ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体メモリ。
5. 前記第１のポインタは、前記第２のポインタの動作によらず、クロック信号により前記第１の制御単位を選択する、
   ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体メモリ。

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