JPS63252000A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63252000A JPS63252000A JP62087404A JP8740487A JPS63252000A JP S63252000 A JPS63252000 A JP S63252000A JP 62087404 A JP62087404 A JP 62087404A JP 8740487 A JP8740487 A JP 8740487A JP S63252000 A JPS63252000 A JP S63252000A
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 239000003990 capacitor Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特にシリアルアクセス
メモリの冗長回路に関するものである。
メモリの冗長回路に関するものである。
近年、ダイナミックＲＡＭの用途が広がり、画像処理の
分野でも大量に使用されるようになって来た。これに伴
って出現して来たのが画像処理用デュアルポートＲＡＭ
と呼ばれるものである。このＲＡＭは内部にＲＡＭ部と
ＳＡＭ部を持ち、ＲＡＭ部とＳＡＭ部との間で相互にデ
ータの転送が行なえる。また、ＲＡＭ部とＳＡＭ部が非
同期動作できるので、ＣＰＵ７’ｌ（ＲＡＭ部をアクセ
スしている間も、ＳＡＭ部は画像信号を連続入出力する
ことができ、ＣＰＵの利用効率を高めることができる。
分野でも大量に使用されるようになって来た。これに伴
って出現して来たのが画像処理用デュアルポートＲＡＭ
と呼ばれるものである。このＲＡＭは内部にＲＡＭ部と
ＳＡＭ部を持ち、ＲＡＭ部とＳＡＭ部との間で相互にデ
ータの転送が行なえる。また、ＲＡＭ部とＳＡＭ部が非
同期動作できるので、ＣＰＵ７’ｌ（ＲＡＭ部をアクセ
スしている間も、ＳＡＭ部は画像信号を連続入出力する
ことができ、ＣＰＵの利用効率を高めることができる。
第４図は、例えば、１９８６年のテクニカル・ペーパの
アイ・シー・シー・イー・ダイジェストの１５９頁（１
９８６，ＩＣＣＥ ＤＩＧＥＳＴ ＯＦ ＴＥＣ）ＩＮ
ＩＣＡＬ ＰＡ−ＰＥＲＳ、Ｐ、１５９）に掲載された
従来のデュアルポートＲＡＭのＳＡＭ部ＡとＲＡＭ部Ｂ
の接続部分を示した図である。同図において、１はデー
タレジスタ、２はＳＡＭ部ＡとＲＡＭ部Ｂをつなぐ転送
ゲート、３はシリアルセレクタ、４ａ、４ｂ、４ｃはシ
リアルセレクタ３からの出力信号ａ、ｂ、ｃを伝送する
シリアルセレクタ出力線、５はデータバス、６はデータ
バス５とデータレジスタ１をつなぐシリアルゲート、７
はＲＡＭ部Ｂのビット線対、８はセンスアンプである。
アイ・シー・シー・イー・ダイジェストの１５９頁（１
９８６，ＩＣＣＥ ＤＩＧＥＳＴ ＯＦ ＴＥＣ）ＩＮ
ＩＣＡＬ ＰＡ−ＰＥＲＳ、Ｐ、１５９）に掲載された
従来のデュアルポートＲＡＭのＳＡＭ部ＡとＲＡＭ部Ｂ
の接続部分を示した図である。同図において、１はデー
タレジスタ、２はＳＡＭ部ＡとＲＡＭ部Ｂをつなぐ転送
ゲート、３はシリアルセレクタ、４ａ、４ｂ、４ｃはシ
リアルセレクタ３からの出力信号ａ、ｂ、ｃを伝送する
シリアルセレクタ出力線、５はデータバス、６はデータ
バス５とデータレジスタ１をつなぐシリアルゲート、７
はＲＡＭ部Ｂのビット線対、８はセンスアンプである。
なお、ビット線対７、センスアンプ８で形成されるＲＡ
Ｍ＠ＢＢの各コラムは転送ゲート２を介して各データレ
ジスタ１と１対１に対応し、各データレジスタ１のシリ
アルアドレスは各コラムのアドレスに対応してい・る。
Ｍ＠ＢＢの各コラムは転送ゲート２を介して各データレ
ジスタ１と１対１に対応し、各データレジスタ１のシリ
アルアドレスは各コラムのアドレスに対応してい・る。
次に動作について説明する。まず、読出しの場合の動作
について説明する。ＲＡＭ部Ｂにおいて、ワード線が選
択され、メモリセル（図示せず）からのデータがビ・ノ
ド線対７に読み出され、さらにセンスアンプ８によって
増幅される。この時点で転送ゲート２がオンすると、デ
ータレジスタ１には、それぞれ対応したコラムからのデ
ータが読み出される。この後、シリアルセレクタ３は、
信号ａ−４ｂ−４０のように順次選択信号をシリアルセ
レクタ出力線４ａ、４ｂ、４ｃ上に出力していく。
について説明する。ＲＡＭ部Ｂにおいて、ワード線が選
択され、メモリセル（図示せず）からのデータがビ・ノ
ド線対７に読み出され、さらにセンスアンプ８によって
増幅される。この時点で転送ゲート２がオンすると、デ
ータレジスタ１には、それぞれ対応したコラムからのデ
ータが読み出される。この後、シリアルセレクタ３は、
信号ａ−４ｂ−４０のように順次選択信号をシリアルセ
レクタ出力線４ａ、４ｂ、４ｃ上に出力していく。
例えば出力１４ｂが選択されて信号すが出力されると、
シリアルゲート６がオンし、データレジスタ１のデータ
はデータバス５に読み出される。
シリアルゲート６がオンし、データレジスタ１のデータ
はデータバス５に読み出される。
次に書込みの場合について説明する。書込みの場合は、
選択されたデータレジスタ１にデータバス５を通じてデ
ータを書き込み、さらに、データレジスタ１のデータを
転送ゲート２を通してＲＡＭ部Ｂに書き込む。
選択されたデータレジスタ１にデータバス５を通じてデ
ータを書き込み、さらに、データレジスタ１のデータを
転送ゲート２を通してＲＡＭ部Ｂに書き込む。
しかしながら、従来の装置では、シリアルセレクタ３は
順次選択を行なうので、各データレジスタ１は論理的順
序と物理的順序が一致している必要があり、スペアのデ
ータレジスタを用いることができなかった。また、各デ
ータレジスタ１は各コラムと１対１に対応しているので
、ＲＡＭ部Ｂにおいてもスペアコラムを用いることがで
きないという問題があった。
順次選択を行なうので、各データレジスタ１は論理的順
序と物理的順序が一致している必要があり、スペアのデ
ータレジスタを用いることができなかった。また、各デ
ータレジスタ１は各コラムと１対１に対応しているので
、ＲＡＭ部Ｂにおいてもスペアコラムを用いることがで
きないという問題があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、スペアデータレジスタを用いて
もＳＡＭ部の入出力が正常に行なわれる半導体記憶装置
を得ることにある。
の目的とするところは、スペアデータレジスタを用いて
もＳＡＭ部の入出力が正常に行なわれる半導体記憶装置
を得ることにある。
このような目的を達成するために本発明は、一時的に電
流を保持することのできる複数個のデータレジスタと、
このデータレジスタを順次選択してデータレジスタとデ
ータバスとの間でデータの入出力を可能にするシリアル
セレクタと、データレジスタとの置換用のスペアデータ
レジスタと、データレジスタとスペアデータレジスタと
の置換を行なうスペアデータレジスタ選択回路とを備え
、スペアデータレジスタ選択回路は、シリアルセレクタ
からの出力信号を伝送するシリアルセレクタ出力線とス
ペアコラム用センスラインとの間に容量を有し、出力信
号を前記容量に供給するか否かによってデータレジスタ
とスペアデータレジスタとの置換を行なうか否かを決定
するようにしたものである。
流を保持することのできる複数個のデータレジスタと、
このデータレジスタを順次選択してデータレジスタとデ
ータバスとの間でデータの入出力を可能にするシリアル
セレクタと、データレジスタとの置換用のスペアデータ
レジスタと、データレジスタとスペアデータレジスタと
の置換を行なうスペアデータレジスタ選択回路とを備え
、スペアデータレジスタ選択回路は、シリアルセレクタ
からの出力信号を伝送するシリアルセレクタ出力線とス
ペアコラム用センスラインとの間に容量を有し、出力信
号を前記容量に供給するか否かによってデータレジスタ
とスペアデータレジスタとの置換を行なうか否かを決定
するようにしたものである。
本発明による半導体記憶装置においては、スペアデータ
レジスタの選択・非選択の制御はシリアルセレクタの出
力信号により行なわれる。
レジスタの選択・非選択の制御はシリアルセレクタの出
力信号により行なわれる。
第１図は本発明に係わる半導体記憶装置の一実施例を示
す回路図である。第１図において、１ａ、ｌｂ、ｌｃは
正規のデータレジスタ、１ｄはスペアデータレジスタ、
６ａ、６ｂ、６ｃ、６ｄはシリアルゲート、７ａ、７ｂ
、７ｃ、７ｄはビット線対、８ａ、８ｂ、８ｃ、８ｄは
センスアンプで、ビット線対７ｄとセンスアンプ８ｄは
スペアコラムを構成している。また、９ａ、９ｂ、９ｃ
は切断用ヒユーズ、１０はスペアコラム用センスライン
、１１．１３はセンスライン１０を放電するためのトラ
ンジスタ、１２ａ、１２ｂ、１２ｃは各々４ａ、４ｂ、
４ｃとセンスライン１ｏの間に接続されたコンデンサ、
１４はスペアデータレジスタ１ｄ選択時のデータバス接
続用ノード１９を放電するためのトランジスタ、１５は
データバス接続用ノード１９を充電するためのトランジ
スタ、１６は正規のデータレジスタ選択時のデータバス
接続用ノード１８上の電位により制御されるトランジス
タ、１７はノード１９上の電位により制御されるトラン
ジスタ、２０は入出力回路、２１はインバータ回路であ
り、シリアルゲート６ｄと符号１０〜１９の各構成素子
とはスペアデータレジスタ選択回路を構成する。なお、
第１図において第４図と同一部分又は相当部分には同一
符号が付しである。
す回路図である。第１図において、１ａ、ｌｂ、ｌｃは
正規のデータレジスタ、１ｄはスペアデータレジスタ、
６ａ、６ｂ、６ｃ、６ｄはシリアルゲート、７ａ、７ｂ
、７ｃ、７ｄはビット線対、８ａ、８ｂ、８ｃ、８ｄは
センスアンプで、ビット線対７ｄとセンスアンプ８ｄは
スペアコラムを構成している。また、９ａ、９ｂ、９ｃ
は切断用ヒユーズ、１０はスペアコラム用センスライン
、１１．１３はセンスライン１０を放電するためのトラ
ンジスタ、１２ａ、１２ｂ、１２ｃは各々４ａ、４ｂ、
４ｃとセンスライン１ｏの間に接続されたコンデンサ、
１４はスペアデータレジスタ１ｄ選択時のデータバス接
続用ノード１９を放電するためのトランジスタ、１５は
データバス接続用ノード１９を充電するためのトランジ
スタ、１６は正規のデータレジスタ選択時のデータバス
接続用ノード１８上の電位により制御されるトランジス
タ、１７はノード１９上の電位により制御されるトラン
ジスタ、２０は入出力回路、２１はインバータ回路であ
り、シリアルゲート６ｄと符号１０〜１９の各構成素子
とはスペアデータレジスタ選択回路を構成する。なお、
第１図において第４図と同一部分又は相当部分には同一
符号が付しである。
次に本実施例の動作について第２図を参照して説明する
。第２図には第１図中のクロックφ、Ｔ、各ノードの信
号波形等を示しである。シリアルセレクタ３は、第２図
（ａ）のクロックφに同期して、信号ａ、 ｂ、
ｃ （第２図（ｃｌ、 （ｄｉ、 （ｅ））を２１−＜
ｌ） −Ｃのように順次シリアルセレクタ出力線４ａ
、４ｂ、４ｃ上に出力し、ヒユーズ９ｂは切断されてい
るものとする。時刻ｔ１において第２図（ｂ）のクロッ
クＴがｒＨＪレベルとなるので、トランジスタｌｌ、１
３によってスペアコラム用センスライン１０が放電され
（第２図ｆｆ）） 、）ランジスタ１３のしきい値電圧
によって決まる電位になる。トランジスタ１４はトラン
ジスタ１３と同じしきい値電圧なので、トランジスタ１
４は非導通状態となり、トランジスタ１５はクロックＴ
によって導通状態となり、ノード１９がｒＨＪレベルに
充電される（第２図（幻）。
。第２図には第１図中のクロックφ、Ｔ、各ノードの信
号波形等を示しである。シリアルセレクタ３は、第２図
（ａ）のクロックφに同期して、信号ａ、 ｂ、
ｃ （第２図（ｃｌ、 （ｄｉ、 （ｅ））を２１−＜
ｌ） −Ｃのように順次シリアルセレクタ出力線４ａ
、４ｂ、４ｃ上に出力し、ヒユーズ９ｂは切断されてい
るものとする。時刻ｔ１において第２図（ｂ）のクロッ
クＴがｒＨＪレベルとなるので、トランジスタｌｌ、１
３によってスペアコラム用センスライン１０が放電され
（第２図ｆｆ）） 、）ランジスタ１３のしきい値電圧
によって決まる電位になる。トランジスタ１４はトラン
ジスタ１３と同じしきい値電圧なので、トランジスタ１
４は非導通状態となり、トランジスタ１５はクロックＴ
によって導通状態となり、ノード１９がｒＨＪレベルに
充電される（第２図（幻）。
次いで第２図（ｂ）のクロック７が「Ｌ」レベルとなっ
た後、時刻ｔ２において第２図（ａ）のクロックφがｒ
ＨＪレベルとなり、信号ａがシリアルセレクタ３から出
力される。これによりシリアルゲー）６ａが導通状態と
なり、データレジスタ１ａとデータバス５が接続される
。またコンデンサ１２ａによる容量結合により、センス
ライン１ｏの電位が少し上昇する。このためトランジス
タ１４が導通状態となり、ノード１９がｒＬＪレベルに
放電され、インバータ回路２１を通じてノード１８がｒ
ＨＪレベルとなる（第２図（ｈ））。これによりトラン
ジスタ１６が導通状態となり、入出力回路２０にはシリ
アルゲート６ａ、トランジスタ１６を通してデータレジ
スタ１ａが接続される。
た後、時刻ｔ２において第２図（ａ）のクロックφがｒ
ＨＪレベルとなり、信号ａがシリアルセレクタ３から出
力される。これによりシリアルゲー）６ａが導通状態と
なり、データレジスタ１ａとデータバス５が接続される
。またコンデンサ１２ａによる容量結合により、センス
ライン１ｏの電位が少し上昇する。このためトランジス
タ１４が導通状態となり、ノード１９がｒＬＪレベルに
放電され、インバータ回路２１を通じてノード１８がｒ
ＨＪレベルとなる（第２図（ｈ））。これによりトラン
ジスタ１６が導通状態となり、入出力回路２０にはシリ
アルゲート６ａ、トランジスタ１６を通してデータレジ
スタ１ａが接続される。
第２図（ａ）のクロックφがｒＬＪレベルになった後、
時刻ｔ３に再び第２図（ｂ）のクロックＴが「Ｈ」レベ
ルになると、時刻ｔ１の場合と同様にセンスライン１０
は放電され、ノード１９はｒＨＪレベルとなる。次いで
クロックＴがｒＬＪレベルになった後、時刻ｔ４にクロ
ックφが「Ｈ」レベルになるが、ヒユーズ９ｂが切断さ
れているためシリアルセレクタ出力線４ｂ上の電位はｒ
ＬＪレベルのままであり、センスライン１０の電位も変
化しない。従ってノード１９はｒＨＪレベルのままとな
り、ノード１８もｒＬＪレベルのままである。
時刻ｔ３に再び第２図（ｂ）のクロックＴが「Ｈ」レベ
ルになると、時刻ｔ１の場合と同様にセンスライン１０
は放電され、ノード１９はｒＨＪレベルとなる。次いで
クロックＴがｒＬＪレベルになった後、時刻ｔ４にクロ
ックφが「Ｈ」レベルになるが、ヒユーズ９ｂが切断さ
れているためシリアルセレクタ出力線４ｂ上の電位はｒ
ＬＪレベルのままであり、センスライン１０の電位も変
化しない。従ってノード１９はｒＨＪレベルのままとな
り、ノード１８もｒＬＪレベルのままである。
これによりトランジスタ１６は非導通状態となり、トラ
ンジスタ１７が導通状態となる。よって、入出力回路２
０にはシリアルゲート６ｄ、トランジスタ１７を通して
スペアデータレジスタ１ｄが接続される。このようにし
て、ヒユーズ９ｂが切断されたデータレジスタ１ｂはス
ペアデータレジスタ１ｄに置き換えられる。
ンジスタ１７が導通状態となる。よって、入出力回路２
０にはシリアルゲート６ｄ、トランジスタ１７を通して
スペアデータレジスタ１ｄが接続される。このようにし
て、ヒユーズ９ｂが切断されたデータレジスタ１ｂはス
ペアデータレジスタ１ｄに置き換えられる。
なお、上記実施例では、シリアルセレクタ３の出力に切
断用ヒユーズを設けた例を示したが、第３図に示すよう
に、コンデンサ１２ａ、１２ｂ。
断用ヒユーズを設けた例を示したが、第３図に示すよう
に、コンデンサ１２ａ、１２ｂ。
１２ｃとシリアルセレクタ出力線４ａ、４ｂ、４Ｃとの
間に設けてもよい。
間に設けてもよい。
また、上記実施例では、デュアルポー）ＲＡＭの場合に
ついて説明したが、デュアルボー）ＲＡＭに限らず、複
数個のデータレジスタまたはメモリセルとそれを選択す
るシリアルセレクタとから成る記憶装置には同様に適用
が可能である。
ついて説明したが、デュアルボー）ＲＡＭに限らず、複
数個のデータレジスタまたはメモリセルとそれを選択す
るシリアルセレクタとから成る記憶装置には同様に適用
が可能である。
以上説明したように本発明は、スペアコラム用センスラ
インとシリアルセレクタ出力線との結合容量にシリアル
セレクタからの出力信号を供給するか否かによってデー
タレジスタとスペアデータレジスタとの置き換えを行な
うか否かを決定するようにしたことにより、シリアルア
クセスメモリに冗長回路を設けることが非常に小さな回
路で実現できる効果がある。
インとシリアルセレクタ出力線との結合容量にシリアル
セレクタからの出力信号を供給するか否かによってデー
タレジスタとスペアデータレジスタとの置き換えを行な
うか否かを決定するようにしたことにより、シリアルア
クセスメモリに冗長回路を設けることが非常に小さな回
路で実現できる効果がある。
第１図は本発明に係わる半導体記憶装置の一実施例を示
す回路図、第２図はその動作を説明するためのタイムチ
ャート、第３図は本発明の第２の実施例を示す回路図、
第４図は従来の半導体記憶装置を示す回路図である。 １ａ〜ＩＣ・・・データレジスタ、ｌｄ・・・スペアデ
ータレジスタ、２・・・転送ゲート、３・・・シリアル
セレクタ、４ａ〜４Ｃ・・・シリアルセレクタ出力線、
５・・・データバス、６ａ〜６ｄ・・・シリアルゲート
、７ａ〜７ｄ・・・ビット線対、８ａ〜８ｄ・・・セン
スアンプ、９ａ〜９Ｃ・・・切断用ヒユーズ、１０・・
・スペアコラム用センスライン、１１．１３〜１７・・
・トランジスタ、１２ａ〜１２ｃ・・・コンデンサ、１
８．１９・・・ノード、２０・・・入出力回路、２１・
・・インバータ回路。
す回路図、第２図はその動作を説明するためのタイムチ
ャート、第３図は本発明の第２の実施例を示す回路図、
第４図は従来の半導体記憶装置を示す回路図である。 １ａ〜ＩＣ・・・データレジスタ、ｌｄ・・・スペアデ
ータレジスタ、２・・・転送ゲート、３・・・シリアル
セレクタ、４ａ〜４Ｃ・・・シリアルセレクタ出力線、
５・・・データバス、６ａ〜６ｄ・・・シリアルゲート
、７ａ〜７ｄ・・・ビット線対、８ａ〜８ｄ・・・セン
スアンプ、９ａ〜９Ｃ・・・切断用ヒユーズ、１０・・
・スペアコラム用センスライン、１１．１３〜１７・・
・トランジスタ、１２ａ〜１２ｃ・・・コンデンサ、１
８．１９・・・ノード、２０・・・入出力回路、２１・
・・インバータ回路。
Claims (2)
- （１）一時的にデータを保持することのできる複数個の
データレジスタと、このデータレジスタを順次選択して
データレジスタとデータバスとの間でデータの入出力を
可能にするシリアルセレクタと、前記データレジスタと
の置換用のスペアデータレジスタと、前記データレジス
タとスペアデータレジスタとの置換を行なうスペアデー
タレジスタ選択回路とを備え、前記スペアデータレジス
タ選択回路は、前記シリアルセレクタからの出力信号を
伝送するシリアルセレクタ出力線とスペアコラム用セン
スラインとの間に容量を有し、前記出力信号を前記容量
に供給するか否かによって前記データレジスタとスペア
データレジスタとの置換を行なうか否かを決定すること
を特徴とする半導体記憶装置。 - （２）シリアルセレクタ出力線上の電位の値は、前記シ
リアルセレクタ出力線と接続されたヒューズが切断され
たか否かによって異なることを特徴とする特許請求の範
囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62087404A JPS63252000A (ja) | 1987-04-08 | 1987-04-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62087404A JPS63252000A (ja) | 1987-04-08 | 1987-04-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63252000A true JPS63252000A (ja) | 1988-10-19 |
Family
ID=13913934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62087404A Pending JPS63252000A (ja) | 1987-04-08 | 1987-04-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63252000A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02141998A (ja) * | 1988-11-22 | 1990-05-31 | Hitachi Ltd | 不揮発性記憶装置 |
| JPH03238700A (ja) * | 1990-02-15 | 1991-10-24 | Nec Corp | 半導体メモリ |
| JPH04228185A (ja) * | 1990-05-18 | 1992-08-18 | Hyundai Electron Ind Co Ltd | 集積回路のカラム修正回路 |
| JP2013246855A (ja) * | 2012-05-28 | 2013-12-09 | Toshiba Corp | 半導体メモリ |
-
1987
- 1987-04-08 JP JP62087404A patent/JPS63252000A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02141998A (ja) * | 1988-11-22 | 1990-05-31 | Hitachi Ltd | 不揮発性記憶装置 |
| JPH03238700A (ja) * | 1990-02-15 | 1991-10-24 | Nec Corp | 半導体メモリ |
| JPH04228185A (ja) * | 1990-05-18 | 1992-08-18 | Hyundai Electron Ind Co Ltd | 集積回路のカラム修正回路 |
| JP2013246855A (ja) * | 2012-05-28 | 2013-12-09 | Toshiba Corp | 半導体メモリ |
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