KR950007446B1 - 증폭기를 갖는 반도체 기억장치 - Google Patents

증폭기를 갖는 반도체 기억장치 Download PDF

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히다찌마이크로컴퓨터엔지니어링 가부시끼가이샤
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Abstract

내용 없음.

Description

증폭기를 갖는 반도체 기억장치
제1도는 스테이틱 메모리 시스템의 블럭도.
제2도 a는 본 발명의 센스증폭기를 구비한 스테이틱 RAM의 내부구성을 도시한 블럭도.
제2도 b와 제2도 c는 제2도 a의 스테이틱 RAM의 타이밍도.
제3도 a는 본 발명의 다른 실시예를 도시한 센스증폭기를 구비한 스테이틱 RAM의 내부구성을 도시한 블럭도.
제3도 b, 제3도 c는 제3도 a의스테이틱 RAM의 타이밍도.
제4도는 메모리셀 어레이중의 1비트의 메모리셀의 회로도.
제5도는 데이타 출력버퍼의 회로도.
제6도는 본 발명의 센스증폭기의 회로도.
제7도는 본 발명의 다른 실시예의 센스증폭기의 블럭도.
제8도는 센스증폭기에 사용되는 다른 실시예의 비대칭형 차동증폭회로의 회로도.
제9도는 센스증폭기의 주요부의 배치도.
본 발명은 반도체 기억장치(이하, 메모리라 한다)에 관한 것으로, 특히 증폭기를 갖는 반도체 기억장치에 관한 것이다.
스
Figure kpo00000
)를 통해서 센스증폭기에 각각 전달된다. 센스증폭기는 한쌍의 정보에 따라서 발생되는 1쌍의 공통데이타선 사이의 전위차를 증폭하고, 하이레벨 또는 로우레벨의 출력신호를 데이타 출력버퍼로 전달한다. 데이타 출력버퍼는 센스증폭기로부터의 출력신호가 하이레벨인가 로우레벨인가를 그의 논리 임계전압을 기준으로 하여 검출하고, 그 검출된 결과에 따라서 스테이틱 RAM의 하이레벨 또는 로우레벨의 출력데이타를 송출한다.테이틱 RAM에서, 메모리셀로부터 얻어지는 것과 같이, 서로 상보적인 한쌍의 정보는 한쌍의 데이타선 및 한쌍의 공통데이타선(CDL)과 (
"NIKKEL ELECTRONICS, 1980.3.7., 142페이지, 제12도 참조, 야스이"들에 의해 발표된 그 내용을 요약해 보면, 차동모드에 결합된 1쌍의 절연게이트형 전계효과 트랜지스터(이하 MISFET라 한다)와 MISFET의 부하를 형성하는 전류미러회로(능동부하)로 구성된 차동증폭회로를 상술한 센스증폭기로써 사용하는 것이 제안되어 있다. 이 센스증폭기에서, 출력신호는 차동모드에 연결된 한쌍의 MISFET의 드레인 전류 사이의 차와 동일한 양의 전류에 따라서 형성된다. 그러므로, 센스증폭기는 비교적 감도를 높게할 수 있다. 더구나, 차동증폭회로를 구성하는 부하가 능동부하이므로, 차동증폭회로 자체의 이득을 비교적 높게, 예를들면 5정도로 할 수가 있게 된다. 그러나, 스테이틱 RAM의 동작을 고속으로 하기 위해서, 센스증폭기는 다음의 이유에 의해 여전히 높은 이득을 갖는 센스증폭기가 요구된다.
1쌍의 데이타선은 그것에 결합된 다수의 메모리셀을 갖고 있으므로 자체적으로 비교적 큰 기생용량을 갖고 있다. 확장된 메모리 용량의 스테이틱 RAM에서는 1쌍의 공통데이타선이 길게 되므로, 1쌍의 공통데이타선도 비교적 큰 축적용량을 갖는다. 따라스 메모리셀의 정보를 리드할때, 메모리셀에 의해 1쌍의 데이타선에 인가된 전위변화는 기생용량에 의해 제한된 그들의 변화율을 갖는다. 마찬가지로, 1쌍의 데이타선에서 1쌍의 공통데이타선으로 인가되는 전위변화는 1쌍의 공통데이타선의 축적용량에 의해 제한받게 된다. 즉, 메모리셀로부터 리드되는 정보에 따라서 1쌍의 공통데이타선 사이에 인가된 전위차는 신속하지 않고 천천히 크게 된다.
상술한 센스증폭기가 비교적 높은 이득을 갖는다고 하더라도, 이 이득은 대용량의 스테이틱 RAM의 센스증폭기에 대해서는 여전히 불충분하다. 그러므로, 1쌍의 공통데이타선 사이의 전위차가 비교적 높은 값을 가질때, 데이타 출력버퍼를 구동시킬 수 있는 출력신호는 처음에 센스증폭기로부터 공급된다. 따라서, 서로에 대해서 상보적인 정보가 메모리셀에서 1쌍의 데이타선으로 출력된 후 데이타 출력버퍼의 동작되기 전까지 비교적 긴 시간이 요구된다.
더구나, 상기의 센스증폭기에선 그것을 구성하는 차동증폭회로가 서로 상보적인 한쌍의 입력신호를 받고 회로의 접지전위에 대해서 입력신호 사이의 전위차에 따르는 전위를 가는 출력신호를 형성하는 비대칭형차동증폭회로이다. 다음에, 데이타 출력버퍼는 회로의 접지전위에 관련된 논리 임계전압에 따른 센스증폭기로부터 출력신호의 전위를 검출한다. 그러나, 이것에 대해서 데이타 출력버퍼를 구성하는 소자들의 특성은 제조조건등에 의해 변화한다. 소자들의 특성변화는 데이타 출력버퍼의 논리 임계전압의 변화를 초래한다. 데이타 출력버퍼의 논리 임계전압의 이와 같은 변화에 기인하는 스테이틱 RAM의 오동작을 막기 위해서 센스증폭기는 가능한한 가장 큰 진폭의 출력신호를 바람직하게 형성하여야 한다. 그러나, 상술한 센스증폭기의 이득은 그리 높지 않으므로, 1쌍의 공통데이타선 사이의 전위차는 큰 진폭의 출력신호를 형성하기 위해서 여전히 크게 해야 한다. 그러므로, 데이타 출력버퍼가 동작되기 전까지는 아직도 긴 시간이 소요되며, 스테이틱 RAM 의 동작속도는 그것에 따라 제한되어 있다.
또, 센스증폭기를 구성하는 소자들의 특성은 제조조건등의 변화에 기인해서 변화한다. 그것은 센스증폭기의 오프셋을 갖게 한다. 따라서, 센스증폭기는 오프셋에 의해 발생된 오프셋 전압이 현 상태로 데이타 출력버퍼로 전달된다는 단점을 갖는다.
이러한 이유
Figure kpo00001
사이의 전위치가 0.5볼트 정도의 비교적 큰 값에 도달할 때까지 센스증폭기에 의해 구동될 수 없으므로 스테이틱 RAM의 고속동작을 실현하는데 중대한 방해 요소가 된다.로 하여 종전의 센스증폭기를 사용하는 경우에, 출력버퍼는 1쌍의 공통데이타선 CDL과
본 발명의 목적은 고이득의 증폭기(센스증폭기)를 사용하는 것에 의해 고속동작화를 도모한 반도체 기억장치를 제공하는 것이다.
본 발명의 떠다른 목적은 소자 특성의 변화 및 잡음의 영향을 저감한 고감도의 센스증폭기가 마련된 반도체 기억장치를 제공하는 것이다.
본 발명의 또 다른 목적은 동작제어가 용이한 고이득 증폭기를 갖는 반도체 기억장치를 제공하는 것이다.
본 발명에 따르면 전
Figure kpo00002
의 신호를 받는 제1 및 제2의 비대칭형 차동증폭회로로 이루어져 있다. 제1의 비대칭형 차동증폭회로는 공통데이타선 CDL의 신호의 전위가 변화하는 방향과 동일방향(동상)으로 변화하는 전위를 갖는 출력신호를 형성하고, 제2의 비대칭형 차동증폭회로는 공통데이타선 CDL의 신호의 전위가 변화하는 방향과 동일방향(동상)으로 변화하는 전위를 갖는 출력신호를 형성한다. 본 발명에 따르면 상기 전단증폭기와 후단증폭기는 동일 제어신호에 의해서 제어된다.단증폭기와 후단증폭기를 구비함과 동시에 적어도 상기 전단증폭기에서 센스증폭기는 한쌍의 공통데이타선 CDL,
이하 본 발명에 대해서 실시예에 따라 상세히 기술한다.
(스테이틱 메모리 시스템의 구성과 동작)
스테이틱 메모리 시스템의 구성을 제1도를 참조해서 설명한다. 스테이틱 메모리 시스템은 일반적으로 점선으로 둘러싸여 있다. 이 시스템은 다수의 스테이틱 RAM으로 구성된 S-RAM IC ARRAY(이하 S-RAM이라 한다), 컴퓨터내의 중앙처리장치(이하 CPU라 한다, 도시하지 않음), S-RAM 과 CPU 사이의 인터페이스회로로 되어 있다. E는 백업기능을 갖는 전원회로이다. 전원 EB는예를들면 상용 교류를 정류하고 전압을 낮추는 소자로 구성되고, EB는 배터리로 구성되어 있다. 공급전압 Vss와 Vcc는 모든 스태이틱 RAM에서 공통이다.
다음에 스테이틱 메모리 시스템
Figure kpo00003
로
Figure kpo00004
는
Figure kpo00005
단자에 공급된다. MS는 S-RAM의 메모리동작을 개시시키는 메모리개시신호이다. D1~D8은 CPU와 S-RAM을 연결하는 데이타 버스선상의 입출력에이타를 표시한다. 라이트 인에이블신호이고, S-RAM의 데이타의 명령을 리드하고 라이트하는 신호이며, 모든 S-RAM의 써 사용된다. 또한 과 CPU 사이의 입력과 출력신호에 대해 설명한다. 어드레스신호 A0~AK는 실선으로 둘러싸인 S-RAM내의 2K개의 메모리셀중에서 바라는 여러개의 메모리셀을 선택하는 신호이다. 이들중, 어드레스신호 A0~A1는 각종 스테이틱 RAM에서 공통으로 어드레스신호로써 할당되어 있고, 어드레스 신호 A1+1~AK는 IC 어레이의 m열을 선택하는 신호로써 할당되고, 각 열의 스테이틱 RAM에서 공통으로 칩선택신호
다음에 스테이틱 메모리 시스템을 S-RAM과 인터페이스회로로 분리해서 기술한다. 우선, S-RAM은 n·Kbit의 기억용량을 갖는 스테이틱 RAM(이하 RAM을 n·K 스테이틱 RAM이라 하고, 1Kbit는 210=1024/bit를 나타낸다)을 각 열에 m개, 각 행에 B개 배열하고, (n×m) 워드×B비트의 매트릭스 형상으로 결선되어 있는 IC 어레이로 구성하고 있다. B행의 각각에서 스테이틱 RAM의 데이타 입력단자 Din과 데이타 출력단자 Dout는 각각 공통으로 접속되어 있다.
두번째로, 인터페이스회로를 설명한다. ADR은 CPU로부터 송출된 어드레스신호 A0~Ak를 받아서 그들을 S-RAM의 동작에 대한 타이밍의 어드레스신호로 변환하는 어드레스 리시버이다.
DCR은 S-RAM을 구성하는 다수의 스테이틱 RAM중에
Figure kpo00006
1
Figure kpo00007
m"이라 한다. 여기서 m=2K-1)를 송출하는 디코더이다.~서 어드레스신호 A1+1~Ak에 의해 지시된 스테이틱 RAM의 칩을 선택하는 칩선택 제어신호(이하, "
DBD는 DPU와 S-RAM 사이의 데이타 입출력이 게이트 제어신호 GC에
Figure kpo00008
와 메모리 개시신호 MS의 논리적 조합에 의해 형성된다. 의해 전환되는 데이타 버스 드라이버이다. 게이트 제어신호 GC는 라이트 인에이블신호
IC 어레이로부터의 데이타 출력신호 D01~D0B는 선택된 열의 스테이틱 RAM(B개)의 데이타 출력단자로부터 리드되어 DBD로 공급되는 출력신호이다. IC 어레이의 데이타 입력신호 D11~D1B는 바라는 메모리셀로 라이트되는 데이타로써, 그들은 DBD로부터 출력되어 선택된 열의 스테이틱 RAM(B개)의 데이타 입력단자 Din에 공급된다.
(16K 워드×1비트 스테이틱 RMA의 회로 구성)
제2도 a는 16Kbit의 기억용량을 가지며 그의 입출력동작이 단일 비트 단위로 실행되는 스테이틱 RAM의 내부구성을 도시한 것이다.
이 16Kbit의 스테이틱 RAM은 모두 같은 기억용량을 갖고 있는 4개의 매트릭스(메로리 어레이M-ARY1~M-ATR4)를 포함한다. 각 매트릭스에서, 메모리셀은 128열(로우) × 32행(컬럼)으로 배열된다. 그러므로, 각각의 매트릭스는 4096bit (4Kbit)의 기억용량을 갖는다. 각 매트릭스는 로우디코더의 좌우에 각각 2개씩 나누어서 배열되어 있다.
어드레스 신호 A0~A5, A12와 A13에 따라서 그 상보어드레스신호
Figure kpo00009
Figure kpo00010
를
Figure kpo00011
에
Figure kpo00012
Figure kpo00013
중의 어느 한쌍에 접속된다.따라서 얻어지는 28=256개의 디코드된 출력신호는 각각 로우디코더 R-DCR로부터 열의 어드레스 선택선(워드선 WL1~WL128과 WR1~WR128)으로 송출된다. 이와 같이, 각각의 매트릭스를 구성하는 각각의 메모리셀 M-CEL은 워드선 WL1~WL128과 WR1~WR128중의 어느 하나와 다음에 기술하는 상보형 데이타선쌍 얻는다. 단 이들 상보어드레스신호
어드레스신호 a5와 a6은 4개의 메모리 매트릭스중의 하나만을 선택하는데 사용된다. 선택된 하나의 메모리 매트릭스에서 한개의 행을 선택하기 위해서는 어드레스 신호 a7~a11이 사용된다.
회로 GS는 어드레스신호 a5와 a6을 받아서 이 어드레스신호에 대응하는 4개의 메모리 매트릭스 선택신호 m1~m4를 형성한다.
각각의 컬럼디코더 C-DCR~C-DCR4는 어드레스신호 a7~a11에 따라 열을 선택하는 25=32개로 디코드된 출
Figure kpo00014
는
Figure kpo00015
에
Figure kpo00016
가 공통으로 결합되어 있다. 의해 메모리 어레이에 대응해서 4개로 분할되고, 라이트동작에서는 1쌍의 공통데이타선 CDL과 공통데이타선 분할용 트랜지스터력신호를 출력한다. 리드동작에서 1쌍의 공통데이타선 CDL과
센스증폭기 SA1, SA2, SA3, SA4는 각각 1쌍의 공통데이타선 CDL과
Figure kpo00017
의 분할된 부분에 대응해서 배치된다.
이와 같이 1쌍의 공통데이타선 CDL과
Figure kpo00018
를
Figure kpo00019
의 축적용량을 분할하고 리드동작을 고속으로 한다. 분할하고, 이 분할된 부분에 센스증폭기 SA1, SA2, SA3, SA4를 마련해서 1쌍의 공통데이타선 CDL과
어드레스버퍼 ADB는 14개의 외부어드레스신호 A0~A13으로부터 각각 14쌍의 상보형 어드레스신호 a0~a13을 마련하여 그것을 디코더(R-DCR, C-DCR과 GS)에 송출한다.
내부제어신호 발생기 COM-GE는 2개의 외부제어신호
Figure kpo00020
(
Figure kpo00021
(라이트 인에이블신호)를 받아서 CS1(로우디코더 제어신호), SAC(센스증폭기 제어신호), WE(라이트 제어신호), DOC(데이타 출력버퍼 제어신호)와 DIC(데이타 입력버퍼 제어신호)를 송출한다.칩선택신호)와
(16K 워드×1비트 S-RAM의 회로동작)
제2도 a에 도시한 S-RAM의 회로동작을 제2도 b와 제2도 c와 관련하여 기술한다.
S-RAM에서의 모든 동작, 즉 어드레스 설정동작, 리드동작, 라이트동작
Figure kpo00022
가
Figure kpo00023
가 하이레벨일때 실행되고, 라이트동작은 그것이 로우레벨일때 실행된다. 로우레벨인 기간에서만 실행된다. 여기서, 리드동작은 다른쪽의 외부제어신호 은 한쪽의 외부제어신호
우선, 어드레스 설정동작과 리드동작에 대해서 기술한다.
외부제어신호
Figure kpo00024
가
Figure kpo00025
를 하이레벨로 유지하는 것에 의해서 불확정한 어드레스신호에 따른 어드레스 설정동작과 리드동작을 방지할 수 있다. 로우레벨인 경우, 어드레스 설정동작이 이 기간에 인가된 어드레스신호에 따라서 계속적으로 실행된다. 반대로, 이 외부제어신호
외부제어신호
Figure kpo00026
가
Figure kpo00027
와 동기되어 하이레벨의 CS1을 생성한다. 로우디코더 R-DCR은 하이레벨의 내부제어신호 CS1을 받아들임으로 동작이 개시된다. 로우디코더(워드 드라이버로써도 기능) R-DCR은 어드레스버퍼 ADB에서 공급된 8종류의 상보형 어드레스신호쌍 a0~ a5, a12, a13을 디코드하여 다수의 워드선중에서 하나의 워드선을 선택하여 그것을 하이레벨로 구동한다. 로우레벨일때, 내부제어신호 발생기 CON-GE는 이
한편, 4개의 메모리 어레이 M
Figure kpo00028
)
Figure kpo00029
은
Figure kpo00030
)이 선택된다. 행 선택을 위해 디코드된 출력신호에 의해 "ON"상태로 된다. 이와 같이 상보형 데이타선쌍(D11과 이 컬럼디코더(예를들면, C-DCR1)에 의해서 선택된다. 특히, 메모리 선택신호 m1에 의해서 메모리 어레이M-ARY1이 선택되었을때, 컬럼디코더 C-DCR1은 선택신호 m1에 응답해서 그의 동작을 개시한다. 컬럼디코더 C-DCR1은 어드레스 데이타버퍼 ADB로부터 공급된 5종류의 상보형 어드레스신호쌍 a7~ a11를 디코드하고, 디코드된 출력신호중의 하나를 행 선택을 위하여 하이레벨로 한다. 상기 예에서 MISFET 1Q11과 -ARY1~M-ARY4중에서 어느 하나가 메모리 어레이 선택신호 m1~m4에 의해 선택된다. 선택된 1개의 메모리 어레이(예를들면 M-ARY1)중에서 1쌍의 상보형 데이타선(예를들면, D11,
이와 같이 해서 선택된 하나의 워드선과 1쌍의 상보형 데이타선에 연결된 하나의 메모리셀이 선택(어드레스설정)된다.
어드레스설정동작에 의해서 선택된 메모리셀에 저장된 정보는 분할된 공통데이타선쌍중의 1쌍으로 송출되어 센스증폭기(예를들면, SA1)에 의해 증폭된다.
이 경우, 4개의 센스증폭기 SA1, SA2, SA3, SA4중 어느 하나가 메모리 어레이의 선택신호 m1~m4에 의해서 선택된다. 선택된 하나의 센스증폭기만이 하이레벨의 내부제어신호 SAC를 받고 있는 기간동안 동작한다.
이와 같이 4개의 센스증폭기 SA1, SA2, SA3, SA4중 사용할 필요가 없는 센스증폭기를 비동작상태로 유지하는 것에 의해 S-RAM의 저소비전력화를 도모할 수가 있다. 비동작상태에서 3개의 센스증폭기의 출력은 하이임피던스(플로팅)상태로 유지된다.
센스증폭기의 출력신호는 데이타 출력버퍼 DOB에 의해 증폭되고, 출력데이타 Dout로써 S-RAM의 밖으로 송출된다.
데이타 출력버퍼 DOB는 하이레벨의 제어신호 DOC를 받고 있는 기간동안 동작하게 된다.
다음에, 라이트동작을 설명한다.
외부제어신호
Figure kpo00031
가
Figure kpo00032
로
Figure kpo00033
도 전기적으로 연결된 단이 공통데이타선으로 된다. 인가된다. 모든 공통데이타선 분할용 트랜지스터가 "ON"상태로 되어 있기 때문에, 리드동작에서 분할된 공통데이타선이 라이트동작에서는 연결되어 있다. 즉, 라이트동작중에서 공통데이타선 CDL은 전기적으로 연결된 단일 공통데이타선으로 되고, 마찬가지로 공통데이타선 로우레벨로 될때, 그것에 동기한 하이레벨의 제어신호 WE는 제어신호 발생기 COM-GE에서 공통데이타선 분할용 트랜지스터
한편, 데이타 입력버퍼 DIB는 로우레벨
Figure kpo00034
로 송출한다.의 제어신호 DIC를 받고 있는 기간동안 S-RAM의 외부로부터의 입력데이타신호 Din을 증폭시키고, 증폭된 신호를 공통으로 결합된 공통데이타선쌍 CDL과
공통데이타선쌍 CDL,
Figure kpo00035
로 송출된 입력데이타신호는 어드레스 설정동작에 의해 설정된 단일 메모리셀 M-CEL로 라이트된다.
(2K 워드×8비트 S-RAM의 회로 구성)
제3도 a는 16K 비트의 기억용량을 갖고, 그의 입출력동작이 8비트 단위로 실행되는 S-RAM의 내부구성을 도시한 것이다.
16K 비트의 메모리 IC는 모두 같은 기억용량을 갖는 8개의 매트릭스(메모리 어레이 M-ARY1~M-ARY8)를 포함한다. 각각의 매트릭스에서 메모리셀은 128열×16행으로 되어 있다. 그러므로 각각의 매트릭스는 기억용량이 2048비트(2Kbit)로 된다. 도면에서 보는 바와 같이 각 매트릭스는 로우디코더 R-DCR의 좌우에 4개씩 나누어서 배치되어 있다.
어드레스신호 A0~A6에 따라서 얻어진 27=128디코드된 출력신호는 로우디코더 R-DCR에 의해 열의 어드레스 선택선(워드선WL1~WL128과 WR1~WR128)으로 각각 송출된다.
이와 같이 각각의 매트릭스의 각
Figure kpo00036
중 어느 한쌍에 접속되어 있다.메모리셀 M-CEL은 워드선 WL1~WL128과 WR1~WR128중의 어느 하나와 다음에 기술하는 상보형 데이타선쌍
워드선 중간 버퍼 MB1과 MB2는 워드선 WL1~WL128과 WR1~WR128의 말단에서의 지연시간을 가능한한 줄이기 위해 증폭작용을하고, 메모리 어레이 M-ARY2와 M-ARY3, M-ARY6과 M-ARY7 사이에 각각 배치되어 있다.
어드레스신호 A7~A10은 8개의 매트릭스 각각에서 상보형 데이타선의 한쌍의 선택하는데 사용된다.
컬럼디코더 C-DCR은 어드레스 신호 A7~A10에 따라서 열을 선택하기 위한 27=16개 디코드된 출력신호를 출력한다.
어드레스버퍼 ADB는 각각 11개의 외부 어드레스신호 A0~A10으로부터 11쌍의 어드레스신호 a0~a10를 마련하여 그들을 디코더회로 (R-DCR과 C-DCR)로 출력한다.
내부제어신호 발생기 COM-GE는 3개의
Figure kpo00037
(
Figure kpo00038
(
Figure kpo00039
(
Figure kpo00040
·C·O(데이타 출력버퍼 제어신호)를 송출한다.출력 인에이블신호)를 받아서 신호 CS1(로우디코더 제어신호), CS12(센스증폭기와 데이타 입력버퍼 제어신호), W·C(라이트 제어신호)와 라이트 인에이블신호)와 칩선택신호), 외부제어신호
(2K 워드×8비트 S-RAM의 회로동작)
제3도 a에 도시한 S-RAM의 회로동작을 제3도 b, c의 타이밍도를 참조하여 설명한다. 제2도 a에 도시한 S-RAM과 동일한 동작에 대한 설명은 생략한다.
외부제어신호
Figure kpo00041
는 8비트의 출력신호를 S-RAM의 외부로 송출하는 경우의 출력타이밍을 제어하기 위해 사용된다.
먼저, 어드레스 설정동작과 리드동작을 설명한다.
로우디코더(워드 드라이버로써도 작용) R-DCR은 어드레스버퍼 ADB에서 공급된 7종류의 상보형 어드레스신호쌍 a0~a6을 디코드하고, 다수의 워드선중에서 좌우 1쌍을 워드선을 선택하여 그것을 하이레벨로 구동한다.
한편, 컬럼디코더 C-DCR은 8개의 메모리 어레이 M-ARY1~M-ARY8 각각에서 하나의 행을 선택한다. 즉, 컬럼디코더 C-DCR은 어드레스버퍼 ADB에서 공급된 상보형 어드레스신호쌍 a7~a10를 디코드하고, 각각의 메모리 어레이로부터 하나의 행을 선택하는 것과 같이 컬럼 선택을 위해 디코드된 출력신호를 공급한다.
이렇게 하여 각각의 메모리 어레이에 대해서 선택된 상보형 데이타선쌍과 선택된 워드선에 결합된 8개의 메모리셀이 선택(어드레스설정)된다. 즉, 하나의 메모리셀이 각 메모리 어레이에서 선택된다.
어드레스 설정동작으로
Figure kpo00042
로 송출되어 각 센스증폭기 SA에 의해 증폭된다.선택된 메모리셀의 정보는 각 메모리 어레이의 공통데이타선쌍 CDL과
센스증폭기 SA는 제어신호 CS
Figure kpo00043
에 동기하여 하이레벨로 되는 것에 따라서 동작을 개시한다. 또, 제어신호 CS12가 하이레벨에 있는 기간동안 계속 동작한다.12가 외부제어신호
센스증폭기 SA의 출력신호는 데이타 출력버퍼 DOB에 의해 증폭되어 출력데이타 Dout~Dout8로서 스테이틱 RAM의 밖으로 송출된다.
그런데, 데이타 출력버퍼 DOB는 하이레
Figure kpo00044
·C·O를 받고 있는 기간동안 동작한다.벨의 제어신호
다음으로 라이트동작에 대해서 설명한다.
외부제어신호
Figure kpo00045
와
Figure kpo00046
가
Figure kpo00047
에
Figure kpo00048
와 대응하는 데이타 입력버퍼 DIB가 결합된다. 인가한다. 그리하여, 라이트 제어트랜지스터는 "ON"상태로 되고, 각각의 공통데이타선쌍 CDL과 모두 로우레벨로 되었을때, 내부제어신호 발생기 COM-GE는 동시에 하이레벨의 제어신호 W·C를 라이트 제어트랜지스터
한편, 각각의 메모리 어레이에 대응하여 배치된 데
Figure kpo00049
에 증폭된 신호를 송출한다.이타 입력버퍼 DIB는 로우레벨의 세어신호 CS12를 받고 있는 기간동안 스테이틱 RAM의 외부로부터 인가된 8개의 입력데이타신호 Din1~Din8을 각각 증폭시키고, 각각의 메모리 어레이에 대응하여 배치된 공통데이타선쌍 CDL,
공통데이타선쌍으로 송출된 입력데이타신호는 각각 어드레스 설정동작에 의해 설정된 8개의 메모리셀 M-CEL로 라이트된다.
(메모리셀 회로)
제4도는 제2도 a와 제3도 a의 메모리 어레이중의 1비트의 메모리셀 M-CEL의 회로를 도시한 것이다. 이 메모리셀은 직렬 접속된 부하저항 R1, R2와 구동용 MISFETQ1, Q2로 구성된 한쌍의 인버터회로의 입력과 출력이 교차결합된 플립플롭과 1쌍의 전송게이트용 MISFETQ3, Q4로 구성되어 있다.
(주변회로)
제5도는 주변회로, 예를들면 제2도 a나 제3도 a의 데이타 출력버퍼 DOB를 도시한 것이다. 데이타 출력버퍼 DOB에서는 제어신호 Cont가 논리 "1"(+Vcc)일때, 출력 Dout가 입력신호 In에 따른 논리값으로 되고, 매우 낮은 출력 임피던스가 얻어진다. 반대로, 제어신호 Cont가 "0"이면 데이타 출력버퍼 DOB의 출력 Dout가 입력신호 In과 관계없는 불명확한 값을 갖게 된다. 즉, 매우 높은 출력 임피던스를 얻게 된다. 이러한 방법으로 높거나 낮은 출력 임피던스를 동시에 갖는 버퍼는 다수의 버퍼의 출력신호를 와이어드 OR형태로 구성하는 것을 가능하게 한다.
최종단에서는 무거운 부하를 고속으로 구동할 수 있도록 큰
Figure kpo00050
·C·O가 사용된다.구동력을 갖는 바이폴라 트랜지스터 Q105가 사용된다. 이 바이폴라 트랜지스터 Q105는 P채널 MISFET보다 구동력이 큰 N채널 MISFET Q106과 함께 푸시풀회로를 구성하고 있다. 상기 제어신호 Cont로서는 상술한 신호 DCC 또는
제6도는 상기 스테이틱 RAM에서 사용되는 본 발명의 센스증폭기 SA의 1실시예를 도시한 회로도이다.
이 센스증폭기 SA는 전단증폭기 A1과 후단증폭기 A2로 구성되는 것에 의해 고이득의 증폭기로 된다. 전단증폭기 A1은 제1동작전위점(GND)과 제2동작전위점(Vcc) 사이에 마련되고, 후단증폭기 A2는 마찬가지로 제3동작전위점(GND)의 제4동작전위점(Vcc) 사이에 마련된다. 이 실시예에서는 센스증폭기 SA는 차동모드에 결합된 한쌍의 MISFET Q201, Q202와 각 차등 MISFET의 드레인에 연결된 전류미러회로를 구성하는 한쌍의 능동부하 MISFET Q203, Q204로 형성된 제1의 비대칭형 차동증폭회로 P1, 제1의 비대칭형 차동증폭회로 P2과 같은 구성을 갖고 MISFET Q205~Q208로 구성된 제2의 비대칭형 차동증폭회로 P2, 비대칭형 차동증폭회로 P1 또는 P2와 같은 구성을 갖고 MISFET Q210~Q214로 구성된 제3의 비대칭형 차동증폭회로 P3으로 구성되어 있다.
즉, 각각의 제1 및 제2의 비대칭형 차동증폭회로는 비반전 입력단자(+)에 결합된 게이트를 갖는 MISFET Q201 및 Q205, 반전입력단자(-)에 결합된 게이트와 MISFET Q201 및 Q205에 각각 결합된 소오스를 갖는 MISFET Q202 및 Q206, MISFET Q201, Q202, Q205, Q206의 각각의 드레인에 결합된 능동부하수단을 포함하는 비대칭형 차동증폭회로이며, 그 비반전 입력단자에서 받은 신호와 동상의 신호는 MISFET Q202 ,Q206의 드레인으로부터 얻어진다. 한편, 제3의 비대칭형 차동증폭회로 P3은 비반전 입력단자(+)에 결합된 게이트를 갖는 MISFET Q210, 반전입력단자(-)에 결합된 게이트와 MISFET Q210의 소오스에 결합된 소오스를 갖는 MISFET Q211, MISFET Q210및 Q211의 각각의 드레인에 결합된 능동부하수단을 포함하는 비대칭형 차동증폭회로이며, 그 비반전 입력단자(+)에서 받은 신호와 동상의 신호 D10는 MISFET Q211의 드레인으로부터 얻어진다.
제1 및 제2의 비대칭형 차동증폭회로 P1, P2는 각각 공통데이타
Figure kpo00051
로
Figure kpo00052
를
Figure kpo00053
의
Figure kpo00054
를
Figure kpo00055
가
Figure kpo00056
와
Figure kpo00057
의
Figure kpo00058
를
Figure kpo00059
의
Figure kpo00060
를 형성할 수 있고, 제2의 비대칭형 차동증폭회로 P2는 그의 전위가 신호 D1의 전위변화보다 크게 변화하는 출력신호 D1'를 형성할 수 있다. 전위 변화보다 크게 변화하는 출력신호 형성하고, 제2의 비대칭형 차동증폭회로 P2는 신호 D1의 전위변화와 같은 방향(동상)으로 그의 전위가 변하는 출력신호 D1'를 형성한다. 더우기, 제1 및 제2의 비대칭형 차동증폭회로 P1, P2의 부하 소자는 능동부하이다. 따라서, 제1의 비대칭형 차동증폭회로 P1은 그의 전위가 신호 전위변화와 같은 방향(동상)으로 그의 전위가 변하는 출력신호 D1가 인가된다. 결과적으로, 제1의 비대칭형 차동증폭회로 P1은 신호 공급된다. 비반전 입력단자(+)인 MISFET Q201, Q205의 게이트에는 각각 교차결선에 의한 신호 형성하고, 제2의 비대칭형 차동증폭회로 P2는 신호 D1의 전위가 변하는 방향과 같은 방향(동상)으로 그의 전위가 변하는 출력신호 D1'를 형성한다. 즉, 제1 및 제2의 비대칭형 차동증폭회로 P1, P2의 반전입력단자(-)인 MISFET Q202, Q206의 게이트에는 각각 신호 D1와 전위가 변하는 방향과 같은 방향(동상)으로 그의 전위가 변하는 출력신호 받는다. 제1의 비대칭형 차동증폭회로 P1은 신호 부터 신호 D1와 선쌍 CDL,
본 실시예에서는 센스증폭기의 전압이득을 높이기 위해 전단증폭기 A1을 구성하는 제1 및 제2의 비대칭형 차동증폭회로 P1, P2에서의 출력신호 D1'와 D1'가 후단증폭기 A2를 구성하는 제3의 비대칭형 차동증폭회로 P3으로 인가된다.
제3의 비대칭형 차동증폭회로 P3에서의 출력신호 out(D1")는 제5도에 도시한 데이타 출력버퍼 DOB의 입력단자 In으로 전달된다.
본 실시예에서는 제1 및 제2의 비대칭형 차동증폭회로 P1과 P2에 대해서 공통으로 정전류원을 구성하는 MISFET Q209가 배치되어 있다. MISFET Q209 대신에 각각의 비대칭형 차동증폭회로 P1, P2에 정전류원을 구성하는 MISFET를 배치하여도 된다.
제1, 제2와 제3의 차동증폭회로 P1, P2, P3은 각각 서로 상보적인 1쌍의 신호를 받아서 회로의 접지전위에 대해서 상보적인 신호 사이의 전위차에 대응하는 전위를 갖는 단일신호를 출력한다. 즉, 차동증폭회로는 2개의 신호를 받아서 하나의 신호만을 출력한다. 다른 차동증폭회로로서는 2개의 신호를 받아서 2개의 신호를 송출하는 형이 있다. 이러한 차동증폭회로를 상술한 차동증폭회로(예를들면P1, P2 또는 P3)와 구별하기 위해서 이하에서는 상술한 바와 같이 비대칭형 차동증폭회로라 한다.
바라는 센스증폭기가 제2도 a에 도시한 실시예에서와 같이 다수의 센스증폭기중에서 선택되는 경우, 정전류원으로서의 MSFET Q209, Q214는 제어신호 SAC를 받는 인버터회로 IV1, 메모리 어레이의 선택신호 m1를 받는 인버터회로IV2, MISFET Q215~Q218로 구성된 제어회로 CONT의 출력신호 SC에 의해 스위치 제어된다. 스위치수단(SW1, SW2)으로써의 상기 MISFET Q209 및 Q214가 동일한 제어신호 SC에 의해서 스위치 제어되는 것에 의해 전단증폭기 A1의 동작 기간과 후단증폭기 A2의 동작 기간을 용이하게 일치시킬 수가 있다. 따라서, 센스증폭기 SA가 2단 구성임에도 불구하고 그 동작, 비동작 타이밍을 정확하게 제어할 수가 있다.
이것에 대해서 제3도 a에 도시한 실시예에서와 같이 다수의 센스증폭기가 동시에 동작하는 경우, 제3도 b에 도시한 바와 같은 CS12가 정전류원으로써 MISFET Q209, Q214의 게이트에 인가된다.
본 실시예에 따르면, 전단증폭기 A1에서는 2개의 비대칭형 차동증폭회로 P1, P2에 의해 평형신호 D1'와
Figure kpo00061
가
Figure kpo00062
에
Figure kpo00063
는
Figure kpo00064
의 전위는 신호 D1'의 전위의 상승값과 실질적으로 동일한 양으로 감소한다. 따라서, 이득을 더욱, 높이기 위해서 이와 동일한 비대칭형 차동증폭회로 P3을 후단증폭기 A2에 배치할 수 있다. 제1 및 제2의 비대칭형 차동증폭회로 P1, P2에 의해 형성된다. 특히, 신호 D1'의 전위가 상기 예와 같은 방법으로 상승했을때, 신호 대응해서 증폭된 신호 D1'와 형성된다. 즉, 상보적인 신호 D1와
제1 및 제2의 비대칭형 차동증폭회로 P1, P2는 동일한 모놀리식 IC에 형성되는 것에 의해 서로 동일한 오프셋 전압을 가질 수 있다. 특히, 제1 및 제2의 비대칭형 차동증폭회로 P1, P2가 동일한 반도체 기판에 형성되어 있는 경우, 제조 조건등의 변화에 기인하는 제1의 비대칭형 차동증폭회로 P1을 구성하는 소자의 특성변화는 제2의 비대칭형 차동증폭회로 P2를 구성하는 소자의 특성 변화와 동일하게 된다. 그 결과, 구성 소자의 특성의 변화에 기인하는 제1의 비대칭형 차동증폭회로 P1의 오프셋도 소자의 특성의 변화에 기인하는 제2의 비대칭형 차동증폭회로 P2의 오프셋과 실질적으로 동일하게 된다. 제1의 비대칭형 차동증폭회로 P1의 입력단자(+), (-)에 그들 사이의 전위차를 0(V)로 하는 한쌍의 입력신호가 공급되었을때, 오프셋을 위하여 제1의 비대칭형 차동증폭회로 P1로부터 일정한 양(+)의 오프셋 전압이 가해진다고 가정한다. 그후, 제2의 비대칭형 차동증폭회로 P2에 제1의 비대칭형 차동증폭회로 P1과 같은 입력신호가 공급될때, 그의 오프셋을 위하여 제1의 비대칭형 차동증폭회로 P1에 공급된 오프셋 전압과 동일한 오프센전압을 공급한다.
따라서, 비대칭형 차동증폭회로 P1, P2에 의해 형성된 출력신호 D1'와
Figure kpo00065
는
Figure kpo00066
는 각각 제3의 비대칭형 차동증폭회로 P3에 인가된다. 이 제3의 비대칭형 차동증폭회로 P3은 차동증폭회로이므로, P1, P2에서 공급되는 2입력신호의 차전압이 P3에 의해서 증폭된다. 즉, 2입력신호가 동상 신호인 경우에는 P3에 의한 증폭동작은 실행되지 않는다. 따라서, 각 입력신호에 동상의 오프셋 전압이 발생하여도 P3은 이것을 상쇄할 수가 있다. 즉 출력신호 D1'에 포함된 제1의 비대칭형 차동증폭회로 P1의 오프셋 전압과 출력신호 D1'에 포함된 제2의 비대칭형 차동증폭회로 P2의 오프셋 전압을 상쇄시킬 수 있다. 따라서, 제1 및 제2의 비대칭형 차동증폭회로 P1, P2의 오프셋 전압은 출력 신호 out(D1")에 포함되지 않는다. 제3의 비대칭형 차동증폭회로 P3의 출력신호 P3out(D1")의 신호레벨은 충분히 크므로, 상기의 오프셋 전압은 실질적으로 무시할 수가 있다. 서로 동일한 오프셋 전압을 포함한다. 출력신호 D1'와
비대칭형 차동증폭회로 P2, P1의 오프셋은 제3의 비대칭형 차동증폭회로 P3에서 상쇄되므로, 정전류원을 구성하는 MISFET Q209, Q214는 동시에 동작할 수 있다. 따라서, 출력신호 out(D1")는 고속으로 출력된다. 따라서, 스테이틱 RAM의 동작이 고속으로 된다.
동상의 잡음이 입력신호 D1와
Figure kpo00067
에
Figure kpo00068
에 남는 경우에도 회로 P3이 차동증폭회로이므로, 그것을 상쇄하여 다음 단으로 전달되지 않는다. 작용하는 경우에도 회로 P1과 P2가 차동증폭회로이므로 그것을 상쇄할 수 있다. 따라서, 잡음은 다음 단으로 전달되지 않는다. 마찬가지로, 동상의 잡음이 출력신호 D1'와
상술한 바와 같이 본 발명의 실시예에 따르면, 차
Figure kpo00069
사
Figure kpo00070
에
Figure kpo00071
사이의 전압차가 0.2(V)보다 작은 경우에도 이 실시예의 센스증폭기 SA는 데이타 출력버퍼 DOB를 충분히 구동시킬 수 있는 큰 출력신호를 형성할 수 있으므로, 스테이틱 RAM을 고속화할 수 있다.서의 신호 D1, 이의 전위차가 비교적 작은 경우에도 센스증폭기는 데이타 출력버퍼를 만족스럽게 구동시킬 수 있다. 따라서, 센스증폭기는 서로 상보적인 정보쌍이 메모리셀에서 데이타선쌍 D, D에 출력된 후의 단시간내에 데이타 출력버퍼를 구동시킬 수 있다. 그러므로, 스테이틱 RAM의 고속동작화를 달성할 수가 있다. 예를들면, 공통데이타선쌍 CDL과 동증폭회로에 포함된 오프셋 전압과 잡음의 영향을 줄이고, 고감도와 고이득을 갖는 센스증폭기를 제공할 수 있다. 이때문에, 공통데이타선쌍에서의 신호 D1와
제6도에 도시한 비대칭형 차동증폭회로는 게이트와 드레인이 서로 교차결선된 한쌍의 MISFET를 포함하는 래치회로로 대체시킬 수 있다. 그러나, 이러한 경우에는 래치회로에 유지된 상태를 해제하거나 래치회로를 반대의 상태로 하기 위해 비교적 긴 시간이 요구된다. 따라서, 스테이틱 RAM의 동작 속도가 제한되어 스테이틱 RAM을 고속화할 수 없다.
특히, 앞서 설명한 것과 같이 센스증폭기의 출력신호가 하이레벨 또는 로우레벨
Figure kpo00072
사이의 비교는 2개의 신호의 상대적 전위 사이의 비교이며, 센스증폭기의 출력신호와 상술한 바와 같은 제조 조건에 따라 값이 변하는 기준전압(임계전압) 사이의 비교와는 달리 제조 조건의 변화에 덜 민감하다. 따라서, 오동작이 적은 스테이틱 RAM을 제공할 수가 있다.인지의 여부가 센스증폭기로부터의 출력신호의 전위가 회로의 접지전위에 대해서 데이타 출력버퍼의 논리 임계전압보다 높거나 낮은가의 여부에 따라서 검출되는 경우에, 데이타 출력버퍼의 잡음 마진은 제조 조건의 변화에 기인하는 논리 임계전압의 변화에 의해 작아진다. 한편, 평형신호 D1'와
제7도는 본 발명의 또 다른 실시예의 블럭도이다.
본 실시예에서, 전단증폭기 A1은 상술한 것과 마찬가지인 비대칭형 차동증폭회로 P1과
Figure kpo00073
를
Figure kpo00074
를 형성한다. 각각의 비대칭형 차동증폭회로 P1, P2, P4, P5의 구체적인 회로는 제6도와 동일하므로 다시 반복하여 설명하지 않는다. 형성한다. 그리고, 후단증폭기 A2는 상술한 것과 마찬가지인 비대칭형 차동증폭회로 P4와 P5를 배치하는 것에 의해 구성되어 평형출력신호 OUT, P2에 의해 구성되고, 평형신호 D1'와
평형출력신호 OUT와
Figure kpo00075
를
Figure kpo00076
는
Figure kpo00077
가 센스증폭기의 출력신호로 된다. 따라서, 이 센스증폭기의 출력신호 사이의 전위차는 제6도에 도시한 센스증폭기의 출력신호 out의 진폭의 약 2배로 된다. 즉, 본 실시예의 센스증폭기는 제6도에 도시한 센스증폭기 SA보다 약 2배의 이득을 갖는다. 각 게이트회로 G101과 G102의 한쪽의 입력단자 T1과 T2에 직접 입력된다. 따라서, 데이타 출력버퍼 DOB를 간략화할 수 있다. 이 실시예에서는 평형신호 OUT와 제5도의 데이타 출력버퍼 DOB에 공급하는 경우에는 데이타 출력버퍼 DOB내의 인버터회로 G103이 생략되며, 출력신호 OUT와
또한, 본 실시예에서 비대칭형 차동증폭회로 P1,
Figure kpo00078
에
Figure kpo00079
에
Figure kpo00080
사이의 전위차는 오프셋 전압보다 충분히 크므로, 이 오프셋 전압은 실질적으로 무시된다. 각각 포함된다. 그러나, 출력신호 OUT와 포함되지 않는다. 비대칭형 차동증폭회로 P4와 P5의 오프셋 전압은 출력신호 OUT와 P2를 동일한 반도체 기판에 형성하는 것에 의해 비대칭형 차동증폭회로 P1, P2에 포함된 오프셋 전압은 제6도에서 설명한 것과 같은 이유로 해서 비대칭형 차동증폭회로 P4와 P5에서 상쇄된다. 따라서, 비대칭형 차동증폭회로 P1과 P2의 오프셋 전압은 출력신호 OUT와
동상 잡음이 신호 D1와
Figure kpo00081
에
Figure kpo00082
에
Figure kpo00083
Figure kpo00084
에
Figure kpo00085
의 각각의 전위는 잡음에 의해 변하지 않는다. 모두 작용할 때에도 출력신호 OUT와 및 신호 D1'. 남은 경우에도 비대칭형 차동증폭회로 P4와 P5에서 이것을 상쇄시킬 수 있다. 따라서, 동상 잡음이 신호 D1, 남을 경우에 비대칭형 차동증폭회로 P1과 P2에서 이 잡음을 상쇄시킬 수 있다. 마찬가지로, 동상 잡음이 신호 D1'와
상술한 바와 같이, 이 실시예에 따르면 오프셋 전압과 잡음의 영향을 한층 더 감소시키고, 고감도와 고이득을 갖는 센스증폭기를 제공할 수가 있다.
제8도는 비대칭형 차동증폭회로 P의 또 다른 실시예의 회로도이다.
이 실시예에서 비대칭형 차동증폭회로는 차동모드에 연결된 1쌍의 MISFET Q219 및 Q220, 게이트가 접지되고 MISFET Q219의 부하로써 기능하는 MISFET Q225, MISFET Q219 와 Q221의 공통드레인이 게이트에 접속된 MISFET Q222로 구성되어 있다. 이 실시예의 비대칭형 차동증폭회로 P는 전류미러회로를 부하로서 사용하는 비대칭형 차동증폭회로, 예를들면 제6도에 도시한 비대칭형 차동증폭회로 P1과 비교하여 보다 높은 이득을 갖는다. 그러나, 이 회로는 비교적 높은 오프셋 전압을 갖게 된다. 특히, 비대칭형 차동증폭회로 P에 있어서, MISFET Q221은 비교적 큰 저항을 갖는 부하로서동작한다. 따라서, MISFET Q222의 게이트와 소오스 사이에 비교적 큰 전압을 인가하는 것이 허용된다. 그 결과, 비대칭형 차동증폭회로 P는 높은 이득을 갖는다. 그러나, MISFET Q219와 MISFET Q220의 특성은, 예를들어 제조 조건의 변화에 의해 일치하지 않는다. 이러한 경우, 비반전 입력단자(+)와 반전입력단자(-)에 동일한 전위의 입력신호를 인가하여도 MISFET Q219의 드레인 전류는 MISFET Q220의 드레인 전류보다 커지며, MISFET Q221이 비교적 큰 저항을 갖는 부하이므로 MISFET Q222의 게이트와 소오스 사이에 비교적 큰 전압이 인가된다. 따라서, MISFET Q222의 상호 콘덕턴스가 높아져서 큰 값의 전류가 제공된다. 즉, 비대칭형 차동증폭회로 P는 비교적 큰 오프셋 전압을 갖는다.
그러나, 제8도에 도시한 바와 같이 비대칭형 차동증폭회로가 제6도 또는 제7도의 비대칭형 차동증폭회로 P1과 P2에 사용되는 경우에는 오프셋 전압을 상쇄할 수 있다. 따라서, 오프셋 전압은 아무런 문제를 일으키지 않아 높은 이득을 활용할 수 있다.
제9도는 제6도 또는 제7도의 비대칭형 차동증폭회로 P1과 P2가 모놀리식 IC에 형성된 경우의 배치도이다.
제9도에 있어서, 굵은 실선으로 둘러싸인 부분은 알루미늄 배선층을 나타낸다. 알루미늄 배선층은 공급전압 Vcc의 배선층, 회로의 접지전위 GND의 배선층, 차동 MISFET Q201, Q202와 Q205, Q206의 공통소오스층의 접속용 배선층 및 차동 MISFET의 드레인층과 부하 MISFET 의 드레인층을 접촉하기 위한 배선층으로 사용된다.
제9도에서, 가는 실선으로 둘러싸인 부분은 도전성 다결정 실리콘층을 나타낸다. 도전성 다결정 실리콘층은 각각의 MISFET의 게이트전극과 그것과 관련된 배선층으로 사용된다.
점선으로 둘러싸인 부분은 P형 또는 N형 확산층을 나타낸다. 이 확산층은 MISFET의 소오스층 또는 드레인층 및 차동 MISFET의 게이트를 접속하기 위한 배선층으로 사용된다.
그리고, 일점쇄선으로 둘러싸인 부분은 n형 기판에 형성된 P형 웰층을
Figure kpo00086
표는 콘택트를 나타낸다.나타낸다. 따라서, P형 웰내에 N채널 MISFET가 형성된다. 또
본 발명은 상술한 실시에에 한정되는 것은 아니다.
스테이틱형 RAM의 시스템 구성은 여러가지의 실시형태를 채택할 수 있다.

Claims (23)

  1. 한쌍의 상보적인 신호(D1,
    Figure kpo00087
    )
    Figure kpo00088
    )
    Figure kpo00089
    )
    Figure kpo00090
    ))
    Figure kpo00092
    )
    Figure kpo00093
    )
    Figure kpo00094
    )
    Figure kpo00095
    )와의 차신호에 따라서 하나의 출력신호(out)를 형성하기 위한 수단을 구비한 제3의 비대칭형 차동증폭회로(P3)를 갖는 후단증폭기(A2), 상기 후단증폭기(A2)의 출력신호(out)에 따라서 출력데이타(Dout)를 얻기위한 데이타 출력버퍼(DOB)를 동일의 모놀리식 IC내에 형성하여 이루어지고, 상기 데이타 출력버퍼(DOB)는 또, 상기 출력데이타(Dout)를 얻기 위한 트랜지스터(Q105,Q106)과 이 트랜지스터(Q105,Q<SB.106)의 출력의 출력제어신호(WE, OE)에 따르는 신호(Cont)에 의해서 저출력 임피던스상태 또는 고출력 임피던스상태로 하기 위한 게이트회로(G,SB>101,G102)를 가지며, 상기 각각의 제1 및 제2의 비대칭형 차동증폭회로(P1, P2)는 상기 제1 및 제2의 비반전 입력단자(+)에 결합된 게이트를 갖는 제1의 도전형의 제1의 절연게이트형 전계효과 트랜지스터(Q<SB.201,Q205), 상기 제1 및 제2의 반전입력단자(-)에 결합된 게이트와 상기 제1의 절연게이트형 전계효과 트랜지스터의 소오스에 결합된 소오스를 갖는 상기 제1의 도전형의 제2의 절연게이트형 전계효과 트랜지스터(Q201,Q206), 상기 제1 및 제2의 절연게이트형 전계효과 트랜지스터의 각각의 드레인에 결합된 제2의 도전형의 절연게이트형 전계효과 트랜지스터를 포함하는 제1의 능동부하수단(Q203, Q204, Q207, Q208>/SB>, Q 221, Q222)를 포함하고, 상기 제1 및 제2의 비반전 입력단자(+)에서 받은 상기 신호와 동상의 신호(D1', D1')를 상기 제2의 절연게이트형 전계효과 트랜지스터의 상기 드레인에서 얻는 구성으로 하고, 상기 제3의 비대칭형 차동증폭회로(P3)은 상기 제3의 반전입력단자(-)에 결합된 게이트를 갖는 제1의 도전형의 제5의 절연게이트형 전계효과 트랜지스터(Q,SB>211), 상기 제3의 비반전 입력단자(+)에 결합된 게이트와 상기 제5의 절연게이트형 전계효과 트랜지스터(Q210), 상기 제5 및 제6의 절연게이트형 전계효과 트랜지스터의 각각의 드레인에 결합된 제2의 도전형의 절연게이트형 전계효과 트랜지스터를 포함하는 제2의 능동부하수단(Q212, Q213, Q221, Q<SB.222)을 포함하고, 상기 제3의 비반전 입력단자(+)에서 받은 상기 신호와 동상의 신호(out)를 상기 제5의 절연게이트형 전계효과 트랜지스터(Q211)의 상기 드레인에서 얻는 구성으로 한 증폭기를 갖는 반도체 기억장치.
  2. 특허청구의 범위 제1항에 있어서, 상기 전단증폭기(A1)은 또, 상기 전단증폭기(A1)의 동작타이밍을 제어하기 위한 제1의 스위치수단(Q209)를 갖고, 상기 후단증폭기(A2)는 또, 상기 후단증폭기(A2)의 동작타이밍을 제어하기 위한 제2의 스위치수단(Q<SB.214)을 가지며, 상기 제1 및 제2의 스위치수단(Q209,Q214)는 동일한 제어신호(SC)에 의해서 동시에 제어되는 것을 특징으로 하는 증폭기를 갖는 반도체 기억장치.
  3. 특허청구의 범위 제2항에 있어서, 상기 제1의 능동부하수단은 그의 드레인이 상기 제2의 절연게이트형 전계효과 트랜지스터(Q202,Q206)의 드레인에 결합되고, 그의 게이트가 상기 제1의 도전형의 제1의 절연게이트형 전계효과 트랜지스터(Q201,Q205)의 드레인에 결합된 제2의 도전형의 제3의 절연게이트형 전계효과 트랜지스터(Q204,Q208)과 그의 소오스가 상기 제3의 절연게이트형 전계효과 트랜지스터의 소오스에 결합되고, 그의 게이트와 드레인이 상기 제3의 절연게이트형 전계효과 트랜지스터의 게이트에 결합된 제2의 도전형의 제4의 절연게이트형 전계효과 트랜지스터(Q203,Q207)를 갖는 제1의 전류미러회로를 포함하고, 상기 제2의 농동부하수단은 그의 드레인이 상기 제5의 절연게이트형 전계효과 트랜지스터(Q211)의 드레인에 결합되고, 그의 게이트가 상기 제6의 절연게이트형 전계효과 트랜지스터(Q<SB.210)의 드레인에 결합된 제2의 도전형의 제7의 절연게이트형 전계효과 트랜지스터(Q213)과 그의 소오스가 상기 제7의 절연게이트형 전계효과 트랜지스터의 소오스에 결합되고, 그의 게이트와 드레인이 상기 제7의 절연게이트형 전계효과 트랜지스터의 게이트에 결합된 상기 제2의 도전형의 제8의 절연게이트형 전계효과 트랜지스터(Q212)를 갖는 제2의 전류미러회로를 포함하는 것을 특징으로 하는 증폭기를 갖는 반도체 기억장치.
  4. 특허청구의 범위 제1항에 있어서, 상기 제1의 능동부하수단은 그의 드레인이 상기 제2의 절연게이트형 전계효과 트랜지스터(Q202,Q206)의 드레인에 결합되고, 그의 게이트가 상기 제1의 도전형의 제1의 절연게이트형 전계효과 트랜지스터(Q201,Q205)의 드레인에 결합된 제2의 도전형의 제3의 절연게이트형 전계효과 트랜지스터(Q204,Q208)과 그의 소오스가 상기 제3의 절연게이트형 전계효과 트랜지스터의 소오스에 결합되고, 그의 게이트와 드레인이 상기 제3의 절연게이트형 전계효과 트랜지스터의 게이트에 결합된 제2의 도전형의 제4의 절연게이트형 전계효과 트랜지스터(Q203,Q207)를 갖는 제1의 전류미러회로를 포함하고, 상기 제2의 농동부하수단은 그의 드레인이 상기 제5의 절연게이트형 전계효과 트랜지스터(Q2211)의 드레인에 결합되고, 그의 게이트가 상기 제6의 절연게이트형 전계효과 트랜지스터(Q210)의 드레인에 결합된 제2의 도전형의 제7의 절연게이트형 전계효과 트랜지스터(Q213)과 그의 소오스가 상기 제7의 절연게이트형 전계효과 트랜지스터의 소오스에 결합되고, 그의 게이트와 드레인이 상기 제7의 절연게이트형 전계효과 트랜지스터의 게이트에 결합된 상기 제2의 도전형의 제8의 절연게이트형 전계효과 트랜지스터(Q212)를 갖는 제2의 전류미러회로를 포함하는 것을 특징으로 하는 증폭기를 갖는 반도체 기억장치.
  5. 특허청구의 범위 제1항에 있어서, 상기 데이타 출력버퍼(DOB)는 출력데이타(Dout)를 얻기 위해 서로 직렬로 접속된 제1의 출력트랜지스터(Q105)와 제2의 출력트랜지스터(Q106), 상기 제1의 출력트랜지스터(Q105)의 출력을 출력제어신호(WE, OE)에 따르는 신호(Cont)에 의해서 저출력 임피던스상태 또는 고출력 임피던스상태로 하기 위한 제1의 게이트회로(G,SB>101), 상기 제2의 출력트랜지스터(Q106)의 출력을 출력제어신호(WE, OE)에 따르는 신호(Cont)에 의해서 저출력 임피던스상태 또는 고출력 임피던스상태로 하기 위한 제2의 게이트회로(G102)를 구비하고, 상기 제1의 게이트회로(G101) 및 상기 제2의 게이트회로(G102)는 상기 제1의 출력트랜지스터(Q105) 또는 제2의 출력트랜지스터(Q106)이 저출력 임피던스상태일때에 상기 후단증폭기(A2)에 따라서 동작하는 것을 특징으로 하는 증폭기를 갖는 반도체 기억장치.
  6. 특허청구의 범위 제3항에 있어서, 상기 데이타 출력버퍼(DOB)는 출력데이타(Dout)를 얻기 위해 서로 직렬로 접속된 제1의 출력트랜지스터(Q105)와 제2의 출력트랜지스터(Q106), 상기 제1의 출력트랜지스터(Q105)의 출력을 출력제어신호(WE, OE)에 따르는 신호(Cont)에 의해서 저출력 임피던스상태 또는 고출력 임피던스상태로 하기 위한 제1의 게이트회로(G101), 상기 제2의 출력트랜지스터(Q106)의 출력을 출력제어신호(WE, OE)에 따르는 신호(Cont)에 의해서 저출력 임피던스상태 또는 고출력 임피던스상태로 하기 위한 제2의 게이트회로(G102)와 상기 후단증폭기(A2)의 하나의 출력신호(out)에 따라서 서로 역상의 신호를 얻기 위한 인버터회로(G103)을 구비하고, 상기 제1의 출력트랜지스터(Q105) 또는 제2의 출력트랜지스터(Q106)이 저출력 임피던스상태일때에 상기 제1의 게이트회로(G101)은 상기 서로 역상의 신호중 한쪽의 신호에 의해 동작하고, 제2의 게이트회로는 상기 서로 역상의 신호중 다른쪽의 신호에 의해 동작하는 것을 특징으로 하는 증폭기를 갖는 반도체 기억장치.
  7. 한쌍의 상보적인 신호(D1,
    Figure kpo00096
    )를 공통데이타선(CDL,
    Figure kpo00097
    )로 출력하는 1개 이상의 메모리셀어레이(M-ARY), 상기 공통데이타선의 한쪽(
    Figure kpo00098
    )에 결합되어 상기 상보적인 신호쌍중의 하나의 신호(
    Figure kpo00099
    )를 받는 제1의 비반전 입력단자(+)와 상기 공통데이타선의 다른쪽(CDL)에 결합되어 상기 상보적인 신호쌍중의 다른 하나의 신호(D1)를 받는 제1의 반전입력단자(-)를 가지며, 상기 제1의 비반전 입력단자(+)에서 받은 상기 신호와 동상의 제1의 출력신호(
    Figure kpo00100
    )를 형성하기 위한 수단을 구비한 제1의 비대칭형 차동증폭회로(P1) 및 상기 공통데이타선의 상기 한쪽(
    Figure kpo00101
    )에 결합되어 상기 하나의 신호(
    Figure kpo00102
    )를 받는 제2의 반전입력단자(-)와 상기 공통데이타선의 상기 다른쪽(CDL)에 결합도어 상기 다른 하나의 신호(D1)를 받는 제2의 비반전 입력단자(+)를 가지며, 상기 제2의 비반전 입력단자(+)에서 받은 상기 신호와 동상의 제2의 출력신호(D1')를 형성하기 위한 수단을 구비한 제2의 비대칭형 차동증폭회로(P2)를 포함하는 전단증폭기(A1), 상기 제1의 비대칭형 차동증폭회로(P1)에 결합되어 상기 제1의 출력신호(
    Figure kpo00103
    )를 받는 제3의 반전입력단자(-)와 상기 제2의 비대칭형 차동증폭회로(p2)에 결합되어 상기 제2의 출력신호(D1')를 받는 제3의 비반전 입력단자(+)를 가지며, 상기 제1의 출력신호(
    Figure kpo00104
    )와 상기 제2의 출력신호(D1')와의 차신호에 따라서 하나의 출력신호(OUT)를 형성하기 위한 수단을 구비한 제3의 비대칭형 차동증폭회로(P4) 및 상기 제1의 비대칭형 차동증폭회로(P1)에 결합되어 상기 제1의 출력신호를 받는 제4의 비반전 입력단자(+)와 상기 제2의 비대칭형 차동증폭회로(P2)에 결합되어 상기 제2의 출력신호(D1')를 받는 제4의 반전입력단자(-)를 가지며, 상기 제1의 출력신호(
    Figure kpo00105
    )와 상기 제2의 출력신호(D1')와의 차신호에 따라서 상기 제3의 출력신호와 역상의 제4의 출력신호(
    Figure kpo00106
    )를 형성하기 위한 수단을 구비하 제4의 비대칭형 차동증폭회로(P5)를 갖는 후단증폭기(A2), 상기 후단증폭기(A2)의 상기 제3의 출력신호(OUT) 및 제4의 출력신호(
    Figure kpo00107
    )에 따라서 출력데이타(Dout)를 얻기 위한 데이타 출력버퍼(DOB)를 동일의 모놀리식 IC내에 형성하여 이루어지고, 상기 데이타 출력버퍼(DOB)는 또, 상기 출력데이타(Dout)를 얻기 위한 트랜지스터(Q105,Q106)과 이 트랜지스터(Q105,Q106)의 출력의 출력제어신호(WE, OE)에 따르는 신호(Cont)에 의해서 저출력 임피던스상태 또는 고출력 임피던스상태로 하기 위한 게이트회로(G101,G102)를 가지며, 상기 각각의 제1 및 제2의 비대칭형 차동증폭회로(P1, P2)는 상기 제1 및 제2의 비반전 입력단자(+)에 결합된 게이트를 갖는 제1의 도전형의 제1의 절연게이트형 전계효과 트랜지스터(Q201,Q205), 상기 제1 및 제2의 반전입력단자(-)에 결합된 게이트와 상기 제1의 절연게이트형 전계효과 트랜지스터의 소오스에 결합된 소오스를 갖는 상기 제1의 도전형의 제2의 절연게이트형 전계효과 트랜지스터(Q202,Q206), 상기 제1 및 제2의 절연게이트형 전계효과 트랜지스터의 각각의 드레인에 결합된 제2의 도전형의 절연게이트형 전계효과 트랜지스터를 포함하는 제1의 능동부하수단(Q203, Q204, Q207, Q208)을 포함하고, 상기 제1 및 제2의 비반전 입력단자(+)에서 받은 상기 신호와 동상의 신호(D1',
    Figure kpo00108
    )를 상기 제2의 절연게이트형 전계효과 트랜지스터의 상기 드레인에서 얻는 구성으로 하고, 상기 각각의 제3 및 제4의 비대칭형 차동증폭회로(P4, P5)는 상기 제3 및 제4의 비반전입력단자(+)에 결합된 게이트를 갖는 제1의 도전형의 제5의 절연게이트형 전계효과 트랜지스터, 상기 제3 및 제4의 반전 입력단자(-)에 결합된 게이트와 상기 제5의 절연게이트형 전계효과 트랜지스터의 소오스에 결합된 소오스를 갖는 상기 제1의 도전형의 제6의 절연게이트형 전계효과 트랜지스터, 상기 제5 및 제6의 절연게이트형 전계효과 트랜지스터의 각각의 드레인에 결합된 제2의 도전형의 절연게이트형 전계효과 트랜지스터를 포함하는 제2의 능동부하수단을 포함하고, 상기 제3 및 제4의 비반전 입력단자(+)에서 받은 상기 신호와 동상의 신호(OUT,
    Figure kpo00109
    )를 상기 제6의 절연게이트형 전계효과 트랜지스터의 상기 드레인에서 얻는 구성으로 한 증폭기를 갖는 반도체 기억장치.
  8. 특허청구의 범위 제7항에 있어서, 상기 전단증폭기(A1)은 또, 상기 전단증폭기(A1)의 동작타이밍을 제어하기 위한 제1의 스위치수단(Q209)를 갖고, 상기 후단증폭기(A2)는 또, 상기 후단증폭기(A2)의 동작타이밍을 제어하기 위한 제2의 스위치수단을 가지며, 상기 제1 및 제2의 스위치수단은 동일한 제어신호(SC)에 의해서 동시에 제어되는 것을 특징으로 하는 증폭기를 갖는 반도체 기억장치.
  9. 특허청구의 범위 제8항에 있어서, 상기 제1의 능동부하수단은 그의 드레인이 상기 제2의 절연게이트형 전계효과 트랜지스터(Q202,Q206)의 드레인에 결합되고, 그의 게이트가 상기 제1의 도전형의 제1의 절연게이트형 전계효과 트랜지스터(Q201,Q205)의 드레인에 결합된 제2의 도전형의 제3의 절연게이트형 전계효과 트랜지스터(Q204,Q208)과 그의 소오스가 상기 제3의 절연게이트형 전계효과 트랜지스터의 소오스에 결합되고, 그의 게이트와 드레인이 상기 제3의 절연게이트형 전계효과 트랜지스터의 게이트에 결합된 제2의 도전형의 제4의 절연게이트형 전계효과 트랜지스터(Q203,Q207)를 갖는 제1의 전류미러회로를 포함하고, 상기 제2의 농동부하수단은 그의 드레인이 상기 제6의 절연게이트형 전계효과 트랜지스터의 드레인에 결합되고, 그의 게이트가 상기 제5의 절연게이트형 전계효과 트랜지스터의 드레인에 결합된 제2의 도전형의 제7의 절연게이트형 전계효과 트랜지스터와 그의 소오스가 상기 제7의 절연게이트형 전계효과 트랜지스터의 소오스에 결합되고, 그의 게이트와 드레인이 상기 제7의 절연게이트형 전계효과 트랜지스터의 게이트에 결합된 상기 제2의 도전형의 제8의 절연게이트형 전계효과 트랜지스터를 갖는 제2의 전류미러회로를 포함하는 것을 특징으로 하는 증폭기를 갖는 반도체 기억장치.
  10. 특허청구의 범위 제7항에 있어서, 상기 제1의 능동부하수단은 그의 드레인이 상기 제2의 절연게이트형 전계효과 트랜지스터(Q202,Q206)의 드레인에 결합되고, 그의 게이트가 상기 제1의 도전형의 제1의 절연게이트형 전계효과 트랜지스터(Q201,Q205)의 드레인에 결합된 제2의 도전형의 제3의 절연게이트형 전계효과 트랜지스터(Q204,Q208)과 그의 소오스가 상기 제3의 절연게이트형 전계효과 트랜지스터의 소오스에 결합되고, 그의 게이트와 드레인이 상기 제3의 절연게이트형 전계효과 트랜지스터의 게이트에 결합된 제2의 도전형의 제4의 절연게이트형 전계효과 트랜지스터(Q203,Q207)를 갖는 제1의 전류미러회로를 포함하고, 상기 제2의 농동부하수단은 그의 드레인이 상기 제6의 절연게이트형 전계효과 트랜지스터의 드레인에 결합되고, 그의 게이트가 상기 제5의 절연게이트형 전계효과 트랜지스터의 드레인에 결합된 제2의 도전형의 제7의 절연게이트형 전계효과 트랜지스터와 그의 소오스가 상기 제7의 절연게이트형 전계효과 트랜지스터의 소오스에 결합되고, 그의 게이트와 드레인이 상기 제7의 절연게이트형 전계효과 트랜지스터의 게이트에 결합된 상기 제2의 도전형의 제8의 절연게이트형 전계효과 트랜지스터를 갖는 제2의 전류미러회로를 포함하는 것을 특징으로 하는 증폭기를 갖는 반도체 기억장치.
  11. 특허청구의 범위 제7항에 있어서, 상기 데이타 출력버퍼(DOB)는 출력데이타(Dout)를 얻기 위해 서로 직렬로 접속된 제1의 출력트랜지스터(Q105)와 제2의 출력트랜지스터(Q106), 상기 제1의 출력트랜지스터(Q105)의 출력을 출력제어신호(WE, OE)에 따르는 신호(Cont)에 의해서 저출력 임피던스상태 또는 고출력 임피던스상태로 하기 위한 제1의 게이트회로(G101), 상기 제2의 출력트랜지스터(Q106)의 출력을 출력제어신호(WE, OE)에 따르는 신호(Cont)에 의해서 저출력 임피던스상태 또는 고출력 임피던스상태로 하기 위한 제2의 게이트회로(G102)를 구비하고, 상기 제1의 출력트랜지스터(Q105) 또는 제2의 출력트랜지스터(Q106)이 저출력 임피던스상태일때에 상기제1의 게이트회로(G101)은 상기 서로 후단증폭기(A2)의 2개의 출력신호(OUT,
    Figure kpo00110
    )중의 한쪽의 출력신호에 의해 동작하고, 제2의 게이트회로(G102)는 상기 후단증폭기(A2)의 2개의 출력신호(OUT,
    Figure kpo00111
    )중의 다른쪽의 출력신호에 의해 동작하는 것을 특징으로 하는 증폭기를 갖는 반도체 기억장치.
  12. 여러개의 메모리셀(M-CEL)중의 선택된 메모리셀에서의 기억정보에 따라 공통데이타선쌍(CDL,
    Figure kpo00112
    )로 표시되는 서로 상보적인 한쌍의 신호(D1,
    Figure kpo00113
    )를 받는 제1 및 제2의 입력단자를 갖는 증폭기(SA)를 포함하는 반도체 기억장치에 있어서, 상기 증폭기(SA)는 동일의 모놀리식 IC내에 형성된 전단증폭기(A1)과 후단증폭기(A2)를 가지며, 상기 전단증폭기(A1)은 제1, 제2, 제3, 제4의 전계효과 트랜지스터(Q202, Q201, Q205, Q206), 상기 제1, 제2, 제3, 제4의 전계효과 트랜지스터와 역도전형의 제5, 제6, 제7, 제8의 전계효과 트랜지스터(Q204, Q203, Q207, Q208)를 갖고, 상기 제5, 제6, 제7, 제8의 트랜지스터의 소오스가 제2의 3동작전위점(Vcc)에 접속되고, 상기 제1의 트랜지스터(Q202)의 드레인과 상기 제5의 트랜지스터(Q204)의 드레인이 접속되고, 상기 제2의 트랜지스터(Q201)의 드레인과 상기 제6의 트랜지스터(Q203)의 드레인이 접속되고,상기 제3의 트랜지스터(Q205)의 드레인과 상기 제7의 트랜지스터(Q207)의 드레인이 접속되고,상기 제4의 트랜지스터(Q206)의 드레인과 상기 제8의 트랜지스터(Q208)의 드레인이 접속되고,상기 제6의 트랜지스터(Q203)의 게이트와 드레인이 접속되고, 상기 제7의 트랜지스터(Q207)의 게이트와 드레인이 접속되고,상기 제5의 트랜지스터(Q204)의 게이트와 상기 제6의 트랜지스터(Q203)의 게이트가 접속되고, 상기 제7의 트랜지스터(Q207)의 게이트와 상기 제8의 트랜지스터(Q204)의 게이트가 접속되고, 상기 제1의 트랜지스터(Q201)의 게이트와 상기 제4의 트랜지스터(Q206)의 게이트가 접속되어 이루어지며, 상기 제1의 트랜지스터(Q202)의 드레인에서 제1의 증폭신호(D1')을 얻고, 상기 제4의 트랜지스터(Q206)의 드레인에서 제2의 증폭신호(D1')를 얻도록 구성되고, 상기 후단증폭기(A2)는 제1, 제2, 제3, 제4의 전계효과 트랜지스터와 동일 도전형의 제9, 제10의 전계효과 트랜지스터(Q211, Q210)과 상기 제9, 제10의 트랜지스터와 역도전형의 제11, 제12의 전계효과 트랜지스터(Q213, Q212)를 갖고,상기 제11, 제12의 트랜지스터의 소오스가 상기 제4의 동작전위점(Vcc)에 접속되고, 상기 제11의 트랜지스터(Q213)의 드레인과 상기 제9의 트랜지스터(Q211)의 드레인이 접속되고, 상기 제12의 트랜지스터(Q212)의 드레인과 상기 제10의 트랜지스터(Q210)의 드레인이 접속되고, 상기 제12의 트랜지스터의 게이트와 드레인이 접속되고, 상기 제11의 트랜지스터의 게이트와 상기 제12의 트랜지스터의 게이트가 접속되고, 상기 제9의 트랜지스터(Q211)의 게이트에 상기 제1의 증폭신호(D1')가 공급되고, 상기 제10의 트랜지스터(Q210)의 게이트에 상기 제2의 증폭신호(D1')가 공급되도록 구성되고, 상기 전단증폭기(A1)은 또, 상기 제1의 동작전위점(Vss)와 상기 제2의 동작전위점(Vcc) 사이에 흐르는 전류를 제어하기 위한 제1의 스위치수단(Q209)를 갖고, 상기 후단증폭기(A2)는 또, 상기 제3의 동작전위점(Vss)와 상기 제4의 동작전위점(Vcc) 사이에 흐르는 전류를 제어하기 위한 제2의 스위치수단(Q214)를 가지며, 상기 제1의 스위치수단(Q209)는 상기 제1, 제2, 제3, 제4의 트랜지스터(Q202, Q201, Q205, Q206)의 소오스와 상기 제1의 동작전위점(Vss) 사이에 접속되고, 상기 제2의 스위치수단(Q214)는 상기 제9, 제10의 트랜지스터(Q211, Q210)의 소오스와 상기 제3의 동작전위점(Vss) 사이에 접속되고, 상기 제1 및 제2의 스위치수단은 어드레스신호에 따르는 신호(CS12, m1, m2, m3, m4)에 의해서 제어되고, 상기 반도체 기억장치는 또, 상기 후단증폭기(A2)의 출력신호(out)에 따라서 출력데이타(Dout)를 얻기 위한 데이타 출력버퍼(DOB)를 포함하고, 상기 데이타 출력버퍼(DOB)는 또 상기 출력데이타(Dout)를 얻기 위한 트랜지스터(Q205, Q206)과 이 트랜지스터(Q205, Q206)의 출력을 출력제어신호(WE, OE)에 따르는 신호(Cont)에 의해서 저출력 임피던스상태 또는 고출력 임피던스상태로 하기 위한 게이트회로(G101, G102)를 갖는 것을 특징으로 하는 증폭기를 갖는 반도체 기억장치.
  13. 특허청구의 범위 제12항에 있어서, 상기 제1의 스위치수단트랜지스터(Q209)와 상기 제2의 스위치수단트랜지스터(Q214)는 동일한 제어신호(SC)에 의해서 동시에 제어되는 것을 특징으로 하는 증폭기를 갖는 반도체 기억장치.
  14. 특허청구의 범위 제12항에 있어서, 상기 데이타 출력버퍼(DOB)는 출력데이타(Dout)를 얻기 위해 서로 직렬로 접속된 제1의 출력트랜지스터(Q105)와 제2의 출력트랜지스터(Q106), 상기 제1의 출력트랜지스터(Q105)의 출력을 출력제어신호(WE, OE)에 따르는 신호(Cont)에 의해서 저출력 임피던스상태 또는 고출력 임피던스상태로 하기 위한 제1의 게이트회로(G101), 상기 제2의 출력트랜지스터(Q106)의 출력을 출력제어신호(WE, OE)에 따르는 신호(Cont)에 의해서 저출력 임피던스상태 또는 고출력 임피던스상태로 하기 위한 제2의 게이트회로(G102)와, 상기 후단증폭기(A2)의 하나의 출력신호(out)에 따라서 서로 역상의 신호를 얻기 위한 인버터회로(G103)을 구비하고, 상기 제1의 출력트랜지스터(Q105) 또는 제2의 출력트랜지스터(Q106)이 저출력 임피던스상태일때에 상기 제1의 게이트회로(G101)은 상기 서로 역상의 신호중 한쪽의 신호에 의해 동작하고, 제2의 게이트회로(G102)는 상기 서로 역상의 신호중 다른쪽의 출력신호에 의해 동작하는 것을 특징으로 하는 증폭기를 갖는 반도체 기억장치.
  15. 특허청구의 범위 제12항에 있어서, 상기 제1의 스위치수단은 상기 제1, 제2, 제3, 제4의 트랜지스터의 소오스와 상기 제1의 동작전위점 사이에 마련되는 제13의 전계효과 트랜지스터(Q209)에 의해서 구성되고, 상기 제2의 스위치수단은 상기 제9, 제10의 트랜지스터의 소우스와 상기 제3의 동작전위점 사이에 마련되는 제14의 전계효과 트랜지스터(Q214)에 의해서 구성되는 것을 특징으로 하는 증폭기를 갖는 반도체 기억장치.
  16. 특허청구범위 제15항에 있어서, 상기 제13의 트랜지스터(Q209)와 상기제14의 트랜지스터(Q214)는 동일한 제어신호(SC)에 의해서 동시에 제어되는 것을 특징으로 하는 증폭기를 갖는 반도체 기억장치.
  17. 특허청구의 범위 제16항에 있어서, 상기 제13의 트랜지스터(Q209)의 게이트와 상기 제14의 트랜지스터(Q214)의 게이트가 직접 접속되어 이루어지는 것을 특징으로 하는 증폭기를 갖는 반도체 기억장치.
  18. 여러개의 메모리셀(M-CEL)중의 선택된 메모리셀에서의 기억정보에 따라 공통데이타선쌍(CDL,
    Figure kpo00114
    )로 표시되는 서로 상보적인 한쌍의 신호(D1,
    Figure kpo00115
    )를 받는 제1 및 제2의 입력단자를 갖는 증폭기(SA)를 포함하는 반도체 기억장치에 있어서, 상기 증폭기(SA)는 동일의 모놀리식 IC내에 형성된 전단증폭기(A1)과 후단증폭기(A2)를 가지며, 상기 전단증폭기(A1)은 제1, 제2, 제3, 제4의 전계효과 트랜지스터(Q202, Q201, Q205, Q206), 상기 제1, 제2, 제3, 제4의 전계효과 트랜지스터와 역도전형의 제5, 제6, 제7, 제8의 전계효과 트랜지스터(Q204, Q203, Q207, Q208)를 갖고, 상기 제5, 제6, 제7, 제8의 트랜지스터의 소오스가 제2의 3동작전위점(Vcc)에 접속되고, 상기 제1의 트랜지스터(Q202)의 드레인과 상기 제5의 트랜지스터(Q204)의 드레인이 접속되고, 상기 제2의 트랜지스터(Q201)의 드레인과 상기 제6의 트랜지스터(Q203)의 드레인이 접속되고,상기 제3의 트랜지스터(Q205)의 드레인과 상기 제7의 트랜지스터(Q207)의 드레인이 접속되고,상기 제4의 트랜지스터(Q206)의 드레인과 상기 제8의 트랜지스터(Q208)의 드레인이 접속되고,상기 제6의 트랜지스터(Q203)의 게이트와 드레인이 접속되고, 상기 제7의 트랜지스터(Q207)의 게이트와 드레인이 접속되고,상기 제5의 트랜지스터(Q204)의 게이트와 상기 제6의 트랜지스터(Q203)의 게이트가 접속되고, 상기 제7의 트랜지스터(Q207)의 게이트와 상기 제8의 트랜지스터(Q204)의 게이트가 접속되고, 상기 제1의 트랜지스터(Q201)의 게이트와 상기 제3의 트랜지스터(Q205)의 게이트가 접속되고, 상기 제2의 트랜지스터(Q201)의 게이트와 상기 제4의 트랜지스터(Q206)의 게이트가 접속되어 이루어지며, 상기 제1의 트랜지스터(Q202)의 드레인에서 제1의 증폭신호(
    Figure kpo00116
    )를 얻고, 상기 제4의 트랜지스터(Q206)의 드레인에서 제2의 증폭신호(D1')를 얻도록 구성되고, 상기 후단증폭기(A2)는 제1, 제2, 제3, 제4의 전계효과 트랜지스터와 동일 도전형의 제9, 제10, 제11, 제12의 전계효과 트랜지스터, 상기 제9, 제10, 제11, 제12의 트랜지스터와 역도전형의 제13, 제14, 제15, 제16의 전계효과 트랜지스터를 갖고,상기 제13, 제14, 제15, 제16의 트랜지스터의 소오스가 제4의 동작전위점(Vcc)에 접속되고, 상기 제9의 트랜지스터의 드레인과 상기 제13의 트랜지스터의 드레인이 접속되고, 상기 제10의 트랜지스터의 드레인과 상기 제14의 트랜지스터의 드레인이 접속되고, 상기 제11의 트랜지스터의 드레인과 상기 제15의 트랜지스터의 드레인이 접속되고, 상기 제12의 트랜지스터의 드레인과 상기 제16의 트랜지스터의 드레인이 접속되고, 상기 제14의 트랜지스터의 게이트와 드레인이 접속되고, 상기 제15의 트랜지스터의 게이트와 드레인이 접속되고, 상기 제13의 트랜지스터의 게이트와 상기 제14의 트랜지스터의 게이트가 접속되고, 상기 제15의 트랜지스터의 게이트와 상기 제16의 트랜지스터의 게이트가 접속되고, 상기 제9의 트랜지스터의 게이트와 상기 제11의 트랜지스터의 게이트가 접속되고, 상기 제10의 트랜지스터의 게이트와 상기 제12의 트랜지스터의 게이트가 접속되고, 상기 제9의 트랜지스터의 게이트에 상기 제1의 증폭신호(D1')가 공급되고, 상기 제12의 트랜지스터의 게이트에 상기 제2의 증폭신호(D1')가 공급되고, 상기 제12의 트랜지스터의 게이트에 상기 제2의 증폭신호(D1')가 공급되고, 상기 제9의 트랜지스터의 드레인에서 제3의 증폭신호(OUT)를 얻고, 상기 제12의 트랜지스터의 드레인에서 제4의 증폭신호(
    Figure kpo00117
    )를 얻도록 구성되고, 상기 전단증폭기(A1)은 또, 상기 제1의 동작전위점(Vss)와 상기 제2의 동작전위점(Vcc) 사이에 흐르는 전류를 제어하기 위한 제1의 스위치수단을 갖고, 상기 후단증폭기(A2)는 또, 상기 제3의 동작전위점(Vss)와 상기 제4의 동작전위점(Vcc) 사이에 흐르는 전류를 제어하기 위한 제2의 스위치수단을 가지며, 상기 제1의 스위치수단은 상기 제1, 제2, 제3, 제4의 트랜지스터(Q202, Q201, Q205, Q206)의 소오스와 상기 제1의 동작전위점(Vss) 사이에 접속되고, 상기 제2의 스위치수단(Q214)는 상기 제9, 제10제11, 제12의 트랜지스터(Q211, Q210)의 소오스와 상기 제3의 동작전위점(Vss) 사이에 접속되고, 상기 제2의 스위치수단은 상기 제9, 제10, 제11, 제12의 트랜지스터의 호오스와 상기 제3의 동작전위점(Vss) 사이에 접속되고, 상기 제1 및 제2의 스위치수단은 어드레스신호에 따르는 신호(CS12, m1, m2, m3, m4)에 의해서 제어되고, 상기 반도체 기억장치는 또, 상기 제3 및 제4의 증폭신호(OUT,
    Figure kpo00118
    )에 따라서 출력데이타(Dout)를 얻기 위한 트랜지스터(Q105, Q106)과 이 트랜지스터(Q105, Q106)의 출력을 출력제어신호(WE, OE)에 따르는 신호(Cont)에 의해서 저출력 임피던스상태 또는 고출력 임피던스상태로 하기 위한 게이트회로(G101, G102)를 갖는 것을 특징으로 하는 증폭기를 갖는 반도체 기억장치.
  19. 특허청구의 범위 제18항에 있어서, 상기 제1의 스위치수단과 상기 제2의 스위치수단은 동일한 제어신호에 의해서 동시에 제어되는 것을 특징으로 하는 증폭기를 갖는 반도체 기억장치.
  20. 특허청구의 범위 제18항에 있어서, 상기 데이타 출력버퍼(DOB)는 출력데이타(Dout)를 얻기 위해 서로 직렬로 접속된 제1의 출력트랜지스터(Q105)와 제2의 출력트랜지스터(Q106), 상기 제1의 출력트랜지스터(Q105)의 출력을 출력제어신호(WE, OE)에 따르는 신호(Cont)에 의해서 저출력 임피던스상태 또는 고출력 임피던스상태로 하기 위한 제1의 게이트회로(G101)과 상기 제2의 출력트랜지스터(Q106)의 출력을 출력제어신호(WE, OE)에 따르는 신호(Cont)에 의해서 저출력 임피던스상태 또는 고출력 임피던스상태로 하기 위한 제2의 게이트회로(G102)를 구비하고, 상기 제1의 출력트랜지스터(Q105) 또는 제2의 출력트랜지스터(Q106)이 저출력 임피던스상태일때에, 상기 제1의 게이트회로(G101)은 상기 후단증폭기(A2)의 2개의 출력신호(OUT,
    Figure kpo00119
    )중의 한쪽의 출력신호에 의해 동작하고, 제2의 게이트회로(G102)는 상기 후단증폭기(A2)의 2개의 출력신호(OUT,
    Figure kpo00120
    )중의 다른쪽의 출력신호에 의해 동작하는 것을 특징으로 하는 증폭기를 갖는 반도체 기억장치.
  21. 특허청구의 범위 제18항에 있어서, 상기 제1의 스위치수단은 상기 제1, 제2, 제3, 제4의 트랜지스터 소오스와 상기 제1의 동작전위점(Vss) 사이에 마련되는 제17의 전계효과 트랜지스터에 의해서 구성되고, 상기 제2의 스위치수단은 상기 제9, 제10, 제11, 제12의 트랜지스터의 소오스와 상기 제3의 동작전위점(Vss) 사이에 마련되는 제18의 전계효과 트랜지스터에 의해서 구성되는 것을 특징으로 하는 증폭기를 갖는 반도체 기억장치.
  22. 특허청구의 범위 제21항에 있어서, 상기 제17의 트랜지스터와 상기 제18의 트랜지스터는 동일한 제어신호에 의해서 동시에 제어되는 것을 특징으로 하는 증폭기를 갖는 반도체 기억장치.
  23. 특허청구의 범위 제21항에 있어서, 상기 제17의 트랜지스터의 게이트와 상기 제18의 트랜지스터의 게이트가 직접 접속되어 이루어지는 것을 특징으로 하는 증폭기를 갖는 반도체 기억장치.
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