JPH0814987B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0814987B2 JPH0814987B2 JP60134002A JP13400285A JPH0814987B2 JP H0814987 B2 JPH0814987 B2 JP H0814987B2 JP 60134002 A JP60134002 A JP 60134002A JP 13400285 A JP13400285 A JP 13400285A JP H0814987 B2 JPH0814987 B2 JP H0814987B2
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Description
【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例え
ば、３状態出力機能を持つ出力回路を備えた内部同期式
のダイナミック型RAM（ランダム・アクセス・メモリ）
に利用して有効な技術に関するものである。
ば、３状態出力機能を持つ出力回路を備えた内部同期式
のダイナミック型RAM（ランダム・アクセス・メモリ）
に利用して有効な技術に関するものである。
本願出願人においては、この発明に先立ってアドレス
信号の変化を検出して内部回路の動作に必要な各種タイ
ミング信号を形成するものとした擬似スタティック型RA
Mを閉発した（特願昭57−164831号）。すなわち、情報
を電荷の形態で記憶するキャパシタとアドレス選択用MO
SFETによって構成されるダイナミック型メモリセルを用
いるとともに、その周辺回路をCMOS（相補型MOS）スタ
ティック型回路で構成し、外部からはスタティック型RA
Mと同等に扱えるようにするものである。このような擬
似スタティック型RAMにおいて、データ入力端子とデー
タ出力端子を半導体集積回路内部で共通化し、共通化さ
れた外部端子での読み出しデータと書き込みデータとの
競合を避けるため、出力イネーブル信号▲▼によっ
て出力回路の動作を制御すると、次のような問題が生じ
た。すなわち、上記出力回路は、その外部端子に結合さ
れるプリント配線板等の実装基板に存在する比較的大き
な容量値の負荷容量（寄生容量）を駆動できることが必
要にされる。読み出し動作において、チップを選択状態
にするとともに出力イネーブル信号▲▼をロウレベ
ルにすると、直ちに出力回路が動作状態にされるため、
以前の動作サイクルの情報を一旦出力させてしまう。こ
の結果として、そのアドレッシングによって選択された
メモリセルの読み出し信号を出力させるとき、真の読み
出し信号レベルが、上記以前の動作サイクルの情報に対
して逆位相であると、一旦ロウレベル（又はハイレベ
ル）にした出力信号をハイレベル（又はロウレベル）に
するため、上記真の読み出し信号を外部端子へ送出する
のに比較的長い時間を費やしてしまう。
信号の変化を検出して内部回路の動作に必要な各種タイ
ミング信号を形成するものとした擬似スタティック型RA
Mを閉発した（特願昭57−164831号）。すなわち、情報
を電荷の形態で記憶するキャパシタとアドレス選択用MO
SFETによって構成されるダイナミック型メモリセルを用
いるとともに、その周辺回路をCMOS（相補型MOS）スタ
ティック型回路で構成し、外部からはスタティック型RA
Mと同等に扱えるようにするものである。このような擬
似スタティック型RAMにおいて、データ入力端子とデー
タ出力端子を半導体集積回路内部で共通化し、共通化さ
れた外部端子での読み出しデータと書き込みデータとの
競合を避けるため、出力イネーブル信号▲▼によっ
て出力回路の動作を制御すると、次のような問題が生じ
た。すなわち、上記出力回路は、その外部端子に結合さ
れるプリント配線板等の実装基板に存在する比較的大き
な容量値の負荷容量（寄生容量）を駆動できることが必
要にされる。読み出し動作において、チップを選択状態
にするとともに出力イネーブル信号▲▼をロウレベ
ルにすると、直ちに出力回路が動作状態にされるため、
以前の動作サイクルの情報を一旦出力させてしまう。こ
の結果として、そのアドレッシングによって選択された
メモリセルの読み出し信号を出力させるとき、真の読み
出し信号レベルが、上記以前の動作サイクルの情報に対
して逆位相であると、一旦ロウレベル（又はハイレベ
ル）にした出力信号をハイレベル（又はロウレベル）に
するため、上記真の読み出し信号を外部端子へ送出する
のに比較的長い時間を費やしてしまう。
また、上記出力回路を構成する出力MOSFETは、上記の
ような負荷容量のチャージアップ又はディスチャージの
ために、比較的大きな電流を電源電圧線及び回路の接地
線に流させる。RAM内の電源電圧線と回路の接地線がそ
れぞれ無視できない抵抗及びインダクタンス成分を持つ
ので、それぞれに比較大きなノイズが発生してしまう。
特に、上記出力イネーブル信号▲▼のロウレベルに
より上記出力回路を動作させると、このタイミングで比
較的大きなノイズが電源電圧又は回路の接地線に発生
し、アドレス信号の取り込みやメモリセルの微少な記憶
情報の読み出し動作タイミング等のような一連の読み出
し動作と重なるため、動作マージンを悪化させてしま
う。
ような負荷容量のチャージアップ又はディスチャージの
ために、比較的大きな電流を電源電圧線及び回路の接地
線に流させる。RAM内の電源電圧線と回路の接地線がそ
れぞれ無視できない抵抗及びインダクタンス成分を持つ
ので、それぞれに比較大きなノイズが発生してしまう。
特に、上記出力イネーブル信号▲▼のロウレベルに
より上記出力回路を動作させると、このタイミングで比
較的大きなノイズが電源電圧又は回路の接地線に発生
し、アドレス信号の取り込みやメモリセルの微少な記憶
情報の読み出し動作タイミング等のような一連の読み出
し動作と重なるため、動作マージンを悪化させてしま
う。
この発明の目的は、高速動作化と動作マージンの向上
を図った半導体記憶装置を提供することにある。
を図った半導体記憶装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述および添付図面から明らかになる
であろう。
は、この明細書の記述および添付図面から明らかになる
であろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
出力ハイインピーダンス状態を含む３状態出力機能を持
つ出力回路を、上記出力回路の入力に増幅出力信号を伝
える増幅回路動作タイミング信号に同期した信号と出力
イネーブル信号との実質的な論理積出力により形成され
た動作タイミング信号によって制御するものである。
要を簡単に説明すれば、下記の通りである。すなわち、
出力ハイインピーダンス状態を含む３状態出力機能を持
つ出力回路を、上記出力回路の入力に増幅出力信号を伝
える増幅回路動作タイミング信号に同期した信号と出力
イネーブル信号との実質的な論理積出力により形成され
た動作タイミング信号によって制御するものである。
第１図には、約32K×８ビット構成のダイナミック型R
AM集積回路のブロック図が示されている。同図の各回路
ブロックは、公知の半導体集積回路の製造技術によっ
て、特に制限されないが、１個の単結晶シリコンのよう
な半導体基板上において形成される。
AM集積回路のブロック図が示されている。同図の各回路
ブロックは、公知の半導体集積回路の製造技術によっ
て、特に制限されないが、１個の単結晶シリコンのよう
な半導体基板上において形成される。
この実施例では、特に制限されないが、メモリアレイ
は、Ｍ−ARY1,M−ARY2のように左右２つに分けて配置さ
れている。各メモリアレイＭ−ARY1,M−ARY2において、
カラム系（データ線）信号線は、８対の相補データ線対
が一組とされ、同図においては縦方向に向かうよう配置
されている。すなわち、メモリアレイを８ブロック（マ
ット）に分けて構成するのではなく、８ビットのデータ
は、同一のメモリアレイ内の互いに隣合う８本の相補デ
ータ線対に対して、１つのアドレスが割り当てられ、同
図では横方向に順に配置される。ロウ系アドレス選択線
（ワード線）は、上記各メモリアレイＭ−ARY1,M−ARY2
に対して共通に横方向に向かうよう形成され、同図では
縦方向に順に配置される。
は、Ｍ−ARY1,M−ARY2のように左右２つに分けて配置さ
れている。各メモリアレイＭ−ARY1,M−ARY2において、
カラム系（データ線）信号線は、８対の相補データ線対
が一組とされ、同図においては縦方向に向かうよう配置
されている。すなわち、メモリアレイを８ブロック（マ
ット）に分けて構成するのではなく、８ビットのデータ
は、同一のメモリアレイ内の互いに隣合う８本の相補デ
ータ線対に対して、１つのアドレスが割り当てられ、同
図では横方向に順に配置される。ロウ系アドレス選択線
（ワード線）は、上記各メモリアレイＭ−ARY1,M−ARY2
に対して共通に横方向に向かうよう形成され、同図では
縦方向に順に配置される。
上記相補データ線対は、カラムスイッチＣ−SW1,C−S
W2を介して８対の共通相補データ線対CD1,CD2に選択的
に接続される。同図においては、上記共通相補データ線
対は横方向に走っている。この共通相補データ線対CD1,
CD2は、メインアンプMA1,MA2の入力端子にそれぞれ接続
される。
W2を介して８対の共通相補データ線対CD1,CD2に選択的
に接続される。同図においては、上記共通相補データ線
対は横方向に走っている。この共通相補データ線対CD1,
CD2は、メインアンプMA1,MA2の入力端子にそれぞれ接続
される。
センスアンプSA1,SA2は、上記メモリアレイの相補デ
ータ線対の微少読み出し電圧を受け、そのタイミング信
号φpaにより動作状態とされ上記読み出し電圧に従って
相補データ線対をハイレベル／ロウレベルに増幅するも
のである。
ータ線対の微少読み出し電圧を受け、そのタイミング信
号φpaにより動作状態とされ上記読み出し電圧に従って
相補データ線対をハイレベル／ロウレベルに増幅するも
のである。
ロウアドレスバッファＲ−ADBは、外部端子からのｍ
＋１ビットのアドレス信号RADを受け、内部相補アドレ
ス信号a0〜am,０〜ｍを形成して、ロウアドレスデ
コーダＲ−DCRに送出する。なお、以後の説明及び図面
においては、一対の内部相補アドレス信号、例えばa0,
０を内部相補アドレス信号a0と表すことにする。した
がって、上記内部相補アドレス信号a0〜am,０〜ｍ
は、内部相補アドレス信号ａ０〜ａｍと表す。
＋１ビットのアドレス信号RADを受け、内部相補アドレ
ス信号a0〜am,０〜ｍを形成して、ロウアドレスデ
コーダＲ−DCRに送出する。なお、以後の説明及び図面
においては、一対の内部相補アドレス信号、例えばa0,
０を内部相補アドレス信号a0と表すことにする。した
がって、上記内部相補アドレス信号a0〜am,０〜ｍ
は、内部相補アドレス信号ａ０〜ａｍと表す。
ロウアドレスデコーダＲ−DCRは、上記アドレス信号
ａ０〜ａｍに従って１本のワード線をワード線選択タイ
ミング信号φｘに同期して選択する。
ａ０〜ａｍに従って１本のワード線をワード線選択タイ
ミング信号φｘに同期して選択する。
カラムアドレスバッファＣ−ADBは、外部端子からの
ｎ＋１ビットのアドレス信号CADを受け、内部相補アド
レス信号ａ０〜an,０〜ｍを形成して、カラムアド
レスデコーダＣ−DCR1,C−DCR2に送出する。なお、上記
内部相補アドレス信号の表し方に従って、図面及び以下
の説明では、上記内部相補アドレス信号a0〜an,０〜
ｎを内部相補アドレス信号ａ０〜ａｎと表す。
ｎ＋１ビットのアドレス信号CADを受け、内部相補アド
レス信号ａ０〜an,０〜ｍを形成して、カラムアド
レスデコーダＣ−DCR1,C−DCR2に送出する。なお、上記
内部相補アドレス信号の表し方に従って、図面及び以下
の説明では、上記内部相補アドレス信号a0〜an,０〜
ｎを内部相補アドレス信号ａ０〜ａｎと表す。
上記カラムアドレスデコーダＣ−DCR1とＣ−DCR2と
は、上記分離されたメモリアレイＭ−ARY1,メモリアレ
イＭ−ARY2に従ってそれぞれ設けられる。上記アドレス
信号ａ０〜ａｎに従った８組の相補データ線対を対応す
る共通相補データ線対に接続するために、カラムアドレ
スデコーダＣ−DCR1,C−DCR2は、上記アドレス信号ａ０
〜ａｎをデコードし、データ線選択タイミング信号φｙ
に同期した選択信号を形成する。カラムスイッチＣ−SW
1,C−SW2は、上記カラムアドレスデコーダＣ−DCR1,C−
DCR2によって形成された選択信号を受け、上記８組の相
補データ線対を対応する８組の共通相補データ対に接続
する。
は、上記分離されたメモリアレイＭ−ARY1,メモリアレ
イＭ−ARY2に従ってそれぞれ設けられる。上記アドレス
信号ａ０〜ａｎに従った８組の相補データ線対を対応す
る共通相補データ線対に接続するために、カラムアドレ
スデコーダＣ−DCR1,C−DCR2は、上記アドレス信号ａ０
〜ａｎをデコードし、データ線選択タイミング信号φｙ
に同期した選択信号を形成する。カラムスイッチＣ−SW
1,C−SW2は、上記カラムアドレスデコーダＣ−DCR1,C−
DCR2によって形成された選択信号を受け、上記８組の相
補データ線対を対応する８組の共通相補データ対に接続
する。
入出力回路I/Oは、読み出しのためのデータ出力回路
と、書込みのためのデータ入力回路とにより構成され
る。データ出力回路は、読み出し時には、動作状態にさ
れた一方のメインアンプMA1又はMA2の出力を増幅して外
部端子D0〜D7に送出する。また、書込み動作時には、上
記外部端子D0〜D7から供給された書込み信号は、上記入
出力回路I/Oに含まれるデータ入力回路によって上記共
通相補データ線対をCD1,CD2に供給される。同図では、
この発明と直接関係がないので上記書込み用の信号経路
を省略して描かれている。なお、上記データ出力回路
は、読み出し動作以外の時には、その出力がハイインピ
ーダンス状態にされ、上記データ入力回路は、書き込み
動作以外の時には、その出力がハイインピーダンス状態
にされる。これによって、集積回路内部で上記データ出
力回路の出力端子とデータ入力回路の入力端子とを共通
化できるものである。
と、書込みのためのデータ入力回路とにより構成され
る。データ出力回路は、読み出し時には、動作状態にさ
れた一方のメインアンプMA1又はMA2の出力を増幅して外
部端子D0〜D7に送出する。また、書込み動作時には、上
記外部端子D0〜D7から供給された書込み信号は、上記入
出力回路I/Oに含まれるデータ入力回路によって上記共
通相補データ線対をCD1,CD2に供給される。同図では、
この発明と直接関係がないので上記書込み用の信号経路
を省略して描かれている。なお、上記データ出力回路
は、読み出し動作以外の時には、その出力がハイインピ
ーダンス状態にされ、上記データ入力回路は、書き込み
動作以外の時には、その出力がハイインピーダンス状態
にされる。これによって、集積回路内部で上記データ出
力回路の出力端子とデータ入力回路の入力端子とを共通
化できるものである。
内部制御信号発生回路TGは、２つの外部制御信号▲
▼（チップイネーブル信号）信号），▲▼（ライ
トイネーブル信号）及び▲▼（出力イネーブル信
号）と、上記アドレス信号a0〜am及びa0〜anを受けるア
ドレス信号変化検出回路ATDで形成されたアドレス信号
の変化検出信号φとを受けて、メモリ動作に必要な各種
タイミング信号を形成して送出する。これによって、RA
Mは、内部で形成したタイミング信号によって動作させ
られるので、IC（集積回路）の外部からはスタティック
型RAMと同様（擬似スタティック型RAM）として動作させ
ることができる。
▼（チップイネーブル信号）信号），▲▼（ライ
トイネーブル信号）及び▲▼（出力イネーブル信
号）と、上記アドレス信号a0〜am及びa0〜anを受けるア
ドレス信号変化検出回路ATDで形成されたアドレス信号
の変化検出信号φとを受けて、メモリ動作に必要な各種
タイミング信号を形成して送出する。これによって、RA
Mは、内部で形成したタイミング信号によって動作させ
られるので、IC（集積回路）の外部からはスタティック
型RAMと同様（擬似スタティック型RAM）として動作させ
ることができる。
第２図には、上記データ出力回路DOBと、上記内部制
御信号発生回路TGに含まれる上記データ出力回路の動作
タイミング信号を形成する回路の一実施例の回路図が示
されている。同図ではＰチャンネルMOSFETは、そのチャ
ンネル部分に直線を付して図示しないＮチャンネルMOSF
ETと区別されている。
御信号発生回路TGに含まれる上記データ出力回路の動作
タイミング信号を形成する回路の一実施例の回路図が示
されている。同図ではＰチャンネルMOSFETは、そのチャ
ンネル部分に直線を付して図示しないＮチャンネルMOSF
ETと区別されている。
データ出力回路DOBは、ノア（NOR）ゲート回路G1,ナ
ンド（NAND）ゲート回路G2,インバータ回路IV1〜IV3及
びプッシュプル形態のＰチャンネル出力MOSFETQ1,Nチャ
ンネル出力MOSFETQ2とにより構成される。すなわち、上
記出力MOSFETQ1のゲートには、ノアゲート回路G1の出力
信号がインバータ回路IV2を通して供給され、出力MOSFE
TQ2のゲートには、ナンドゲート回路G2の出力信号がイ
ンバータ回路IV3を通して供給される。これらのゲート
回路G1,G2の一方の入力には、メインアンプMAの出力信
号が供給される。上記ノアゲート回路G1の他方の入力に
は、インバータ回路IV1によって反転された動作タイミ
ング信号▲▼が供給され、ナンドゲート回路G2の
他方の入力には、動作タイミング信号φopが供給され
る。
ンド（NAND）ゲート回路G2,インバータ回路IV1〜IV3及
びプッシュプル形態のＰチャンネル出力MOSFETQ1,Nチャ
ンネル出力MOSFETQ2とにより構成される。すなわち、上
記出力MOSFETQ1のゲートには、ノアゲート回路G1の出力
信号がインバータ回路IV2を通して供給され、出力MOSFE
TQ2のゲートには、ナンドゲート回路G2の出力信号がイ
ンバータ回路IV3を通して供給される。これらのゲート
回路G1,G2の一方の入力には、メインアンプMAの出力信
号が供給される。上記ノアゲート回路G1の他方の入力に
は、インバータ回路IV1によって反転された動作タイミ
ング信号▲▼が供給され、ナンドゲート回路G2の
他方の入力には、動作タイミング信号φopが供給され
る。
上記動作タイミング信号φopがロウレベル（論理
“0"）なら、ナンドゲート回路G2の出力信号はハイレベ
ル（論理“1"）になり、この信号を受けてインバータ回
路IV3がロウレベルの駆動信号を形成するので、Ｎチャ
ンネル出力MOSFETをオフ状態にする。一方、ノアゲート
回路G1は、反転された動作タイミング信号φopのハイレ
ベルによって、出力信号をロウレベルにしてインバータ
回路IV2の入力に伝える。これによって、インバータ回
路IV2は、ハイレベルの駆動信号を形成してＰチャンネ
ル出力MOSFETQ1をオフ状態にする。これによって、デー
タ出力回路は、その出力がハイインピーダンス状態にさ
れる。
“0"）なら、ナンドゲート回路G2の出力信号はハイレベ
ル（論理“1"）になり、この信号を受けてインバータ回
路IV3がロウレベルの駆動信号を形成するので、Ｎチャ
ンネル出力MOSFETをオフ状態にする。一方、ノアゲート
回路G1は、反転された動作タイミング信号φopのハイレ
ベルによって、出力信号をロウレベルにしてインバータ
回路IV2の入力に伝える。これによって、インバータ回
路IV2は、ハイレベルの駆動信号を形成してＰチャンネ
ル出力MOSFETQ1をオフ状態にする。これによって、デー
タ出力回路は、その出力がハイインピーダンス状態にさ
れる。
上記動作タイミング信号φopがハイレベル（論理
“1"）なら、ナンドゲート回路G2とノアゲート回路G1
が、そのゲートを開くので、メインアンプMAの出力が出
力に伝えられる。すなわち、メインアンプMAの出力がハ
イレベルなら、ナンドゲート回路G2の出力信号はロウレ
ベルにされる。これに応じてインバータ回路IV3は、ハ
イレベルの駆動信号を形成するので、Ｎチャンネル出力
MOSFETQ2はオン状態にされ、ロウレベルの出力信号を外
部端子D0に伝える。この時、ノアゲート回路G1の出力信
号は、メインアンプMAからの出力信号のハイレベルによ
って、その出力信号をロウレベルにする。これに応じて
インバータ回路IV2はハイレベルの駆動信号を形成する
ため、Ｐチャンネル出力MOSFETQ1はオフ状態にされる。
一方、メインアンプMAの出力がロウレベルなら、ナンド
ゲート回路G2の出力信号はハイレベルにされる。これに
応じてインバータ回路IV3は、ロウレベルの駆動信号を
形成するので、Ｎチャンネル出力MOSFETQ2はオフ状態に
される。ノアゲート回路G1の出力信号は、メインアンプ
MAからの出力信号のロウレベルによって、その出力信号
をハイレベルにする。これに応じてインバータ回路IV2
はロウレベルの駆動信号を形成するため、Ｐチャンネル
出力MOSFETQ1はオン状態にされて、ハイレベルの出力信
号を外部端子D0に伝える。
“1"）なら、ナンドゲート回路G2とノアゲート回路G1
が、そのゲートを開くので、メインアンプMAの出力が出
力に伝えられる。すなわち、メインアンプMAの出力がハ
イレベルなら、ナンドゲート回路G2の出力信号はロウレ
ベルにされる。これに応じてインバータ回路IV3は、ハ
イレベルの駆動信号を形成するので、Ｎチャンネル出力
MOSFETQ2はオン状態にされ、ロウレベルの出力信号を外
部端子D0に伝える。この時、ノアゲート回路G1の出力信
号は、メインアンプMAからの出力信号のハイレベルによ
って、その出力信号をロウレベルにする。これに応じて
インバータ回路IV2はハイレベルの駆動信号を形成する
ため、Ｐチャンネル出力MOSFETQ1はオフ状態にされる。
一方、メインアンプMAの出力がロウレベルなら、ナンド
ゲート回路G2の出力信号はハイレベルにされる。これに
応じてインバータ回路IV3は、ロウレベルの駆動信号を
形成するので、Ｎチャンネル出力MOSFETQ2はオフ状態に
される。ノアゲート回路G1の出力信号は、メインアンプ
MAからの出力信号のロウレベルによって、その出力信号
をハイレベルにする。これに応じてインバータ回路IV2
はロウレベルの駆動信号を形成するため、Ｐチャンネル
出力MOSFETQ1はオン状態にされて、ハイレベルの出力信
号を外部端子D0に伝える。
上記動作タイミング信号φopは、次の回路によで形成
される。すなわち、出力イネーブル信号▲▼に基づ
いて内部で形成された内部信号oeと、内部タイミング信
号φrewは、ナンドゲート回路G3に供給される。上記内
部タイミング信号φrewは、例えば、チップ選択状態か
らメインアンプMAが動作状態にされるまでの間ロウレベ
ルにされる信号である。したがって、上記内部タイミン
グ信号φrewに代えて上記メインアンプMAの動作タイミ
ング信号φmaをナンドゲート回路G3の一方の入力に供給
するものであってもよい。上記ナンドゲート回路G3の出
力信号は、インバータ回路IV4の入力に供給される。こ
のインバータ回路IV4の出力から、上記データ出力回路D
OBの動作タイミング信号φopが送出される。
される。すなわち、出力イネーブル信号▲▼に基づ
いて内部で形成された内部信号oeと、内部タイミング信
号φrewは、ナンドゲート回路G3に供給される。上記内
部タイミング信号φrewは、例えば、チップ選択状態か
らメインアンプMAが動作状態にされるまでの間ロウレベ
ルにされる信号である。したがって、上記内部タイミン
グ信号φrewに代えて上記メインアンプMAの動作タイミ
ング信号φmaをナンドゲート回路G3の一方の入力に供給
するものであってもよい。上記ナンドゲート回路G3の出
力信号は、インバータ回路IV4の入力に供給される。こ
のインバータ回路IV4の出力から、上記データ出力回路D
OBの動作タイミング信号φopが送出される。
なお、外部端子D0は、図示しないデータ入力回路DIB
の入力端子にも結合されている。
の入力端子にも結合されている。
この実施例では、チップイネーブル信号▲▼と出
力イネーブル信号▲▼をほゞ同時にロウレベルにし
て、読み出し動作を行う場合、上記内部信号oeは上記出
力イネーブル信号▲▼のロウレベルに従って直ちに
ハイレベルにされる。しかしながら、内部制御信号φre
w（φma）がロウレベルにされているため、ナンドゲー
ト回路G3とインバータ回路IV4とにより形成されるタイ
ミング信号φopはロウレベルのままにされる。これによ
って、データ出力回路DOBは、非動作状態の出力ハイイ
ンピーダンス状態のままにされる。したがって以前の動
作サイクルで残っていた無意味な情報を外部端子に出力
させてしまうことを防止できる。メモリセルからの読み
出しが行われ、メインアンプMAが動作状態にされてその
増幅出力をデータ出力回路DOBの入力に伝えるとほゞ同
期して、上記内部タイミング信号φrew（φma）はハイ
レベルにされる。このタイミング信号φrew（φma）の
ハイレベルによって、ナンドゲート回路G3とインバータ
回路IV4とにより形成されるタイミング信号φopがハイ
レベルにされる。これにより、データ出力回路DOBは、
メインアンプMAにより増幅された真の情報を外部端子D0
へ出力させる。
力イネーブル信号▲▼をほゞ同時にロウレベルにし
て、読み出し動作を行う場合、上記内部信号oeは上記出
力イネーブル信号▲▼のロウレベルに従って直ちに
ハイレベルにされる。しかしながら、内部制御信号φre
w（φma）がロウレベルにされているため、ナンドゲー
ト回路G3とインバータ回路IV4とにより形成されるタイ
ミング信号φopはロウレベルのままにされる。これによ
って、データ出力回路DOBは、非動作状態の出力ハイイ
ンピーダンス状態のままにされる。したがって以前の動
作サイクルで残っていた無意味な情報を外部端子に出力
させてしまうことを防止できる。メモリセルからの読み
出しが行われ、メインアンプMAが動作状態にされてその
増幅出力をデータ出力回路DOBの入力に伝えるとほゞ同
期して、上記内部タイミング信号φrew（φma）はハイ
レベルにされる。このタイミング信号φrew（φma）の
ハイレベルによって、ナンドゲート回路G3とインバータ
回路IV4とにより形成されるタイミング信号φopがハイ
レベルにされる。これにより、データ出力回路DOBは、
メインアンプMAにより増幅された真の情報を外部端子D0
へ出力させる。
（１）内部動作に従ったタイミング信号と出力イネーブ
ル信号との実質的な論理積信号により、データ出力回路
の動作を制御することによって、以前の動作サイクルに
より残っていた無意味な情報を外部端子へ送出すること
を防止できる。これによって、真の情報を直ちに外部端
子へ送出できるから、動作サイクルの短縮化、言い換え
るならば、動作の高速化を図ることができるという効果
が得られる。
ル信号との実質的な論理積信号により、データ出力回路
の動作を制御することによって、以前の動作サイクルに
より残っていた無意味な情報を外部端子へ送出すること
を防止できる。これによって、真の情報を直ちに外部端
子へ送出できるから、動作サイクルの短縮化、言い換え
るならば、動作の高速化を図ることができるという効果
が得られる。
（２）上記（１）により。出力イネーブル信号により直
ちにデータ出力回路が動作することによって、メモリ動
作の途中で電源電圧線又は回路の接地線に比較的大きな
ノイズが発生するのを防止できる。これによって、アド
レスバッファやセンスアンプの動作マージンの向上を図
ることができるという効果が得られる。
ちにデータ出力回路が動作することによって、メモリ動
作の途中で電源電圧線又は回路の接地線に比較的大きな
ノイズが発生するのを防止できる。これによって、アド
レスバッファやセンスアンプの動作マージンの向上を図
ることができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、自動リフレ
ッシュ制御回路を内蔵するものであってもよい。内部の
リフレッシュアドレスカウンタによるリフレッシュアド
レスのモニター等を行うため、出力イネーブル信号▲
▼によって、外部端子へメモリセルの情報を選択的に
出力させる機能が必要とされる場合、上記リフレッシュ
制御信号によって、内部タイミング信号φrew（φma）
による動作タイミング信号φopの時間的制限を無効にさ
せるものであってもよい。データ出力回路は、第３図の
ように、出力MOSFETQ1がＮチャンネルMOSFETから構成さ
れても良い。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、自動リフレ
ッシュ制御回路を内蔵するものであってもよい。内部の
リフレッシュアドレスカウンタによるリフレッシュアド
レスのモニター等を行うため、出力イネーブル信号▲
▼によって、外部端子へメモリセルの情報を選択的に
出力させる機能が必要とされる場合、上記リフレッシュ
制御信号によって、内部タイミング信号φrew（φma）
による動作タイミング信号φopの時間的制限を無効にさ
せるものであってもよい。データ出力回路は、第３図の
ように、出力MOSFETQ1がＮチャンネルMOSFETから構成さ
れても良い。
以上本発明者によってなされた発明をその背景となっ
た利用分野である擬似スタティック型RAMに適用した場
合ついて説明したが、それに限定されるものではなく、
３状態出力機能を持ち、出力イネーブル信号によってそ
の動作が制御される出力回路を含むスタティック型RAM
等の半導体記憶装置に広く利用できる。
た利用分野である擬似スタティック型RAMに適用した場
合ついて説明したが、それに限定されるものではなく、
３状態出力機能を持ち、出力イネーブル信号によってそ
の動作が制御される出力回路を含むスタティック型RAM
等の半導体記憶装置に広く利用できる。
第１図は、この発明をRAMに適用した場合の一実施例を
示す内部構成ブロック図、 第２図は、そのデータ出力回路と内部制御信号発生回路
の一部の実施例を示す回路図、 第３図は、データ出力回路と内部制御信号発生回路の他
の一部の実施例を示す回路図である。 Ｍ−ARY1,M−ARY2…メモリアレイ、SA1,SA2……センス
アンプ,R−ADB……ロウアドレスバッファ,C−SW1,C−SW
2……カラムスイッチ,C−ADB……カラムアドレスバッフ
ァ,R−DCR……ロウアドレスデコーダ,C−DCR1,C−DCR2
……カラムアドレスデコーダ,MA1,MA2……メインアン
プ,TG……内部制御信号発生回路,ATD……アドレス信号
変化検出回路,I/O……入出力回路、DOB……データ出力
回路
示す内部構成ブロック図、 第２図は、そのデータ出力回路と内部制御信号発生回路
の一部の実施例を示す回路図、 第３図は、データ出力回路と内部制御信号発生回路の他
の一部の実施例を示す回路図である。 Ｍ−ARY1,M−ARY2…メモリアレイ、SA1,SA2……センス
アンプ,R−ADB……ロウアドレスバッファ,C−SW1,C−SW
2……カラムスイッチ,C−ADB……カラムアドレスバッフ
ァ,R−DCR……ロウアドレスデコーダ,C−DCR1,C−DCR2
……カラムアドレスデコーダ,MA1,MA2……メインアン
プ,TG……内部制御信号発生回路,ATD……アドレス信号
変化検出回路,I/O……入出力回路、DOB……データ出力
回路
Claims (1)
- 【請求項１】複数のワード線と複数の相補データ線対に
対してダイナミック型メモリセルがマトリックス配置さ
れてなるメモリアレイと、 上記相補データ線に結合されてなり、上記ダイナミック
型メモリセルから読み出された読み出し信号を増幅して
相補データ線対をハイレベルとロウレベルにするセンス
アンプと、 上記複数の相補データ線対を共通相補データ線に選択的
に接続させるカラムスイッチと、 上記相補データ線対とカラムスイッチ及び共通相補デー
タ線を通してメモリセルから読み出された読み出し信号
を動作タイミング信号に同期して増幅するメインアンプ
と、 その動作タイミング信号が有効とされたときに上記メイ
ンアンプの増幅信号を電力増幅して外部端子へ送出さ
せ、上記動作タイミング信号が無効にされたときに出力
ハイインピーダンス状態とされる３状態出力機能を持つ
データ出力回路と、 上記外部端子にその入力端子が接続されてなるデータ入
力回路と、 外部端子から供給される出力イネーブル信号、チップイ
ネーブル信号及びライトイネーブル信号により動作モー
ドを判定し、かつ動作モードに対応された動作タイミン
グ信号を形成するタイミング発生回路とを含み、 上記タイミング発生回路は、上記出力イネーブル信号に
基づいて形成された内部信号とメインアンプの動作タイ
ミングに同期した信号との実質的な論理積信号により上
記データ出力回路の動作タイミング信号を形成するもの
であることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60134002A JPH0814987B2 (ja) | 1985-06-21 | 1985-06-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60134002A JPH0814987B2 (ja) | 1985-06-21 | 1985-06-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61294687A JPS61294687A (ja) | 1986-12-25 |
| JPH0814987B2 true JPH0814987B2 (ja) | 1996-02-14 |
Family
ID=15118082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60134002A Expired - Lifetime JPH0814987B2 (ja) | 1985-06-21 | 1985-06-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0814987B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2626915B2 (ja) * | 1989-04-04 | 1997-07-02 | 三菱電機株式会社 | 出力バツフア回路 |
| JPH0832413A (ja) * | 1994-07-15 | 1996-02-02 | Nec Corp | 同期式ラッチ回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5314526A (en) * | 1976-07-26 | 1978-02-09 | Hitachi Ltd | Semiconductor memory |
| JPS5951073B2 (ja) * | 1980-03-27 | 1984-12-12 | 富士通株式会社 | 半導体記憶装置 |
| JPS5782281A (en) * | 1980-11-07 | 1982-05-22 | Hitachi Ltd | Output level storage circuit |
| JPS59154688A (ja) * | 1983-02-23 | 1984-09-03 | Hitachi Ltd | 半導体メモリ装置 |
-
1985
- 1985-06-21 JP JP60134002A patent/JPH0814987B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61294687A (ja) | 1986-12-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |