JPS5951073B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS5951073B2
JPS5951073B2 JP55039260A JP3926080A JPS5951073B2 JP S5951073 B2 JPS5951073 B2 JP S5951073B2 JP 55039260 A JP55039260 A JP 55039260A JP 3926080 A JP3926080 A JP 3926080A JP S5951073 B2 JPS5951073 B2 JP S5951073B2
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義博 竹前
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers

Description

【発明の詳細な説明】 本発明は、半導体記憶装置特にダイナミックメモリのデ
ータ書込み部に関する。
半導体記憶装置は容量が益々増大する傾向にあり、そし
て容量増大に伴なつて、従来はｌビット４にワード、ｌ
ビット１６にワードなどワード長の大なるものであつた
のが、ワード長よりもビット長が欲しい、例えば４ビッ
トＩＫワード、４ビット４にワードなどが欲しいという
要求が出てくる。
しかしビット数が増えるとチップのピン数が増えるから
、これを抑えるべく、Ｉ１０ピン共通方式が考えられて
いる。これはスタチツクメモリでは実施されているが、
ダイナミックメモリでは若干問題がある。即ちこの場合
は第１図に示す如き構成となり、データ入出力ピンＩ１
０とデータ出力バッファＤＯＢとの間にトランジスタＱ
。、Ｑ。を含むスリーステート回路を接続し、またＩ１
０ピンとデータバッファＤＢ、ＤＢの間にスタチツクデ
ータ書込みバッファＳＤＷＢを設ける。そしてコラムア
ドレスストローブの反転信号ＣＡＳがＬ（ロー）になり
、Ｉ１０ピンにリードデータが出力されたのちライトイ
ネーブルの反転信号ＷＥがＪＬになるとライトイネーブ
ルバッファＷＥＢが動作してＷＥ信号を生じ、該信号は
ＤＯＢに入力されてトランジスタＱ２、Ｑ３をオフにし
、Ｉ１０ピン部をＨ（ハイ）インピーダンスにする。従
つてＩ１０ピンに書込みデータが入力可能となり、一方
ＷＥ信号はＳＤＷＢにも入力してこれを動作可能状態に
するから、該ＳＤＷＢは書込みデータに従つてデータバ
スＤＢ、ＤＢをＨ、Ｌまたはその逆にし、メモリセルヘ
該データ’゛１−’“０’’を書込む。しかしこの回路
では、ダイナミックメモリであるのにスタチツク回路Ｓ
ＤＷＢを使用しており、スタチツク回路は定常時も電力
を消費するからこれではダイナミック回路の特色が薄れ
てしまつ。データ書込みバッファは第１図の方式では書
込みデータを自由に入力できるようにスタチツク型とし
ており、これならデータ入力タイミングに制限はなく単
に最後に入つたデータがセルに書込まれるだけである。
しかしスタチツク型では前述の不利がある。デ一タ書込
みバッファにラッチ機能を持たせるとダイナミック型と
することができるが、この場合はデータラッチ用のクロ
ックが必要であり、そしてこのクロックは前記スリース
テート回路を高インピーダンスにするクロックよりやや
遅らせる必要がある （例えば同時では、誤データを取
込む恐れがある）。勿論特製のクロックを使用すればこ
の問題は簡単に処理できるが、それではクロックが余分
に必要になり、ピン数増加、回路複雑化などを招く。本
発明はデータ書込みバツフアをダイナミツク型にし、そ
して既存のクロツクを利用して該データ書込みバツフア
を動作させて上述の諸問題をすべて解決しようとするも
のである。本発明のダイナミツク型半導体記憶装置はデ
ータ出力バツフアをデータ入出力共用端子へスリーステ
ート回路を介して接続し、かつ該データ入出力共用端子
とデータバスとの間にダイナミツク型のデータ書込みバ
ツフアを接続し、第１のタイミング信号により該スリー
ステート回路を高インピーダンスにし、該スリーステー
ト回路が実質的に高インピーダンスとなつた時に第２の
タイミング信号により該データ書込みバツフアへ書込み
データを取入れるようにしたことを特徴とするが、次に
実施例を参照しながらこれを詳細に説明する。第２図は
本発明の第１の実施例を示し、タロツクとしてＷπの立
下りと立上りを利用するものである。
第１図と比較すれば明らかなように、データ書込みバツ
フアＤＷＢには入カデータラツチ機能を持たせ、ダイナ
ミツク型とする。またラツチ付きの出力デイスエーブル
バツフア０ＤＢおよび゛アンドゲートＧ１を設ける。第
３図のタイムチヤートを参照しながらこの回路の動作を
説明すると、ローアドレスストローブの反転信号ＲＡＳ
がＬになつたのち、時点Ｔ。でａ？がＬになると、ＣＥ
Ｂなどのコラム系回路が動作を始め、Ｉ／０ピンに読取
りデータＲＤが出力される。これはＷＩがＬになる時点
Ｔ，まで続き、この期間が読出し期間Ｒである。時点ｔ
１でＷＥがＬになると０ＤＢｊが動作し、０ＰＤ信号が
Ｈになる。この信号がＤＯＢに入力するとトランジスタ
Ｑ２，Ｑ３をカツトオフし、Ｉ／０を高インピーダンス
ＨＺにする。ＨＺ期間はＷＥがＬであるｔ１〜Ｔ２の間
続く。Ｉ／０がＨＺになつた所で書込みデータＷＤを入
力し、こその後ＷπをＨにする。ＷをＨにしても０ＤＢ
はラツチ付きのため０ＰＤ信号はＨのま・である。そこ
でアンドゲートＧ１の出力Ｎ１はＨになり、ＷＥＢが動
作してＷＥ信号をＨにする。この結果ＤＷＢが動作しＩ
／０ピンからデータを取込んで・ラツチしかつデータバ
スＤＢ，ＤＢへ出力し、セルへ書込む。全ての動作が完
了したらじ？または巧？のＨ、従つてａ（７）Ｈで全て
の回路をりセツトする。こうして本回路ではＷＥ信号の
立下りで１／０ピンをＨＺにし、同立上りで書込み動作
を行なうことができ、ＤＷＢをダイナミツク回路にする
ことが可能である。第４図は本発明の第２の実施例を示
し、本例ではＣ？の立上りとＷ［の立下りを利用する。
この図でＲＥＢはローイネーブルバツフア、ＬＴはラツ
チ回路で、他の回路は第２図と同じである。第５図はタ
イムチヤートを参照しながら本回路の動作を説明すると
、時点Ｔ。でＲＡＳがＬになり、ＲＥＢなどのロー系の
回路が動作し、その後時点ｔ１でＣ？がＬになり、ＣＥ
Ｂなどのコラム系回路が動作開始する。ＤＯＢはＣＥＢ
からのＣＥ信号により駆動されるが、その他のコラム系
の回路はラツチ回路ＬＴｌの出力で゛あるラツチされた
コラムイネーブル信号ＬＣＥにより駆動される。このよ
うにしてコラム系回路が動作してリードデータＲＤが出
力される。次に書込みを行なうためにＩ／０ピンをＨＺ
にするが、これは時点Ｔ２でＣ？がＨ、その後ＣＥがＬ
になることにより行なわれる。一方、他のコラム系回路
はＬＣＥ信号により駆動されているので、ＣＡＳをＨに
してもＬＣＥはＨのま・であり、アクテイブ状態を続け
る。なお従来のメモリで゛はじ？をＨにすると出力をＨ
Ｚにするだけで゛なくコラム系全体をりセツトしてしま
い、書込み動作ができない。次にＩ／０がＨＺになつた
ところでＩ／０に書込みデータＷＤを入力し、ＷＥをＬ
にしてＷＥＢ、およびＤＷＢを駆動し、データバスＤＢ
，ＤＢを通してセルにデータを書込む。以上説明したよ
うに本発明によればデータ書込みバツフアをダイナミツ
ク型とすることができ、しかも該バツフアを駆動するの
に余分のクロツクを必要としないので、ピン数増加など
の不利がない長所を有する。
【図面の簡単な説明】
第１図は従来例を示すプロツク図、第２図および第４図
は本発明の実施例を示すプロツク図、第３図および゛第
５図は動作説明用のタイムチヤートである。 図面でＤＯＢはデータ出力バツフア、Ｑ２，Ｑ３はスリ
ーステート回路を構成するトランジスタ、１／０は入出
力端子、ＤＢ，Ｄはデータバス、ＤＷＢはラツチ機能を
持つデータ書込みバツフア、ＷＥはライトイネーブル、
ＣＡＳはコラムアドレスストローブである。

Claims (1)

    【特許請求の範囲】
  1. １ データ出力バッファをデータ入出力共用端子ヘスリ
    ーステート回路を介して接続し、かつ該データ入出力共
    用端子とデータバスとの間にダイナミック型のデータ書
    込みバッファを接続し、第１のタイミング信号により該
    スリーステート回路を高インピーダンスにし、該スリー
    ステート回路が実質的に高インピーダンスとなつた時に
    第２のタイミング信号により該データ書込みバツフアへ
    書込みデータを取入れるようにしたことを特徴とするダ
    イナミック型半導体記憶装置。
JP55039260A 1980-03-27 1980-03-27 半導体記憶装置 Expired JPS5951073B2 (ja)

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JP55039260A JPS5951073B2 (ja) 1980-03-27 1980-03-27 半導体記憶装置
DE8181301269T DE3175484D1 (en) 1980-03-27 1981-03-25 A semiconductor memory device of a dynamic type having a data read/write circuit
EP81301269A EP0037239B1 (en) 1980-03-27 1981-03-25 A semiconductor memory device of a dynamic type having a data read/write circuit
IE687/81A IE52366B1 (en) 1980-03-27 1981-03-26 A semiconductor memory device of a dynamic type having a data read/write circuit
US06/248,069 US4397001A (en) 1980-03-27 1981-03-27 Semiconductor memory device

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EP0037239A3 (en) 1983-06-29
IE810687L (en) 1981-09-27
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