JPS58128089A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は、半導体記憶装置特にダイオ、り型のランダム
アクセスメモリ（Ｄ−ＲＡＭ）に関する。

（２）技術の背景 半導体記憶装置は集積回路として構成されるが、集積回
路１個のメモリ容量には限界があるので、大容量メモリ
とする場合は第１図に示すように多数のＩＣ（集積回路
）メモリをマトリクス状に配列して用いる。この図で０
０，０１，０２・・・・・・・・・５６．３７はＤ−Ｒ
ＡＭＩＣでＲＡＳ　　はローアドレスストローブパー略
シてラスパー、ｃｈｓｌａコラムアドレスストローブバ
ー略してキャスパーであり、添字０゜１．２．３．は各
脚本例では４群の相互を区別する符号である。ＤＯは出
力データで、添字Ｏ〜７＃ｉ８ビ、ト並列出力の相互を
区別する符号である。

即ちこのメモリ群は４×８個のＩＣメモリを用いて８ビ
、トデータの並列人、出力が可能ｆｋＪ群のメモリシス
テムを構成する。ＩＣメモリにはこの他アドレス信号、
入力（書き込み）データ書き込み可（ＷＥ）信号も入力
されるが、これらの図示は省略しである。メモリアクセ
スの態様状周知の通シで、例えば続出しに際してＲＡＳ
□をＬ（ロー）にするとメモリ群００〜０７はローアド
レスを堆〕込み、次いでＣＡＳｌ）Ｉｔ−Ｌにするとコ
ラムアドレスを取り込み、これらのロー、コラム各アド
レスによシ指定されたメモリセルの記憶データがＤＱｓ
〜ＤＯｙとしてデータバスＤＢから出力される。

ＲＡＳｌ、ＣＡＳｌをＬにすればメモリ群１０〜１７の
選択セル記憶データがデータバスＤＢよ〕出力されてく
る。

（３）従来技術と問題点 ところでか＼るメモリシステムで社告ＩＣメモリの出力
端はデータバスＤＢに接続されてワイヤードオアとなっ
ているので、次のような問題がある。即ち電源投入時な
ど正常又は定常でない異常又は過度状態ではＲＡＳ、Ｃ
ＡＢのＨ（ハイ）、Ｌ（ロー）は不定又は異常であって
、必らずしもＨではない。りま、９Ｌになる場合もめる
。ＬになるとＩＣメモリの出力端から後述の理由でＨ又
はＬのレベルが出力されることがある。ここでＨとなる
かＬとなるかは電源の投入方法、メモリ個々の特性のバ
ラツキなどによシ異なシ確定したものではＬで電源が投
入され、００がＨを出力、０１がＬを出力したとすると
、メモリは第１図の如くワイヤードオアされているので
、第２図に示す如＜％Ｈレベル出力のＩＣメモリ本例で
は００から、Ｌレベル出力のＩＣメモリ本例では０１へ
電流が流れ、この回路には特に抵抗は入っていないので
、太きＤ−ＲＡＭＩＣＯＯの出力段トランジスタ、Ｑｔ
ｔ　ｅ　Ｑｕは同０１のそれである。出力段トランジス
タは１００１Ｆ’程度のデータバスＤＢＫ接続される容
量を数ｎＢで充放電する能力、電流値で言えば１００ｍ
Ａ程度の電流を流す能力を持っておシ、メモリ動作時は
該容蓋充放電の極めて短かい時間流れるだけであるが、
電源オン時の第２図経路による電流はそれよシ遥かに長
り間続くＤＣ（直流）的な電流である。従って出力トラ
ンジスタの損傷及び又は半導体メモリ内のアルミニウム
配線の断線を招く恐れがある。

（４）発明の目的 本発明はか＼る点を改善しようとするものであり、電源
投入時にはＲＡＳ、ＣＡＳがＬレベルでも出力段トラン
ジスタ蝶ハイインピーダンス状態ヲとるようにした。

（５）発明の構成 即ち本発明鉱外部より入力される制御信号に応じて記憶
情報を出力する半導体記憶装置において、＃ＩＩＩＩ制
御信号が該記憶情報を出力させるレベルでありても、電
源投入時Ｋｍメモリのデータ出力段をハイインピーダン
ス状態にする付加回路を設けたことを特徴とするが、次
に実施例を参照しながらこれを詳細に説明する。

（６）発明の実施例 第５図および＃Ｉ４図はＤ−ＲＡＭのデータ出力段の構
成を示す。ｉ３図はＯＥ（アウトグツトイネーブル）ゼ
ネレニタでＩＪ）、ｆｔ４図はＯＥとセルからの読出し
データＤ、Ｄを受けて出力段トランジスタＱｌ　ｅ　Ｑ
ｚ　（第２図のＱ・ｘｅＱ・雪ｍ　Ｑｌｌ　＃　Ｑｍ冨
などを代表して示す）を制御する信号０ＵＴｓ、０ＵＴ
ｓｔ生しる出カバ、ファＯＢを、主として示す。ＯＥゼ
虞レータはトランジスタＱＩＯＩ〜Ｑｌｌｌは電源Ｖｅ
ｃ　。

Ｖｌｌ１間に図示の如く接続してなる。Ｎ１〜Ｎ、は杢
回路の図示ノードを示す。次に第５図および第６図を参
照しながらこの回路の動作を説明する。

ｌζＡｓがＬになるとＤ−ＲＡＭ／Ｉ′ｉローアドレス
を蝦込み、次いでＣＡＳがＬになるとコラムアドレスを
取シ込み、かつ図示しないがコラムクロ、り発生器はＣ
Ｅ（コラムイネーブル）クロックをＨＩＩＣする。ＣＥ
がａ、ｃｇがＬになると第５図でノードＮ１の電位がト
ランジスタＱ１・１のゲート、ソース間容量で突き上げ
られ、またトランジスタＱ用ｅ　Ｑｚｅｓがオン％Ｑ＊
ｅ＊　ｓ　Ｑｌ・１−Ｑｌ・番ｅＱ＊・魯はオフとな択
ノードＮ１の電位が上りてトランジスタＱ１・４がオン
とな夛、ノードＮ、の電位が下る。またノードＨａ　Ｏ
電位はトランジスタＱ１・１がオンであるから、ｃＩ８
クロックに追従して立上る。ノード島の電位が下るとト
ランジスタＱｌｌｌ　ｅ　Ｑｔｔｓはオフとなル、重た
Ｎ４電位立上シでトランジスタＱ！・＊　ｅ　Ｑｔｓｓ
オントナっているから、ノードＮ、の電位は立上ｊ６、
ＭｏｌキャパシタＱＣｓ・によるブートスドラ、プ効果
でノードＮ４の電位は更に突き上げられ、トランジスタ
ー・中。

Ｑｚ１雪は完全オアになる。従りて出力ｏｚはＨ，に生
り、これが第４図の出カバ、７アＯＢの電源とある。

出カバ、７アＯＢのトランジスタＱ１・１＊Ｑｓ・卑は
メモリセルからの続出し出力り、Ｄ（出力バスがとる電
位であって、必ずしも読出しデータとは限らない）によ
り一方がオン、他方がオフとなる。

今（ｈ＠ｔがオン、Ｑｚ・１がオフとすると、バ、　７
７０Ｂの出力ＯＵＴ、がＨ，ＯＵＴ章はＬとなプ、Ｄ−
ＲＡＭ出力出力段トランジスタボ１ン、Ｑｓがオフとな
シ、ＨノペルデータＤＯが出力される。Ｄ、Ｄがこの逆
なら、出力ＤＯはＬＶレベルなる。以上は正常時の動作
であるが、電源投入時などの過度状態では次の如くなる
。

即ち第６図に示すように、ＲＡＳ、ＣＡＳがＬの状態で
電源が投入されると、Ｗｅｅは次第に立上択つれてＣＥ
も立上る。ＣＥが立上るとトランジスタＱ１・凰はオン
になりてノードＮ、の電位はＣＥに追従して立上ってゆ
く。しかしＣｇなどは電源オン時などの特殊な状態では
ｃｇがＬつまシミ源投入前ではＣＥと共にＬであ）、電
源が投入されてＣＥが立上るとそのままＬの状態を持続
する。よってＮ、はＱｌ・雪がオフであるので電位が上
昇する。その結果Ｑ！・４はオンでありＮ、はＬを維持
する。Ｑｌ・６のゲートにもＣＩが入力されソースはＮ
、すなわちＶｌｌｍであるのでＮｌもＬとな夛Ｑ！・７
はオフである。

る。よってＮ４は７０−ティング状態であるが、この特
電＊　ｖｅ＊又は電源投入時上昇する接点に対して容量
をもつと容量結合で電位が上昇する。０１についてはＮ
ＳがＬであるのでＱｔｅｓは°オフである。

よってＱ宜＋ｎによって充電されるが、Ｎ４の場合と同
様容量結合によシミ位が上昇する。このように不充分な
がらＯＮはＨＫなるのでデータ出力り。

はメモリ記憶内容によっては■又はＬとな）、第２図で
説明したように１同じデータバスＤＢを通して電源短絡
電流が流れる。本発明はこれを阻止しようとするもので
実施例をｊＩＺ図および第８図に示す。

第７ｔＩＡで第３図と同じ部分には同じ符号を付してあ
）、そして両者を比較すれば明らかなように第７図は鎖
線プＨｙりＣＢを追加しｔ点が第３図と異なる。第８図
は第４図と同じである。鎖線プロ、りは７リツプ７・ロ
ップ接続されたトランジスタＱ８・ｓ　＊　Ｑｓ・４と
負荷のディプリーショントランジスタＱｓ＊ｓと、制御
用トランジスタＱｌ＠ｌを備える。

次に第９図および第１０図を参照しながら本回路の動作
を説明する。

第９図に示すように、ＲＡＳ、ＣＡＳが立下ると第５図
で説明し友ようにロー、コラムアドレスの取シ込み、Ｃ
Ｅジクロりの発生が行なわれ、Ｎ８電位の突き上げ％　
Ｎ４　ａ　Ｎｌ電位の上昇、Ｎ雪電位の下降、Ｎ、電位
の立上りが行なわれる。付加回路ＣＢにおいては、ノー
ドＮ６はデプリーショントランジスタＱｓ＠ｓにより電
源ＶＣ＠ヘプルアツプされているので最初はＨであシ、
トランジスタＱｓ・１　ｔ　Ｑｓ＠ｘはオン、Ｑｓ・４
はオフであるが、トランジスタＱｓ・！。

Ｑｓ＠ｓの駆動能力は小さく、ノードＮ４および出力ｏ
ｇの電位上昇を妨げる力はない。そしてＯＦが立上ると
トランジスタＱｓｓａがオンになシ、ノードＮ−の電位
が下ってトランジスタＱｓ・＊　ｅ　Ｑｓ＠＊はオフに
なる。出力ＯＥは従来と同様に出カッくッファＯＢの電
源となシ、メモリセルの読出し情報り、Ｄに従ってトラ
ンジスタＱ２・＊　ｅ　Ｑ鵞・意は一方がオン、他方が
オフとなシ、出カッ（ツ７アＯＢは一方がＨ１他方がＬ
の出力０ＵＴｔ　ｔ　０ＵＴｓを生じ、出力段トランジ
スタＱ１ｅ　（ｈの一方をオン、他方をオフにしてＨｌ
たけＬのデータ出力Ｄｏを生じさせる。つまシ定常状態
では付加回路ｃｍ　ＦｉｏｘゼネＶ−夕の動作に支障を
与えない。

次に電源投入時には第１０１ｉ１に示すように８ム８゜
ＣＡ８共にＬであったとすると、ＣＥりはツクは電源ｖ
、ｅ　Ｋ追従して立上る。付加回路ＣＢのノードＮ−の
電位もデプリーショントランジスタによりＹｅ＠にプル
アップされているので確実ＫＶ・ｅＫ追従して上昇し、
トランジスタＱｓ・１．Ｑ３・１＃ｉオン、Ｑｓ・４は
オフとなる。ＣＥの立上夛でＯＥゼネＶ　−タではトラ
ンジスタＱ！・１．Ｑｌ・・がオンとなｇ、ｃｍ。

はＬのままであるのでトランジスタＱｓ・鵞、Ｑｌ・Ｓ
。

Ｑｌ＠Ｉ　ｅ　Ｑｔｅｓはオフのままである。ノードＮ
ｔ０１１１ｃｇはＱｌ・１オンで電源ＶＣ＠に追従して
立上）、トランジスタＱ！・４／ｆｉオンとなるが、ノ
ードＮＸはＱｌ・４オン以前からレベルであり、状態は
変らない。状態が変らないのはＮ３などもそうでｈＦｔ
、ＬＯままである。ノードＮ４はＣｇ立上シでＱｌ・１
の容量結合により立上ろうとするが、トランジスタＱｓ
・１がオンであるから立上れない。従ってトランジスタ
Ｑ１・雪、Ｑ１１雪はオフであ夛％　Ｎ＠　ｅ　０１電
位上昇もない。つｔシ出カバ、７アＯＢへは電源が与え
られないので出力０ＵＴＩ　、ＯＵＴ！はなく（共にＬ
Ｌ／ベル）、出力端はトランジスタＱｌ　ｐ　Ｑｓが共
にオフでハイインピーダンス状態となる。従って第２図
に示したような短絡電流はない。又電源投入時、烏の電
位の上昇を確実にする之めＱ３＠４のスＶ、シ、ホール
ドをＱｌ・鵞のスレ、シーホールドよ）高くする事も有
効である。

メモリ動作に入るには一旦ＲＡＳ、ＣＡＢをＨにする。

このときＣＥはＬ％ＣＥは■とな）、トランジスタＱ１
ｅ震ｙ　Ｑｔｔｓ　ｖ　Ｑｎｓ　ｓ　Ｑｓｏｓがオン％
　Ｑｔｅｔ　＃　Ｑｎｓがオフとなシ、ノードＮ１はＬ
ｓにｂ・４オフ、ＭｌはＨｓ　Ｑｌｌｌ　ｅ　Ｑｕｓオ
ン、ＮｓはＨｓ　Ｑｌａｙのゲート、ソース間容量充電
などが行なわれ、ブートスドラ。

グ効果などが働らく準備がなされる。この後前。

ＣＡＳがＬになると第５図、第９図を参照して説明した
前述の動作が行なわれる。

Ｄ−ＲＡＭでは電源を投入してもメモリ゛動作させない
と回路各部の電位はレーヤンクシ、ンリークなどによシ
Ｖｓｓ　Ｖペルへ低下する傾向があシ、従って第２図で
説明したあるＤ−ＲＡＭでは出力■、他のａ−ＲＡＭで
は出力Ｌ１従って短絡電流発生ののオーダで動作するＤ
−ＲＡＭにとって数秒ないし数ンリ秒という時間は相当
に長い、そこで従来ではＤ−ＲＡＭｉｐへの電源投入は
必らず８ム８．ＣＡｌをＨにした状態で、という注意書
きを付けたルしてい几。本発明によればこのような制限
は不要である。

なおり−ＲＡＭ出力段トランジスタＱｘｅＱｓをオフに
するには、出カバ、７アｏｎの電源０１！Ｊ＠Ｌ、Ｖベ
ルに抑える代）に、該パ、７アのトランジスタＱ鵞・１
．Ｑ宜・！のゲート回路とＶ思Ｓとの間に、電源投入時
に一時にオンになるトランジスタ（例えばパワーオンリ
セット回路の出力でオンになるトランジスタ）を接続し
てもよい。

（７）発明の詳細 な説明しｔように本発明によれば、メモリシステムの同
じデータバスに接続されたＩＣメモリ相互間に、電源投
入時に一時的に過大電流が流れて素子破壊などを生じる
ことを防止でき、甚だ有効である。また防止手段は比較
的簡単であ）、メモリ使用上の注意事項を削減できると
いう利点も得られる。

【図面の簡単な説明】

＠１図はメそリシステムの構成を示すプロ、り図、第２
図は該システムで生じる問題の説明図、第３図および＃
Ｉ、４図は従来の０′ＥゼネＶ−夕および出力段部の回
路図、第５図および第６図はその動作説明用タイムチャ
ート、第７図および第８図は本発明の実施例を示す回路
図、第９図および第１０図はその動作説明用タイムチャ
ートである。 図面で、ＤＢはデータバス、００，０１・・−・１０゜
１１・・−・・−・はダイナミックメモリ、ＣＢは付加
回路である

Claims (1)

1. 【特許請求の範囲】 外部よ少入力される制御信号に応じて記憶情報を出力す
   る半導体記憶装置において、 該制御信号が被記憶情報を出力させるレベルであっても
   、電源投入時に該メモリのデータ出力段をハイインピー
   ダンス状態にする付加回路を設けたことを特徴とする半
   導体記憶装置。