KR19980032772A - 논리 하이브리드 메모리용 반도체 메모리 - Google Patents

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Abstract

본 발명의 목적은 논리 블럭으로부터 이상 신호를 차단하는 것이 가능한 반도체 메모리를 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명은 로우 어드레스로부터의 선택을 제어하는 제1 제어 신호 라인, 칼럼 어드레스로부터의 선택을 제어하는 제2 제어 신호 라인, 소정 수의 제어 신호들이 이상 신호인 경우 제1 제어 신호 라인을 차단하는 제1 전압 제어 수단, 및 소정 수의 제어 신호들이 이상 신호인 경우 제2 제어 신호 라인을 차단하는 제2 전압 제어 수단을 포함하는 반도체 메모리를 제공한다.

Description

논리 하이브리드 메모리용 반도체 메모리
본 발명은 반도체 메모리에 관한 것으로, 특히 동적 램(dynamic RAM)에 관한 것이다.
최근, 반도체 장치의 규모는 미세화되어 가는 추세이다. 이러한 추세에 따라, 반도체 메모리의 용량이 대용량화되어 가는 추세이다. 게다가, 고도로 효율적인 메모리가 또한 요구된다. 이러한 상황에서, 메모리 칩 내에 논리 블럭(메모리 셀로의 판독 및 기입을 제어하는 기능 외에 부가가치를 갖는 논리 블럭)을 포함한 논리-하이브리드 메모리가 등장했다.
여기서, 우리는 메모리 셀로의 판독 및 기입을 제어하기만 하는 기능 외에도 부가가치를 갖는 논리 블럭을 논리 블럭이라고 부르고, 논리 블럭과 메모리 블럭의 인터페이스(I/F)를 수행하는 신호를 I/F 신호라 부른다.
예를 들면, 하나의 칩 내에 논리 회로와 메모리를 포함하는 반도체 칩의 예가 1993년 4월자 A 500-Megabyte/s Data-Rate 4.5M DRAM kushiyama et al. IEEE Journal of Solid-State Circuits Vol. 28, No.4에 개재되어 있다. 메모리 블럭(디램 코어) 및 논리 블럭(인터페이스 논리)은 참고문헌의 도 4 또는 도 10에 도시된 칩 내에 있다고 명시되어 있다. 종래의 메모리 칩에서는 외부로부터의 제어 신호였던, /RAS, /CAS, 및 어드레스 신호와 같은, 신호들은 논리 블럭과 메모리 블럭 사이에 있는 인터페이스(L/F) 신호이다. I/F 신호들은 논리 블럭에 의해 제어되어, 메모리 블럭의 동작을 제어하기 위한 기본 신호이다.
통상적으로 논리 블럭은 메모리 블럭이 정상적으로 동작할 수 있도록 I/F 신호를 제어한다. 그러나, 문제는 논리부가 정상적으로 동작하지 않는 경우에 발생한다.
전원이 턴 온된 직 후에, 논리 블럭이 과도적으로 불안정한 상태에 있음으로 해서 이상 신호를 출력한다는 것을 고려해 볼 수 있다. 또한, 논리 블럭은 전원의 레벨이 변하거나 번인-검사(burn-in examination)시에 온도가 변하는 것과 같은 외부의 여러 요인들로 인해서, 예상치 않은 파형을 일시적으로 출력한다는 것을 고려해 볼 수 있다.
이러한 이상 신호를 수신한 메모리 블럭은 자신의 내부 회로에 예상치 않은 대량의 전류를 발생시키는 위험에 처하게 된다. 이는 랫치 업(latch up)을 야기시킬 수 있고, 최악의 경우, 반도체 패키지 또는 인쇄 배선 회로 기판에 치명적인 손상을 입히게 되어, 이들이 동작할 수 없게 만든다.
게다가, 전원이 턴 온되었을 때 메모리 블럭은 올바르게 초기화되지 않고, 판독 동작 및 기입 동작이 정상적으로 수행되지 않을 수 있다.
즉, 종래의 논리-하이브리드 메모리의 문제는 논리 블럭과 메모리 블럭이 I/F 신호를 통해서만 서로 접속되어, 논리 블럭으로부터 이상 신호에 대항하여 메모리 블럭을 보호할 매체가 없다는데 있다.
본 발명의 목적은 논리 블럭으로부터 이상 신호의 차단이 가능한 반도체 메모리를 제공하는 것이다.
상기 목적을 성취하기 위해, 본 발명은 로우 어드레스로부터의 선택을 제어하는 제1 제어 신호 라인, 칼럼 어드레스로부터의 선택을 제어하는 제2 제어 신호 라인, 소정 수의 제어 신호들이 이상 신호인 경우 제1 제어 신호 라인을 차단하는 제1 전압 제어 수단, 및 소정 수의 제어 신호들이 이상 신호인 경우 제2 제어 신호 라인을 차단하는 제2 전압 제어 수단을 포함하는 반도체 메모리를 제공한다.
본 발명의 다른 목적들, 특징들, 및 장점들은 다음의 상세한 설명으로부터 명백해질 것이다. 그러나, 당 기술에 통상의 지식을 가진 자에게는, 상세한 설명으로부터, 다양한 변화와 변형이 있을 수 있다는 것이 명백하기 때문에, 상세한 설명 및 특정 예들은 본 발명의 양호한 실시예를 나타내나, 설명을 위한 목적으로만 주어진 것이라는 것을 이해해야 한다.
도 1은 본 발명의 논리-하이브리드 메모리의 개략도.
도 2는 제1 전압 제어 회로의 한 부분을 도시하는 도면.
도 3은 제2 전압 제어 회로의 한 부분을 도시하는 도면.
도 4는 본 발명의 제1 실시예의 제1 및 제2 전압 제어 회로들의 또 다른 부분을 도시하는 도면.
도 5는 제1 실시예의 회로의 동작을 나타내는 타이밍 챠트.
도 6은 본 발명의 제2 실시예의 제1 및 제2 전압 제어 회로들의 또 다른 부분을 도시하는 도면.
도 7은 제2 실시예의 회로의 동작을 나타내는 타이밍 챠트.
도 8 및 도 9는 본 발명의 제3 실시예의 제1 및 제2 전압 제어 회로들의 또 다른 부분을 도시하는 도면.
도 10은 도 8에 도시된 회로의 동작을 나타내는 타이밍 챠트.
도 11은 제3 실시예의 회로의 동작을 나타내는 타이밍 챠트.
도 12는 본 발명의 제4 실시예의 제1 및 제2 전압 제어 회로들을 도시하는 도면.
도 13은 제4 실시예의 회로의 동작을 나타내는 타이밍 챠트.
도면의 주요 부분에 대한 부호의 설명
15, 115, 56 : 인버터
50-52 : NAND 게이트
100 : 하이브리드 논리 메모리
101 : 인터페이스
본 발명의 보다 완전한 이해 및 본 발명에 수반되는 많은 장점들이 첨부된 도면을 참조하여 다음의 상세한 설명을 통해 쉽게 얻어질 것이다.
본 발명의 실시예들은 도면을 참조하여 상세하게 설명될 것이다.
도 1 내지 도 5는 본 발명의 제1 실시예를 도시한다. 본 발명의 논리-하이브리드 메모리의 개략도가 도 1(a)에 도시된다. 도 1(a)에 도시된 바와 같은 메모리 블럭의 회로 구조는 도 1(b)에 도시된다. 제1 전압 제어 회로 부분은 도 2에 도시된다. 이 제1 전압 제어 회로 부분은 도 1에 도시된 논리-하이브리드 메모리(100) 내의 인터페이스 블럭(101) 내에 배치되어 있다. 이 제1 전압 제어 회로는 NMOS 트랜지스터(1) 및 PMOS 트랜지스터(2 및 3)를 포함한다.
즉, NMOS 트랜지스터(1)와 PMOS 트랜지스터(2)는 전송 게이트를 구성한다. PMOS 트랜지스터(2)의 게이트 전극은 내부 회로 INRST의 리셋 신호 라인에 접속되고, NMOS 트랜지스터(1)의 게이트 전극은 신호 라인 BINRST(INRST의 역신호)에 접속된다.
그러면, 전송 게이트의 입력은 신호 라인 RAXBx에 접속되고, 출력은 RASBi에 각각 접속된다.
여기서, RASB는 로우 어드레스 스트로브 신호의 역신호를 의미한다. RASBx는 RASB의 외부 신호 라인을 의미하고, RASBi는 RASB의 내부 신호 라인을 의미한다.
따라서, RASBi는 도 1(b)에 설명된 로우 디코더를 통해서 워드 라인과, 메모리 셀 어레이에 접속된다. RASBx는 도 1(a)에 도시된 바와 같은 논리 블럭 내의 회로에 접속된다. PMOS 트랜지스터(3)의 소스는 고전압 전원 VDD에 접속되고, 드레인은 RASBi에 각각 접속된다. 이 트랜지스터의 게이트는 신호 라인 BINRST에 접속된다.
제2 전압 제어 회로 부분은 도 3에 도시된다. 제2 전압 제어 회로의 회로 구조는 제1 전압 제어 회로의 회로 구조와 거의 동일하다. 제1 전압 제어 회로와 제2 전압 제어 회로의 차이점은 도 3에 도시된 회로가 CASBi 와 CASBx 사이에 결합된다는 것이다. 여기서, CASB는 칼럼 어드레스 스트로브 신호의 역신호를 의미한다. CASBx는 CASB의 외부 신호 라인을 의미하고, CASBi는 CASB의 내부 신호 라인을 의미한다.
따라서, CASBi는 도 1(b)에 도시된 바와 같이 칼럼 디코더를 통해 비트 라인에 접속된다. CASBx는 도 1(a)에 도시된 바와 같은 논리 블럭 내의 회로에 접속된다.
도 4는 도 2 및 도 3에 도시된 바와 같은 제1 전압 제어 회로 및 제2 전압 제어 회로의 또 다른 부분을 도시한다. 도 4에 도시된 바와 같이, 이 회로는 NAND 게이트(110-114) 및 인버터(115)를 포함한다.
RASBx, CASBx, 및 BPRST는 NAND 게이트(111)의 입력부에 접속된다. 여기서, BPRST는 파워-온 신호 발생기로부터 발생되고, 도 1(a)에 도시된 바와 같은 메모리가 턴 온될 때까지 도 4에 도시된 바와 같은 회로를 리셋 상태로 유지한다. BPRST가 L인 경우, 도 4의 회로는 리셋 상태에 있게 되고, BPRST가 H인 경우에는, 도 4의 회로는 이 회로가 동작되는 상태에 있게 된다. NAND 게이트(113)의 출력과 파워-온 신호 발생기의 출력은 NAND 게이트(112)의 입력부에 접속된다. NAND 게이트(111)의 출력과 NAND 게이트(112)의 출력은 NAND 게이트(113)의 입력부에 결합된다. NAND 게이트(114)의 입력은 출력 파워-온 신호 발생기 및 NAND 게이트(113)의 출력부에 접속된다. NAND 게이트(114)의 출력은 신호 라인 INRST와, 인버터(115)의 입력부에 접속된다. 인버터(115)의 출력은 도 2 및 도 3에 도시된 신호 라인 BINRST에 접속된다.
즉, 도 2 및 도 4의 회로 구조는 제1 전압 제어 수단을 도시하고, 도 3 및 도 4의 회로 구조는 제2 전압 제어 수단을 도시한다. 제1 및 제2 전압 제어 수단의 타이밍 챠트가 도 5에 도시된다.
그러면, 제1 및 제2 전압 제어 수단의 동작이 도 5를 참조하여 설명된다. 여기서, 파워-온 신호 발생기는 전원이 턴 온되는 순간부터 소정 시간 동안 선정된 전압을 발생시킨다.
파워-온 신호 발생기로부터 발생된 제어 신호 BPRST는 전원이 턴 온되는 순간부터 t1까지 L이 된다. t1 이후에는, BPRST는 도 5에 도시된 바와 같이 H가 된다.
다음으로, 도 4에 도시된 회로의 동작이 이하에서 설명된다. (1) 제어 신호 BPRST가 L인 경우(도 5에 도시된 시간 T1까지):
NAND 게이트(111)의 입력들 중 한 입력이 L로 설정되어 있기 때문에, 노드(130)는 H로 된다. 따라서, 제어 신호 INRST는 H로서 역할을 하고, 제어 신호 BINRST는 L로서 역할을 하며, 도 2 및 도 3에 도시된 전송 게이트는 턴 오프로 설정된다. 그에 따라서, RASBi는 RASBx와의 접속이 끊어지고, CASBi는 CASBx와의 접속이 끊어진다. 이러한 이유로, RASBx는 도 1에 도시된 바와 같은 메모리 블럭과의 접속이 끊어진다. 메모리 블럭은 정상 동작(예를 들면, 판독 모드, 및 기입 모드)을 할 수가 없게 된다.
(2) 제어 신호 BPRST가 H인 경우(도 5의 t1에서부터):
NAND 게이트 (111)의 입력들 중 한 입력이 H로 설정된다. RASBx 및 CASBi가 H인 경우, 노드(120)는 H로 된다. 따라서, 노드(130)는 L로서 역할을 하고, 그러면 도 2 및 도 3에 도시된 전송 게이트는 턴 온으로 설정된다. 그에 따라서, RASBi는 RASBx에 접속되고, CASBi는 CASBx에 접속된다. 이렇게 되면, 메모리 블럭은 정상적인 동작을 수행한다. 본 실시예는 상술된 바와 같이 이루어진다.
통상적으로, 전자 회로는 전원이 턴 온되는 순간 그 내부에 잡음이 입력될 가능성이 높다. 만약 이런 잡음이 CASBx 및 RASBx와 같은 제어 신호 라인을 통해 메모리 블럭에 입력되면, 상술된 바와 같이, 랫치-업을 야기시킨다. 그러나, 본 실시예의 회로를 이용하면, 전원이 턴 온 되는 순간부터 소정 시간 t1까지, 제어 신호 BPRST가 L이기 때문에, 전송 게이트는 도 2 및 도 3에 도시된 바와 같이 턴 오프가 된다. 따라서, 전원이 턴 온되는 순간에 발생될 확률이 높은 이상 신호가 전자 회로에 입력되는 것을 방지할 수 있다. 이러한 이유로, 메모리 블럭에 대한 악영향이 방지된다. 그런 후, 메모리 블럭 내의 내부 회로는, 치명적인 영향을 받은 상태에서, 예를 들어, 전원이 턴 온되는 순간, 별도의 보호 회로가 메모리 블럭에 사용되지 않아도, 파괴되지 않는다. 따라서, 더 저렴한 논리-하이브리드 메모리 시스템이 실현된다.
다음으로, 도면을 이용하여 제2 실시예를 상세하게 설명한다. 제2 실시예에서는, 제1 실시에의 경우와 동일한 것으로서, 도 2 및 도 6의 회로 구조는 제1 전압 제어 수단을 도시하고, 도 3 및 도 6의 회로 구조는 제2 전압 제어 수단을 도시한다.
도 6은 도 2 및 도 3에 도시된 바와 같은 제1 전압 제어 회로 및 제2 전압 제어 회로의 또 다른 부분을 도시한다. 도 6에 도시된 바와 같이, 이 회로는 NAND 게이트(10-14) 및 인버터(15)를 포함한다. 소정 수의 제어 신호 라인들IF1-IF3은 NAND 게이트(10)의 입력부에 접속된다. 이 제어 신호들은 도 1에 도시된 바와 같은 논리-하이브리드 메모리 내의 논리 블럭의 제어 신호 라인에 대응한다. NAND 게이트(10)의 출력은 NAND게이트(11, 12 및 14)의 입력부에 접속된다. RASBx, CASBx, 및 NAND 게이트(10)의 출력은 NAND 게이트(11)의 입력부에 접속된다. NAND 게이트(10 및 13)의 출력은 NAND 게이트(12)의 입력부에 접속된다. NAND 게이트(11 및 12)의 출력들은 NAND 게이트(13)의 입력부에 접속된다. NAND 게이트(14)의 입력은 NAND 게이트(10 및 13)의 출력부에 접속되고, 이NAND 의 출력은 도시된 INRST 및 인버터(15)의 입력에 접속된다. 인버터(15)의 출력은 도 1에 도시된 BINRST에 접속된다.
이 제1 및 제2 전압 제어 수단의 동작의 타이밍 챠트가 도 7에 도시된다.
다음으로, 도 7에 도시된 회로의 동작이 이하에서 기술된다.
도 6에서, 제어 신호 라인들 IF1-IF3이 동시에 하이 레벨(이하에서부터는 H로 표기함)인 경우, 이상 신호가 발생되는 것으로 가정한다.
(1) 동시에 IF1=H, IF2=H, 및 IF3=H가 되는 것이 아닌 경우:
IF1, 2 및 3중 적어도 하나가 로우 레벨(이하에서부터는 L로 표기함)이기 때문에, 노드(10')의 전위는 H로 된다. CASBx 및 RASBx 등의 전위와는 관계 없이, 노드(20)의 전위는 H로 된다. 따라서, 노드(30)의 전위는 L로서 역할을 하며, INRST=L이고, BINRST=H가 된다.
이에 따라서, 도 2 및 도 3에 도시된 전송 게이트는 턴 온이되고, RASBx는 RASBi에 접속되며, CASBX는 CASBi에 접속된다. 상술된 바와 같이, RASBx의 신호는 로우 디코더(도면에서 도시되지 않음)에 전송될 수 있고, CASBx의 신호는 칼럼 디코더(도면에 도시되지 않음)에 전송될 수 있다.
(2) 동시에 IF1=H, IF2=H, 및 IF3=H인 경우, 즉, 이상 신호가 발생되는 경우:
이런 경우에는, 도 6에 도시된 바와 같은 NAND 게이트(10)의 입력 모두가 H이기 때문에, 노드(10)의 전위는 L로 된다. 따라서, NAND 게이트(14)의 입력들 중 한 입력이 L이기 때문에, 노드(30)의 전위는 H로 된다.
따라서, INRST의 레벨은 H이고, BINRST의 레벨은 L이 된다. 그러면, 도 2 및 도 3에 도시된 전송 게이트들은 턴 오프로 설정된다. 이에 따라서, RASBx는 RASBi와의 접속이 끊어진다. 이때, PMOS 트랜지스터(3)가 턴 온되기 때문에, RASBi는 도 2에 도시된 바와 같이 선정된 전위(여기서는 프리차지 전압으로서 VDD)에 접속된다.
또한, CASBx는 CASBi와의 접속이 끊어진다. 이때, PMOS 트랜지스터(3)가 턴 온되기 때문에, CASBi는 도 3에 도시된 바와 같이 선정된 전위 VDD에 접속된다. 상술된 동작은 도 7에 도시되어 있다. 즉, 제어 신호 라인 IF1-IF3이 동시에 H로 설정되는 경우, CASBi 및 RASBi는 H로서 역할을 하고 메모리 블럭은 대기 상태가 된다.
게다가, RASBx와 CASBx가 동기화하지 않는 동안에는 IF1-IF3이 동시에 H로 설정되더라도 이상 신호가 RASBi 및 CASBi를 각각 통과할 수 없게 된다. 즉, RASBx 및 CASBx는 H이고, IF1-IF3이 동시에 H로 설정되는 경우에는, 이상 신호가 RASBi 및 CASBi를 각각 통과할 수 없다.
제2 실시예는 상술된 바와 같이 구성된다. 제2 실시예에서도, 제1 실시예에서와 마찬가지로, 반도체 메모리의 입력부에 이상 신호가 입력되기 쉬운 경우에도, 그 입력되는 것이 막아진다. 그리고 제2 실시예는 반도체 메모리에 대한 영향을 막을수 있다. 메모리 동작이 항상 안정화되게 만들어질 수 있기 때문에, 더 저렴한 시스템이 실현가능하다.
더우기, 이상 신호가 RASBi 및 CASBi를 각각 통과하지 못하는 경우, PMOS 트랜지스터(3)가 턴 온됨에 따라 RASBi 및 CASBi를 프리차지 전위 VDD로 만들 수 있다. 따라서, 이 반도체 메모리를 대기 상태로 만들 수 있고, 다음 동작을 위한 준비를 가능케 한다.
다음으로, 제3 실시예가 도면을 이용하여 상세하게 설명된다. 전압 제어 회로 부분은 도 9에 도시되었다.
도 9에 도시된 바와 같이, 이 회로는 도 6에 도시된 회로와 같다. 도 9에 도시된 회로가 도 6에 도시된 회로와 다른점은 NAND 게이트(11)의 세 입력들 중 한 입력이 RASBx'라는 것이다. 이 RASBx'의 신호는 RASBx를 도 8에 도시된 회로에 입력시킴으로써 생성된다. 도 10은 RASBx 및 RASBx'의 타이밍 챠트를 도시한다. 도 10에서 도시된 바와 같이, RASBx'의 파형은 RASBx'의 펄스(t펄스)의 폭과, 도 8에 도시된 네 개의 직렬로 연결된 인버터의 지연량(t지연)에 따라 변한다.
다음으로, 이 회로의 동작이 이하에서 설명된다. 도 9에서, 제어 신호 라인들 IF1-IF3이 동시에 H인 경우, 이상 신호가 발생되었다고 가정한다.
(1) 동시에 IF1=H, IF2=H, 및 IF3=H이 되는 것이 아닌 경우:
IF1, 2, 3중 적어도 하나가 로우 레벨(이하에서부터는 L로 표시함)이기 때문에, 노드(10')의 전위는 H로 된다. CASBx 및 RASBx 등의 전위와는 관계없이, 노드(20)의 전위는 H로 된다. 따라서, 노드(30)의 전위는 L로서 역할을 하며, ISRST=L이고, BINRST=H가 된다.
이에 따라서, 도 2 및 도 3에 도시된 전송 게이트는 턴 온되고, RASBx는 RASBi에 접속되고, CASBX는 CASBi에 접속된다. 상술된 바와 같이, RASBx의 신호는 로우 디코더(도면에 도시되지 않음)에 전송될 수 있고, CAXBx의 신호는 칼럼 디코더(도면에 도시되지 않음)에 전송될 수 있다.
(2) 동시에 IF1=H, IF2=H, 및 IF3=H인 경우, 즉, 이상 신호가 발생되는 경우:
이런 경우, 도 9에 도시된 바와 같은 NAND 게이트(10)의 입력들 모두가 H이기 때문에, 노드(10)의 전위는 L로 된다. 따라서, NAND 게이트(14)의 입력들 중 한 입력이 L이기 때문에, 노드(30)의 전위는 H로 된다.
따라서, INRST의 레벨은 H이 되고, BINRST의 레벨은 L이 된다. 그러면, 도 2 및 도 3에 도시된 전송 게이트들은 턴 오프로 설정된다. 이에 따라서, RASBx는 RASBi와의 접속이 끊어진다. 이때, PMOS 트랜지스터(3)가 턴 온되기 때문에, RASBi는 도 2에 도시된 바와 같이 선정된 전위(여기서는 프리차지 전압으로서 VDD)에 접속된다.
또한, CASBx는 CASBi와의 접속이 끊어진다. 이때, PMOS 트랜지스터(3)가 턴 온되기 때문에, CASBi는 도 3에 도시된 바와 같이 선정된 전위 VDD에 접속된다. 상술된 동작이 도 7에 도시되었다. 즉, 제어 신호 라인들 IF1-IF3이 동시에 H로 설정되는 경우, CASBi 및 RASBi는 H로서 역할을 하고 메모리 블럭은 대기 상태가 된다.
게다가, RASBx 및 CASBx가 동기하지 않는 동안에는, IF1-IF3이 동시에 H로 설정되더라도, 이상 신호가 RASBi 및 CASBi를 각각 통과하지 못하게 된다. 즉, RASBx 및 CASBx는 H이고, IF1-IF3이 동시에 H로 설정되는 경우, 이상 신호는 RASBi 및 CASBi를 각각 통과하지 못하게 된다.
제2 실시예는 상술된 바와 같이 구성된다. 제2 실시예에서는, 제1 실시예에서와 같이, 반도체 메모리에 이상 신호가 입력되기 쉬운 경우에도, 그 입력되는 것을 막아진다. 제2 실시예는 반도체 메모리에 대한 영향을 막을수 있다. 메모리 동작이 항상 안정하게 만들어질 수 있기 때문에, 더 저렴한 시스템이 실현가능하다.
더우기, 이상 신호가 RASBi 및 CASBi를 각각 통과하지 못하게 되는 경우, PMOS 트랜지스터(3)가 턴 온됨에 따라서 RASBi 및 CASBi를 프리차지 전위 VDD로 만들 수 있다. 따라서, 이 반도체 메모리를 대기 상태로 만들 수 있고, 다음 동작을 위한 준비를 가능케 한다.
다음으로, 제4 실시예가 도면을 이용하여 상세하게 설명된다. 전압 제어 회로가 도 12에 도시되었다. 도 12에 도시된 바와 같이, 이 회로는 NAND 게이트(50-52)와 인버터(55-56)를 포함한다. 제어 신호 라인 IF1-IF3은 NAND 게이트(50)의 입력 단자에 입력된다. 이 NAND 게이트(50)는 이상 신호 검출 회로로서 작동을 한다. 제어 신호 라인 RASBx의 반전된 신호와 NAND 게이트(50)의 출력은 NAND 게이트(51)의 입력 단자에 접속된다. NAND 게이트(51)의 출력 단자는 제어 신호 라인 RASBi에 접속된다. 게다가, 제어 신호 라인 CASBx의 반전된 신호와, NAND 게이트(50)의 출력은 NAND 게이트(52)의 입력 단자에 접속된다. NAND 게이트(52)의 출력 단자는 제어 신호 라인 CASBi에 접속된다.
다음으로, 이 회로의 동작을 이하에서 설명한다.
(1) 동시에 IF1=H, IF2=H, 및 IF3=H가 아닌 경우:
제어 신호 라인들 IF1-IF3중 적어도 하나가 L이기 때문에, 노드(51)는 H로 된다. 그러면, NAND 게이트(51)의 한 입력이 L로서 역할을 하기 때문에, RASBx가 H인 경우, RASBi는 H로 된다.
RASBx가 L인 경우, NAND 게이트(51)의 한 입력이 H로서 역할을 하기 때문에, RASBi는 L로 된다. NAND 게이트(52)에 대해서 유사하게 고려해 보면, CASBi 의 타이밍 챠트는 CASBx의 타이밍 챠트와 유사한 것으로 밝혀진다. 따라서, RASBi 및 CASBi의 상태는 제어 신호 라인(노드 51과 같음)의 상태와 관계없이, RASBx 및 CASBx의 상태를 따라가게 된다.
(2) 동시에 IF1=H, IF2=H, 및 IF3=H인 경우, 즉, 이상 신호가 발생되는 경우:
이런 경우, 노드(50)의 전위가 L로서 역할을 하기 때문에, RASBi 및 CASBi는, RASBx 및 CASBx의 상태와는 관계없이, H(프리차지 전위)로 된다. 즉, 이상 신호가 입력되는 경우, RASBi 및 CASBi는 H로서 역할을 하고, 그런 후, 반도체 메모리는 대기 상태에 있게 된다.
본 실시예에서 설명된 바와 같은 회로의 동작에 대한 타이밍 챠트가 도 13에 도시된다. 도 13에 도시된 바와 같이, 제어 신호들 IF1-IF3 모두가 H로 설정되는 경우, RASBi 및 CASBi는 강제적으로 H로서 역할을 하고, 그런 다음 이 메모리는 대기 상태에 있게 된다.
제4 실시예가 상술된 바와 같이 구성되기 때문에, 제1 실시예 내지 제3 실시예가 얻을 수 있는 동일한 효과를 얻을 수 있다. 부가적으로, 제4 실시예에서 설명된 회로 구조는 도 2, 3에 도시된 전송 게이트들이 제4 실시예에서는 필요없기 때문에, 제1 내지 제3 실시예에서의 회로 구조보다 훨씬 단순하다.
메모리 블럭은 논리 블럭과의 접속이 끊어지고 상술된 바와 같이, 전원이 턴 온된 직후에, 외부 회로(예를 들면, 논리 블럭)가 올바르게 동작할 때까지 프리차지 상태를 유지한다.
RASB 및 CASB 양자가 중간 부분에서 차단된다고 상술되었지만, RAXB 및 CASB 중 어느 하나가 차단되는 것이 허용된다. 그러나, 통상적으로 비트 라인에 접속된 소자들보다는 워드 라인에 접속된 소자들이 많기 때문에, 상술된 실시예를 RASB에만 적용할 수 있다.
게다가, 논리-하이브리드 메모리에서, 논리 블럭 내의 논리 회로(예를 들면, NAND 게이트, 또는 인버터)가 전원을 반드시 필요로 하기 때문에, 잡음의 영향을 받기 쉽다.
따라서, 상기 모든 실시예들은 논리-하이브리드 메모리에 영향을 끼친다.
본 발명이 상술된 바와 같이 구성되기 때문에, 이상 신호가 메모리 블럭 내로 입력되는 것이 막아질 수 있다.
현재 본 발명의 양호한 실시예로 간주된 것이 설명되고 기술되었지만, 당기술에 통상의 지식을 가진 자에게는 다양한 변화 및 수정이 있을 수 있다는 것이 이해가 될 것이고, 본 발명의 기술 사상에서 벗어나지 않는 범위 내에서 본 발명의 장치는 동등한 장치로 대치될 수 있다. 부가적으로, 본 발명의 중심 사상에서 벗어나지 않고 본 발명의 교시에 있어 특정 상황 또는 재료를 적응시키도록 많은 변형이 있을 수 있다. 따라서, 본 발명이 의도하고자 하는 바는 본 발명을 수행하기 위해 계획된 최상의 모드로서 개재된 특정 실시예에 본 발명이 국한되지 않고, 본 발명이 첨부된 청구범위의 사상 내에서 벗어나지 않는 모든 실시예들을 포함하는 것이다.

Claims (18)

  1. 반도체 메모리에 있어서,
    로우 어드레스로부터의 선택을 제어하는 제1 제어 신호 라인;
    칼럼 어드레스로부터의 선택을 제어하는 제2 제어 신호 라인;
    소정 수의 제어 신호들이 이상 신호인 경우 상기 제1 제어 신호 라인을 차단하는 제1 전압 제어 수단; 및
    소정 수의 제어 신호들이 이상 신호인 경우 상기 제2 제어 신호 라인을 차단하는 제2 전압 제어 수단
    을 포함하는 것을 특징으로 하는 반도체 메모리.
  2. 반도체 메모리에 있어서,
    다수의 외부 제어 신호 라인;
    다수의 메모리 셀에 결합되는 워드 라인;
    다수의 메모리 셀에 결합되는 비트 라인쌍;
    상기 워드 라인으로부터의 선택을 제어하는 워드 라인 선택 수단;
    상기 비트 라인쌍으로부터의 선택을 제어하는 비트 라인 선택 수단;
    지정된 로우 어드레스의 워드 라인 선택 수단으로의 전송을 제어하는 제1 제어 신호 라인;
    지정된 칼럼 어드레스의 비트 라인 선택 수단으로의 전송을 제어하는 제2 제어 신호 라인;
    외부 제어 신호 라인중 어느 외부 제어 신호 라인을 통과하는 신호들이 이상 상태를 나타내는 경우 상기 제1 제어 신호 라인을 차단하고 상기 제1 제어 신호 라인의 전압이 전원 전압과 동등하게 되도록 상기 제1 제어 신호 라인을 프리차지(precharging)하는 제1 전압 설정 수단; 및
    외부 제어 신호 라인중 어느 외부 제어 신호 라인을 통과하는 신호들이 이상 상태를 나타내는 경우 상기 제2 제어 신호 라인을 차단하고 상기 제2 제어 신호 라인의 전압이 전원 전압과 동등하게 되도록 상기 제2 제어 신호 라인을 프리차지하는 제2 전압 설정 수단
    을 포함하는 것을 특징으로 하는 반도체 메모리.
  3. 반도체 메모리에 있어서,
    워드 라인으로부터의 선택을 제어하는 제어 신호 라인; 및
    소정 수의 제어 신호들이 이상 신호인 경우 제어 신호 라인을 차단하는 전압 제어 수단
    을 포함하는 것을 특징으로 하는 반도체 메모리.
  4. 제3항에 있어서, 상기 전압 제어 수단이 상기 제1 제어 신호 라인의 전압이 전원 전압과 동등하게 되도록 상기 제1 제어 신호 라인을 프리차지하는 것을 특징으로 하는 반도체 메모리.
  5. 반도체 메모리에 있어서,
    다수의 외부 제어 신호 라인;
    다수의 메모리 셀에 결합되는 워드 라인;
    상기 워드 라인으로부터의 선택을 제어하는 워드 라인 선택 수단;
    로우 어드레스로부터의 선택을 제어하는 제어 신호 라인; 및
    상기 제어 신호 라인의 전압이 전원 전압과 동등하게 되도록 상기 제어 신호 라인을 프리차지하는 전압 제어 수단
    을 포함하는 것을 특징으로 하는 반도체 메모리.
  6. 반도체 메모리에 있어서,
    로우 어드레스로부터의 선택을 제어하는 제1 제어 신호 라인;
    칼럼 어드레스로부터의 선택을 제어하는 제2 제어 신호 라인; 및
    소정 수의 제어 신호들이 이상 신호인 경우 상기 제1 및 제2 제어 신호 라인의 전압이 전원 전압과 동등하게 되도록 상기 제1 및 제2 제어 신호 라인을 프리차지하는 전압 제어 회로
    를 포함하는 것을 특징으로 하는 반도체 메모리.
  7. 반도체 메모리에 있어서,
    다수의 외부 제어 신호 라인;
    다수의 메모리 셀에 결합되는 워드 라인;
    다수의 메모리 셀에 결합되는 비트 라인쌍;
    상기 워드 라인으로부터의 선택을 제어하는 워드 라인 선택 수단;
    로우 어드레스로부터의 선택을 제어하는 제1 제어 신호 라인;
    상기 비트 라인쌍으로부터의 선택을 제어하는 비트 라인 선택 수단;
    칼럼 어드레스로부터의 선택을 제어하는 제2 제어 신호 라인;
    상기 외부 제어 신호 라인이 이상 상태임을 나타내는 신호에 따라 신호를 발생시키는 검출기; 및
    상기 제1 및 제2 제어 신호 라인을 충전하고, 상기 검출기로부터 발생된 신호에 의해 제어되는 전압 설정 수단
    을 포함하는 것을 특징으로 하는 반도체 메모리.
  8. 반도체 메모리에 있어서,
    로우 어드레스로부터의 선택을 제어하는 제어 신호 라인; 및
    소정 수의 제어 신호들이 이상 신호인 경우 상기 제어 신호 라인을 충전하는 전압 설정 회로
    를 포함하는 것을 특징으로 하는 반도체 메모리.
  9. 반도체 메모리에 있어서,
    다수의 외부 제어 신호 라인;
    다수의 메모리 셀에 결합되는 워드 라인;
    다수의 메모리 셀에 결합되는 비트 라인쌍;
    상기 워드 라인으로부터의 선택을 제어하는 워드 라인 선택 수단;
    상기 워드 라인 선택 수단을 제어하는 제어 신호 라인;
    상기 외부 제어 신호 라인이 이상 상태임을 나타내는 신호에 따라 신호를 발생시키는 검출기; 및
    상기 제어 신호 라인을 충전하고, 상기 검출기로부터 발생된 신호에 의해 제어되는 전압 설정 수단
    을 포함하는 것을 특징으로 하는 반도체 메모리.
  10. 반도체 장치에 있어서,
    워드 라인으로부터의 선택을 제어하는 제1 제어 신호 라인;
    비트 라인쌍으로부터의 선택을 제어하는 제2 제어 신호 라인;
    상기 제1 및 제2 제어 신호 라인들을 프리차지하는 전압 제어 회로; 및
    상기 전압 제어 회로가 제1 및 제2 제어 신호 라인들을 프리차지하는 동안 정전압을 발생시키는 파워-온 신호 발생기
    를 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서, 상기 제1 및 제2 전압 제어 수단은 전송 게이트부 및 전송 게이트 제어부를 포함하는 것을 특징으로 하는 반도체 메모리.
  12. 제11항에 있어서, 상기 전송 게이트 제어부는 제어 신호가 입력되는 제1 NAND 게이트, 상기 제1 제어 신호 라인을 통과하는 신호가 입력되는 제2 NAND 게이트, 상기 제1 NAND 게이트의 출력이 입력되는 제3 NAND 게이트, 상기 제2 NAND 게이트의 출력이 입력되고 상기 제3 NAND 게이트와 함께 랫치 회로를 구성하는 제4 NAND 게이트, 및 상기 제1 NAND 게이트의 출력과 상기 제4 NAND 게이트의 출력이 입력되고 전송 게이트 제어 신호를 발생시키는 제5 NAND 게이트를 포함하는 것을 특징으로 하는 반도체 메모리.
  13. 제1항에 있어서, 상기 제1 및 제2 전압 제어 수단은 제어 신호들이 입력되는 제1 NAND 게이트, 상기 제1 NAND 게이트의 출력이 입력되고 소정 수의 제어 신호들이 이상 신호인 경우 상기 제1 제어 신호 라인을 차단하는 제2 NAND 게이트, 및 상기 제1 NAND 게이트의 출력이 입력되고 소정 수의 제어 신호들이 이상 신호인 경우 상기 제2 제어 신호 라인을 차단하는 제3 NAND 게이트를 포함하는 것을 특징으로 하는 반도체 메모리.
  14. 제2항에 있어서, 상기 제1 및 제2 전압 설정 수단은 전송 게이트부 및 전송 게이트 제어부를 포함하는 것을 특징으로 하는 반도체 메모리.
  15. 제14항에 있어서, 상기 전송 게이트 제어부는 상기 제어 신호가 입력되는 제1 NAND 게이트, 상기 제1 제어 신호 라인을 통과하는 신호가 입력되는 제2 NAND 게이트, 상기 제1 NAND 게이트의 출력이 입력되는 제3 NAND게이트, 상기 제2 NAND 게이트의 출력이 입력되고 상기 제3 NAND 게이트와 함께 랫치 회로를 구성하는 제4 NAND 게이트, 및 상기 제1 NAND 게이트의 출력과 상기 제4 NAND 게이트의 출력이 입력되고 전송 게이트 제어 신호를 발생시키는 제5 NAND 게이트를 포함하는 것을 특징으로 하는 반도체 메모리.
  16. 제2항에 있어서, 상기 제1 및 제2 전압 설정 수단은 상기 제어 신호들이 입력되는 제1 NAND 게이트, 상기 제1 NAND 게이트의 출력이 입력되고 소정 수의 제어 신호들이 이상 신호인 경우 상기 제1 제어 신호 라인을 차단하는 제2 NAND 게이트, 및 상기 제1 NAND 게이트의 출력이 입력되고 소정 수의 제어 신호들이 이상 신호인 경우 상기 제2 제어 신호 라인을 차단하는 제3 NAND 게이트를 포함하는 것을 특징으로 하는 반도체 메모리.
  17. 제10항에 있어서, 상기 전압 제어 회로는 전송 게이트부 및 전송 게이트 제어부를 포함하는 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서, 상기 전송 게이트 제어부는 상기 제1 및 제2 제어 신호 라인을 통과하는 신호가 입력되는 제1 NAND 게이트, 상기 파워-온 신호 발생기의 출력이 입력되는 제2 NAND 게이트, 상기 제1 NAND 게이트의 출력이 입력되고 상기 제2 NAND 게이트와 함께 랫치 회로를 구성하는 제3 NAND 게이트, 및 상기 파워-온 신호 발생기의 출력과 상기 제3 NAND 게이트의 출력이 입력되고 전송 게이트 제어 신호를 발생시키는 제4 NAND 게이트를 포함하는 것을 특징으로 하는 반도체 장치.
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