JPH0991962A - アドレスデコーダ - Google Patents
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- JPH0991962A JPH0991962A JP7271700A JP27170095A JPH0991962A JP H0991962 A JPH0991962 A JP H0991962A JP 7271700 A JP7271700 A JP 7271700A JP 27170095 A JP27170095 A JP 27170095A JP H0991962 A JPH0991962 A JP H0991962A
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- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C8/10—Decoders
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- G11C11/408—Address circuits
- G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
Abstract
(57)【要約】
【課題】 貫通電流または垂れ流し電流等の低消費電力
型のアドレスデコーダを提供する。 【解決手段】 アドレスビットＡＹ０0 〜ＡＹ０7 は、
それぞれＣＭＯＳトランスファゲートＣ0 〜Ｃ7 のＮ型
ゲート端子とＰＭＯＳトランジスタＰ0 〜Ｐ7 のゲート
端子とに供給される。反転アドレスビットＡＹ０0-〜Ａ
Ｙ０7-は、それぞれＣＭＯＳトランスファゲートＣ0 〜
Ｃ7 のＰ型ゲート端子に供給される。イネーブル信号Ａ
Ｙ３p ，ＡＹ６q は、ＮＡＮＤ回路１０の両入力端子に
それぞれ入力される。ＮＡＮＤ回路１０の出力端子は、
ＣＭＯＳトランスファゲートＣ0 〜Ｃ7 の入力端子に接
続されている。ＣＭＯＳトランスファゲートＣ0 〜Ｃ7
の出力端子は、それぞれノードＦ0 〜Ｆ7 を介して、ド
ライバＣ0 〜Ｃ7 の入力端子とＰＭＯＳトランジスタＰ
0 〜Ｐ7 のドレイン端子とに接続されている。ＰＭＯＳ
トランジスタＰ0 〜Ｐ7 のソース端子は、たとえば３．
３ボルトの電源電圧Ｖccの端子に接続されている。ドラ
イバＤ0 〜Ｄ7 の出力端子はそれぞれＹアドレス線ＹＳ
0 〜ＹＳ7 に接続されている。
型のアドレスデコーダを提供する。 【解決手段】 アドレスビットＡＹ０0 〜ＡＹ０7 は、
それぞれＣＭＯＳトランスファゲートＣ0 〜Ｃ7 のＮ型
ゲート端子とＰＭＯＳトランジスタＰ0 〜Ｐ7 のゲート
端子とに供給される。反転アドレスビットＡＹ０0-〜Ａ
Ｙ０7-は、それぞれＣＭＯＳトランスファゲートＣ0 〜
Ｃ7 のＰ型ゲート端子に供給される。イネーブル信号Ａ
Ｙ３p ，ＡＹ６q は、ＮＡＮＤ回路１０の両入力端子に
それぞれ入力される。ＮＡＮＤ回路１０の出力端子は、
ＣＭＯＳトランスファゲートＣ0 〜Ｃ7 の入力端子に接
続されている。ＣＭＯＳトランスファゲートＣ0 〜Ｃ7
の出力端子は、それぞれノードＦ0 〜Ｆ7 を介して、ド
ライバＣ0 〜Ｃ7 の入力端子とＰＭＯＳトランジスタＰ
0 〜Ｐ7 のドレイン端子とに接続されている。ＰＭＯＳ
トランジスタＰ0 〜Ｐ7 のソース端子は、たとえば３．
３ボルトの電源電圧Ｖccの端子に接続されている。ドラ
イバＤ0 〜Ｄ7 の出力端子はそれぞれＹアドレス線ＹＳ
0 〜ＹＳ7 に接続されている。
Description
【００１０】
【発明の属する技術分野】本発明は、半導体メモリ装置
におけるアドレスデコーダに関する。
におけるアドレスデコーダに関する。
【００２０】
【従来の技術】図４に従来から知られる典型的なダイナ
ミックランダムアクセスメモリ（ＤＲＡＭ）の要部の構
成を示し、図５にこのＤＲＡＭにおけるメモリアクセス
時の各部の信号，データの波形およびタイミングを示
す。
ミックランダムアクセスメモリ（ＤＲＡＭ）の要部の構
成を示し、図５にこのＤＲＡＭにおけるメモリアクセス
時の各部の信号，データの波形およびタイミングを示
す。
【００３０】ＤＲＡＭにデータが読み出されるときは、
メモリアドレス信号と一緒にロウ・アドレス・ストロー
ブ信号（ＲＡＳ- ）およびカラム・アドレス・ストロー
ブ信号（ＣＡＳ- ）が与えられる。
メモリアドレス信号と一緒にロウ・アドレス・ストロー
ブ信号（ＲＡＳ- ）およびカラム・アドレス・ストロー
ブ信号（ＣＡＳ- ）が与えられる。
【００４０】先ず、ＲＡＳ- がイネーブル状態になるこ
とで（図５の(A) ）、メモリアレイ１００において各ビ
ット線のプリチャージが終了するとともに、少し遅れて
ロウ・アドレス信号ＢＸi がロウ・アドレス系のＸアド
レスデコーダ（図示せず）に取り込まれ（図５の(B)
）、このロウ・アドレス信号によって指定される行の
ワード線ＷＬi が活性化される（図５の(C) ）。ワード
線ＷＬi が活性化されることで、これに接続されている
各メモリセルＭＣの記憶情報（データ）がビット線ＢＬ
上に読み出され（図５の(D) ）、読み出されたデータは
ビット補線ＢＬ- 上の相補的なデータと一緒に各行のセ
ンスアンプＳＡに入力され、そこで差動増幅される。
とで（図５の(A) ）、メモリアレイ１００において各ビ
ット線のプリチャージが終了するとともに、少し遅れて
ロウ・アドレス信号ＢＸi がロウ・アドレス系のＸアド
レスデコーダ（図示せず）に取り込まれ（図５の(B)
）、このロウ・アドレス信号によって指定される行の
ワード線ＷＬi が活性化される（図５の(C) ）。ワード
線ＷＬi が活性化されることで、これに接続されている
各メモリセルＭＣの記憶情報（データ）がビット線ＢＬ
上に読み出され（図５の(D) ）、読み出されたデータは
ビット補線ＢＬ- 上の相補的なデータと一緒に各行のセ
ンスアンプＳＡに入力され、そこで差動増幅される。
【００５０】一方、所定のタイミングでＹアドレスバッ
ファ１０２にカラム・アドレス信号（ＢＹj ）が入力ま
たはラッチされると（図５の(E) ）、これに応答してＡ
ＴＤ（アドレス遷移検出）回路１０４が作動する。
ファ１０２にカラム・アドレス信号（ＢＹj ）が入力ま
たはラッチされると（図５の(E) ）、これに応答してＡ
ＴＤ（アドレス遷移検出）回路１０４が作動する。
【００６０】このＡＴＤ回路１０４は、後述するＡＴＤ
パルス［ＡＴＤ］，ＦＹパルス［ＦＹ］，ＭＡパルス
［ＭＡ］，ＭＡＥＱパルス［ＭＡＥＱ］の各パルスを発
生する回路を内蔵している。
パルス［ＡＴＤ］，ＦＹパルス［ＦＹ］，ＭＡパルス
［ＭＡ］，ＭＡＥＱパルス［ＭＡＥＱ］の各パルスを発
生する回路を内蔵している。
【００７０】先ず、ＡＴＤ回路１０４は、入力されたカ
ラム・アドレス信号ＢＹj の遷移または変化に応答して
ＡＴＤパルス［ＡＴＤ］を内部で発生する（図５の(G)
）。次に、このＡＴＤパルス［ＡＴＤ］の立ち上がり
および立ち下がりに応答して、後述するＹアドレス線Ｙ
Ｓの活性時間またはセンスアンプＳＡの出力のイネーブ
ル時間を規定するＦＹパルス［ＦＹ］を出力する。
ラム・アドレス信号ＢＹj の遷移または変化に応答して
ＡＴＤパルス［ＡＴＤ］を内部で発生する（図５の(G)
）。次に、このＡＴＤパルス［ＡＴＤ］の立ち上がり
および立ち下がりに応答して、後述するＹアドレス線Ｙ
Ｓの活性時間またはセンスアンプＳＡの出力のイネーブ
ル時間を規定するＦＹパルス［ＦＹ］を出力する。
【００８０】このＤＲＡＭのカラム・アドレス系のアド
レスデコーダは、プリデコーダ１１６とＹアドレスデコ
ーダ１１８とから構成されている。プリデコーダ１１６
は、Ｙアドレスバッファ１０２からのカラム・アドレス
信号［ＢＹj ］をＦＹパルス［ＦＹ］に応答してプリデ
コードし、このプリデコードしたカラム・アドレス信号
［ＡＹj ］をＹアドレスデコーダ１１８に与える。Ｙア
ドレスデコーダ１１８は、カラム・アドレス信号［ＡＹ
j ］をデコードし、カラム・アドレス信号［ＢＹj ］ま
たは［ＡＹj ］によって指定される列のＹアドレス線Ｙ
Ｓj をＦＹパルス［ＦＹ］で規定される時間期間だけ活
性化する（図５の(I) ）。
レスデコーダは、プリデコーダ１１６とＹアドレスデコ
ーダ１１８とから構成されている。プリデコーダ１１６
は、Ｙアドレスバッファ１０２からのカラム・アドレス
信号［ＢＹj ］をＦＹパルス［ＦＹ］に応答してプリデ
コードし、このプリデコードしたカラム・アドレス信号
［ＡＹj ］をＹアドレスデコーダ１１８に与える。Ｙア
ドレスデコーダ１１８は、カラム・アドレス信号［ＡＹ
j ］をデコードし、カラム・アドレス信号［ＢＹj ］ま
たは［ＡＹj ］によって指定される列のＹアドレス線Ｙ
Ｓj をＦＹパルス［ＦＹ］で規定される時間期間だけ活
性化する（図５の(I) ）。
【００９０】Ｙアドレス線ＹＳj が活性化されること
で、このＹアドレス線ＹＳj に接続されたセンスアンプ
ＳＡj の出力トランスファゲートＴＲがオンし、このセ
ンスアンプＳＡj で増幅された互いに相補的な一対の読
出しデータ［ＩＯ］，［ＩＯ-］がそれぞれメモリアレ
イ内のデータ入出力線ＩＯ，データ入出力補線ＩＯ- 上
に出力される（図５の(K) ）。
で、このＹアドレス線ＹＳj に接続されたセンスアンプ
ＳＡj の出力トランスファゲートＴＲがオンし、このセ
ンスアンプＳＡj で増幅された互いに相補的な一対の読
出しデータ［ＩＯ］，［ＩＯ-］がそれぞれメモリアレ
イ内のデータ入出力線ＩＯ，データ入出力補線ＩＯ- 上
に出力される（図５の(K) ）。
【０１００】また、センスアンプＳＡj に接続されてい
るメモリアレイ外部のＩＯスイッチ１２０もオンし、セ
ンスアンプＳＡj からのメモリ読出しデータ［ＩＯ］，
［ＩＯ- ］はＩＯスイッチ１２０およびメモリアレイ外
部のデータ入出力線ＭＩＯ，データ入出力補線ＭＩＯ-
および節点ＥＱを介してメインアンプ１２２へ送られ
る。
るメモリアレイ外部のＩＯスイッチ１２０もオンし、セ
ンスアンプＳＡj からのメモリ読出しデータ［ＩＯ］，
［ＩＯ- ］はＩＯスイッチ１２０およびメモリアレイ外
部のデータ入出力線ＭＩＯ，データ入出力補線ＭＩＯ-
および節点ＥＱを介してメインアンプ１２２へ送られ
る。
【０１１０】一方、ＡＴＤ回路１０４は、内部のＡＴＤ
パルス［ＡＴＤ］に応答して、メインアンプ１２２を活
性化させるためのＭＡパルス［ＭＡ］（図５の(J) ）
と、メインアンプ１２２内の所定の節点ＥＱをイコライ
ズ（短絡状態）して実質的な増幅動作を止めておくため
のＮＡＥＱパルス［ＭＡＥＱ］（図５の(H) ）とを出力
する。
パルス［ＡＴＤ］に応答して、メインアンプ１２２を活
性化させるためのＭＡパルス［ＭＡ］（図５の(J) ）
と、メインアンプ１２２内の所定の節点ＥＱをイコライ
ズ（短絡状態）して実質的な増幅動作を止めておくため
のＮＡＥＱパルス［ＭＡＥＱ］（図５の(H) ）とを出力
する。
【０１２０】しかして、［ＭＡＥＱ］が立ち下がると、
メインアンプ１２２はセンスアンプＳＡj からのメモリ
読出しデータ［ＩＯ］，［ＩＯ- ］に対する増幅動作を
開始し、所定電圧レベルのメモリ読出しデータ［ＧＩ
Ｏ］，［ＧＩＯ- ］を出力する（図５の(L) ）。そし
て、［ＭＡ］が切れると、メインアンプ１２２の動作が
終了するとともに、メモリ読出しデータ［ＧＩＯ］，
［ＧＩＯ- ］が出力バッファ１２４にデータＤＱとして
ラッチされる（図５の(M) ）。
メインアンプ１２２はセンスアンプＳＡj からのメモリ
読出しデータ［ＩＯ］，［ＩＯ- ］に対する増幅動作を
開始し、所定電圧レベルのメモリ読出しデータ［ＧＩ
Ｏ］，［ＧＩＯ- ］を出力する（図５の(L) ）。そし
て、［ＭＡ］が切れると、メインアンプ１２２の動作が
終了するとともに、メモリ読出しデータ［ＧＩＯ］，
［ＧＩＯ- ］が出力バッファ１２４にデータＤＱとして
ラッチされる（図５の(M) ）。
【０１３０】なお、書込み動作において、ＤＲＡＭに書
き込まれるべきデータは、所定のデータ伝送回路（図示
せず）からメインアンプ１２２を介してセンスアンプＳ
Ａに送り込まれ、そこからビット線ＢＬを介して所望の
メモリセルＭＣに書き込まれる。
き込まれるべきデータは、所定のデータ伝送回路（図示
せず）からメインアンプ１２２を介してセンスアンプＳ
Ａに送り込まれ、そこからビット線ＢＬを介して所望の
メモリセルＭＣに書き込まれる。
【０１４０】図６に、このＤＲＡＭにおいてメモリアレ
イ１００内のＹアドレス線ＹＳの本数をたとえば５１２
本とした場合のＹアドレスデコーダ１１８の構成例を示
す。この例では、６４個のカラム・デコーダＤＥＣ0 〜
ＤＥＣ63が８つのブロックＢＬ0 〜ＢＬ8 に分割されて
並列配置され、各々のカラムデコーダＤＥＣn の出力端
子に８本のＹアドレス線ＹＳが接続されている。
イ１００内のＹアドレス線ＹＳの本数をたとえば５１２
本とした場合のＹアドレスデコーダ１１８の構成例を示
す。この例では、６４個のカラム・デコーダＤＥＣ0 〜
ＤＥＣ63が８つのブロックＢＬ0 〜ＢＬ8 に分割されて
並列配置され、各々のカラムデコーダＤＥＣn の出力端
子に８本のＹアドレス線ＹＳが接続されている。
【０１５０】プリデコーダ１１６からのカラム・アドレ
ス信号ＡＹは、各々が８ビットのアドレスビットを有す
る第１の部分アドレス信号ＡＹ０0 〜7 ，第２の部分ア
ドレス信号ＡＹ３0 〜7 および第３の部分アドレス信号
ＡＹ６0 〜7 から構成されている。
ス信号ＡＹは、各々が８ビットのアドレスビットを有す
る第１の部分アドレス信号ＡＹ０0 〜7 ，第２の部分ア
ドレス信号ＡＹ３0 〜7 および第３の部分アドレス信号
ＡＹ６0 〜7 から構成されている。
【０１６０】これらの部分アドレス信号ＡＹ０0 〜7 ，
ＡＹ３0 〜7 ，ＡＹ６0 〜7 のいずれにおいても、８個
のアドレスビットの中の１つだけ（たとえばＡＹ０3 ，
ＡＹ３5 ，ＡＹ６1 ）が論理値１で、外の全部のアドレ
スビットは論理値０をとる。これにより、各々論理値１
のアドレスビット（ＡＹ０3 ，ＡＹ３5 ，ＡＹ６1 ）に
対応する１つのデコーダ・ブロック（ＢＬ1 ），１個の
カラムデコーダ（ＤＥＣ5 ），１本のＡＹアドレス線
（ＹＡ3 ）が選択されるようになっている。
ＡＹ３0 〜7 ，ＡＹ６0 〜7 のいずれにおいても、８個
のアドレスビットの中の１つだけ（たとえばＡＹ０3 ，
ＡＹ３5 ，ＡＹ６1 ）が論理値１で、外の全部のアドレ
スビットは論理値０をとる。これにより、各々論理値１
のアドレスビット（ＡＹ０3 ，ＡＹ３5 ，ＡＹ６1 ）に
対応する１つのデコーダ・ブロック（ＢＬ1 ），１個の
カラムデコーダ（ＤＥＣ5 ），１本のＡＹアドレス線
（ＹＡ3 ）が選択されるようになっている。
【０１７０】図７に、従来のカラムデコーダ（ＤＥＣ）
の回路構成を示す。このカラム・デコーダは、各々８個
のＮＭＯＳトランジスタＫ0 〜Ｋ7 、ＰＭＯＳトランジ
スタＵ0 〜Ｕ7 、インバータ・ドライバＤ0 〜Ｄ7 およ
び２個のＮＭＯＳトランジスタ１３０，１３２から構成
されている。
の回路構成を示す。このカラム・デコーダは、各々８個
のＮＭＯＳトランジスタＫ0 〜Ｋ7 、ＰＭＯＳトランジ
スタＵ0 〜Ｕ7 、インバータ・ドライバＤ0 〜Ｄ7 およ
び２個のＮＭＯＳトランジスタ１３０，１３２から構成
されている。
【０１８０】ＮＭＯＳトランジスタＫ0 〜Ｋ7 のゲート
端子には、第１の部分アドレス信号ＡＹ０0 〜7 のアド
レスビットＡＹ０0 〜ＡＹ０7 がそれぞれ与えられる。
ＮＭＯＳトランジスタＫ0 〜Ｋ7 のドレイン端子は、そ
れぞれドライバＤ0 〜Ｄ7 の入力端子に接続されるとと
もに、それぞれＰＭＯＳトランジスタＵ0 〜Ｕ7 を介し
てたとえば３．３ボルトの電源電圧Ｖccの端子に接続さ
れている。ＮＭＯＳトランジスタＫ0 〜Ｋ7 のソース端
子は、共通のＮＭＯＳトランジスタ１３０，１３２を介
してたとえば０ボルトの電源電圧Ｖssの端子に接続され
ている。
端子には、第１の部分アドレス信号ＡＹ０0 〜7 のアド
レスビットＡＹ０0 〜ＡＹ０7 がそれぞれ与えられる。
ＮＭＯＳトランジスタＫ0 〜Ｋ7 のドレイン端子は、そ
れぞれドライバＤ0 〜Ｄ7 の入力端子に接続されるとと
もに、それぞれＰＭＯＳトランジスタＵ0 〜Ｕ7 を介し
てたとえば３．３ボルトの電源電圧Ｖccの端子に接続さ
れている。ＮＭＯＳトランジスタＫ0 〜Ｋ7 のソース端
子は、共通のＮＭＯＳトランジスタ１３０，１３２を介
してたとえば０ボルトの電源電圧Ｖssの端子に接続され
ている。
【０１９０】ＮＭＯＳトランジスタ１３０のゲート端子
には、第２の部分アドレス信号ＡＹ３0 〜7 の中の対応
するアドレスビットＡＹ３p （ｐ＝０〜７）が与えられ
る。ＮＭＯＳトランジスタ１３２のゲート端子には、第
３の部分アドレス信号ＡＹ６0 〜7 の中の対応するアド
レスビットＡＹ６q （ｑ＝０〜７）が与えられる。これ
らのアドレスビットＡＹ３p ，ＡＹ６q は、このカラム
デコーダを選択するためのイネーブル信号として作用す
る。
には、第２の部分アドレス信号ＡＹ３0 〜7 の中の対応
するアドレスビットＡＹ３p （ｐ＝０〜７）が与えられ
る。ＮＭＯＳトランジスタ１３２のゲート端子には、第
３の部分アドレス信号ＡＹ６0 〜7 の中の対応するアド
レスビットＡＹ６q （ｑ＝０〜７）が与えられる。これ
らのアドレスビットＡＹ３p ，ＡＹ６q は、このカラム
デコーダを選択するためのイネーブル信号として作用す
る。
【０２００】なお、説明の便宜上、このカラムデコーダ
においてドライバＤ0 〜Ｄ7 の出力端子にそれぞれ接続
される８本のＹアドレス線は、ＹＳ0 〜ＹＳ7 とする。
においてドライバＤ0 〜Ｄ7 の出力端子にそれぞれ接続
される８本のＹアドレス線は、ＹＳ0 〜ＹＳ7 とする。
【０２１０】このカラムデコーダにおいて、ＰＭＯＳト
ランジスタＵ0 〜Ｕ7 は、各々のゲート端子がＬレベル
（０ボルト）の電源電圧Ｖssに接続されており、常時オ
ン状態にある。
ランジスタＵ0 〜Ｕ7 は、各々のゲート端子がＬレベル
（０ボルト）の電源電圧Ｖssに接続されており、常時オ
ン状態にある。
【０２２０】カラム・アドレス信号ＡＹj が与えられて
いない間、あるいはカラム・アドレス信号ＡＹj が与え
られた時でもイネーブル信号（アドレスビット）ＡＹ３
p ，ＡＹ６q の少なくとも１つが論理値０（Ｌレベル）
である限りは、つまりこのカラムデコーダが選択されな
い限りは、共通のＮＭＯＳトランジスタ１３０，１３２
の少なくとも１つがオフ状態にあり、ＮＭＯＳトランジ
スタＫ0 〜Ｋ7 のドレイン端子とドライバＤ0 〜Ｄ7 と
の間のノードＥ0 〜Ｅ7 は全て論理値１（Ｈレベル）状
態にプリチャージされている。したがって、ドライバＤ
0 〜Ｄ7 の出力電圧は全てＬレベルであり、Ｙアドレス
線ＹＳ0 〜ＹＳ7 は全てディスエーブル状態に保持され
ている。
いない間、あるいはカラム・アドレス信号ＡＹj が与え
られた時でもイネーブル信号（アドレスビット）ＡＹ３
p ，ＡＹ６q の少なくとも１つが論理値０（Ｌレベル）
である限りは、つまりこのカラムデコーダが選択されな
い限りは、共通のＮＭＯＳトランジスタ１３０，１３２
の少なくとも１つがオフ状態にあり、ＮＭＯＳトランジ
スタＫ0 〜Ｋ7 のドレイン端子とドライバＤ0 〜Ｄ7 と
の間のノードＥ0 〜Ｅ7 は全て論理値１（Ｈレベル）状
態にプリチャージされている。したがって、ドライバＤ
0 〜Ｄ7 の出力電圧は全てＬレベルであり、Ｙアドレス
線ＹＳ0 〜ＹＳ7 は全てディスエーブル状態に保持され
ている。
【０２３０】メモリアクセスでカラム・アドレス信号Ａ
Ｙj が与えられ、両イネーブル信号（アドレスビット）
ＡＹ３p ，ＡＹ６q の双方が論理値１（Ｈレベル）であ
る場合は、第１の部分アドレス信号ＡＹ０0 〜7 のアド
レスビットＡＹ0 〜ＡＹ7 の中で論理値１（Ｈレベル）
を有するいずれか１つのビットＡＹj をゲート端子に受
けるＮＭＯＳトランジスタＫj がオン状態になる。他の
ＮＭＯＳトランジスタＫ0 〜Ｋj-1 ，Ｋj+1 〜Ｋ7 はい
ずれもオフ状態のままである。
Ｙj が与えられ、両イネーブル信号（アドレスビット）
ＡＹ３p ，ＡＹ６q の双方が論理値１（Ｈレベル）であ
る場合は、第１の部分アドレス信号ＡＹ０0 〜7 のアド
レスビットＡＹ0 〜ＡＹ7 の中で論理値１（Ｈレベル）
を有するいずれか１つのビットＡＹj をゲート端子に受
けるＮＭＯＳトランジスタＫj がオン状態になる。他の
ＮＭＯＳトランジスタＫ0 〜Ｋj-1 ，Ｋj+1 〜Ｋ7 はい
ずれもオフ状態のままである。
【０２４０】そうすると、オン状態のＮＭＯＳトランジ
スタＫj および共通トランジスタ１３０，１３２を介し
てノードＥj が放電し、やがてこのノードＥj の電位が
ＬレベルになるとドライバＤj の出力電圧がＨレベルに
立ち上がり、これによってＹアドレス線ＹＳj がイネー
ブル状態となる。他のノードＥ0 〜Ｅj-1 ，Ｅj+1 〜Ｅ
7 はＨレベルに保持されているため、それらのノードに
接続されているドライバＤ0 〜Ｄj-1 ，Ｄj+1 〜Ｄ7 の
出力電圧はＬレベルのままであり、Ｙアドレス線ＹＳj
以外のＹアドレス線ＹＳ0 〜ＹＳj-1 ，ＹＳj+1 〜ＹＳ
7 はいずれもディスエーブル状態のままである。
スタＫj および共通トランジスタ１３０，１３２を介し
てノードＥj が放電し、やがてこのノードＥj の電位が
ＬレベルになるとドライバＤj の出力電圧がＨレベルに
立ち上がり、これによってＹアドレス線ＹＳj がイネー
ブル状態となる。他のノードＥ0 〜Ｅj-1 ，Ｅj+1 〜Ｅ
7 はＨレベルに保持されているため、それらのノードに
接続されているドライバＤ0 〜Ｄj-1 ，Ｄj+1 〜Ｄ7 の
出力電圧はＬレベルのままであり、Ｙアドレス線ＹＳj
以外のＹアドレス線ＹＳ0 〜ＹＳj-1 ，ＹＳj+1 〜ＹＳ
7 はいずれもディスエーブル状態のままである。
【０２５０】今回のメモリアクセスが終了してカラム・
アドレス信号ＡＹj が切れると、それまでオンしていた
ＮＭＯＳトランジスタＫj および共通トランジスタ１３
０，１３２がオフ状態に戻り、ノードＥj は常時オン状
態のＰＭＯＳトランジスタＵj を介して電源電圧Ｖccに
よりＨレベルまでプリチャージされる。ノードＥj がＨ
レベルに引き上げられると、ドライバＤj の出力電圧が
Ｌレベルになり、Ｙアドレス線ＹＳj はディスエーブル
状態に戻る。
アドレス信号ＡＹj が切れると、それまでオンしていた
ＮＭＯＳトランジスタＫj および共通トランジスタ１３
０，１３２がオフ状態に戻り、ノードＥj は常時オン状
態のＰＭＯＳトランジスタＵj を介して電源電圧Ｖccに
よりＨレベルまでプリチャージされる。ノードＥj がＨ
レベルに引き上げられると、ドライバＤj の出力電圧が
Ｌレベルになり、Ｙアドレス線ＹＳj はディスエーブル
状態に戻る。
【０２６０】
【発明が解決しようとする課題】上記した従来のカラム
デコーダでは、選択されたノードＥj が放電する時、電
源電圧端子ＶccとＶssとの間でＰＭＯＳトランジスタＵ
j ，ＮＭＯＳトランジスタＫj および共通トランジスタ
１３０，１３２を貫き抜けるようにして垂れ流しの電流
が流れる。この垂れ流しの貫通電流は、メモリアクセス
が行われる度毎に流れるため、ＤＲＡＭ全体の電力消費
量を著しく増大させる。
デコーダでは、選択されたノードＥj が放電する時、電
源電圧端子ＶccとＶssとの間でＰＭＯＳトランジスタＵ
j ，ＮＭＯＳトランジスタＫj および共通トランジスタ
１３０，１３２を貫き抜けるようにして垂れ流しの電流
が流れる。この垂れ流しの貫通電流は、メモリアクセス
が行われる度毎に流れるため、ＤＲＡＭ全体の電力消費
量を著しく増大させる。
【０２７０】さらに、この貫通電流によってＮＭＯＳト
ランジスタＫj および共通トランジスタ１３０，１３２
でそれぞれしきい値電圧分の電圧降下が生じるため、選
択されたノードＥj の電位が完全にＬレベルのしきい値
以下まで引き下げられないおそれもあり、これによって
ドライバＤj 内でも貫通電流が流れてしまうおそれがが
ある。
ランジスタＫj および共通トランジスタ１３０，１３２
でそれぞれしきい値電圧分の電圧降下が生じるため、選
択されたノードＥj の電位が完全にＬレベルのしきい値
以下まで引き下げられないおそれもあり、これによって
ドライバＤj 内でも貫通電流が流れてしまうおそれがが
ある。
【０２８０】図８に、ドライバＤの典型的な回路構成を
示す。このＣＭＯＳインバータにおいて、ＮＭＯＳトラ
ンジスタＮＴは駆動素子を構成し、ＰＭＯＳトランジス
タＰＴは負荷素子を構成する。入力（ノードＥ）がＨレ
ベルのとき、ＮＭＯＳトランジスタＮＴがオン状態、Ｐ
ＭＯＳトランジスタＰＴはオフ状態で、出力（ＹＳ）は
Ｌレベルとなる。入力（ノードＥ）がＬレベルのとき、
ＮＭＯＳトランジスタＮＴはオフ状態、ＰＭＯＳトラン
ジスタＰＴがオン状態で、出力（ＹＳ）はＨレベルとな
る。いずれの場合でも、両トランジスタＮＴ，ＰＴは相
補的な（互いに逆の）状態をとるので、電流は流れない
筈になっている。
示す。このＣＭＯＳインバータにおいて、ＮＭＯＳトラ
ンジスタＮＴは駆動素子を構成し、ＰＭＯＳトランジス
タＰＴは負荷素子を構成する。入力（ノードＥ）がＨレ
ベルのとき、ＮＭＯＳトランジスタＮＴがオン状態、Ｐ
ＭＯＳトランジスタＰＴはオフ状態で、出力（ＹＳ）は
Ｌレベルとなる。入力（ノードＥ）がＬレベルのとき、
ＮＭＯＳトランジスタＮＴはオフ状態、ＰＭＯＳトラン
ジスタＰＴがオン状態で、出力（ＹＳ）はＨレベルとな
る。いずれの場合でも、両トランジスタＮＴ，ＰＴは相
補的な（互いに逆の）状態をとるので、電流は流れない
筈になっている。
【０２９０】ところが、上記従来のカラムデコーダにお
いて、選択されたノードＥj が十分にＬレベルまで下が
りきらないときは、ＰＭＯＳトランジスタＰＴがほぼオ
ン状態になっている一方で、ＮＭＯＳトランジスタＮＴ
もほぼオン状態となり、両トランジスタＮＴ，ＰＴを貫
通する電流が流れてしまう。ドライバＤ内でこのような
貫通電流が流れると、トランジスタ素子ＮＴ，ＰＴが劣
化ないし破壊するおそれがある。
いて、選択されたノードＥj が十分にＬレベルまで下が
りきらないときは、ＰＭＯＳトランジスタＰＴがほぼオ
ン状態になっている一方で、ＮＭＯＳトランジスタＮＴ
もほぼオン状態となり、両トランジスタＮＴ，ＰＴを貫
通する電流が流れてしまう。ドライバＤ内でこのような
貫通電流が流れると、トランジスタ素子ＮＴ，ＰＴが劣
化ないし破壊するおそれがある。
【０３００】このようなドライバＤ内の貫通電流を防止
するために、ＮＭＯＳトランジスタＮＴのしきい値電圧
を十分高くする方法も考えられる。しかし、その方法で
は、メモリアクセスの終了後にノードＥj がＬレベルか
らＨレベルに復帰した際に、ドライバＤj において出力
電圧の反転が遅れ、ひいてはＹアドレス線ＹＳj のディ
エーブル状態への復帰が遅れてしまい、直後にイネーブ
ル状態にされた他のＹアドレス線ＹＳとの重複選択状態
を招くおそれがあり、適切な対処法とはいえない。
するために、ＮＭＯＳトランジスタＮＴのしきい値電圧
を十分高くする方法も考えられる。しかし、その方法で
は、メモリアクセスの終了後にノードＥj がＬレベルか
らＨレベルに復帰した際に、ドライバＤj において出力
電圧の反転が遅れ、ひいてはＹアドレス線ＹＳj のディ
エーブル状態への復帰が遅れてしまい、直後にイネーブ
ル状態にされた他のＹアドレス線ＹＳとの重複選択状態
を招くおそれがあり、適切な対処法とはいえない。
【０３１０】このため、従来は、ＮＭＯＳトランジスタ
ＮＴにおけるチャンネルの幅と長さを微妙に調整するこ
とで対処するほかなく、回路設計および半導体製造プロ
セスに厳しい条件が課されていた。
ＮＴにおけるチャンネルの幅と長さを微妙に調整するこ
とで対処するほかなく、回路設計および半導体製造プロ
セスに厳しい条件が課されていた。
【０３２０】本発明は、かかる従来技術の問題点に鑑み
てなされたもので、貫通電流または垂れ流し電流等の問
題を根本的に解消して消費電力の大幅な減少を実現する
アドレスデコーダを提供することを目的とする。
てなされたもので、貫通電流または垂れ流し電流等の問
題を根本的に解消して消費電力の大幅な減少を実現する
アドレスデコーダを提供することを目的とする。
【０３３０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の第１のアドレスデコーダは、所定の複数
本の行線もしくは列線の中の対応する１組について選択
もしくは非選択の情報を有する複数個のアドレスビット
からなる第１のアドレス信号と前記複数本の行線もしく
は列線の中の１組における個々の行線もしくは列線につ
いての選択または非選択の情報を有する第２のアドレス
信号とに応動して前記複数本の行線もしくは列線を選択
的にイネーブル状態にするアドレスデコーダであって、
前記第１のアドレス信号を供給される入力端子と、前記
第２のアドレス信号の中の各対応するアドレスビットも
しくはそれと論理値が反対の反転アドレスビットを供給
されるゲート端子とを有する複数個のトランスファゲー
トと、基準電圧端子に電気的に接続された第１の端子
と、各対応する前記トランスファゲートの出力端子に電
気的に接続された第２の端子と、前記第２のアドレス信
号の中の各対応するアドレスビットもしくはそれと論理
値が反対の反転アドレスビットのいずれかを供給される
制御端子とを有する複数個のトランジスタと、各対応す
る前記トランスファゲートの出力端子と各対応する前記
トランジスタの第２の端子とに電気的に接続された入力
端子と、各対応する前記行線もしくは前記列線に電気的
に接続された出力端子とを有する複数個のドライバ回路
とを具備する構成とした。
めに、本発明の第１のアドレスデコーダは、所定の複数
本の行線もしくは列線の中の対応する１組について選択
もしくは非選択の情報を有する複数個のアドレスビット
からなる第１のアドレス信号と前記複数本の行線もしく
は列線の中の１組における個々の行線もしくは列線につ
いての選択または非選択の情報を有する第２のアドレス
信号とに応動して前記複数本の行線もしくは列線を選択
的にイネーブル状態にするアドレスデコーダであって、
前記第１のアドレス信号を供給される入力端子と、前記
第２のアドレス信号の中の各対応するアドレスビットも
しくはそれと論理値が反対の反転アドレスビットを供給
されるゲート端子とを有する複数個のトランスファゲー
トと、基準電圧端子に電気的に接続された第１の端子
と、各対応する前記トランスファゲートの出力端子に電
気的に接続された第２の端子と、前記第２のアドレス信
号の中の各対応するアドレスビットもしくはそれと論理
値が反対の反転アドレスビットのいずれかを供給される
制御端子とを有する複数個のトランジスタと、各対応す
る前記トランスファゲートの出力端子と各対応する前記
トランジスタの第２の端子とに電気的に接続された入力
端子と、各対応する前記行線もしくは前記列線に電気的
に接続された出力端子とを有する複数個のドライバ回路
とを具備する構成とした。
【０３４０】本発明の第２のアドレスデコーダは、所定
の複数本の行線もしくは列線の中の対応する１組につい
て選択もしくは非選択の情報を有する複数個のアドレス
ビットからなる第１のアドレス信号と前記複数本の行線
もしくは列線の中の１組における個々の行線もしくは列
線についての選択または非選択の情報を有する第２のア
ドレス信号とに応動して前記複数本の行線もしくは列線
を選択的にイネーブル状態にするアドレスデコーダであ
って、前記第１のアドレス信号を供給される入力端子
と、前記第２のアドレス信号の中の各対応するアドレス
ビットおよびそれと論理値が反対の反転アドレスビット
を供給される一対の相補的なゲートとを有する複数個の
ＣＭＯＳトランスファゲートと、基準電圧端子に電気的
に接続された第１の端子と、各対応する前記ＣＭＯＳト
ランスファゲートの出力端子に電気的に接続された第２
の端子と、前記第２のアドレス信号の中の各対応するア
ドレスビットもしくはそれと論理値が反対の反転アドレ
スビットのいずれかを供給される制御端子とを有する複
数個のトランジスタと、各対応する前記ＣＭＯＳトラン
スファゲートの出力端子と各対応する前記トランジスタ
の第２の端子とに電気的に接続された入力端子と、各対
応する前記行線もしくは前記列線に電気的に接続された
出力端子とを有する複数個のドライバ回路とを具備する
構成とした。
の複数本の行線もしくは列線の中の対応する１組につい
て選択もしくは非選択の情報を有する複数個のアドレス
ビットからなる第１のアドレス信号と前記複数本の行線
もしくは列線の中の１組における個々の行線もしくは列
線についての選択または非選択の情報を有する第２のア
ドレス信号とに応動して前記複数本の行線もしくは列線
を選択的にイネーブル状態にするアドレスデコーダであ
って、前記第１のアドレス信号を供給される入力端子
と、前記第２のアドレス信号の中の各対応するアドレス
ビットおよびそれと論理値が反対の反転アドレスビット
を供給される一対の相補的なゲートとを有する複数個の
ＣＭＯＳトランスファゲートと、基準電圧端子に電気的
に接続された第１の端子と、各対応する前記ＣＭＯＳト
ランスファゲートの出力端子に電気的に接続された第２
の端子と、前記第２のアドレス信号の中の各対応するア
ドレスビットもしくはそれと論理値が反対の反転アドレ
スビットのいずれかを供給される制御端子とを有する複
数個のトランジスタと、各対応する前記ＣＭＯＳトラン
スファゲートの出力端子と各対応する前記トランジスタ
の第２の端子とに電気的に接続された入力端子と、各対
応する前記行線もしくは前記列線に電気的に接続された
出力端子とを有する複数個のドライバ回路とを具備する
構成とした。
【０３５０】
【発明の実施の態様】以下、図１〜図３を参照して本発
明の実施例を説明する。
明の実施例を説明する。
【０３６０】図１は、本発明の一実施例によるカラムデ
コーダの回路構成を示す。このカラムデコーダは、たと
えば図４〜図６につき上述したＤＲＡＭのＹアドレスデ
コーダ１１８を構成するカラムデコーダ（ＤＥＣ）とし
て用いられてよい。
コーダの回路構成を示す。このカラムデコーダは、たと
えば図４〜図６につき上述したＤＲＡＭのＹアドレスデ
コーダ１１８を構成するカラムデコーダ（ＤＥＣ）とし
て用いられてよい。
【０３７０】このカラムデコーダは、各々８個のＣＭＯ
ＳトランスファゲートＣ0 〜Ｃ7 、ＰＭＯＳトランジス
タＰ0 〜Ｐ7 、インバータ・ドライバＤ0 〜Ｄ7 および
１個のＮＡＮＤ回路１０から構成されている。
ＳトランスファゲートＣ0 〜Ｃ7 、ＰＭＯＳトランジス
タＰ0 〜Ｐ7 、インバータ・ドライバＤ0 〜Ｄ7 および
１個のＮＡＮＤ回路１０から構成されている。
【０３８０】この実施例のカラムデコーダには、第１の
部分アドレス信号ＡＹ０0 〜7 のアドレスビットＡＹ０
0 〜ＡＹ０7 が直接入力されるだけでなく、それらのア
ドレスビットＡＹ０0 〜ＡＹ０7 をそれぞれインバータ
（図示せず）に通して論理値を反転させた反転アドレス
ビットＡＹ０0-〜ＡＹ０7-も入力される。
部分アドレス信号ＡＹ０0 〜7 のアドレスビットＡＹ０
0 〜ＡＹ０7 が直接入力されるだけでなく、それらのア
ドレスビットＡＹ０0 〜ＡＹ０7 をそれぞれインバータ
（図示せず）に通して論理値を反転させた反転アドレス
ビットＡＹ０0-〜ＡＹ０7-も入力される。
【０３９０】アドレスビットＡＹ０0 〜ＡＹ０7 は、そ
れぞれＣＭＯＳトランスファゲートＣ0 〜Ｃ7 のＮ型ゲ
ート端子に供給されるとともに、それぞれＰＭＯＳトラ
ンジスタＰ0 〜Ｐ7 のゲート端子に供給される。一方、
反転アドレスビットＡＹ０0-〜ＡＹ０7-は、それぞれＣ
ＭＯＳトランスファゲートＣ0 〜Ｃ7 のＰ型ゲート端子
に供給される。
れぞれＣＭＯＳトランスファゲートＣ0 〜Ｃ7 のＮ型ゲ
ート端子に供給されるとともに、それぞれＰＭＯＳトラ
ンジスタＰ0 〜Ｐ7 のゲート端子に供給される。一方、
反転アドレスビットＡＹ０0-〜ＡＹ０7-は、それぞれＣ
ＭＯＳトランスファゲートＣ0 〜Ｃ7 のＰ型ゲート端子
に供給される。
【０４００】このカラムデコーダに対してイネーブル信
号として作用する第２の部分アドレス信号ＡＹ３0 〜7
の対応アドレスビットＡＹ３p および第３の部分アドレ
ス信号ＡＹ６0 〜7 の対応アドレスビットＡＹ６q は、
ＮＡＮＤ回路１０の両入力端子にそれぞれ入力される。
ＮＡＮＤ回路１０の出力端子は、ＣＭＯＳトランスファ
ゲートＣ0 〜Ｃ7 の入力端子に接続されている。
号として作用する第２の部分アドレス信号ＡＹ３0 〜7
の対応アドレスビットＡＹ３p および第３の部分アドレ
ス信号ＡＹ６0 〜7 の対応アドレスビットＡＹ６q は、
ＮＡＮＤ回路１０の両入力端子にそれぞれ入力される。
ＮＡＮＤ回路１０の出力端子は、ＣＭＯＳトランスファ
ゲートＣ0 〜Ｃ7 の入力端子に接続されている。
【０４１０】ＣＭＯＳトランスファゲートＣ0 〜Ｃ7 の
出力端子は、それぞれノードＦ0 〜Ｆ7 を介して、ドラ
イバＤ0 〜Ｄ7 の入力端子に接続されるとともにＰＭＯ
ＳトランジスタＰ0 〜Ｐ7 のドレイン端子に接続されて
いる。ＰＭＯＳトランジスタＰ0 〜Ｐ7 のソース端子
は、たとえば３．３ボルトの電源電圧Ｖccの端子に接続
されている。ドライバＤ0 〜Ｄ7 の出力端子はそれぞれ
Ｙアドレス線ＹＳ0 〜ＹＳ7 に接続されている。
出力端子は、それぞれノードＦ0 〜Ｆ7 を介して、ドラ
イバＤ0 〜Ｄ7 の入力端子に接続されるとともにＰＭＯ
ＳトランジスタＰ0 〜Ｐ7 のドレイン端子に接続されて
いる。ＰＭＯＳトランジスタＰ0 〜Ｐ7 のソース端子
は、たとえば３．３ボルトの電源電圧Ｖccの端子に接続
されている。ドライバＤ0 〜Ｄ7 の出力端子はそれぞれ
Ｙアドレス線ＹＳ0 〜ＹＳ7 に接続されている。
【０４２０】かかる構成のカラムデコーダでは、カラム
・アドレス信号ＡＹj が与えられていない間は、アドレ
スビットＡＹ０0 〜ＡＹ０7 のいずれも論理値０（Ｌレ
ベル）であるから、ＣＭＯＳトランスファゲートＣ0 〜
Ｃ7 のいずれもオフまたは遮断状態である一方で、ＰＭ
ＯＳトランジスタＰ0 〜Ｐ7 のいずれもオン状態にあ
る。したがって、ノードＦ0 〜Ｆ7 のいずれもＨレベル
にあり、ドライバＤ0 〜Ｄ7 の出力電圧はいずれもＬレ
ベルであり、Ｙアドレス線ＹＳ0 〜ＹＳ7 は全てディス
エーブル状態に維持されている。
・アドレス信号ＡＹj が与えられていない間は、アドレ
スビットＡＹ０0 〜ＡＹ０7 のいずれも論理値０（Ｌレ
ベル）であるから、ＣＭＯＳトランスファゲートＣ0 〜
Ｃ7 のいずれもオフまたは遮断状態である一方で、ＰＭ
ＯＳトランジスタＰ0 〜Ｐ7 のいずれもオン状態にあ
る。したがって、ノードＦ0 〜Ｆ7 のいずれもＨレベル
にあり、ドライバＤ0 〜Ｄ7 の出力電圧はいずれもＬレ
ベルであり、Ｙアドレス線ＹＳ0 〜ＹＳ7 は全てディス
エーブル状態に維持されている。
【０４３０】カラム・アドレス信号ＡＹj が与えられる
と、アドレスビットＡＹ０0 〜ＡＹ０7 の中のいずれか
１つが論理値１（Ｈレベル）で他は全て論理値０（Ｌレ
ベル）となる。たとえば、ＡＹ０2 が論理値１（Ｈレベ
ル）になったとする。この場合、ＣＭＯＳトランスファ
ゲートＣ2 は、Ｎ型ゲート端子にＨレベルのＡＹ０2が
供給されると同時にＰ型ゲート端子にＬレベルのＡＹ０
2-が供給されるため、オン（導通）状態となる。他のＣ
ＭＯＳトランスファゲートＣ0 ，Ｃ1 ，Ｃ3 〜Ｃ7 は全
てオフ（遮断）状態のままである。
と、アドレスビットＡＹ０0 〜ＡＹ０7 の中のいずれか
１つが論理値１（Ｈレベル）で他は全て論理値０（Ｌレ
ベル）となる。たとえば、ＡＹ０2 が論理値１（Ｈレベ
ル）になったとする。この場合、ＣＭＯＳトランスファ
ゲートＣ2 は、Ｎ型ゲート端子にＨレベルのＡＹ０2が
供給されると同時にＰ型ゲート端子にＬレベルのＡＹ０
2-が供給されるため、オン（導通）状態となる。他のＣ
ＭＯＳトランスファゲートＣ0 ，Ｃ1 ，Ｃ3 〜Ｃ7 は全
てオフ（遮断）状態のままである。
【０４４０】一方、アドレスビットＡＹ０2 がＨレベル
になることで、ＰＭＯＳトランジスタＰ2 がオフ状態に
なる。これにより、ノードＦ2 は電源電圧Ｖccから遮断
される。他のＰＭＯＳトランジスタＰ0 ，Ｐ1 ，Ｐ3 〜
Ｐ7 は全てオン状態のままである。
になることで、ＰＭＯＳトランジスタＰ2 がオフ状態に
なる。これにより、ノードＦ2 は電源電圧Ｖccから遮断
される。他のＰＭＯＳトランジスタＰ0 ，Ｐ1 ，Ｐ3 〜
Ｐ7 は全てオン状態のままである。
【０４５０】このように、任意のカラム・アドレス信号
ＡＹj が与えられる度毎に、論理値１（Ｈレベル）を有
するいずれか１つのアドレスビットＡＹ０j に対応する
ＣＭＯＳトランスファゲートＣj だけがオン（導通）状
態になると同時にそれと対応するＰＭＯＳトランジスタ
Ｐj だけがオフ状態となり、それと対応するノードＥj
だけが電源電圧Ｖccから切り放されてＮＡＮＤ回路１０
の出力端子に対して直結状態となる。
ＡＹj が与えられる度毎に、論理値１（Ｈレベル）を有
するいずれか１つのアドレスビットＡＹ０j に対応する
ＣＭＯＳトランスファゲートＣj だけがオン（導通）状
態になると同時にそれと対応するＰＭＯＳトランジスタ
Ｐj だけがオフ状態となり、それと対応するノードＥj
だけが電源電圧Ｖccから切り放されてＮＡＮＤ回路１０
の出力端子に対して直結状態となる。
【０４６０】したがって、このカラムデコーダが選択さ
れた場合、つまり両イネーブル信号（アドレスビット）
ＡＹ３p ，ＡＹ６q の双方が論理値１（Ｈレベル）であ
る場合は、ＮＡＮＤ回路１０の出力端子に得られる論理
値０（Ｌレベル）のイネーブル信号ＥＮがそのままオン
（導通）状態のＣＭＯＳトランスファゲート（上記の例
ではＣ2 ）およびその後段のノード（Ｆ2 ）を通り抜け
てドライバ（Ｄ2 ）の入力端子に供給され、このドライ
バ（Ｄ2 ）の出力側でＹアドレス線（ＹＳ2 ）がイネー
ブル状態となる。
れた場合、つまり両イネーブル信号（アドレスビット）
ＡＹ３p ，ＡＹ６q の双方が論理値１（Ｈレベル）であ
る場合は、ＮＡＮＤ回路１０の出力端子に得られる論理
値０（Ｌレベル）のイネーブル信号ＥＮがそのままオン
（導通）状態のＣＭＯＳトランスファゲート（上記の例
ではＣ2 ）およびその後段のノード（Ｆ2 ）を通り抜け
てドライバ（Ｄ2 ）の入力端子に供給され、このドライ
バ（Ｄ2 ）の出力側でＹアドレス線（ＹＳ2 ）がイネー
ブル状態となる。
【０４７０】今回のメモリアクセスが終了して、カラム
・アドレス信号ＡＹj が切れると、それまでオンしてい
たＣＭＯＳトランスファゲート（Ｃ2 ）が定常のオフ状
態に戻ると同時に、それまでオフ状態であったＰＭＯＳ
トランジスタ（Ｐ2 ）が定常のオン状態に戻る。これに
より、それまでＮＡＮＤ回路１０の出力端子に直結され
ていたノード（Ｆ2 ）はこの時点から電源電圧Ｖccに直
結され、今回のメモリアクセスで選択されていたＹアド
レス線（ＹＳ2 ）はこの時点で非選択状態に戻る。
・アドレス信号ＡＹj が切れると、それまでオンしてい
たＣＭＯＳトランスファゲート（Ｃ2 ）が定常のオフ状
態に戻ると同時に、それまでオフ状態であったＰＭＯＳ
トランジスタ（Ｐ2 ）が定常のオン状態に戻る。これに
より、それまでＮＡＮＤ回路１０の出力端子に直結され
ていたノード（Ｆ2 ）はこの時点から電源電圧Ｖccに直
結され、今回のメモリアクセスで選択されていたＹアド
レス線（ＹＳ2 ）はこの時点で非選択状態に戻る。
【０４８０】このカラムデコーダが選択されない場合、
つまり両イネーブル信号（アドレスビット）ＡＹ３p ，
ＡＹ６q の少なくとも１つが論理値０（Ｌレベル）であ
る場合は、ＮＡＮＤ回路１０の出力端子から論理値１
（Ｈレベル）の信号ＥＮがそのままオン（導通）状態の
ＣＭＯＳトランスファゲート（上記の例ではＣ2 ）およ
びその後段のノード（Ｆ2 ）を通り抜けてドライバ（Ｄ
2 ）の入力端子に供給され、結果的にはこのドライバ
（Ｄ2 ）の出力側のＹアドレス線（ＹＳ2 ）はディスエ
ーブル状態に維持される。
つまり両イネーブル信号（アドレスビット）ＡＹ３p ，
ＡＹ６q の少なくとも１つが論理値０（Ｌレベル）であ
る場合は、ＮＡＮＤ回路１０の出力端子から論理値１
（Ｈレベル）の信号ＥＮがそのままオン（導通）状態の
ＣＭＯＳトランスファゲート（上記の例ではＣ2 ）およ
びその後段のノード（Ｆ2 ）を通り抜けてドライバ（Ｄ
2 ）の入力端子に供給され、結果的にはこのドライバ
（Ｄ2 ）の出力側のＹアドレス線（ＹＳ2 ）はディスエ
ーブル状態に維持される。
【０４９０】このように、本実施例のカラムデコーダ
は、メモリアクセス時に選択されるべきＹアドレス線Ｙ
Ｓj に対応する回路内のノードが、特にドライバＤj の
入力側のノードＦj がオン状態のＣＭＯＳトランスファ
ゲートＣj を介して入力イネーブル信号ＥＮに直結され
るようなスタティック回路として動作し、貫通電流や垂
れ流し電流等は生じない。このため、従来のダイナミッ
ク型のアドレスデコーダと比較して消費電力が著しく減
少している。また、スタティック回路として動作するた
め、各部の状態遷移、特に選択状態から非選択状態へ復
帰するのが早く、相前後する２つのＹセレクト線の間で
の重複選択状態を招くおそれが少ない。
は、メモリアクセス時に選択されるべきＹアドレス線Ｙ
Ｓj に対応する回路内のノードが、特にドライバＤj の
入力側のノードＦj がオン状態のＣＭＯＳトランスファ
ゲートＣj を介して入力イネーブル信号ＥＮに直結され
るようなスタティック回路として動作し、貫通電流や垂
れ流し電流等は生じない。このため、従来のダイナミッ
ク型のアドレスデコーダと比較して消費電力が著しく減
少している。また、スタティック回路として動作するた
め、各部の状態遷移、特に選択状態から非選択状態へ復
帰するのが早く、相前後する２つのＹセレクト線の間で
の重複選択状態を招くおそれが少ない。
【０５００】また、ＮＡＮＤ回路１０の出力端子よりほ
ぼ完全なＬレベル（０ボルト付近）のイネーブル信号が
ＣＭＯＳトランスファゲートＣj およびノードＦj を介
してドライバＤj に供給されるため、ドライバＤj 内で
も貫通電流や垂れ流し電流が生じるおそれもない。
ぼ完全なＬレベル（０ボルト付近）のイネーブル信号が
ＣＭＯＳトランスファゲートＣj およびノードＦj を介
してドライバＤj に供給されるため、ドライバＤj 内で
も貫通電流や垂れ流し電流が生じるおそれもない。
【０５１０】なお、この実施例では、ＰＭＯＳトランジ
スタＰ0 〜Ｐ7 のゲート端子にそれぞれアドレスビット
ＡＹ０0 〜ＡＹ０7 を与えたが、図３に示すように、こ
れらのＰＭＯＳトランジスタＰ0 〜Ｐ7 をＮＭＯＳトラ
ンジスタＷ0 〜Ｗ7 で置き換え、それらのＮＭＯＳトラ
ンジスタＷ0 〜Ｗ7 のゲート端子にそれぞれ反転アドレ
スビットＡＹ０0-〜ＡＹ０7-を与える構成としてもよ
い。アドレスビットＡＹ０0 〜ＡＹ０7 から反転アドレ
スビットＡＹ０0-〜ＡＹ０7-をつくるためのインバータ
を、カラムデコーダ内部に設けてもよいことはもちろん
である。
スタＰ0 〜Ｐ7 のゲート端子にそれぞれアドレスビット
ＡＹ０0 〜ＡＹ０7 を与えたが、図３に示すように、こ
れらのＰＭＯＳトランジスタＰ0 〜Ｐ7 をＮＭＯＳトラ
ンジスタＷ0 〜Ｗ7 で置き換え、それらのＮＭＯＳトラ
ンジスタＷ0 〜Ｗ7 のゲート端子にそれぞれ反転アドレ
スビットＡＹ０0-〜ＡＹ０7-を与える構成としてもよ
い。アドレスビットＡＹ０0 〜ＡＹ０7 から反転アドレ
スビットＡＹ０0-〜ＡＹ０7-をつくるためのインバータ
を、カラムデコーダ内部に設けてもよいことはもちろん
である。
【０５２０】図２に、本発明の第２の実施例によるカラ
ムデコーダの回路構成を示す。この実施例は、上記第１
の実施例におけるＣＭＯＳトランスファゲートＣ0 〜Ｃ
7 に代えてＮＭＯＳトランスファゲートＮ0 〜Ｎ7 を用
いたものである。
ムデコーダの回路構成を示す。この実施例は、上記第１
の実施例におけるＣＭＯＳトランスファゲートＣ0 〜Ｃ
7 に代えてＮＭＯＳトランスファゲートＮ0 〜Ｎ7 を用
いたものである。
【０５３０】アドレスビットＡＹ０0 〜ＡＹ０7 は、そ
れぞれＮＭＯＳトランスファゲートＮ0 〜Ｎ7 のゲート
端子とＰＭＯＳトランジスタＰ0 〜Ｐ7 のゲート端子と
に供給される。ＮＡＮＤ回路１０の出力端子は各ＮＭＯ
ＳトランスファゲートＮ0 〜Ｎ7 の入力端子（ドレイン
またはソース端子）に接続されている。ＮＭＯＳトラン
スファゲートＮ0 〜Ｎ7 の出力端子（ソースまたはドレ
イン端子）は、それぞれノードＦ0 〜Ｆ7 を介してＰＭ
ＯＳトランジスタＰ0 〜Ｐ7 のドレイン端子とドライバ
Ｄ0 〜Ｄ7 の入力端子とに接続されている。
れぞれＮＭＯＳトランスファゲートＮ0 〜Ｎ7 のゲート
端子とＰＭＯＳトランジスタＰ0 〜Ｐ7 のゲート端子と
に供給される。ＮＡＮＤ回路１０の出力端子は各ＮＭＯ
ＳトランスファゲートＮ0 〜Ｎ7 の入力端子（ドレイン
またはソース端子）に接続されている。ＮＭＯＳトラン
スファゲートＮ0 〜Ｎ7 の出力端子（ソースまたはドレ
イン端子）は、それぞれノードＦ0 〜Ｆ7 を介してＰＭ
ＯＳトランジスタＰ0 〜Ｐ7 のドレイン端子とドライバ
Ｄ0 〜Ｄ7 の入力端子とに接続されている。
【０５４０】かかる構成においても、上記第１実施例と
ほぼ同様の作用が奏され、貫通電流や垂れ流し電流の問
題もほとんどない。
ほぼ同様の作用が奏され、貫通電流や垂れ流し電流の問
題もほとんどない。
【０５５０】ただし、選択されたＮＭＯＳトランスファ
ゲートＮj がオンした時、そこでしきい値電圧分の電圧
降下を生じるため、その限りでイネーブル信号ＥＮの伝
搬ないしノードＦj の立ち上がりまたは立ち下げに遅れ
を来すおそれはある。この意味では、本発明におけるト
ランスファゲートとしてＣＭＯＳトランスファゲートＣ
0 〜Ｃ7 を用いる上記第１実施例のカラムデコーダの方
が有利である。
ゲートＮj がオンした時、そこでしきい値電圧分の電圧
降下を生じるため、その限りでイネーブル信号ＥＮの伝
搬ないしノードＦj の立ち上がりまたは立ち下げに遅れ
を来すおそれはある。この意味では、本発明におけるト
ランスファゲートとしてＣＭＯＳトランスファゲートＣ
0 〜Ｃ7 を用いる上記第１実施例のカラムデコーダの方
が有利である。
【０５６０】上記した実施例のカラムデコーダは本発明
の適用可能なアドレスデコーダの一例にすぎないことは
容易に理解されよう。
の適用可能なアドレスデコーダの一例にすぎないことは
容易に理解されよう。
【０５７０】たとえば、上記第２の実施例における各Ｎ
ＭＯＳトランスファゲートＮj をＰＭＯＳトランスファ
ゲートで置き換えてもよいことはもちろんである。
ＭＯＳトランスファゲートＮj をＰＭＯＳトランスファ
ゲートで置き換えてもよいことはもちろんである。
【０５８０】アドレスビットのビット数に応じて回路素
子の個数を任意に選択してよい。イネーブル信号は、上
記実施例ではアドレス信号の一部として与えられたが、
アドレス信号から独立して与えられる信号であっても構
わない。
子の個数を任意に選択してよい。イネーブル信号は、上
記実施例ではアドレス信号の一部として与えられたが、
アドレス信号から独立して与えられる信号であっても構
わない。
【０５９０】ドライバ回路を、必要に応じてボルテージ
・フォロアで構成してもよい。各ノードＦj を電源電圧
に吊るためのトランジスタ（Ｐj,Ｗj ）にバイポーラ・
トランジスタを用いてもよい。
・フォロアで構成してもよい。各ノードＦj を電源電圧
に吊るためのトランジスタ（Ｐj,Ｗj ）にバイポーラ・
トランジスタを用いてもよい。
【０６００】本発明のアドレスデコーダは、ＤＲＡＭ以
外の任意の半導体メモリ装置たとえばスタティックＲＡ
ＭやＲＯＭ等にも使用可能であり、さらにはロウ・アド
レス系のデコーダ（ロウ・デコーダ）に適用することも
できる。
外の任意の半導体メモリ装置たとえばスタティックＲＡ
ＭやＲＯＭ等にも使用可能であり、さらにはロウ・アド
レス系のデコーダ（ロウ・デコーダ）に適用することも
できる。
【０６１０】
【発明の効果】以上説明したように、本発明のアドレス
デコーダによれば、アドレス信号の各アドレスビットの
論理値に応じて各対応するトランスファゲートのオン・
オフ状態を制御し、アドレス信号をオン状態のトランス
ファゲートを介してドライバ回路に供給することによ
り、アドレス信号の論理値に応じて該ドライバ回路の出
力側の行線または列線をイネーブル状態にするようにし
たので、デコーダ回路内の貫通電流や垂れ流し電流等の
問題を根本的に解消することができ、消費電力を大幅に
少なくすることができる。
デコーダによれば、アドレス信号の各アドレスビットの
論理値に応じて各対応するトランスファゲートのオン・
オフ状態を制御し、アドレス信号をオン状態のトランス
ファゲートを介してドライバ回路に供給することによ
り、アドレス信号の論理値に応じて該ドライバ回路の出
力側の行線または列線をイネーブル状態にするようにし
たので、デコーダ回路内の貫通電流や垂れ流し電流等の
問題を根本的に解消することができ、消費電力を大幅に
少なくすることができる。
【図１】本発明の一実施例によるカラムデコーダの回路
構成を示す回路図である。
構成を示す回路図である。
【図２】本発明の第２の実施例によるカラムデコーダの
回路構成を示す回路図である。
回路構成を示す回路図である。
【図３】実施例によるカラムデコーダの要部の一変形例
を示す回路図である。
を示す回路図である。
【図４】典型的なダイナミックランダムアクセスメモリ
（ＤＲＡＭ）の要部の構成を示すブロック図である。
（ＤＲＡＭ）の要部の構成を示すブロック図である。
【図５】図４のＤＲＡＭにおけるメモリアクセス時の各
部の信号，データの波形およびタイミングを示す信号波
形図である。
部の信号，データの波形およびタイミングを示す信号波
形図である。
【図６】図４のＤＲＡＭにおけるＹアドレスデコーダ１
１８の内部の構成例とアドレス信号の割り付けの例を示
すブロック図である。
１８の内部の構成例とアドレス信号の割り付けの例を示
すブロック図である。
【図７】従来のカラムデコーダの回路構成を示す回路図
である。
である。
【図８】カラムデコーダのドライバに使用されるＣＭＯ
Ｓインバータの回路構成を示す回路図である。
Ｓインバータの回路構成を示す回路図である。
１０ ＮＡＮＤ回路 Ｃ0 〜Ｃ7 ＣＭＯＳトランスファゲート Ｐ0 〜Ｐ7 ＰＭＯＳトランジスタ Ｆ0 〜Ｆ7 ノード Ｄ0 〜Ｄ7 ドライバ Ｎ0 〜Ｎ7 ＮＭＯＳトランスファゲート ＹＳ0 〜ＹＳ7 Ｙセレクト線 １００ メモリアレイ ＭＣ メモリセル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 助川 俊一 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 市村 康史 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 佐伯 亮 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (2)
- 【請求項１】 所定の複数本の行線もしくは列線の中の
対応する１組について選択もしくは非選択の情報を有す
る複数個のアドレスビットからなる第１のアドレス信号
と前記複数本の行線もしくは列線の中の１組における個
々の行線もしくは列線についての選択または非選択の情
報を有する第２のアドレス信号とに応動して前記複数本
の行線もしくは列線を選択的にイネーブル状態にするア
ドレスデコーダであって、 前記第１のアドレス信号を供給される入力端子と、前記
第２のアドレス信号の中の各対応するアドレスビットも
しくはそれと論理値が反対の反転アドレスビットを供給
されるゲート端子とを有する複数個のトランスファゲー
トと、 基準電圧端子に電気的に接続された第１の端子と、各対
応する前記トランスファゲートの出力端子に電気的に接
続された第２の端子と、前記第２のアドレス信号の中の
各対応するアドレスビットもしくはそれと論理値が反対
の反転アドレスビットのいずれかを供給される制御端子
とを有する複数個のトランジスタと、 各対応する前記トランスファゲートの出力端子と各対応
する前記トランジスタの第２の端子とに電気的に接続さ
れた入力端子と、各対応する前記行線もしくは前記列線
に電気的に接続された出力端子とを有する複数個のドラ
イバ回路とを具備することを特徴とするアドレスデコー
ダ。 - 【請求項２】 所定の複数本の行線もしくは列線の中の
対応する１組について選択もしくは非選択の情報を有す
る複数個のアドレスビットからなる第１のアドレス信号
と前記複数本の行線もしくは列線の中の１組における個
々の行線もしくは列線についての選択または非選択の情
報を有する第２のアドレス信号とに応動して前記複数本
の行線もしくは列線を選択的にイネーブル状態にするア
ドレスデコーダであって、 前記第１のアドレス信号を供給される入力端子と、前記
第２のアドレス信号の中の各対応するアドレスビットお
よびそれと論理値が反対の反転アドレスビットを供給さ
れる一対の相補的なゲートとを有する複数個のＣＭＯＳ
トランスファゲートと、 基準電圧端子に電気的に接続された第１の端子と、各対
応する前記ＣＭＯＳトランスファゲートの出力端子に電
気的に接続された第２の端子と、前記第２のアドレス信
号の中の各対応するアドレスビットもしくはそれと論理
値が反対の反転アドレスビットのいずれかを供給される
制御端子とを有する複数個のトランジスタと、 各対応する前記ＣＭＯＳトランスファゲートの出力端子
と各対応する前記トランジスタの第２の端子とに電気的
に接続された入力端子と、各対応する前記行線もしくは
前記列線に電気的に接続された出力端子とを有する複数
個のドライバ回路とを具備することを特徴とするアドレ
スデコーダ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7271700A JPH0991962A (ja) | 1995-09-26 | 1995-09-26 | アドレスデコーダ |
| KR1019960042398A KR970016535A (ko) | 1995-09-26 | 1996-09-25 | 어드레스 디코더 |
| US08/721,294 US5892726A (en) | 1995-09-26 | 1996-09-26 | Address decoder |
| TW085115932A TW344823B (en) | 1995-09-26 | 1996-12-24 | Address decoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7271700A JPH0991962A (ja) | 1995-09-26 | 1995-09-26 | アドレスデコーダ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0991962A true JPH0991962A (ja) | 1997-04-04 |
Family
ID=17503634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7271700A Pending JPH0991962A (ja) | 1995-09-26 | 1995-09-26 | アドレスデコーダ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5892726A (ja) |
| JP (1) | JPH0991962A (ja) |
| KR (1) | KR970016535A (ja) |
| TW (1) | TW344823B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007179652A (ja) * | 2005-12-28 | 2007-07-12 | Fujitsu Ltd | アドレスデコーダ，記憶装置，処理装置及び記憶装置におけるアドレスデコード方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5905401A (en) * | 1996-09-09 | 1999-05-18 | Micron Technology, Inc. | Device and method for limiting the extent to which circuits in integrated circuit dice electrically load bond pads and other circuit nodes in the dice |
| KR100302424B1 (ko) * | 1996-10-14 | 2001-09-28 | 니시무로 타이죠 | 논리하이브리드메모리용반도체메모리 |
| US6567336B2 (en) | 1996-10-14 | 2003-05-20 | Kabushiki Kaisha Toshiba | Semiconductor memory for logic-hybrid memory |
| US6069836A (en) * | 1997-12-11 | 2000-05-30 | Evsx, Inc. | Method and apparatus for a RAM circuit having N-nary word line generation |
| US6069497A (en) * | 1997-12-11 | 2000-05-30 | Evsx, Inc. | Method and apparatus for a N-nary logic circuit using 1 of N signals |
| US6066965A (en) * | 1997-12-11 | 2000-05-23 | Evsx, Inc. | Method and apparatus for a N-nary logic circuit using 1 of 4 signals |
| US6618316B2 (en) * | 2001-12-20 | 2003-09-09 | Intel Corporation | Pseudo-static single-ended cache cell |
| KR100759107B1 (ko) * | 2006-12-06 | 2007-09-19 | 한국타이어 주식회사 | 성형기와 압출기 사이를 자동 연결하는 대차 이송장치 |
| US9117499B2 (en) | 2012-10-25 | 2015-08-25 | Elwha Llc | Bipolar logic gates on MOS-based memory chips |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950000503B1 (ko) * | 1992-01-10 | 1995-01-24 | 삼성전자 주식회사 | 블럭라이트 기능을 갖는 반도체 메모리장치 |
| JPH07105697A (ja) * | 1993-10-07 | 1995-04-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3386547B2 (ja) * | 1994-01-26 | 2003-03-17 | 株式会社東芝 | リダンダンシ回路装置 |
| US5528177A (en) * | 1994-09-16 | 1996-06-18 | Research Foundation Of State University Of New York | Complementary field-effect transistor logic circuits for wave pipelining |
-
1995
- 1995-09-26 JP JP7271700A patent/JPH0991962A/ja active Pending
-
1996
- 1996-09-25 KR KR1019960042398A patent/KR970016535A/ko not_active Application Discontinuation
- 1996-09-26 US US08/721,294 patent/US5892726A/en not_active Expired - Lifetime
- 1996-12-24 TW TW085115932A patent/TW344823B/zh active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007179652A (ja) * | 2005-12-28 | 2007-07-12 | Fujitsu Ltd | アドレスデコーダ，記憶装置，処理装置及び記憶装置におけるアドレスデコード方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW344823B (en) | 1998-11-11 |
| US5892726A (en) | 1999-04-06 |
| KR970016535A (ko) | 1997-04-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040308 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040330 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040727 |