WO2023175730A1 - 半導体記憶装置 - Google Patents

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WO2023175730A1
WO2023175730A1 PCT/JP2022/011673 JP2022011673W WO2023175730A1 WO 2023175730 A1 WO2023175730 A1 WO 2023175730A1 JP 2022011673 W JP2022011673 W JP 2022011673W WO 2023175730 A1 WO2023175730 A1 WO 2023175730A1
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WO
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signal
bit line
circuit
replica
memory device
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PCT/JP2022/011673
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Inventor
真一 森脇
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株式会社ソシオネクスト
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    • G11C—STATIC STORES
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    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

Definitions

  • the present disclosure relates to a semiconductor memory device.
  • Patent Document 1 a capacitive element for generating a negative potential is provided on a bit line of an SRAM.
  • SRAM When writing to SRAM, after activating the word line and before the bit line reaches 0V, by changing the control signal of the capacitor, negative bit line type write assist operation is realized. There is.
  • the bit line is changed to L level while the word line is activated. Therefore, there is a problem that a through current flows until the stored value in the memory is inverted, and power consumption increases.
  • the control signal is changed before the bit line reaches 0V, but the potential of the bit line may not drop sufficiently when controlling the capacitive element. If the capacitive element is operated to generate a negative potential in a state where the potential of the bit line is not sufficiently lowered, the bit line cannot be brought to a sufficiently negative potential. In this case, the write operation becomes unstable, and the yield and reliability decrease.
  • the capacitive element is controlled to bring the bit line to a sufficiently negative potential. In order to achieve this, it is conceivable to increase the capacitance value of the capacitive element. However, there is a problem that the area increases.
  • An object of the present disclosure is to provide a semiconductor memory device that solves the above problems without reducing read speed.
  • a semiconductor memory device that performs a read operation and a write operation according to an input clock signal includes a plurality of memory cells, and each of the plurality of memory cells is connected to a corresponding word line and bit line pair. It has a function of setting one bit line of a bit line pair connected to the memory cell array to which data is written and the memory cell to be written to a low potential, and sets the bit line on the low potential side to a negative potential in response to a negative potential boost signal.
  • the word line is activated after a second predetermined time longer than the first predetermined time has elapsed since the transition of the input clock signal, and a third predetermined time longer than the first predetermined time has elapsed from the transition of the input clock signal.
  • the negative potential boost signal is activated to set the low potential side of the bit line pair to be written to a negative potential.
  • the timing of activating the word line from the transition of the input clock signal during the write operation is delayed compared to the read operation of the stored value of the memory cell. This allows the potential of the bit line to be sufficiently lowered quickly and reliably, so that the word line is activated after the potential of the bit line is sufficiently lowered. This makes it possible to suppress the through current flowing through the bit line of the selected column, thereby reducing power consumption.
  • the timing at which one bit line of the bit line pair to be written is set to a negative potential during the write operation is delayed. This makes it possible to reliably set the bit line to a negative potential and realize a stable write operation. Thereby, yield and reliability can be improved. Furthermore, since the potential of the bit line is boosted to a negative potential after it has dropped sufficiently, there is no need to increase the capacitance value of the capacitive element to make the potential negative, which suppresses an increase in the area of the semiconductor memory device. be able to.
  • the present disclosure in a semiconductor memory device, while maintaining the read speed in a read operation as high as possible, in a write operation, the potential of a bit line is quickly and reliably lowered sufficiently, and then the bit line is set to a negative potential. That is, since the write assist operation is activated, the write margin can be improved compared to the conventional technology.
  • FIG. 1A Functional block diagram illustrating part of the configuration of a semiconductor memory device (first embodiment) A diagram showing an example of a circuit configuration of an amplifier circuit that constitutes a semiconductor memory device (first embodiment). A diagram showing an example of a circuit configuration of a control circuit configuring a semiconductor memory device (first embodiment) A diagram showing an example of the circuit configuration of the memory cell in FIG. 1A. A diagram showing an example of the circuit configuration of the replica cell in FIG. 1A. Timing chart showing an operation example of the semiconductor memory device (first embodiment) A diagram corresponding to FIG. 1A regarding a semiconductor memory device (second embodiment) A diagram corresponding to FIG. 1B regarding a semiconductor memory device (second embodiment) A diagram corresponding to FIG. 1C regarding a semiconductor memory device (second embodiment) Timing chart showing an operation example of the semiconductor memory device (second embodiment)
  • the semiconductor memory device 1 includes a memory cell array 3, a replica bit line circuit 4, an amplifier circuit 2, and a control circuit 6.
  • FIG. 1 shows a configuration example of a semiconductor memory device 1 according to the first embodiment.
  • the semiconductor memory device 1 includes the configuration 1a in FIG. 1A, the configuration 1b in FIG. 1B, and the control circuit 6 in FIG. 1C.
  • FIG. 1A shows a configuration example of a memory cell array 3, a replica bit line circuit 4, and their peripheral circuits as a configuration 1a.
  • FIG. 1B shows a configuration example of the amplifier circuit 2 and its peripheral circuits as a configuration 1b.
  • the memory cell array 3 includes a plurality of memory cells MC arranged in an array of m rows (m is a natural number) x n columns (n is a natural number).
  • the memory cell array 3 includes a plurality of (m in FIG. 1A) word lines WL arranged corresponding to the rows of memory cells MC and a plurality (n in FIG. 1A) arranged corresponding to the columns of memory cells MC. and a bit line pair BLT.
  • the bit line pair BLT is composed of a pair of bit lines BL and BLX.
  • the word line WL extends in a first direction (hereinafter referred to as "row direction").
  • the bit lines BL and BLX extend in a second direction (hereinafter referred to as "column direction") that intersects the first direction.
  • Each memory cell MC is connected to a word line WL in a row and a bit line pair BLT (bit lines BL, BLX) in a column depending on the arrangement position.
  • the word line WL is connected to the word line driver 8.
  • Word line driver 8 includes a row decoder 81 and a driver circuit 82.
  • the row decoder 81 decodes a row address designated by a CPU (not shown).
  • the driver circuit 82 is a driver that activates the word line WL corresponding to the address decoded by the row decoder 81.
  • the bit line pair BLT is connected to an amplifier circuit 2 described later.
  • FIG. 2 is a circuit diagram showing the internal configuration of the memory cell MC of FIG. 1A.
  • memory cell MC includes N-type transistors NA1 and NA2, P-type transistors PL1 and PL2, and N-type transistors ND1 and ND2.
  • the N-type transistor NA1 has a gate connected to the word line WL and a source connected to the bit line BL.
  • the N-type transistor NA2 has a gate connected to the word line WL and a source connected to the bit line BLX.
  • the P-type transistor PL1 has a source supplied with the power supply voltage VDD, and a drain connected to the drain of the N-type transistor NA1.
  • the N-type transistor ND1 has a gate connected to the gate of the P-type transistor PL1, a drain connected to the drain of the P-type transistor PL1, and a source connected to the ground potential VSS.
  • the P-type transistor PL2 has a gate connected to the drain of the N-type transistor NA1, a source supplied with the power supply voltage VDD, and a drain connected to the drain of the N-type transistor NA2.
  • the N-type transistor ND2 has a gate connected to the gate of the P-type transistor PL2, a drain connected to the drain of the P-type transistor PL2, and a source connected to the ground potential VSS.
  • a connection node between the gate of P-type transistor PL1 and the gate of N-type transistor ND1 is connected to the drain of N-type transistor NA2.
  • the first inverter is configured by the P-type transistor PL1 and the N-type transistor ND1.
  • a second inverter is configured by the P-type transistor PL2 and the N-type transistor ND2.
  • a latch circuit is configured by connecting the input terminal of the first inverter to the output terminal of the second inverter, and connecting the output terminal of the first inverter to the input terminal of the second inverter.
  • the replica bit line circuit 4 includes a plurality of replica memory cells RMC arranged side by side in the column direction.
  • the replica bit line circuit 4 includes m replica memory cells RMC.
  • FIG. 3 is a circuit diagram showing the internal configuration of the replica memory cell RMC of FIG. 1A.
  • the transistors forming the replica memory cell RMC have the same size as the transistors forming the memory cell MC shown in FIG.
  • Replica memory cell RMC differs from memory cell MC in that power supply voltage VDD is supplied to the gate of P-type transistor PL1 and the gate of N-type transistor ND1 in the aforementioned latch circuit.
  • the replica memory cell RMC differs from the memory cell MC in that the gate of the N-type transistor NA1 is connected to the replica word line TRKWL (hereinafter referred to as "TRKWL signal").
  • TRKWL signal the replica word line TRKWL
  • the TRKWL signals of some of the replica memory cells RMC are connected to the word line driver 8, and the TRKWL signals of the remaining replica memory cells RMC are connected to the ground potential VSS.
  • the replica memory cell RMC in which the TRKWL signal is connected to the word line driver 8 is referred to as a first replica memory cell RMC
  • the replica memory cell RMC in which the TRKWL signal is connected to the ground potential VSS is referred to as a second replica. It may be called a memory cell RMC and explained separately.
  • the input signal input from the TRKWL signal of the first replica memory cell RMC is generated based on the precharge signal PCG (hereinafter referred to as "PCG signal”) and the read enable signal RE (hereinafter referred to as "RE signal"). .
  • the TRKWL signal of the first replica memory cell RMC is at the "H level” (hereinafter also simply referred to as 'H').
  • the replica bit line TRKBL becomes “L level” (hereinafter also simply referred to as 'L').
  • TRKBL signal a replica bit line signal TRKBL (hereinafter referred to as “TRKBL signal”) is output from the first replica memory cell RMC.
  • SAE signal a sense amplifier activation signal
  • the TRKWL signal becomes 'L' and the first replica memory cell RMC does not operate.
  • the first replica memory cell RMC and the second replica memory cell RMC act only as load capacitors for the replica bit line TRKBL.
  • the replica bit line TRKBL is branched at the connection position with the replica memory cell RMC located at the farthest end when viewed from the amplifier circuit 2.
  • the branched signal line is turned back at a position farther from the amplifier circuit 2 than the replica memory cell RMC at the farthest end, and is connected to one input terminal of the NOR circuit 9.
  • the RE signal is input to the other input terminal of the NOR circuit 9.
  • a signal line WATMG connected to the output terminal of the NOR circuit 9 extends in parallel with the replica bit line TRKBL.
  • the NOR circuit 9 outputs a fixed signal (here, an L level signal) during a read operation, and outputs a signal that changes according to the TRKBL signal during a write operation.
  • the WATMG signal output from the NOR circuit 9 is used for a write assist operation in a control circuit to be described later. The specific write assist operation will be explained later.
  • one amplifier circuit 2 is provided for every two columns. Specifically, a column connected to bit line pair BLT[0] (hereinafter referred to as "first column”) and a column connected to bit line pair BLT[1] (hereinafter referred to as "second column”) ) are connected to the amplifier circuit 2.
  • first column a column connected to bit line pair BLT[0]
  • second column a column connected to bit line pair BLT[1]
  • the amplifier circuit 2 includes a sense amplifier circuit 21, a write circuit, a negative potential boost signal generation circuit, and a negative potential generation circuit 25.
  • the sense amplifier circuit 21 amplifies the signal of the bit line pair BLT according to the SAE signal and outputs it to the read data line pair RDT.
  • the read data line pair RDT is composed of a pair of read data lines RD and RDX.
  • a column selector 23 is provided between the first column, the second column, and the sense amplifier circuit 21.
  • the column selector 23 selects one of the first column and the second column based on the column selection signal NRCA (NRCA[0], NRCA[1]).
  • Column selection signal NRCA is generated in column control circuit 22 based on column selection signal NCOL[1:0].
  • the column selection signal NCOL[0] will be simply referred to as NCOL[0]
  • the column selection signal NCOL[1] will be simply referred to as NCOL[1].
  • the sense amplifier circuit 21 receives a signal from the bit line pair BLT of the selected column, so it amplifies the signal and outputs it to the read data line pair RDT.
  • the NSAE signal which is an inverted signal of the SAE signal, is generated in the signal generation circuit 63 of the control circuit 6 based on the TRKBL signal and the IWE signal.
  • the signal generation circuit 63 and the IWE signal will be explained later.
  • the write circuit includes a write amplifier that has a function of setting one bit line of the bit line pair BLT to be written to a high potential and setting the other bit line to a low potential. Furthermore, the write amplifier has a function of lowering the lower potential side bit line (the above-mentioned "other bit line") of the bit line pair BLT to a negative potential in response to a negative potential boost signal BOOSTX (hereinafter referred to as "BOOSTX signal”). has.
  • the write circuit also includes a write driver 26 driven by a write signal WRITE (hereinafter referred to as "WRITE signal”). The WRITE signal is generated based on the write enable signal WEB (hereinafter referred to as "WEB signal”) and the PCG signal. Further, in each column, a precharge circuit 24 that operates based on the PCG signal is provided.
  • the negative potential boost signal generation circuit 27 is a circuit that generates a BOOSTX signal based on a timing adjustment signal NWTA (hereinafter referred to as "NWTA signal”), which will be described later, and supplies it to the write amplifier.
  • NWTA timing adjustment signal
  • the signal generation circuit 54 generates a clock enable signal RDCEN (hereinafter referred to as "RDCEN signal") based on the TRKBL signal and the IWE signal.
  • RDCEN signal a clock enable signal based on the TRKBL signal and the IWE signal.
  • the IWE signal is an internal signal obtained by latching and inverting the WEB signal. That is, the IWE signal changes according to the WEB signal.
  • the RDCEN signal is a signal used to activate the word line after a predetermined period of time has passed since the transition of the input clock signal.
  • the RDCEN signal is a signal that adjusts the timing from the transition of the input clock signal to the activation of the word line WL. The specific action of the RDCEN signal will be explained later in "Operation of Semiconductor Memory Device".
  • the signal generation circuit 54 is configured with a NAND circuit that receives the TRKBL signal at one input terminal, receives the IWE signal at the other input terminal, and outputs the RDCEN signal.
  • a replica circuit whose output signal changes according to the WRITE signal is connected to one input terminal of this NAND circuit.
  • the replica circuit is composed of a first replica circuit 51, a second replica circuit 52, and a third replica circuit 53.
  • the first replica circuit 51 is a replica circuit of the write driver 26. Specifically, it is a replica circuit using transistors of the same size and polarity as the write driver 26, and is configured so that the amount of delay between input and output is as similar as that of the write driver 26.
  • the same WRITE signal as the write driver 26 is input to the first replica circuit 51 .
  • the second replica circuit 52 is a replica circuit for the path formed by the inverter IN1 and transistors TP1 and TN1 in FIG. 1B, and is designed so that the amount of delay between input and output is as similar as possible.
  • the output signal of the first replica circuit 51 is input to the second replica circuit 52 .
  • the third replica circuit 53 is a replica circuit for the path formed by the transistors TP2, TN2, and TN3 in FIG. 1B, and is designed so that the amount of delay between input and output is as similar as possible.
  • the output signal of the second replica circuit 52 is input to the third replica circuit 53, and the output is connected to one input terminal of the NAND circuit of the signal generating circuit 54.
  • FIG. 1C shows a configuration example of the control circuit 6.
  • the control circuit 6 is a circuit that generates control signals for each section based on an input clock signal CLK (hereinafter referred to as "CLK signal") and various control signals.
  • CLK signal an input clock signal
  • the control circuit 6 includes a clock generation circuit 61 and three signal generation circuits 62, 63, and 64.
  • the clock generation circuit 61 generates an internal clock signal ICLK (hereinafter referred to as "ICLK signal”) based on the CLK signal and the clock enable signal CEB.
  • the signal generation circuit 62 generates an RDCLK signal that controls the word line driver and an NRDCLK signal that is its inverted signal.
  • the signal generation circuit 62 includes a NAND circuit to which the RDCEN signal is input to one input terminal and the ICLK signal to the other input terminal, and an inverter connected to the output of the NAND circuit. .
  • the RDCLK signal changes so that the word line rises in accordance with the rise of the ICLK signal (CLK signal). Further, during a write operation, the signal generation circuit 62 changes so that the word line rises after the RDCEN signal becomes 'H' after the ICLK signal changes.
  • the IWE signal is 'H'
  • the RDCEN signal rises, so the RDCLK signal rises and the NRDCLK signal falls.
  • the rise of the word line WL of the driver circuit 82 in FIG. 1 is controlled by signal changes in the RDCLK signal and the NRDCLK signal.
  • the RDCLK signal and the NRDCLK signal are adjusted so that the word line WL rises when the bit line signal BL (hereinafter referred to as "BL signal”) falls to the ground potential VSS.
  • BL signal bit line signal
  • control is performed to delay the rise of the word line WL.
  • the IWE signal is 'L', so the RDCEN signal is fixed at 'H'.
  • the RDCLK signal and the NRDCLK signal change based on the ICLK signal, regardless of the TRKBL signal.
  • the rise of the word line WL is controlled by signal changes in the RDCLK and NRDCLK signals. In other words, during a read operation, the rise of the word line WL is controlled according to changes in the ICLK signal. In other words, the control to delay the rise of the word line WL does not work.
  • the signal generation circuit 63 generates the NSAE signal and the PCGSA signal based on the TRKBL signal and the IWE signal.
  • the PCGSA signal is a signal obtained by expanding the pulse width of the PCG signal.
  • the signal generation circuit 64 includes a combination circuit that generates an RE signal, an IWE signal, and a WRITE signal based on the WEB signal. Further, the signal generation circuit 64 includes a combination circuit that generates the NWTA signal based on the IWE signal, the ICLK signal, and the WATMG signal.
  • the NWTA signal is a signal used to activate the BOOSTX signal after a predetermined time has elapsed from the transition of the CLK signal, and to set the low potential side of the bit line pair BLT to be written to a negative potential. Further, the NWTA signal is a signal that adjusts the timing from the transition of the CLK signal to the activation of the BOOSTX signal. The specific action of the NWTA signal will be explained in "Operation of Semiconductor Memory Device" below.
  • bit line signal BL[0] will be simply written as BL[0].
  • read data signal RD[0] is written as RD[0]
  • read data signal RDX[0] is written as RDX[0].
  • the WEB signal becomes 'H' before the CLK signal rises.
  • the NREAD signal is a signal that changes based on the WEB signal and the PCG signal.
  • the TRKBL signal is adjusted so that it drops to the threshold value (for example, 1/2 VDD) of the NOR circuit 65 (see FIG. 1C) when BL[0] drops to the level required for sense amplifier operation.
  • NOR circuit 65 is a circuit that receives the TRKBL signal as input.
  • the SAE signal changes based on the output of this NOR circuit. Specifically, when BL[0] drops to a level required for sense amplifier operation, the SAE signal rises to 'H'. As a result, the sense amplifier circuit 21 operates, and 'L' is read as RD[0], and 'H' is read as RDX[0].
  • the write data signal WD[0] is simply written as WD[0]
  • the write data signal WDX[0] is simply written as WDX[0].
  • the WEB signal becomes 'L' and WDX[0] becomes 'H'.
  • WD[x] and WDX[x] are kept in the same state while the WL signal and the WRITE signal are 'H'.
  • the PCG signal rises to 'H'.
  • the PCGSA signal remains 'L' and does not change.
  • the timing of the TRKBL signal is adjusted so that the RDCEN signal becomes 'H' at the timing when BL[0] drops to the ground potential VSS. Therefore, after BL[0] falls to the ground potential VSS, the RDCEN signal becomes 'H', and the RDCLK signal and WL[m-1] rise. Then, almost simultaneously with the rise of this WL[m-1], the BOOSTX signal becomes 'L'. As a result, the WGND signal (see FIG. 1B) of the negative potential generation circuit 25 becomes a negative potential, so that the bit line signal BL[0] becomes a negative potential, and the desired data (in this example, '' L') is written. Note that if you want to write 'H' to the memory cell MC, it is better to write 'H' to WD[0] instead of WDX[0].
  • the replica memory cell RMC by using the replica memory cell RMC, it is possible to supply the optimal activation timing to the sense amplifier circuit 21 for the read operation. Furthermore, during a read operation, the activation timing of the word line is not delayed, so that the read speed does not decrease.
  • the word line WL by delaying the activation timing of the word line WL during write, the potential of the bit line BL can be quickly and reliably lowered to a sufficient level (ground potential VSS in this embodiment). Then, the word line is activated after the potential of the bit line BL is sufficiently lowered.
  • the through current flowing through the bit line BL of the selected column can be suppressed, thereby reducing power consumption.
  • the potential of the bit line BL is boosted to a negative potential after it has sufficiently decreased, the potential of the bit line BL can be reliably set to a negative potential, and a stable write operation can be realized. Thereby, yield and reliability can be improved. Furthermore, since the potential of the bit line BL is boosted to a negative potential after it has dropped sufficiently, there is no need to increase the capacitance value of the capacitive element to make the potential negative, which suppresses an increase in the area of the semiconductor memory device. can do.
  • FIG. 5 shows a configuration example of the semiconductor memory device 1 according to the second embodiment.
  • 5A is a diagram corresponding to FIG. 1A
  • FIG. 5B is a diagram corresponding to FIG. 1B
  • FIG. 5C is a diagram corresponding to FIG. 1C.
  • differences from the first embodiment will be mainly explained.
  • This embodiment differs from the first embodiment in that the WATMG signal (TRKBL signal) is not used to generate the BOOSTX signal (NWTA signal), and the TRKBL signal is not used to delay the WL signal during the write operation.
  • WATMG signal TRKBL signal
  • NWTA signal BOOSTX signal
  • the NOR circuit 9 is omitted from the configuration of FIG. 1A. That is, in this embodiment, the WATMG signal is not output from the configuration 1a in FIG. 5A.
  • the signal generation circuit 54, first replica circuit 51, second replica circuit 52, and third replica circuit 53 are omitted from the configuration of FIG. 1B. That is, in this embodiment, the RDCEN signal is not output from the configuration 1b in FIG. 5B.
  • the configuration in FIG. 5C differs from that in FIG. 1C in that a delay circuit 67 is provided within the signal generation circuit 64.
  • the delay circuit 67 is composed of multiple stages of buffers.
  • the delay circuit 67 is composed of four stages of buffers.
  • the input terminal of the delay circuit 67 is connected to the output of an AND logic combination circuit that inputs the ICLK signal and the IWE signal.
  • the NWTA signal is an output signal obtained by inputting the input signal and output signal of the delay circuit to a NAND logic combination circuit.
  • the delay circuit 67 is a circuit that delays the timing so that the word line becomes active after a predetermined time (corresponding to the third predetermined time) has elapsed from the transition of the CLK signal. Equivalent to.
  • the RDCEN signal is an output signal of a buffer located in the middle of multiple stages of buffers that constitute the delay circuit.
  • delay circuit 67 includes delay circuit 66 that generates the RDCEN signal.
  • the delay circuit 66 is a circuit that delays the timing so that the word line becomes active after a predetermined time (corresponding to a second predetermined time) has elapsed from the transition of the CLK signal, and corresponds to the first delay circuit.
  • the timing at which the NWTA signal changes is set to be later than the timing at which the RDCEN signal changes. That is, in the delay circuit 67, a delay circuit 66 (two-stage buffer) is provided for generating the RDCEN signal, and a delay circuit (two-stage buffer) is further interposed after the delay circuit 66 to generate the NWTA signal. are doing.
  • the WEB signal becomes 'L' and WDX[0] becomes 'H'.
  • WD[x] and WDX[x] are kept in the same state while the WL signal and the WRITE signal are 'H'.
  • the PCG signal rises to 'H'.
  • the PCGSA signal remains 'L' and does not change.
  • the signal change timing of the RDCEN signal from the rise of the CLK signal is adjusted by the action of the delay circuit 67. Therefore, after BL[0] falls to the ground potential VSS, the RDCEN signal becomes 'H', and the RDCLK signal and WL[m-1] rise. Then, almost simultaneously with the rise of this WL[m-1], the BOOSTX signal becomes 'L'. As a result, the WGND signal (see FIG. 5B) of the negative potential generation circuit 25 becomes a negative potential, so that the bit line signal BL[0] becomes a negative potential, and the desired data (in this example, '' L') is written.
  • the PCG signal, WL[m-1] and WRITE signal become 'L', and NCOL[0] becomes 'H'. Then, when the PCG signal becomes 'L', BL[0] is precharged to 'H'. Note that in this embodiment, unlike the first embodiment, the TRKBL signal does not change during a write operation.
  • the timing of activating the word line is not delayed during the read operation, so the read speed does not decrease.
  • the potential of the bit line BL can be quickly and reliably lowered to a sufficient level (ground potential VSS in this embodiment). Then, the word line is activated after the potential of the bit line BL is sufficiently lowered.
  • the through current flowing through the bit line BL of the selected column can be suppressed, thereby reducing power consumption.
  • the potential of the bit line BL is boosted to a negative potential after it has sufficiently decreased, the potential of the bit line BL can be reliably set to a negative potential, and a stable write operation can be realized. Thereby, yield and reliability can be improved. Furthermore, since the potential of the bit line BL is boosted to a negative potential after it has dropped sufficiently, there is no need to increase the capacitance value of the capacitive element to make the potential negative, which suppresses an increase in the area of the semiconductor memory device. can do.
  • the area can be made smaller than the first embodiment.

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Abstract

半導体記憶装置（１）は、複数のメモリセル（ＭＣ）がビット線対（ＢＬＴ）に接続されるメモリセルアレイ（３）と負電位ブースト信号に応じて低電位側のビット線を負電位にする書き込み回路とを備える。そして、データ読み出し動作時には、入力クロック信号の遷移から第１の所定時間経過後にワード線をアクティブ状態にしてメモリセルの記憶値を読み出し、データ書き込み動作時には、入力クロック信号の遷移から第１の所定時間より長い第２の所定時間経過後にワード線をアクティブ状態にし、第１の所定時間より長い第３の所定時間経過後に負電位ブースト信号をアクティブ状態にする。

Description

半導体記憶装置
　本開示は、半導体記憶装置に関する。
　近年、半導体プロセスの微細化にともなって半導体デバイスの低電圧化が進み、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）への安定した書き込み動作が問題となっている。その課題を解決するための従来技術として、ネガティブビット線方式のライトアシスト技術が知られている。
　例えば、特許文献１では、ＳＲＡＭのビット線に負電位を生成するための容量素子を設けている。そして、ＳＲＡＭの書き込み時において、ワード線を活性化させた後かつビット線が０Ｖになる前に、その容量素子の制御信号を変化させることで、ネガティブビット線方式のライトアシスト動作を実現している。
特開２００９－１５１８４７号公報
　しかしながら、従来技術では、ワード線が活性化した状態でビット線をＬレベルへと変化させる。このため、メモリの記憶値を反転させるまでに貫通電流が流れ、消費電力が増大するという課題がある。
　また、従来技術では、ビット線が０Ｖになる前に制御信号を変化させるが、容量素子の制御時にビット線の電位が十分に下がっていない場合がある。このようなビット線の電位が十分に下がっていない状態で負電位生成のために容量素子を動作させると、ビット線を十分な負電位にすることができない。そうすると、書き込み動作が不安定となり、歩留まりや信頼性が低下する。
　そこで、ビット線の電位が十分に下がっていない状態（貫通電流によりビット線の電位が０Ｖから少し浮いている状態を含む）であっても、容量素子を制御してビット線を十分に負電位にするために、容量素子の容量値を大きくすることも考えられる。しかしながら、面積が増大するという課題がある。
　さらに、従来技術では、ワード線が活性化されると、書き込みを行わない非選択のメモリセル列において、Ｌレベルの記憶値を持つビット線からメモリセルへのパスを介して電流が流れる。この電流が流れる状態は、ワード線がＨレベルの期間中継続するため、消費電力が増大する課題がある。
　本開示は、読み出し速度を低下させることなく上記の課題を解決した半導体記憶装置を提供するを目的とする。
　本開示の一態様では、入力クロック信号に応じて読み出し動作および書き込み動作をおこなう半導体記憶装置において、複数のメモリセルを含み、前記複数のメモリセルがそれぞれ対応するワード線およびビット線対に接続されるメモリセルアレイと、書き込み対象の前記メモリセルに接続されたビット線対の一方のビット線を低電位にする機能を持ち、負電位ブースト信号に応じて当該低電位側のビット線を負電位にする書き込み回路とを備え、前記メモリセルのデータ読み出し動作時には、前記入力クロック信号の遷移から第１の所定時間経過後に前記ワード線をアクティブ状態にすることにより、前記メモリセルの記憶値を読み出し、前記メモリセルへのデータ書き込み動作時には、前記入力クロック信号の遷移から前記第１の所定時間より長い第２の所定時間経過後に前記ワード線をアクティブ状態にし、前記第１の所定時間より長い第３の所定時間経過後に前記負電位ブースト信号をアクティブ状態にして書き込み対象のビット線対の低電位側を負電位にする、という構成にした。
　この態様によると、メモリセルの記憶値の読み出し動作と比較して、書き込み動作時における入力クロック信号の遷移からワード線をアクティブ状態するタイミングを遅らせている。これにより、ビット線の電位を速やかにかつ確実に十分に下げることができるので、ビット線の電位が十分に下がってからワード線が活性化される。これにより、選択カラムのビット線を介して流れる貫通電流を抑制することができるため低消費電力化が図られる。
　また、メモリセルの記憶値の読み出し動作と比較して、書き込み動作時における書き込み対象のビット線対の一方のビット線を負電位にするタイミングを遅らせるようにしている。これにより、ビット線の確実な負電位化ができ、安定した書き込み動作を実現することができる。これにより、歩留まりや信頼性を向上させることができる。さらに、ビット線の電位が十分に下がったところから負電位にブーストするため、負電位にするための容量素子の容量値を大きくする必要がなく、半導体記憶装置の面積が増大することを抑制することができる。
　本開示によると、半導体記憶装置において、読み出し動作における読み出し速度をできるだけ高速に維持しつつ、書き込み動作において、ビット線の電位を速やかにかつ確実に十分に下げてから、ビット線を負電位にする、すなわち、ライトアシスト動作を起動しているので、従来技術と比較してライトマージンを改善することができる。
半導体記憶装置（第１実施形態）の構成の一部について例示する機能ブロック図 半導体記憶装置（第１実施形態）を構成するアンプ回路の回路構成例を示す図 半導体記憶装置（第１実施形態）を構成する制御回路の回路構成例を示す図 図１Ａのメモリセルの回路構成例を示す図 図１Ａのレプリカセルの回路構成例を示す図 半導体記憶装置（第１実施形態）の動作例を示すタイミングチャート 半導体記憶装置（第２実施形態）についての図１Ａ相当図 半導体記憶装置（第２実施形態）についての図１Ｂ相当図 半導体記憶装置（第２実施形態）についての図１Ｃ相当図 半導体記憶装置（第２実施形態）の動作例を示すタイミングチャート
　以下、実施の形態について、図面を参照して説明する。なお、以下の説明において、信号線とその信号線を通る信号とについて、同じ符号を用いて説明する場合がある。
　＜第１実施形態＞
　半導体記憶装置１は、メモリセルアレイ３と、レプリカビット線回路４と、アンプ回路２と、制御回路６とを備える。
　図１（図１Ａ～図１Ｃ）には、第１実施形態に係る半導体記憶装置１の構成例を示す。言い換えると、半導体記憶装置１は、図１Ａの構成１ａと図１Ｂの構成１ｂと図１Ｃの制御回路６とを含む。図１Ａには、構成１ａとして、メモリセルアレイ３およびレプリカビット線回路４とその周辺回路の構成例を示す。図１Ｂには、構成１ｂとして、アンプ回路２とその周辺回路の構成例を示す。
　－メモリセルアレイ－
  図１Ａに示すように、メモリセルアレイ３は、ｍ行（ｍは自然数）×ｎ列（ｎは自然数）のアレイ状に配置された複数のメモリセルＭＣを備える。
　メモリセルアレイ３は、メモリセルＭＣの行に対応して配置された複数（図１Ａではｍ）のワード線ＷＬと、メモリセルＭＣの列に対応して配置された複数（図１Ａではｎ）のビット線対ＢＬＴとを備える。ビット線対ＢＬＴは、対をなすビット線ＢＬ，ＢＬＸで構成される。ワード線ＷＬは、第１方向（以下、「ロウ方向」という）に延びている。ビット線ＢＬ，ＢＬＸは、第１方向と交差する第２方向（以下、「カラム方向」という）に延びている。そして、それぞれのメモリセルＭＣは、配置位置に応じた行のワード線ＷＬおよび列のビット線対ＢＬＴ（ビット線ＢＬ，ＢＬＸ）と接続される。
　ワード線ＷＬは、ワード線ドライバ８に接続される。ワード線ドライバ８は、ロウデコーダ８１とドライバ回路８２とを含む。ロウデコーダ８１は、ＣＰＵ（図示省略）から指定されたロウアドレスをデコードする。ドライバ回路８２は、ロウデコーダ８１でデコードされたアドレスに対応するワード線ＷＬをアクティブ状態にするドライバである。
　ビット線対ＢＬＴは、後述するアンプ回路２に接続される。
　図２は、図１ＡのメモリセルＭＣの内部構成を示す回路図である。図２において、メモリセルＭＣは、Ｎ型トランジスタＮＡ１，ＮＡ２と、Ｐ型トランジスタＰＬ１，ＰＬ２と、Ｎ型トランジスタＮＤ１，ＮＤ２とを備える。
　Ｎ型トランジスタＮＡ１は、ゲートがワード線ＷＬに接続され、ソースがビット線ＢＬに接続される。Ｎ型トランジスタＮＡ２は、ゲートがワード線ＷＬに接続され、ソースがビット線ＢＬＸに接続される。Ｐ型トランジスタＰＬ１は、ソースに電源電圧ＶＤＤが供給され、ドレインがＮ型トランジスタＮＡ１のドレインに接続される。Ｎ型トランジスタＮＤ１は、ゲートがＰ型トランジスタＰＬ１のゲートに接続され、ドレインがＰ型トランジスタＰＬ１のドレインに接続され、ソースが接地電位ＶＳＳに接続される。Ｐ型トランジスタＰＬ２は、ゲートがＮ型トランジスタＮＡ１のドレインに接続され、ソースに電源電圧ＶＤＤが供給され、ドレインがＮ型トランジスタＮＡ２のドレインに接続される。Ｎ型トランジスタＮＤ２は、ゲートがＰ型トランジスタＰＬ２のゲートに接続され、ドレインがＰ型トランジスタＰＬ２のドレインに接続され、ソースが接地電位ＶＳＳに接続される。Ｐ型トランジスタＰＬ１のゲートとＮ型トランジスタＮＤ１のゲートの接続ノードがＮ型トランジスタＮＡ２のドレインに接続される。
　ここで、Ｐ型トランジスタＰＬ１とＮ型トランジスタＮＤ１とで第１のインバータが構成される。また、Ｐ型トランジスタＰＬ２とＮ型トランジスタＮＤ２とで第２のインバータが構成される。そして、第１のインバータの入力端子を第２のインバータの出力端子に接続し、第１のインバータの出力端子を第２のインバータの入力端子に接続することによりラッチ回路が構成される。
　－レプリカビット線回路－
　図１Ａに戻り、レプリカビット線回路４は、カラム方向に並べて配置された複数のレプリカメモリセルＲＭＣを備える。図１Ａの例では、レプリカビット線回路４は、ｍ個のレプリカメモリセルＲＭＣを備える。
　図３は、図１ＡのレプリカメモリセルＲＭＣの内部構成を示す回路図である。図３において、レプリカメモリセルＲＭＣを構成するトランジスタは、図２に示すメモリセルＭＣを構成するトランジスタと同サイズである。
　レプリカメモリセルＲＭＣでは、前述のラッチ回路において、Ｐ型トランジスタＰＬ１のゲートおよびＮ型トランジスタＮＤ１のゲートに電源電圧ＶＤＤが供給される点でメモリセルＭＣと異なる。
　また、レプリカメモリセルＲＭＣでは、Ｎ型トランジスタＮＡ１のゲートがレプリカワード線ＴＲＫＷＬ（以下、「ＴＲＫＷＬ信号」という）に接続されている点でメモリセルＭＣと異なる。一部のレプリカメモリセルＲＭＣのＴＲＫＷＬ信号はワード線ドライバ８に接続され、残りのレプリカメモリセルＲＭＣのＴＲＫＷＬ信号は接地電位ＶＳＳに接続される。このワード線ドライバ８に接続されるレプリカメモリセルＲＭＣの数を変えることで、後述する遅延量を調整することができる。なお、以下の説明において、ＴＲＫＷＬ信号がワード線ドライバ８に接続されたレプリカメモリセルＲＭＣを第１レプリカメモリセルＲＭＣと呼び、ＴＲＫＷＬ信号が接地電位ＶＳＳに接続されたレプリカメモリセルＲＭＣを第２レプリカメモリセルＲＭＣと呼んで区別して説明する場合がある。第１レプリカメモリセルＲＭＣのＴＲＫＷＬ信号から入力される入力信号は、プリチャージ信号ＰＣＧ（以下、「ＰＣＧ信号」という）とリードイネーブル信号ＲＥ（以下、「ＲＥ信号」という）に基づいて生成される。
　半導体記憶装置１におけるメモリセルＭＣのデータ読み出し動作時（以下、単に「読み出し動作時」という）には、第１レプリカメモリセルＲＭＣのＴＲＫＷＬ信号が「Ｈレベル」（以下、単に’Ｈ’ともいう）となることにより、レプリカビット線ＴＲＫＢＬが「Ｌレベル」（以下、単に’Ｌ’ともいう）になる。これにより、第１レプリカメモリセルＲＭＣからレプリカビット線信号ＴＲＫＢＬ（以下、「ＴＲＫＢＬ信号」という）が出力される。そして、そのＴＲＫＢＬ信号に基づいて後述するセンスアンプ起動信号ＳＡＥ（以下、「ＳＡＥ信号」という）が生成される。
　また、半導体記憶装置１におけるメモリセルＭＣへのデータ書き込み動作時（以下、単に「書き込み動作時」という）には、ＴＲＫＷＬ信号が’Ｌ’となり、第１レプリカメモリセルＲＭＣは動作しない。これにより、第１レプリカメモリセルＲＭＣおよび第２レプリカメモリセルＲＭＣが、レプリカビット線ＴＲＫＢＬに対して負荷容量としてのみ働く。
　レプリカビット線ＴＲＫＢＬは、アンプ回路２から見て最遠端にあるレプリカメモリセルＲＭＣとの接続位置で分岐されている。分岐された信号線は、最遠端にあるレプリカメモリセルＲＭＣよりもアンプ回路２から見て遠い位置で折り返されて、ＮＯＲ回路９の一方の入力端子に接続される。
　ＮＯＲ回路９の他方の入力端子には、ＲＥ信号が入力される。ＮＯＲ回路９の出力端子に接続された信号線ＷＡＴＭＧは、レプリカビット線ＴＲＫＢＬと並行するように延びている。
　ＮＯＲ回路９は、読み出し動作時には固定信号（ここでは、Ｌレベルの信号）を出力し、書き込み動作時には、ＴＲＫＢＬ信号に応じて変化する信号を出力する。ＮＯＲ回路９から出力されるＷＡＴＭＧ信号は、後述する制御回路においてライトアシスト動作に使用される。具体的なライトアシスト動作については、後ほど説明する。
　－アンプ回路－
　図１Ｂに示すように、この例では、２つのカラム毎に１つのアンプ回路２を設けている。具体的には、ビット線対ＢＬＴ［０］に接続されたカラム（以下、「第１カラム」という）と、ビット線対ＢＬＴ［１］に接続されたカラム（以下、「第２カラム」という）とがアンプ回路２に接続されている。
　アンプ回路２は、センスアンプ回路２１と、書き込み回路と、負電位ブースト信号生成回路と、負電位生成回路２５とを備える。
　（センスアンプ回路）
　センスアンプ回路２１は、ＳＡＥ信号に応じてビット線対ＢＬＴの信号を増幅し、リードデータ線対ＲＤＴに出力する。リードデータ線対ＲＤＴは、対をなすリードデータ線ＲＤ，ＲＤＸで構成される。
　より具体的には、この例では、第１カラムおよび第２カラムとセンスアンプ回路２１の間にカラムセレクタ２３が設けられている。カラムセレクタ２３は、カラム選択信号ＮＲＣＡ（ＮＲＣＡ［０］，ＮＲＣＡ［１］）に基づいて、第１カラムと第２カラムのうちの一方を選択する。カラム選択信号ＮＲＣＡは、カラム制御回路２２において、カラム選択信号ＮＣＯＬ［１：０］に基づいて生成される。以下、カラム選択信号ＮＣＯＬ［０］を単にＮＣＯＬ［０］と記載し、カラム選択信号ＮＣＯＬ［１］を単にＮＣＯＬ［１］と記載する。
　センスアンプ回路２１には、選択されたカラムのビット線対ＢＬＴの信号が入力されるので、その信号を増幅し、リードデータ線対ＲＤＴに出力する。
　ＳＡＥ信号の反転信号であるＮＳＡＥ信号は、制御回路６の信号生成回路６３において、ＴＲＫＢＬ信号およびＩＷＥ信号に基づいて生成される。信号生成回路６３およびＩＷＥ信号については、後ほど説明する。
　（書き込み回路）
　書き込み回路は、書き込み対象となるビット線対ＢＬＴのうち一方のビット線を高電位にし、他方のビット線を低電位にする機能を有するライトアンプを備える。さらに、ライトアンプは、負電位ブースト信号ＢＯＯＳＴＸ（以下、「ＢＯＯＳＴＸ信号」という）に応じてビット線対ＢＬＴの低電位側のビット線（上記の「他方のビット線」）を負電位に引き下げる機能を有する。また、書き込み回路は、ライト信号ＷＲＩＴＥ（以下、「ＷＲＩＴＥ信号」という）によって駆動されるライトドライバ２６を含む。ＷＲＩＴＥ信号は、ライトイネーブル信号ＷＥＢ（以下、「ＷＥＢ信号」という）と、ＰＣＧ信号に基づいて生成される。また、それぞれのカラムにおいて、ＰＣＧ信号に基づいて動作するプリチャージ回路２４が設けられている。
　（負電位ブースト信号生成回路）
　負電位ブースト信号生成回路２７は、後述するタイミング調整信号ＮＷＴＡ（以下、「ＮＷＴＡ信号」という）に基づいて、ＢＯＯＳＴＸ信号を生成し、ライトアンプに供給する回路である。
　（ＲＤＣＥＮ信号生成回路）
　信号生成回路５４は、ＴＲＫＢＬ信号およびＩＷＥ信号に基づいて、クロックイネーブル信号ＲＤＣＥＮ（以下、「ＲＤＣＥＮ信号」という）を生成する。ＩＷＥ信号は、ＷＥＢ信号をラッチして反転させた内部信号である。すなわち、ＩＷＥ信号は、ＷＥＢ信号に応じて変化する。
　言い換えると、ＲＤＣＥＮ信号は、入力クロック信号の遷移から所定時間経過後にワード線をアクティブ状態にするために用いられる信号である。別の言い方をすると、ＲＤＣＥＮ信号は、入力クロック信号の遷移からワード線ＷＬをアクティブ状態にするまでのタイミングを調整する信号である。ＲＤＣＥＮ信号の具体的な作用については、後ほど「半導体記憶装置の動作」において説明する。
　この例では、信号生成回路５４は、一方の入力端子にＴＲＫＢＬ信号が入力され、他方の入力端子にＩＷＥ信号が入力されて、ＲＤＣＥＮ信号を出力するＮＡＮＤ回路で構成されている。このＮＡＮＤ回路の一方の入力端子には、レプリカビット線ＴＲＫＢＬに加えて、ＷＲＩＴＥ信号に応じて出力信号が変化するレプリカ回路が接続されている。
　レプリカ回路は、第１レプリカ回路５１、第２レプリカ回路５２および第３レプリカ回路５３で構成される。
　第１レプリカ回路５１は、ライトドライバ２６のレプリカ回路である。具体的には、ライトドライバ２６と同サイズかつ同極性のトランジスタを用いたレプリカ回路であって、入出力間の遅延量がライトドライバ２６となるべく同じになるように構成されている。第１レプリカ回路５１には、ライトドライバ２６と同じＷＲＩＴＥ信号が入力される。
　第２レプリカ回路５２は、図１ＢのインバータＩＮ１及びトランジスタＴＰ１，ＴＮ１で形成される経路についてのレプリカ回路であり、相互の入出力間の遅延量がなるべく同じになるように設計される。第２レプリカ回路５２には、第１レプリカ回路５１の出力信号が入力される。
　第３レプリカ回路５３は、図１ＢのトランジスタＴＰ２，ＴＮ２，ＴＮ３で形成される経路についてのレプリカ回路であり、相互の入出力間の遅延量がなるべく同じになるように設計される。第３レプリカ回路５３には、第２レプリカ回路５２の出力信号が入力され、出力が信号生成回路５４のＮＡＮＤ回路の一方の入力端子に接続される。
　このように、ＢＯＯＳＴＸ信号のタイミングを設定するＲＤＣＥＮ信号の生成経路に、第１～第３レプリカ回路５１～５３を設けることで、ライトアンプ回路の動作と同等の遅延を発生させることができる。
　－制御回路－
　図１Ｃは、制御回路６の構成例を示している。
　制御回路６は、入力クロック信号ＣＬＫ（以下、「ＣＬＫ信号」という）および各種制御信号に基づいて、各部の制御信号を生成する回路である。この例では、制御回路６は、クロック生成回路６１と、３つの信号生成回路６２，６３，６４とを備える。
　（クロック生成回路）
　クロック生成回路６１は、ＣＬＫ信号と、クロックイネーブル信号ＣＥＢとに基づいて、内部クロック信号ＩＣＬＫ（以下、「ＩＣＬＫ信号」という）を生成する。
　（信号生成回路）
　信号生成回路６２は、ワード線ドライバを制御するＲＤＣＬＫ信号およびその反転信号であるＮＲＤＣＬＫ信号を生成する。この例では、信号生成回路６２は、一方の入力端子にＲＤＣＥＮ信号が入力され、他方の入力端子にＩＣＬＫ信号が入力されたＮＡＮＤ回路と、ＮＡＮＤ回路の出力に接続されたインバータで構成されている。
　ＲＤＣＬＫ信号は、読み出し動作時には、ＲＤＣＥＮ信号が’Ｈ’に固定されるので、ＩＣＬＫ信号（ＣＬＫ信号）の立上りにしたがってワード線が立ち上がるように変化する。また、信号生成回路６２は、書き込み動作時には、ＩＣＬＫ信号の変化後にＲＤＣＥＮ信号が’Ｈ’になってからワード線が立ち上がるように変化する。
　より具体的には、書き込み動作時には、ＩＷＥ信号が’Ｈ’であり、ＴＲＫＢＬ信号が立ち下がると、ＲＤＣＥＮ信号が立ち上がるので、ＲＤＣＬＫ信号が立ち上がるとともにＮＲＤＣＬＫ信号が立ち下がる。そして、このＲＤＣＬＫ信号およびＮＲＤＣＬＫ信号の信号変化により、図１のドライバ回路８２のワード線ＷＬの立ち上がりが制御される。なお、ＲＤＣＬＫ信号およびＮＲＤＣＬＫ信号（ＲＤＣＥＮ信号）は、ビット線信号ＢＬ（以下、「ＢＬ信号」という）が接地電位ＶＳＳまで下がったときにワード線ＷＬが立ち上がるように調整されている。言い換えると、書き込み動作時には、ＩＣＬＫ信号の変化しても、ＢＬ信号が接地電位ＶＳＳに下がるまでワード線ＷＬが立ち上がらない。すなわち、ワード線ＷＬの立ち上がりを遅らせる制御がはたらく。
　一方で、読み出し動作時には、ＩＷＥ信号が’Ｌ’なので、ＲＤＣＥＮ信号は、’Ｈ’固定となる。これにより、ＴＲＫＢＬ信号にかかわらず、ＩＣＬＫ信号に基づいて、ＲＤＣＬＫ信号およびＮＲＤＣＬＫ信号が変化する。書き込み動作時と同様に、ＲＤＣＬＫ信号およびＮＲＤＣＬＫ信号の信号変化により、ワード線ＷＬの立ち上がりが制御される。言い換えると、読み出し動作時には、ＩＣＬＫ信号の変化に応じてワード線ＷＬの立ち上がりが制御される。すなわち、ワード線ＷＬの立ち上がりを遅らせる制御ははたらかない。
　信号生成回路６３は、ＴＲＫＢＬ信号及びＩＷＥ信号に基づいて、ＮＳＡＥ信号およびＰＣＧＳＡ信号を生成する。ＰＣＧＳＡ信号は、ＰＣＧ信号のパルス幅を拡張した信号である。
　信号生成回路６４は、ＷＥＢ信号に基づいて、ＲＥ信号、ＩＷＥ信号、ＷＲＩＴＥ信号を生成する組み合わせ回路を備える。また、信号生成回路６４は、ＩＷＥ信号、ＩＣＬＫ信号およびＷＡＴＭＧ信号に基づいて、ＮＷＴＡ信号を生成する組み合わせ回路を備える。
　ＮＷＴＡ信号は、ＣＬＫ信号の遷移から所定時間経過後にＢＯＯＳＴＸ信号をアクティブ状態にして書き込み対象のビット線対ＢＬＴの低電位側を負電位にするために用いられる信号である。また、ＮＷＴＡ信号は、ＣＬＫ信号の遷移からＢＯＯＳＴＸ信号をアクティブ状態にさせるまでのタイミングを調整する信号である。ＮＷＴＡ信号の具体的な作用については、以下の「半導体記憶装置の動作」において説明する。
　－半導体記憶装置の動作－
　次に、図４を参照しつつ、半導体記憶装置１におけるメモリセルＭＣのデータ読み出し動作およびメモリセルＭＣへのデータ書き込み動作について説明する。
　（データ読み出し動作）
　まず、メモリセルＭＣのデータ読み出し動作について説明する。この例では、カラム選択信号ＮＣＯＬ［０］＝’Ｌ’に設定されることで第１カラムが選択され、ビット線ＢＬ［０］＝’Ｌ’を読み出しする場合について説明する。また、この例では、ＷＬ［ｍ－１］（図１参照）に接続されるメモリセル行が選択される。
　以下の説明では、ビット線信号ＢＬ［０］について、単にＢＬ［０］と記載する。同様に、リードデータ信号ＲＤ［０］についてＲＤ［０］と記載し、リードデータ信号ＲＤＸ［０］についてＲＤＸ［０］と記載する。
　まず、ＣＬＫ信号が立ち上がる前に、ＷＥＢ信号が’Ｈ’になる。
　ＷＥＢ信号の’Ｈ’状態が確定しＣＬＫ信号が立ち上がると、ＰＣＧ信号およびＰＣＧＳＡ信号が’Ｈ’に立ち上がる。ＰＣＧＳＡ信号は、読み出し動作時にのみ’Ｈ’になる。
　ＰＣＧ信号が立ち上がると、それに伴って、読み出し対象のメモリセルＭＣに対応するＷＬ信号およびＴＲＫＷＬ信号が’Ｈ’に立ち上がる。また、ＰＣＧ信号の立ち上がりとほぼ同時に、ＮＣＯＬ［０］およびＮＲＥＡＤ信号が’Ｌ’に立ち下がる。ＮＲＥＡＤ信号は、ＷＥＢ信号およびＰＣＧ信号に基づいて変化する信号である。
　ＷＬ信号およびＴＲＫＷＬ信号が’Ｈ’に立ち上がると、それに伴って、ＢＬ［０］およびＴＲＫＢＬ信号が’Ｌ’に立ち下がりはじめる。
　ここで、ＴＲＫＢＬ信号は、ＢＬ［０］がセンスアンプ動作に必要なところまで下がったときに、ＮＯＲ回路６５（図１Ｃ参照）の閾値（例えば、１／２ＶＤＤ）まで下がるように調整されている。ＮＯＲ回路６５は、ＴＲＫＢＬ信号を入力として受ける回路である。
　ＳＡＥ信号は、このＮＯＲ回路の出力に基づいて変化する。具体的には、ＢＬ［０］がセンスアンプ動作に必要なところまで下がったときに、ＳＡＥ信号が’Ｈ’に立ち上がる。これにより、センスアンプ回路２１が動作し、ＲＤ［０］として’Ｌ’が読み出され、ＲＤＸ［０］として’Ｈ’が読み出される。
　そして、ＳＡＥ信号が’Ｈ’になった後、ＰＣＧ信号、ＷＬ信号およびＴＲＫＷＬ信号が’Ｌ’になり、ＮＣＯＬ［０］およびＮＲＥＡＤ信号が’Ｈ’になる。その後、ＢＬ［０］が’Ｈ’にプリチャージされる。
　読み出し出力が確定すると、ＰＣＧＳＡ信号が’Ｌ’になり、ＳＡＥ信号も’Ｌ’になり、読み出し動作が終了する。センスアンプ回路２１が動作するとＲＤ［０］として’Ｌ’が出力される。
　（データ書き込み動作）
　次に、メモリセルＭＣへのデータ書き込み動作について説明する。この例では、ＮＣＯＬ［０］＝’Ｌ’に設定されることで、第１カラムが選択され、書き込みデータ信号ＷＤＸ［０］＝’Ｈ’をＢＬ［０］に書き込む場合について説明する。すなわち、ＢＬ［０］＝’Ｌ’を書き込むことになる。また、この例では、ＷＬ［ｍ－１］（図１参照）に接続されるメモリセル行が選択される。
　以下の説明では、書き込みデータ信号ＷＤ［０］について単にＷＤ［０］と記載し、書き込みデータ信号ＷＤＸ［０］について単にＷＤＸ［０］と記載する。ＷＤＸ［ｘ］（ｘ＝正の整数）は、ＷＤ［ｘ］の反転信号である。
　まず、ＣＬＫ信号が立ち上がる前に、ＷＥＢ信号が’Ｌ’になり、ＷＤＸ［０］が’Ｈ’になる。ＷＤ［ｘ］およびＷＤＸ［ｘ］は、ＷＬ信号およびＷＲＩＴＥ信号が’Ｈ’の期間において、同じ状態が保持される。
　ＷＥＢ信号の’Ｌ’状態が確定されＣＬＫ信号が立ち上がると、ＰＣＧ信号が’Ｈ’に立ち上がる。データ書き込み時は、ＰＣＧＳＡ信号は、’Ｌ’のままで変化しない。
　ＷＥＢ信号が’Ｌ’になるとＩＷＥ信号が’Ｈ’になり、ＴＲＫＢＬ信号が’Ｌ’に下がるまでの間ＲＤＣＥＮ信号が’Ｌ’になる。ＲＤＣＥＮ信号が’Ｌ’の間は、ＲＤＣＬＫ信号は’Ｌ’のままであり、ＮＲＤＣＬＫ信号は、’Ｈ’のまま変化しない。したがって、ＷＬ［ｍ－１］は’Ｌ’のまま変化しない。
　ＰＣＧ信号が立ち上がると、それに伴って、ＷＲＩＴＥ信号が’Ｈ’に立ち上がる。また、ＰＣＧ信号の立ち上がりとほぼ同時に、ＮＣＯＬ［０］が’Ｌ’に立ち下がり、ＢＬ［０］およびＴＲＫＢＬ信号が’Ｌ’に立ち下がり始める。
　ここで、ＴＲＫＢＬ信号は、ＢＬ［０］が接地電位ＶＳＳまで下がったタイミングでＲＤＣＥＮ信号が’Ｈ’になるようにタイミング調整されている。したがって、ＢＬ［０］が接地電位ＶＳＳまで下がった後に、ＲＤＣＥＮ信号が’Ｈ’になり、ＲＤＣＬＫ信号およびＷＬ［ｍ－１］が立ち上がる。そして、このＷＬ［ｍ－１］の立ち上がりとほぼ同時に、ＢＯＯＳＴＸ信号が’Ｌ’になる。これにより、負電位生成回路２５のＷＧＮＤ信号（図１Ｂ参照）が負電位となることでビット線信号ＢＬ［０］が負電位となり、書き込み対象のメモリセルＭＣに所望のデータ（この例では’Ｌ’）が書き込まれる。なお、メモリセルＭＣに’Ｈ’を書き込みたい場合は、ＷＤＸ［０］の代わりにＷＤ［０］を’Ｈ’にするとよい。
　書き込み動作が終わると、ＰＣＧ信号、ＷＬ［ｍ－１］およびＷＲＩＴＥ信号が’Ｌ’になり、ＮＣＯＬ［０］が’Ｈ’になる。そして、ＰＣＧ信号が’Ｌ’になると、ＢＬ［０］が’Ｈ’にプリチャージされる。
　以上のように、本実施形態によると、読み出し動作については、レプリカメモリセルＲＭＣを使用することにより、最適な起動タイミングをセンスアンプ回路２１に供給することができる。また、読出し動作時では、ワード線の活性化するタイミングを遅らせることがないため、読出し速度の低下を招かない。
　書き込み動作については、書き込み時にワード線ＷＬが活性化するタイミングを遅らせることによって、ビット線ＢＬの電位を速やかにかつ確実に十分（本実施例では接地電位ＶＳＳ）に下げることができる。そうすると、ビット線ＢＬの電位が十分に下がってからワード線が活性化される。
　これにより、選択カラムのビット線ＢＬを介して流れる貫通電流を抑制することができるため低消費電力化が図られる。
　また、ビット線ＢＬの電位が十分に下がったところから負電位にブーストするため、ビット線ＢＬの確実な負電位化ができ、安定した書き込み動作を実現することができる。これにより、歩留まりや信頼性を向上させることができる。さらに、ビット線ＢＬの電位が十分に下がったところから負電位にブーストするため、負電位にするための容量素子の容量値を大きくする必要がなく、半導体記憶装置の面積が増大することを抑制することができる。
　さらに、書き込み時のワード線の活性化する時間が短くなるため、非選択カラムにおける充放電電流を抑制することができ、低消費電力化が図られる。
　＜第２実施形態＞
　図５（図５Ａ～図５Ｃ）には、第２実施形態に係る半導体記憶装置１の構成例を示す。図５Ａは図１Ａ相当図であり、図５Ｂは図１Ｂ相当図であり、図５Ｃは図１Ｃ相当図である。ここでは、第１実施形態との相違点を中心に説明する。
　本実施形態では、ＢＯＯＳＴＸ信号（ＮＷＴＡ信号）の生成にＷＡＴＭＧ信号（ＴＲＫＢＬ信号）を使用せず、書き込み動作時のＷＬ信号を遅らせることについてもＴＲＫＢＬ信号を使用しない点で第１実施形態と異なる。
　具体的に、図５Ａでは、図１Ａの構成からＮＯＲ回路９が省かれている。すなわち、本実施形態では、図５Ａの構成１ａからＷＡＴＭＧ信号は出力されない。
　図５Ｂでは、図１Ｂの構成から信号生成回路５４、第１レプリカ回路５１、第２レプリカ回路５２および第３レプリカ回路５３が省かれている。すなわち、本実施形態では、図５Ｂの構成１ｂからＲＤＣＥＮ信号は出力されない。
　図５Ｃでは、信号生成回路６４内に遅延回路６７が設けられている点で図１Ｃの構成と異なっている。この例では、遅延回路６７は、複数段のバッファで構成される。図５Ｃの例では、遅延回路６７が４段のバッファで構成されている。
　遅延回路６７の入力端子には、ＩＣＬＫ信号とＩＷＥ信号とを入力とするＡＮＤ論理の組み合わせ回路の出力が接続される。ＮＷＴＡ信号は、遅延回路の入力信号と出力信号とをＮＡＮＤ論理の組み合わせ回路に入力して得られる出力信号である。言い換えると、遅延回路６７は、ＣＬＫ信号の遷移から所定時間（第３の所定時間に相当）の経過後にワード線がアクティブ状態になるようにタイミングを遅延させる回路であり、第２の遅延回路に相当する。
　本実施形態において、ＲＤＣＥＮ信号は、遅延回路を構成する複数段のバッファのうちの中間に位置するバッファの出力信号を用いる。言い換えると、この例では、遅延回路６７は、ＲＤＣＥＮ信号を生成する遅延回路６６を含む。遅延回路６６は、ＣＬＫ信号の遷移から所定時間（第２の所定時間に相当）の経過後にワード線がアクティブ状態になるようにタイミングを遅延させる回路であり、第１の遅延回路に相当する。
　言い換えると、信号生成回路６４では、ＲＤＣＥＮ信号の変化のタイミングよりもＮＷＴＡ信号の変化のタイミングが後になるようにしている。すなわち、遅延回路６７では、ＲＤＣＥＮ信号を生成するための遅延回路６６（２段のバッファ）を設け、その遅延回路６６の後段にさらに遅延回路（２段のバッファ）を介在させてＮＷＴＡ信号を生成している。
　上記以外の構成については、第１実施形態と同一または類似であり、ここではその詳細説明を省略する。
　－半導体記憶装置の動作－
　次に、図６を参照しつつ、半導体記憶装置１におけるメモリセルＭＣへのデータ書き込み動作について説明する。なお、メモリセルＭＣのデータ読み出し動作については、図４の動作と同じである。
　（データ書き込み動作）
　この例では、第１実施形態と同様に、ＢＬ［０］＝’Ｌ’を書き込む場合の動作について説明する。
　まず、ＣＬＫ信号が立ち上がる前に、ＷＥＢ信号が’Ｌ’になり、ＷＤＸ［０］が’Ｈ’になる。ＷＤ［ｘ］およびＷＤＸ［ｘ］は、ＷＬ信号およびＷＲＩＴＥ信号が’Ｈ’の期間において、同じ状態が保持される。
　ＷＥＢ信号の’Ｌ’状態が確定されＣＬＫ信号が立ち上がると、ＰＣＧ信号が’Ｈ’に立ち上がる。データ書き込み時は、ＰＣＧＳＡ信号は、’Ｌ’のままで変化しない。
　ＰＣＧ信号が立ち上がると、ＷＲＩＴＥ信号が’Ｈ’になり、ほぼ同時にＮＣＯＬ［０］が’Ｌ’に立ち下がる。これにより、ＢＬ［０］が’Ｌ’に立ち下がる。
　ここで、ＲＤＣＥＮ信号は、遅延回路６７の作用によりＣＬＫ信号の立ち上がりからの信号変化タイミングが調整されている。したがって、ＢＬ［０］が接地電位ＶＳＳまで下がった後にＲＤＣＥＮ信号が’Ｈ’になり、ＲＤＣＬＫ信号およびＷＬ［ｍ－１］が立ち上がる。そして、このＷＬ［ｍ－１］の立ち上がりとほぼ同時に、ＢＯＯＳＴＸ信号が’Ｌ’になる。これにより、負電位生成回路２５のＷＧＮＤ信号（図５Ｂ参照）が負電位となることでビット線信号ＢＬ［０］が負電位となり、書き込み対象のメモリセルＭＣに所望のデータ（この例では’Ｌ’）が書き込まれる。
　書き込み動作が終わると、ＰＣＧ信号、ＷＬ［ｍ－１］およびＷＲＩＴＥ信号が’Ｌ’になり、ＮＣＯＬ［０］が’Ｈ’になる。そして、ＰＣＧ信号が’Ｌ’になると、ＢＬ［０］が’Ｈ’にプリチャージされる。なお、本実施形態では、第１実施形態と異なり、書き込み動作時にＴＲＫＢＬ信号は変化しない。
　以上のように、本実施形態においても、第１実施形態と同様に、読み出し動作時では、ワード線の活性化するタイミングを遅らせることがないため、読み出し速度の低下を招かない。
　書き込み動作についても、第１実施形態と同様の効果が得られる。
　具体的には、書き込み時にワード線ＷＬが活性化するタイミングを遅らせることによって、ビット線ＢＬの電位を速やかにかつ確実に十分（本実施例では接地電位ＶＳＳ）に下げることができる。そうすると、ビット線ＢＬの電位が十分に下がってからワード線が活性化される。
　これにより、選択カラムのビット線ＢＬを介して流れる貫通電流を抑制することができるため低消費電力化が図られる。
　また、ビット線ＢＬの電位が十分に下がったところから負電位にブーストするため、ビット線ＢＬの確実な負電位化ができ、安定した書き込み動作を実現することができる。これにより、歩留まりや信頼性を向上させることができる。さらに、ビット線ＢＬの電位が十分に下がったところから負電位にブーストするため、負電位にするための容量素子の容量値を大きくする必要がなく、半導体記憶装置の面積が増大することを抑制することができる。
　さらに、書き込み時のワード線の活性化する時間が短くなるため、非選択カラムにおける充放電電流を抑制することができ、低消費電力化が図られる。
　また、第１実施形態と比較して簡易な回路で実現しているため、第１実施形態よりも小面積化が図られる。
　本開示によると、半導体記憶装置の各種の動作信号を適切なタイミングで生成する回路を面積のオーバーヘッドなく実現することができるので、極めてに有用である。
１　半導体記憶装置
３　メモリセルアレイ
４　レプリカビット線回路
２１　センスアンプ回路
２５　負電位ブースト信号生成回路
６６　遅延回路（第１の遅延回路）
６７　遅延回路（第２の遅延回路）
ＣＬＫ　入力クロック信号
ＭＣ　メモリセル
ＷＬ　ワード線
ＢＬ　ビット線
ＢＬＴ　ビット線対
ＴＲＫＢＬ　レプリカビット線
ＢＯＯＳＴＸ　負電位ブースト信号

Claims (4)

  1. 　入力クロック信号に応じて読み出し動作および書き込み動作をおこなう半導体記憶装置であって、
    　複数のメモリセルを含み、前記複数のメモリセルがそれぞれ対応するワード線およびビット線対に接続されるメモリセルアレイと、
    　書き込み対象の前記メモリセルに接続されたビット線対の一方のビット線を低電位にする機能を持ち、負電位ブースト信号に応じて当該低電位側のビット線を負電位にする書き込み回路とを備え、
    　前記メモリセルのデータ読み出し動作時には、前記入力クロック信号の遷移から第１の所定時間経過後に前記ワード線をアクティブ状態にすることにより、前記メモリセルの記憶値を読み出し、
    　前記メモリセルへのデータ書き込み動作時には、前記入力クロック信号の遷移から前記第１の所定時間より長い第２の所定時間経過後に前記ワード線をアクティブ状態にし、前記第１の所定時間より長い第３の所定時間経過後に前記負電位ブースト信号をアクティブ状態にして書き込み対象のビット線対の低電位側を負電位にする、
    ことを特徴とする半導体記憶装置。
  2. 　請求項１に記載の半導体記憶装置において、
    　複数のレプリカメモリセルを含み、前記複数のレプリカメモリセルがレプリカワード線信号に応じて共通のレプリカビット線にレプリカビット線信号を出力するレプリカビット線回路をさらに備え、
    　前記半導体記憶装置は、前記書き込み動作時において、前記レプリカビット線信号に基づいて、前記入力クロック信号の遷移から前記第２の所定時間経過後に前記ワード線をアクティブ状態にさせ、かつ、前記第３の所定時間経過後に前記負電位ブースト信号をアクティブ状態にさせるように構成されている、
    ことを特徴とする半導体記憶装置。
  3. 　請求項１に記載の半導体記憶装置において、
    　前記書き込み動作時において、前記入力クロック信号の遷移から前記第２の所定時間の経過後に前記ワード線がアクティブ状態になるようにタイミングを遅延させるクロックイネーブル信号を出力する第１の遅延回路と、
    　前記書き込み動作時において、前記入力クロック信号の遷移から前記第３の所定時間の経過後に前記負電位ブースト信号がアクティブ状態になるようにタイミングを遅延させるタイミング調整信号を出力する第２の遅延回路とを備える、
    ことを特徴とする半導体記憶装置。
  4. 　請求項３に記載の半導体記憶装置において、
    　前記入力クロック信号の遷移に対する前記タイミング調整信号の遅延量は、前記入力クロック信号の遷移に対する前記クロックイネーブル信号の遅延量よりも大きい、
    ことを特徴とする半導体記憶装置。
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* Cited by examiner, † Cited by third party
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JP2012069214A (ja) * 2010-09-24 2012-04-05 Toshiba Corp ビット線負電位回路および半導体記憶装置
US20160118091A1 (en) * 2014-10-23 2016-04-28 Arm Limited Memory device and method of performing a write operation in a memory device

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