JP5112208B2

JP5112208B2 - レギュレータ及び半導体装置

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Publication number: JP5112208B2
Application number: JP2008187084A
Authority: JP
Inventors: 淳範三木
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2008-07-18
Filing date: 2008-07-18
Publication date: 2013-01-09
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Description

本発明は、電源電圧から半導体装置の内部電圧を生成するレギュレータに関する。

この種のレギュレータとして、例えば特許文献１には、電圧変換回路の差動アンプの出力部をカレントミラ−構成のプシュプル出力構成とした構成が開示されている。図１０を参照して、特許文献１に開示されている電圧変換回路を説明する。この電圧変換回路（レギュレータ）は、ノ−ドＮ１に誤差増幅出力を出力する差動アンプ構成の誤差増幅器と、その出力を受けてノ−ドＮ２に出力電圧Ｖｏｕｔ３を出力するバッファ回路とを備えている。誤差増幅器としての差動アンプは差動入力段と、カレントミラ−回路構成のプッシュプル型の出力部とを備えている。

より詳しくは、図１０を参照すると、差動アンプの差動入力段は、ソースがグランドに接続され、ゲートにバイアス電圧ＢＮを受けるｎチャネルＭＯＳトランジスタ（電流源トランジスタ）Ｑ９と、共通接続されたソースが電流源トランジスタＱ９のドレインに接続されたｎチャネルＭＯＳトランジスタＱ１、Ｑ２からなる差動対と、ソースが電源端子ＶＤＤに共通接続され、ドレインがトランジスタＱ１、Ｑ２のドレインにそれぞれ接続され、ダイオード接続されたｐチャネルＭＯＳトランジスタＱ３、Ｑ５とを備えている。

差動アンプ出力部（カレントミラ−回路構成のプッシュプル型出力部）は、ソースが電源端子ＶＤＤに接続されゲートがｐチャネルＭＯＳトランジスタＱ３のゲートに接続されたｐチャネルＭＯＳトランジスタＱ４と、ソースが電源端子ＶＤＤに接続されゲートがｐチャネルＭＯＳトランジスタＱ５のゲートに接続されたｐチャネルＭＯＳトランジスタＱ６と、ソースがグランドに接続されドレインとゲートがｐチャネルＭＯＳトランジスタＱ４のドレインに接続されたｎチャネルＭＯＳトランジスタＱ７と、ソースがグランドに接続されゲートがｎチャネルＭＯＳトランジスタＱ７のゲートに接続されドレインがトランジスタＱ６のドレインに接続されたｎチャネルＭＯＳトランジスタＱ８と、を備えている。ｐチャネルＭＯＳトランジスタＱ３、Ｑ４は第１のカレントミラー回路、ｐチャネルＭＯＳトランジスタＱ５、Ｑ６は第２のカレントミラー回路、ｎチャネルＭＯＳトランジスタＱ７、Ｑ８は第３のカレントミラー回路を構成している。

差動対を構成するｎチャネルＭＯＳトランジスタＱ１のゲ−トには、図示されない基準電圧発生回路からの基準電圧Ｖｒｅｆが供給され、ｎチャネルＭＯＳトランジスタＱ２のゲ−トにはバッファ回路の出力Ｖｏｕｔ３が帰還入力される。電流源トランジスタＱ９のゲ−トには、図示されないバイアス回路からのバイアス電圧ＢＮ（特許文献１ではＦ１）が供給される。

バッファ回路は、ソースが電源端子ＶＤＤに接続されゲートがノ−ドＮ１（差動アンプ出力部の出力）に接続されドレインがノ−ドＮ２（レギュレータの出力）に接続されているｐチャネルＭＯＳトランジスタ（駆動トランジスタ）Ｑ１０と、ノードＮ２とグランド間の抵抗素子Ｒ１と、を備えている。なお、特許文献１には、ノードＮ２とグランド間の抵抗素子Ｒ１は、ソースがグランドに接続されドレインがノードＮ２に接続されゲートにバイアス電圧を入力するｎチャネルＭＯＳトランジスタ（図１０では不図示）から構成されている。このｎチャネルＭＯＳトランジスタは負荷電流Ｉ３が著しく小さくなったときでも駆動トランジスタＱ１０に適当な大きさの電流（アイドリング電流）が流れるようにするための電流源を構成するように設けられている。駆動トランジスタＱ１０は、このアイドリング電流によって負荷電流Ｉ３の大きな変化にかかわらず、適当な利得を持つような動作状態におかれる。さらに、特許文献１には、ソースが電源端子ＶＤＤに接続されゲートがバイアス電圧に接続されドレインがノードＮ１に接続されたｐチャネルＭＯＳトランジスタ（制御トランジスタ）（図１０では不図示）を備えている。この制御トランジスタは、電流源トランジスタＱ９のゲートバイアス電圧ＢＮ（特許文献１ではＦ１）を０Ｖにスイッチ制御する等により、電圧変換回路の動作を停止させたとき、それに同期して駆動トランジスタＱ１０を良好にカットオフさせるために設けられている。

図１０の構成では、差動アンプにおいて、差動入力段とカレントミラー回路によってプッシュプル型出力部トランジスタＱ６、Ｑ８に流れる電流量を調整することにより、駆動トランジスタＱ１０のゲート電位をほぼグランド電位まで下げることが可能となり、駆動トランジスタＱ１０のゲート・ソース間電圧を増大させ、バッファ回路（駆動トランジスタＱ１０）の駆動能力を増加させることができる。

特開平１０−６４２６１号公報

以下に本発明による関連技術の分析を与える。

近年、大容量メモリ等においては、高速アクセスにより、レギュレータの出力負荷電流は増加の傾向がある。特に、メモリアクセス直後の過渡的な負荷電流の増加に対するレギュレータの応答速度は重要である。

レギュレータの応答速度が十分でないと、
・アクセス直後の出力電位ドロップ、
・アクセス後のオーバープリチャージによる誤判定、
・動作マージン縮小、
・過剰ストレス、
等の発生が懸念されるようになる。

したがって、低電源電圧化に対して、レギュレータの駆動トランジスタの駆動能力を大きくすることも重要であるが、レギュレータの応答速度のより高速化が求められている。

図１０を参照して説明した構成の場合、メモリアクセス直後の過渡的な負荷電流の増加に対するレギュレータの応答速度を上げるには、消費電流が増大する。この点について以下に説明する。

図１０において、差動アンプのプッシュプル型出力部のトランジスタＱ６、Ｑ８のパスに流れる電流は、電流源トランジスタＱ９に流れる電流やカレントミラー回路のミラー比（トランジスタのディメンジョン）で決定される。差動アンプにおいて、電流源トランジスタＱ９に流れる電流は一定（定電流）となっている。メモリアクセス直後の過渡的な負荷電流の増加に対するレギュレータの応答速度は、レギュレータの動作電流（すなわち電流源トランジスタＱ９の電流）を増加させることで調整する必要があり、消費電流の増大になる。

例えば過渡的な負荷電流Ｉ３の増加に対して駆動トランジスタＱ１０の出力電流（ドレイン電流）を増加させるには、駆動トランジスタＱ１０のゲート電位をグランド電位側にプルダウンする必要がある。ここで、駆動トランジスタＱ１０のゲートを高速に放電してグランド電位にプルダウンするには、プッシュプル型出力部のｎチャネルＭＯＳトランジスタＱ８のドレイン電流を増大させる必要がある。ｎチャネルＭＯＳトランジスタＱ８のドレイン電流はｎチャネルＭＯＳトランジスタＱ７のミラー電流であり、ｎチャネルＭＯＳトランジスタＱ７のドレイン電流は、ｐチャネルＭＯＳトランジスタＱ４のドレイン電流（ｐチャネルＭＯＳトランジスタＱ３のドレイン電流のミラー電流）に等しいことから、結局、駆動トランジスタＱ１０のゲートノードＮ１を高速に放電するには、電流源トランジスタＱ９の電流を大とする必要があり、消費電流の増大となる。

したがって、本発明の目的は、レギュレータの出力負荷電流が過渡的に大きくなった場合にも、消費電流を増加させることなく、高速応答を可能とし安定した出力電圧を保つことを可能とするレギュレータを提供することにある。

本願で開示される発明は、前記課題を解決するため概略以下の構成とされる。

本発明の１つの側面によれば、基準電圧とレギュレータの出力端子電圧を差動入力する差動入力段を備えた差動アンプと、レギュレータの出力端子に出力が接続され、前記差動アンプの出力に制御端子が接続された駆動トランジスタと、前記駆動トランジスタの制御端子と第１の電源端子間に直列に接続された第１及び第２のトランジスタと、前記駆動トランジスタの制御端子と第２の電源端子間に直列に接続された第３及び第４のトランジスタと、を備え、前記第１のトランジスタの制御端子と前記第３のトランジスタの制御端子は、前記差動入力段の出力に直接又は間接に接続され、前記第２のトランジスタの制御端子と前記第４のトランジスタの制御端子は、前記第２のトランジスタと前記第４のトランジスタのオン・オフを制御する第１の制御信号と第２の制御信号にそれぞれ接続されているレギュレータが提供される。本発明において、前記駆動トランジスタの制御端子電圧は、前記第１及び第２の制御信号に基づき、前記差動アンプの出力、又は、前記差動アンプの出力と前記第１のトランジスタ、又は、前記差動アンプの出力と前記第３のトランジスタによって制御される。

本発明によれば、レギュレータの出力負荷電流が過渡的に大きくなった場合にも、消費電流を増加させることなく、応答を高速化し安定した出力電圧を保つことができる。

本発明の実施の形態について説明する。本発明によれば、その１つの態様において、基準電圧（Ｖｒｅｆ）と出力端子電圧（Ｖｏｕｔ１）を差動入力する差動アンプと、出力がレギュレータの出力端子に接続され、差動アンプの出力に制御端子が接続され、制御端子電圧によって、出力電流が制御される駆動トランジスタ（Ｑ１０）と、駆動トランジスタ（Ｑ１０）の制御端子（Ｎ１）と第１の電源端子（ＧＮＤ）間に縦積み接続された第１及び第２のトランジスタ（Ｑ１１、Ｑ１２）と、駆動トランジスタ（Ｑ１０）の制御端子（Ｎ１）と第２の電源端子（ＶＤＤ）間に縦積み接続された第３及び第４のトランジスタ（Ｑ１３、Ｑ１４）とを備えている。差動アンプは、電流源Ｑ９、差動対（Ｑ１、Ｑ２）、負荷（Ｑ３、Ｑ５）からなる差動入力段を有する。あるいは、差動アンプは、該差動入力断と差動アンプ出力部（Ｑ４、Ｑ７、Ｑ８、Ｑ６）を有する。第１、第３のトランジスタ（Ｑ１１、Ｑ１３）の制御端子は、差動入力段の出力（差動対（Ｑ１、Ｑ２）の出力）に間接的に（例えばトランジスタＱ３、Ｑ４、Ｑ７、Ｑ８を介して間接的に）、又は直接、接続されている。第２、第４のトランジスタ（Ｑ１２、Ｑ１４）の制御端子は、第１、第２の制御信号（ＩＮ１、ＩＮ２）にそれぞれ接続される。駆動トランジスタ（Ｑ１０）の制御端子電圧を、第１の電源電圧（ＧＮＤ）側に変化させる場合、第１の制御信号（ＩＮ１）を活性化して第２のトランジスタ（Ｑ１２）をオンさせ、差動アンプの出力（Ｑ８）と第１のトランジスタ（Ｑ１１）とにより、駆動トランジスタ（Ｑ１０）の制御端子電圧を第１の電源電圧（ＧＮＤ）側に変化させる。駆動トランジスタ（Ｑ１０）の制御端子電圧を第２の電源電圧（ＶＤＤ）側に変化させる場合、第２の制御信号（ＩＮ２）を活性化し、第４のトランジスタ（Ｑ１４）をオンさせ、差動アンプの出力（Ｑ６）と第３のトランジスタ（Ｑ１３）とにより、駆動トランジスタ（Ｑ１０）の制御端子電圧を第２の電源電圧（ＶＤＤ）側に変化させる。以下実施例に即して説明する。

図１は、本発明の第１の実施例のレギュレータの構成を示す図である。本実施例において、レギュレータは、図１０と同様、誤差増幅器としての差動アンプと、バッファ回路と、を備え、差動アンプは、差動入力段と、カレントミラ−構成のプッシュプル型の出力部と、を備えている。

図１において、差動アンプの差動入力段は、ソースがグランドに接続され、ゲートにバイアス電圧ＢＮを受けるｎチャネルＭＯＳトランジスタ（電流源トランジスタ）Ｑ９と、共通接続されたソースが電流源トランジスタＱ９のドレインに接続されたｎチャネルＭＯＳトランジスタＱ１、Ｑ２からなる差動対と、ソースが電源端子ＶＤＤに共通接続され、ドレインがトランジスタＱ１、Ｑ２のドレインにそれぞれ接続され、ダイオード接続されたｐチャネルＭＯＳトランジスタＱ３、Ｑ５とを備えている。

差動対を構成するｎチャネルＭＯＳトランジスタＱ１のゲ−トには、図示されない基準電圧発生回路からの基準電圧Ｖｒｅｆが供給され、ｎチャネルＭＯＳトランジスタＱ２のゲ−トにはレギュレータ出力Ｖｏｕｔ１が帰還入力される。電流源トランジスタＱ９のゲ−トには、図示されないバイアス回路からのバイアス電圧ＢＮが供給される。

バッファ回路は、ソースが電源端子ＶＤＤに接続されゲートがノ−ドＮ１（差動アンプ出力部の出力）に接続されドレインがノ−ドＮ２（レギュレータ出力）に接続されているｐチャネルＭＯＳトランジスタ（駆動トランジスタ）Ｑ１０と、ノードＮ２とグランド間の抵抗素子Ｒ１と、を備えている。

図１において、上記した電流源トランジスタＱ９、ｎチャネルＭＯＳトランジスタ（差動対）Ｑ１、Ｑ２、ｐチャネルＭＯＳトランジスタ（負荷回路）Ｑ３、Ｑ５、差動アンプ出力部を構成するｐチャネルＭＯＳトランジスタＱ４（ｐチャネルＭＯＳトランジスタＱ３と第１のカレントミラー回路を構成）、ｐチャネルＭＯＳトランジスタＱ６（ｐチャネルＭＯＳトランジスタＱ５と第２のカレントミラー回路を構成）、ｎチャネルＭＯＳトランジスタＱ７、Ｑ８（第３のカレントミラー回路を構成）、バッファ回路を構成する駆動トランジスタＱ１０は、それぞれ図１０の同一参照符号のトランジスタと基本的に同一である。

図１を参照すると、本実施例のレギュレータにおいては、さらに、ｎチャネルＭＯＳトランジスタＱ１１、Ｑ１２と、ｐチャネルＭＯＳトランジスタＱ１３、Ｑ１４が追加されている。

ｎチャネルＭＯＳトランジスタＱ１１のドレインはノードＮ１に接続され、そのゲートは、ｎチャネルＭＯＳトランジスタＱ７のドレインとゲートと、ｎチャネルＭＯＳトランジスタＱ８のゲートの共通接続点に接続されている。

ｎチャネルＭＯＳトランジスタＱ１２のソースはグランド端子に接続され、そのゲートは第１のドライバ制御信号ＩＮ１に接続され、そのドレインはｎチャネルＭＯＳトランジスタＱ１１のソースに接続されている。

ｐチャネルＭＯＳトランジスタＱ１３のドレインはノードＮ１に接続され、そのゲートは、ｐチャネルＭＯＳトランジスタＱ５のドレインとゲートとｐチャネルＭＯＳトランジスタＱ６のゲートの共通接続点に接続されている。すなわち、ｐチャネルＭＯＳトランジスタＱ１３のゲートは、差動入力段の差動出力の一つ（トランジスタＱ５のドレイン）に直接接続されている。ｎチャネルＭＯＳトランジスタＱ１１のゲートは、差動入力段の差動出力の他方（トランジスタＱ３のドレイン）に、カレントミラー回路（Ｑ３、Ｑ４、Ｑ７、Ｑ８）を介して、間接的に接続されている。

ｐチャネルＭＯＳトランジスタＱ１４のソースは電源端子ＶＤＤに接続され、そのゲートは第２のドライバ制御信号ＩＮ２に接続され、そのドレインはｐチャネルＭＯＳトランジスタＱ１３のソースに接続されている。

ノードＮ１とグランド端子間に縦積み接続されたｎチャネルＭＯＳトランジスタＱ１１、Ｑ１２は、ノードＮ１をグランド側にシフトさせる差動アンプ出力部のｎチャネルＭＯＳトランジスタＱ８のサイズ（駆動能力）を等価的に増大させるように作用する。

電源端子ＶＤＤとノードＮ１間に縦積み接続されたｐチャネルＭＯＳトランジスタＱ１３、Ｑ１４は、ノードＮ１を電源電圧ＶＤＤ側にシフトさせる差動アンプ出力部のｐチャネルＭＯＳトランジスタＱ６のサイズ（駆動能力）を等価的に増大させるように作用する。

第１、第２のドライバ制御信号ＩＮ１、ＩＮ２は、それぞれ、ｎチャネルＭＯＳトランジスタＱ１２とｐチャネルＭＯＳトランジスタＱ１４を制御する信号であり、差動アンプ出力部を構成するトランジスタＱ８、Ｑ６のサイズを切り替え制御するための信号である。

図２は、図１の動作を説明するための波形図である。図２には、図１の負荷電流Ｉ１の電流波形（過渡的変化）と、第１、第２のドライバ制御信号ＩＮ１、ＩＮ２の電圧波形、及び、レギュレータの出力電圧Ｖｏｕｔ１の波形が例示されている。

図２を参照すると、負荷電流Ｉ１が流れないとき（デフォルト時）、第１、第２のドライバ制御信号ＩＮ１、ＩＮ２ともに非活性（ＩＮ１はＬｏｗ、ＩＮ２はＨｉｇｈ）となっており、図１のトランジスタＱ１２、Ｑ１４はともにオフ状態に設定される。したがって、トランジスタＱ１１、Ｑ１３もオフ状態とされる。このとき、駆動トランジスタＱ１０のゲートノードＮ１の電位は、差動アンプの出力部の出力（Ｑ６、Ｑ８）に基づき制御される。

負荷動作時等、負荷電流Ｉ１が流れると、レギュレータの出力電圧Ｖｏｕｔ１がドロップする。このとき、出力電位Ｖｏｕｔ１を早急に期待値まで回復させるには、駆動トランジスタＱ１０のゲートノードＮ１の電位をグランド電位側にシフトさせ、レギュレータの電流供給能力を早急に増大させる必要がある。

本実施例においては、第１のドライバ制御信号ＩＮ１をＨｉｇｈとしてｎチャネルＭＯＳトランジスタＱ１２をオンさせ、差動アンプの出力部のサイズを、ｎチャネルＭＯＳトランジスタＱ８から、ｎチャネルＭＯＳトランジスタＱ８とＱ１１の合計分にまで大きくして電流駆動能力を高め、ノードＮ１をグランド電位側に移行し易くしている。これにより、レギュレータのバッファ回路（駆動トランジスタＱ１０）の電流供給能力を早急に大きくしている。このとき、第２のドライバ制御信号ＩＮ２はＨｉｇｈとされており、ｐチャネルＭＯＳトランジスタＱ１４はオフ状態であるため、ｐチャネルＭＯＳトランジスタＱ１３からノードＮ１への電流供給（充電）はない。

特に制限されないが、例えば負荷電流Ｉ１が下がるタイミングで第１のドライバ制御信号ＩＮ１をＬｏｗとしてｎチャネルＭＯＳトランジスタＱ１２をオフさせ、ｎチャネルＭＯＳトランジスタＱ８のみでノードＮ１をグランド電位に放電する。このため、ノードＮ１のグランド電位への立ち下がりのスルーレートは低下し、これに伴い、レギュレータの出力電圧Ｖｏｕｔ１の電源電位ＶＤＤ側への立ち上がりのスルーレートも低下する。

なお、図２において、「関連技術」で指示された出力電圧波形は、図１０のレギュレータの出力電圧波形である。

図２から、本実施例のレギュレータの出力電圧Ｖｏｕｔ１（実施例で指示する）の応答特性は、関連技術の応答特性よりもすぐれていることがわかる。

なお、図１において、ｎチャネルＭＯＳトランジスタＱ１２を削除し、ノードＮ１とグランド間に、ｎチャネルＭＯＳトランジスタＱ８とゲートを共通するｎチャネルＭＯＳトランジスタＱ１１だけを備える構成とし、ｎチャネルＭＯＳトランジスタＱ８とＱ１１でノードＮ１を放電する構成とした場合、ノードＮ１のグランド電位へのプルダウンは早まるが、駆動トランジスタＱ１０から負荷への過剰な電流供給によるオーバードライブが発生する場合がある。この場合、出力電圧の安定化にかえって時間を要することになる。

本実施例においては、ノードＮ１とグランド間に、ｎチャネルＭＯＳトランジスタＱ８とゲートを共通するトランジスタＱ１１と、ゲートに第１のドライバ制御信号ＩＮ１を入力するｎチャネルＭＯＳトランジスタＱ１２とを縦積み接続し、ｎチャネルＭＯＳトランジスタＱ１２によってｎチャネルＭＯＳトランジスタＱ１１によるノードＮ１の電流引込を制限することで、駆動トランジスタＱ１０による負荷への過剰電流供給によるオーバードライブの発生を抑制している。

負荷電流Ｉ１が流れなくなると、レギュレータの供給能力を早急に平衡状態まで移行させるために、ノードＮ１を電源電位ＶＤＤ側にシフトさせる必要がある。そこで、本実施例においては、第２のドライバ制御信号ＩＮ２をＬｏｗとして、ｐチャネルＭＯＳトランジスタＱ１４をオンさせ、差動アンプの出力部のトランジスタサイズをｐチャネルＭＯＳトランジスタＱ６から、ｐチャネルＭＯＳトランジスタＱ６とＱ１３の合計分まで大きくし、ノードＮ１が電源電位ＶＤＤ側に移行し易くしている。第２のドライバ制御信号ＩＮ２がＬｏｗとなり、ノードＮ１が電源電位ＶＤＤ側にシフトすることで、駆動トランジスタＱ１０の負荷への電流供給が減少し、出力電圧Ｖｏｕｔ１は基準電圧Ｖｒｅｆに向かって下がる。

第２のドライバ制御信号ＩＮ２がＬｏｗのとき、第１のドライバ制御信号ＩＮ１はＬｏｗとされ、ｎチャネルＭＯＳトランジスタＱ１２はオフとされるため、ｎチャネルＭＯＳトランジスタＱ１１からの電流消費はない。

なお、図１において、ｐチャネルＭＯＳトランジスタＱ１４を削除し、ノードＮ１と電源端子ＶＤＤ間に、ｐチャネルＭＯＳトランジスタＱ６とゲートを共通するｐチャネルＭＯＳトランジスタＱ１３だけを備えた場合、ノードＮ１の電源電位ＶＤＤ側へのプルアップが早まり、駆動トランジスタＱ１０から負荷への電流供給が過少となり、必要以上に出力電圧がドロップし、安定するまでに時間を要する事態が生じる。

本実施例においては、ノードＮ１と電源端子ＶＤＤ間に、ｐチャネルＭＯＳトランジスタＱ６とゲートを共通するｐチャネルＭＯＳトランジスタＱ１３と、ゲートに第２のドライバ制御信号ＩＮ２を入力するｐチャネルＭＯＳトランジスタＱ１４とを縦積み接続し、ｐチャネルＭＯＳトランジスタＱ１４によってｐチャネルＭＯＳトランジスタＱ１３からのノードＮ１への電流供給を制限することにより、駆動トランジスタＱ１０からの電流供給が過少となり、出力電圧Ｖｏｕｔ１がドロップする事態の発生を抑制している。

図２において、第２のドライバ制御信号ＩＮ２を、実線で示すタイミングよりも早め、破線で示すタイミングでＬｏｗとしてもよい。第１のドライバ制御信号ＩＮ１がＨｉｇｈからＬｏｗとなると、ｎチャネルＭＯＳトランジスタＱ１２がオフし、ｎチャネルＭＯＳトランジスタＱ８のみでノードＮ１の電荷をグランド電位に放電する。このとき、第２のドライバ制御信号ＩＮ２を破線のタイミングでＬｏｗとすると、ｐチャネルＭＯＳトランジスタＱ１４がオンし、ノードＮ１は、出力電圧Ｖｏｕｔ１と基準電圧Ｖｒｅｆとの差電位に応じて、ｎチャネルＭＯＳトランジスタＱ８で放電されるとともにｐチャネルＭＯＳトランジスタＱ１３で充電されることになり、ノードＮ１のグランド電位への立ち下がりのスルーレートが下がる。このため、レギュレータの出力電圧Ｖｏｕｔ１の電源電位ＶＤＤ側への立ち上がりのスルーレートも下がる。ただし、この場合も、負荷電流の増大に対するレギュレータの出力電圧の応答特性は、関連技術よりも高速である。

なお、ノードＮ２とグランド間の抵抗素子Ｒ１を、電流源トランジスタで置き換えてもよい。すなわち、ソースがグランドに接続されドレインがノードＮ２に接続されゲートにバイアス電圧を入力するｎチャネルＭＯＳトランジスタで置き換えてもよい。このｎチャネルＭＯＳトランジスタは負荷電流Ｉ１が著しく小さくなったときでも駆動トランジスタＱ１０に適当な大きさの電流（アイドリング電流）が流れるようにするための電流源を構成する。さらに、ソースが電源端子ＶＤＤに接続されゲートがバイアス電圧に接続されドレインがノードＮ１に接続されたｐチャネルＭＯＳトランジスタ（制御トランジスタ）を備えた構成としてもよいことは勿論である。この制御トランジスタは、電流源トランジスタＱ９のゲートバイアス電圧ＢＮを例えば０Ｖにスイッチ制御する等により、レギュレータの動作を停止させたとき、それに同期して駆動トランジスタＱ１０を良好にカットオフさせる。

図３は、本発明の第２の実施例のレギュレータの構成を示す図である。本実施例は、図１に示した、差動入力段とカレントミラ−構成のプッシュプル型の出力部とを有する前記第１の実施例の差動アンプを、差動入力段のみの構成に置き換えたものである。

図３を参照すると、本実施例において、差動アンプは、ソースがグランドに接続されバイアス電圧ＢＮをゲートに受ける電流源トランジスタＱ９と、共通ソースが電流源トランジスタＱ９のドレインに接続され、ゲートに基準電圧Ｖｒｅｆと出力電圧Ｖｏｕｔ２を受けるｎチャネルＭＯＳトランジスタＱ１、Ｑ２よりなる差動対と、ソースが電源端子ＶＤＤに接続されドレインがトランジスタＱ１のドレインに接続されたｐチャネルＭＯＳトランジスタＱ３と、ソースが電源端子ＶＤＤに接続されゲートとドレインが接続されトランジスタＱ３のゲートに接続されるとともにトランジスタＱ２のドレインに接続されたｐチャネルＭＯＳトランジスタＱ５とを備えている。ソースが電源端子ＶＤＤに接続されドレインがノードＮ２に接続されたｐチャネルＭＯＳトランジスタ（駆動トランジスタ）Ｑ１０のゲートは、差動対を構成するｎチャネルＭＯＳトランジスタＱ１のドレインと、負荷素子を構成するｐチャネルＭＯＳトランジスタＱ３のドレインの接続点（差動入力段の差動出力の一方）に接続されている。

本実施例においては、電源端子ＶＤＤと駆動トランジスタＱ１０のゲートノードＮ１間に縦積みされたｐチャネルＭＯＳトランジスタＱ１３、Ｑ１４と、グランドと駆動トランジスタＱ１０のゲートノードＮ１間に縦積みされたｎチャネルＭＯＳトランジスタＱ１２、Ｑ１１を備えている。ｎチャネルＭＯＳトランジスタＱ１２のゲートには、第１のドライバ制御信号ＩＮ１が入力される。またｐチャネルＭＯＳトランジスタＱ１４のゲートには、第２のドライバ制御信号ＩＮ２が入力される。

ｐチャネルＭＯＳトランジスタＱ１３とｎチャネルＭＯＳトランジスタＱ１１のゲートは、差動対を構成するｎチャネルＭＯＳトランジスタＱ２のドレインと、負荷素子を構成するｐチャネルＭＯＳトランジスタＱ５のゲートとドレインとの接続点であるノードＮ３（差動入力段の差動出力の他方）に共通に接続されている。

本実施例においても、デフォルト時は、第１、第２のドライバ制御信号ＩＮ１、ＩＮ２はともに非活性に設定されており、トランジスタＱ１２、Ｑ１４はオフしている。駆動トランジスタＱ１０のゲートノードの電位は、差動アンプの出力（Ｑ１の出力）によって制御される。

負荷電流Ｉ２が流れ、出力電位Ｖｏｕｔ２がドロップすると、出力電圧Ｖｏｕｔ２を早急に期待値まで回復させるためには、駆動トランジスタＱ１０のゲートノードＮ１をグランド側にシフトさせ、レギュレータの供給能力を早急に大きくする必要がある。

第１のドライバ制御信号ＩＮ１を活性化させることにより、差動対を構成するｎチャネルＭＯＳトランジスタＱ１のサイズを、ｎチャネルＭＯＳトランジスタＱ１＋Ｑ１１にまで大きくし、ノードＮ１がグランド電位側に移行し易くし、レギュレータからの電流供給能力を早急に大きくしている。このとき、ｐチャネルＭＯＳトランジスタＱ１３はオフとされ、ｐチャネルＭＯＳトランジスタＱ１３からノードＮ１への電流供給はない。すなわち、ｎチャネルＭＯＳトランジスタＱ１１とｐチャネルＭＯＳトランジスタＱ１３の各パスが、同時にオンすることはないため、レギュレータ本体の消費電流を増加させることはない。

負荷電流Ｉ２がなくなると、レギュレータの電流供給能力を早急に平衡状態まで移行させるために、ノードＮ１を電源電位ＶＤＤ側にシフトさせる必要がある。このとき、本実施例においては、第２のドライバ制御信号ＩＮ２により、ｐチャネルＭＯＳトランジスタＱ１４をオンさせ、差動アンプの出力部のトータルドライバサイズを、ｐチャネルＭＯＳトランジスタＱ３から、ｐチャネルＭＯＳトランジスタＱ３＋Ｑ１３分まで大きくし、ノードＮ１が電源電位ＶＤＤ側に移行し易くしている。

以上説明した通り、上記した本実施例のレギュレータにおいては、駆動トランジスタＱ１０のゲート電位を制御する差動対のトランジスタサイズを、制御信号に基づき、等価的に変更させるトランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４を備え、レギュレータ出力負荷電流の変化に対して、レギュレータの応答を高速化し、レギュレータ出力電圧の変動を抑える。これにより、回路動作のばらつきを小さくし、高速動作を可能としている。

次に、上記した本発明のレギュレータを備えた半導体装置について説明する。図４は、本実施例のレギュレータを備えた半導体集積回路装置の構成を示す図である。図１を参照すると、半導体集積回路装置１は、レギュレータ部（ＲＥＧ１／ＲＥＧ２）１０と、メモリブロック部２０と、周辺回路部３０と、入出力インタフェース部４０とを含む。レギュレータ部（ＲＥＧ１、ＲＥＧ２）１０は、図１乃至図３を参照して説明したレギュレータを複数備え、基準電圧Ｖｒｅｆを受け、電源電圧ＶＤＤから内部電源（ＶＲＥＧ１、ＶＲＥＧ２）を生成する。特に制限されないが、図４に示す例では、レギュレータ（ＲＥＧ１）からの内部電源（ＶＲＥＧ１）はメモリブロック部２０に供給され、レギュレータ（ＲＥＧ２）からの内部電源ＶＲＥＧ２は周辺回路部３０に供給される。内部電源（ＶＲＥＧ１、ＶＲＥＧ２）は電源電圧ＶＤＤのばらつきによらず、安定したレベルとされる。なお、レギュレータ部（ＲＥＧ１／ＲＥＧ２）１０のレギュレータの個数は２個に限定されるものでないことは勿論である。

メモリブロック部２０は、メモリアレイ、デコード回路、センスアンプ、タイミング回路（いずれも不図示）を備え、内部電源ＶＲＥＧ１を電源として回路動作を行う。

周辺回路部３０は、入出力インタフェース部４０を介したチップ外信号−メモリアレイ間のアドレス／データ信号の転送を制御する回路や各種モードエントリ制御回路、タイミング回路（いずれも不図示）を備え、内部電源ＶＲＥＧ２を電源として受け回路動作を行う。周辺回路部３０は、アドレス情報やメモリセルデータ、センスアンプ活性信号をメモリブロック部２０に供給する。

入出力インタフェース部４０は、チップ外信号と周辺回路部３０との間に配置され、アドレス／データ／各種コマンド信号のバッファやレベル変換回路（いずれも不図示）を備えている。特に制限されないが、図１の例では、制御信号として、チップセレクト信号ＣＥ、出力イネーブル信号ＯＥ、アドレス信号ＡＤＤを入力し、データＤＡＴＡを入力／出力する。

図５は、図４のメモリブロック部２０の構成を示す図である。図５を参照すると、メモリブロック部２０は、メモリセル（特に制限されないが、例えばＦｌａｓｈＭｅｍｏｒｙ等のＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌａｙＥｒａｓａｂｌｅＰｒｏｇｒａｍｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ）セル）、タイミング回路２１、デコード回路２２、センスアンプ２５を備えている。なお、図５では、簡単のため、メモリセルとして選択セル（Ｃ１）が１つ示されており、ビット線のリファレンス電圧を与えるリファレンスセル（ダミーセル）Ｃ２が示されている。

デコード回路２２は、アドレス情報をデコードして生成した信号によりメモリセルを選択する。図５では、デコード回路２２は、アドレス情報のＸアドレス（ロウアドレス）をデコードしてワード線ＷＬを選択するＸデコーダ（不図示）と、アドレス情報のＹアドレス（カラムアドレス）をデコードしてＹスイッチを選択するＹセレクタを出力するＹデコーダ（不図示）を備えている。

メモリアレイのビット線のうちＹスイッチ（Ｙ１、Ｙ２）で選択されたビット線ＢＬ１と、リファレンスとなるビット線ＢＬ２がセンスアンプ２５に接続される。なお、図２では、簡単のため、メモリアレイの複数のビット線のうち、選択セルＣ１に接続するビット線とリファレンスセルＣ２に接続するビット線のみが示されている。

タイミング回路２１は、周辺回路部３０から入力されたセンスアンプ活性信号から、プリチャージ信号ＰＲＥ、センシング信号（センスイネーブル信号）ＳＥＮ、センスラッチ信号ＬＡＴを生成し、センスアンプ２５およびビット線ＢＬ用プリチャージ回路に供給する。

ビット線ＢＬ用プリチャージ回路は、プリチャージ用電源端子とビット線ＢＬ１間に接続され、ゲートにプリチャージ信号ＰＲＥを入力するｎチャネルＭＯＳトランジスタＭ１と、プリチャージ用電源端子とビット線ＢＬ２間に接続され、ゲートにプリチャージ信号ＰＲＥを入力するｎチャネルＭＯＳトランジスタＭ２とを備えている。

センスアンプ２５は、センシング信号（センスイネーブル信号）ＳＥＮをゲートに入力し、ＹスイッチＹ１、Ｙ２の一端をセンスアンプ２５側のビット線ＢＬ１、ＢＬ２に接続するスイッチ（パストランジスタ）Ｓ１、Ｓ２と、入力と出力が互いに接続され、センスラッチ信号ＬＡＴにより活性化／非活性化が制御されるクロックド・インバータ２４、２４’を備え、クロックド・インバータ２４の入力と出力（クロックド・インバータ２４’の出力と入力）はセンスアンプ２５側のビット線ＢＬ１、ＢＬ２に接続される。クロックド・インバータ２４の入力とクロックド・インバータ２４’の出力の接続点は、センスラッチ信号ＬＡＴによりオン・オフ制御されるｎチャネルＭＯＳトランジスタ（パストランジスタ）２３を介してセンスアンプ出力ＳＡＯＵＴとして出力される。

リファレンスＣ２は、選択セルＣ１とＴｒｕｅ（正転）／Ｂａｒ（反転）の関係をなし、固定閾値に設定されたリファレンスセルやリファレンストランジスタ等で構成される。図２の例では、リファレンスはリファレンスセルＣ２で構成されている。

図６は、図５におけるＲＥＡＤ時の動作を示すタイミング波形図である。図６には、チップイネーブル信号ＣＥ、出力イネーブル信号ＯＥ、アドレス信号ＡＤＤ、プリチャージ信号ＰＲＥ、センシング信号ＳＥＮ、センスラッチ信号ＬＡＴ、ワード線／Ｙスイッチ、選択セルのオン時／オフ時のビット線ＢＬの電圧波形がそれぞれ示されている。

チップイネーブル信号ＣＥと出力イネーブル信号ＯＥが活性化され（ともにＬｏｗレベルで活性化）、入出力インタフェース部４０を介して、外部アドレス信号ＡＤＤと共に周辺回路部３０に供給される。

周辺回路部３０は、チップイネーブル信号ＣＥ、出力イネーブル信号ＯＥの値から、ＲＥＡＤモードであることを認識し、メモリブロック部２０にアドレス情報とセンスアンプ活性信号（図３では不図示）を予め定められたタイミングで送る。

選択セルＣ１とリファレンスＣ２のワード線ＷＬ、ＹセレクタＹ１、Ｙ２がデコード回路２２により選択され、ワード線ＷＬ、ＹセレクタがＨｉｇｈレベルに立ち上がる。ほぼ同じタイミングで、周辺回路部３０は、センシング信号ＳＥＮとプリチャージ信号ＰＲＥを活性化し、ビット線ＢＬ１とＢＬ２のＨｉｇｈ電位へのプリチャージが開始される。

次にプリチャージ信号ＰＲＥが非活性（Ｌｏｗ）となり、プリチャージ回路のトランジスタＭ１、Ｍ２がオフ状態とされる。ビット線ＢＬ１、ＢＬ２のプリチャージが完了すると、リファレンスセルＣ２のビット線ＢＬ２は、一定の割合で、グランド電位側にディスチャージされていく。

選択セルＣ１がオン・セル（ビット線とグランド間の電流パスがオン）の場合、該選択セルＣ１のビット線ＢＬ１（図６の選択セル：オンセルの実線）は、リファレンスセルＣ２のビット線ＢＬ２（図６の選択セル：オンセルの破線）よりも速くグランド側にディスチャージされる。

選択セルＣ１がオフ・セルの場合、選択セルＣ１のビット線ＢＬ１（図６の選択セル：オフセルの実線）は、リファレンスセルＣ２のビット線ＢＬ２（図６の選択セル：オフセルの破線）よりも遅く、グランド側にディスチャージされる。

ビット線ＢＬ１とＢＬ２の電位差がある程度（たとえば２０ｍＶ〜５０ｍＶ）開いたタイミングで、ラッチ信号ＬＡＴが活性化され、インバータ２４、２４’よりなるフリップフロップからの出力信号（インバータ２４’の出力）がＳＡＯＵＴとして出力される。なお、ラッチ信号ＬＡＴのＬｏｗからＨｉｇｈへの遷移時点で、センシング信号ＳＥＮは非活性（Ｌｏｗ）とされ、スイッチＳ１とＳ２がオフし、センスアンプ２５側のビット線ＢＬ１、ＢＬ２はメモリアレイ側のビット線と切り離される。このため、セル方向へのリークパスはなくなる。また、このとき、ワード線ＷＬ、Ｙセレクタも非活性となる。

ラッチ信号ＬＡＴの活性化時（図６のＬＡＴのＨｉｇｈパルス期間）、センスアンプ２５は、メモリアレイ側のビット線と切り離された状態で、ビット線ＢＬ１、ＢＬ２をラッチして差動出力する（ビット線ＢＬ１、ＢＬ２の一方をＨｉｇｈ、他方をＬｏｗとする）。ビット線ＢＬ１に接続するセルＣ１がオン・セルの場合、ラッチ信号ＬＡＴの活性化時、ＳＡＯＵＴには、値０が出力され、セルＣ１がオフ・セルの場合は、ラッチ信号ＬＡＴの活性化時、ＳＡＯＵＴには、値１が出力される。

ラッチ信号ＬＡＴが活性状態（Ｈｉｇｈ）から非活性状態（Ｌｏｗ）になると、センスアンプ２５におけるセンス動作は完了し、ＳＡＯＵＴは、ラッチされた状態を保つ（図６のＢＬの丸印参照）。ラッチ信号ＬＡＴが非活性化され、パストランジスタ２３がオフのとき、ＳＡＯＵＴには、前回の読み出しデータが保持され、ラッチ信号ＬＡＴが活性化され、パストランジスタ２３がオンのとき、ＳＡＯＵＴには、今回の読み出しデータが出力される。ＳＡＯＵＴは、周辺回路ＰＥＲＩ、入出力インタフェースＩＦを介して、チップ外部にＤＡＴＡとして出力される。

図７は、図４のレギュレータ部１０に、図１を参照して説明したレギュレータを用いた場合のメモリブロック部２０のＲＥＡＤ（読み出し）時の動作を説明する波形図であり、図６に示した波形（ＣＥ、ＯＥ、ＡＤＤ、ＰＲＥ、ＳＥＮ、ＬＡＴ、ＳＡＯＵＴ）と図２の波形（Ｉ１、ＩＮ１、ＩＮ２、Ｖｏｕｔ１）をタイミング動作を関連付けて示した図である。

周辺回路部３０により、センシング信号ＳＥＮとプリチャージ信号ＰＲＥがＨｉｇｈに設定され、メモリブロック部２０において、ビット線ＢＬ１とＢＬ２のプリチャージが開始されると、レギュレータ部（ＲＥＧ１）１０の出力負荷電流が増大する。本実施例においては、センシング信号ＳＥＮとプリチャージ信号ＰＲＥがＨｉｇｈとなるとき、第１のドライバ制御信号ＩＮ１がＨｉｇｈに設定され、図１のｎチャネルＭＯＳトランジスタＱ８とＱ１１により、駆動トランジスタＱ１０のゲートノードＮ１の電位をグランド電位側にプルダウンし、駆動トランジスタＱ１０の負荷への電流供給能力を高めている。センシング信号ＳＥＮが非活性状態（Ｌｏｗ）になると、第２のドライバ制御信号ＩＮ２がＬｏｗに設定され、図１のｐチャネルＭＯＳトランジスタＱ６、Ｑ１３により、駆動トランジスタＱ１０のゲートノードＮ１の電位を電源電位ＶＤＤ側にプルアップし、駆動トランジスタＱ１０の負荷への電流供給能力を低め、出力電圧Ｖｏｕｔ１は下がり基準電圧Ｖｒｅｆに近づく。図７において、「関連技術」で指示される出力電圧Ｖｏｕｔ１は、図１０の関連技術の出力電圧であり、負荷電流Ｉ１の増加に対する応答が遅れ、負荷電流Ｉ１の増加に対する駆動トランジスタＱ１０の電流供給増加により出力電圧が上昇したのち、出力電圧が基準電圧に下がるまでの時間も遅れる。

図７において、第１のドライバ制御信号ＩＮ１は、プリチャージ信号ＰＲＥのＨｉｇｈへの立ち上がりのタイミングでＨｉｇｈに立ち上がり、プリチャージ信号ＰＲＥのＬｏｗへの立ち下がり前にＬｏｗにセットされているが、第１のドライバ制御信号ＩＮ１の活性期間（Ｈｉｇｈ期間）は、プリチャージの開始から任意の時間までとされる。強制ドライブとはならないため、必要以上の過剰供給によるオーバードライブは少なくてすむ。

プリチャージが終了すると、負荷電流はなくなるため、レギュレータの電流供給能力を早急に平衡状態まで移行させるために、ノードＮ１を電源電位ＶＤＤ側にシフトさせる必要がある。そのために、第２のドライバ制御信号ＩＮ２により、ｐチャネルＭＯＳトランジスタＱ１４をオンさせ、差動アンプの出力部のトータルドライバサイズを、ｐチャネルＭＯＳトランジスタＱ６からｐチャネルＭＯＳトランジスタＱ６＋Ｑ１３分まで大きくし、ノードＮ１がＶＤＤ側に移行しやすいようにしている。このとき、ｎチャネルＭＯＳトランジスタＱ１２からの電流消費はない。

第２のドライバ制御信号ＩＮ２の活性期間（Ｈｉｇｈ期間）は、センスラッチ動作の開始（ラッチ信号ＬＡＴの立ち上がりエッジ）やプリチャージの終了（プリチャージ信号ＰＲＥの立ち下りエッジ、図７のＩＮ２の破線参照）をトリガとし開始し、任意の時間までとされる。強制ドライブとはならないため、必要以上の過少供給によるＶｏｕｔ２ドロップにはならない。

図８は、図４のメモリブロック部２０の別の構成例を示す図である。図５には、Ｆｌａｓｈセル等ＥＥＰＲＯＭセルの構成を示したが、図８のメモリブロック部２０’は、データ保持にリフレッシュ動作を必要とするＤＲＡＭセルからなる。メモリブロック部２０’において、デコード回路２７は、ロウアドレスをデコードし選択ワード線ＷＬを活性化する。

センスアンプは、ビット線対ＢＬＴ、ＢＬＢ間に直列に接続されたｎチャネルＭＯＳトランジスタＮ１１、Ｎ１２と、ビット線対ＢＬＴ、ＢＬＢ間に直列に接続されたｐチャネルＭＯＳトランジスタＰ１１、Ｐ１２と、を備えている。ｎチャネルＭＯＳトランジスタＮ１１のゲートとｐチャネルＭＯＳＰ１１のゲートはビット線ＢＬＢに共通接続され、ｎチャネルＭＯＳトランジスタＮ１２のゲートとｐチャネルＭＯＳトランジスタＰ１２のゲートはビット線ＢＬＴに共通接続され、ｎチャネルＭＯＳトランジスタＮ１１、Ｎ１２の接続点とグランド間には、タイミング回路２１からのセンス信号ＳＥＮをゲートに入力するｎチャネルＭＯＳトランジスタＮ１３が接続されている。

ｐチャネルＭＯＳトランジスタＰ１１、Ｐ１２の接続点と電源ＶＤＬ間には、タイミング回路２６からのセンス信号ＳＥＰをゲートに入力するｐチャネルＭＯＳトランジスタＰ１３が接続されている。ｎチャネルＭＯＳトランジスタＮ１１、Ｎ１２の接続点とＧＮＤ
間には、タイミング回路２６からのセンス信号ＳＥＮをゲートに入力するｎチャネルＭＯＳトランジスタＮ１３が接続されている。センス信号ＳＡＰ／ＳＥＮは、セル選択後のビット線ＢＬＴ、ＢＬＢ間の電位差を大きくするために、センスアンプ回路（Ｎ１１、Ｎ１２、Ｐ１１、Ｐ１２）に供給される。すなわち、ＳＡＰがＨｉｇｈ、ＳＥＮがＬｏｗのとき、センスアンプ回路（Ｎ１１、Ｎ１２、Ｐ１１、Ｐ１２）が動作する。ビット線対ＢＬＴ、ＢＬＢがそれぞれ論理閾値よりも大、小のとき、トランジスタＰ１１、Ｎ１２がオンし（トランジスタＰ１２、Ｎ１１はオフ）、ＢＬＴ、ＢＬＢはトランジスタＰ１３、Ｎ１３によりそれぞれＶＤＬ、ＧＮＤ電位に設定される。ビット線対ＢＬＴ、ＢＬＢがそれぞれ論理閾値よりも小、大のとき、トランジスタＰ１２、Ｎ１１がオンし（トランジスタＰ１１、Ｎ１２はオフ）、ＢＬＴ、ＢＬＢはトランジスタＮ１３、Ｐ１３によりそれぞれＧＮＤ、ＶＤＬ電位に設定される。

ビット線対ＢＬＴ、ＢＬＢ間には、タイミング回路２６からのプリチャージ信号ＰＲＥをゲートに入力するｐチャネルＭＯＳトランジスタＰ１、Ｐ２が直列に接続され、ｐチャネルＭＯＳトランジスタＰ１、Ｐ２の接続点にはＶＢＬが接続され、プリチャージ信号ＰＲＥがＬｏｗレベルのときオンし、ビット線ＢＬＴ、ＢＬＢを電圧ＶＢＬ（例えばＶＤＬの半分の電圧）にプリチャージする。ビット線対ＢＬＴ、ＢＬＢ間に接続されたｐチャネルＭＯＳトランジスタＰ３は、プリチャージ信号ＰＲＥがＬｏｗレベルのときオンし、ビット線対ＢＬＴ、ＢＬＢをイコライズするイコライザである。

ＹＳＷ（Ｙスイッチ）回路２８はカラムアドレスをデコードして選択されたＹスイッチをオンする。

リードアンプ２９は、リードアンプ活性信号ＳＡＥの活性化時に活性化され、ＹスイッチＹ１、Ｙ２を介して入力した読み出しデータを増幅する。ＹＳＷ回路２８より出力されるＹＳＷ信号は、リードアンプ２９の出力ＳＡＯＵＴに出力されるカラムのデコード選択を行う。図８に示したビット線対を複数備え、それぞれのビット線対はＹスイッチを介してリードアンプ２９に接続され、ＹＳＷ回路２８で選択された１対のビット線対がリードアンプ２９に接続される。

図９は、図８の回路のＲＥＡＤ時の動作を示すタイミング波形図である。図９には、プリチャージ信号ＰＲＥ、ＳＡＰ／ＳＡＮ、ＹＳＷ、ＳＡＥ、ワード線、ＢＬＴ／ＢＬＢ、ＳＡＯＵＴの電圧波形がそれぞれ示されている。

タイミング回路２６により生成されたプリチャージ（イコライズ）信号ＰＲＥが活性状態（Ｌｏｗ）のとき、ビット線対ＢＬＴ、ＢＬＢをＶＢＬ電位（ＶＤＬの１／２）にプリチャージ及びイコライズを行う。

指定アドレスが選択されると、プリチャージ（イコライズ）信号ＰＲＥが非活性（Ｈｉｇｈ）となりプリチャージとイコライズが停止する。同時に、選択ワード線ＷＬが活性化され、セルトランジスタＣ１、Ｃ２が選択される。

ワード線ＷＬの電位が選択セルの閾値を越えると、セル容量により、Ｃ１はＶＢＬレベルより高く、Ｃ２はＶＢＬレベルより低い方向に遷移する。

センス信号ＳＡＰ／ＳＡＮにより、ビット線対ＢＬＴ／ＢＬＢは、それぞれ電源電位ＶＤＬ、ＧＮＤ（グランド）電位に増幅される。ＹＳＷにより選択されたデータは、リードアンプ２９によりラッチされ、ＳＡＯＵＴとして、周辺回路部（図４の３０）、入出力インタフェース部（図４の４０）を介してチップ外部に読み出しデータとして出力される。

本発明に係るレギュレータは、図８のメモリブロック用のレギュレータに用いて好適とされる。すなわち、メモリブロックへのアクセスが開始されると、プリチャージ動作などにより回路動作時の負荷電流が流れ、出力電圧がドロップするが、出力電圧のドロップを早急に期待値まで回復させるためには、図１の駆動トランジスタＱ１０のゲート電位Ｎ１をグランド（ＧＮＤ）側にシフトさせ、レギュレータの供給能力を早急に大きくする必要がある。本実施例によれば、制御信号ＩＮ１により、ｎチャネルＭＯＳトランジスタＱ１２をオンさせ、差動アンプの出力部のトータルドライバサイズを、ｎチャネルＭＯＳトランジスタＱ８からＱ８＋Ｑ１１分まで大きくし（図３では、ｎチャネルＭＯＳトランジスタＱ１からＱ１＋Ｑ１１分まで大きくし）、駆動トランジスタＱ１０のゲートノードＮ１がＧＮＤ側に移行し易くすることで、レギュレータの駆動能力を早急に大きくしている。このとき、ｐチャネルＭＯＳトランジスタＱ１３からの電流供給はない。第１のドライバ制御信号ＩＮ１の活性期間（Ｈｉｇｈ期間）は、センス信号ＳＥＰ／ＳＥＮの活性から任意の時間までパルス調整をする。強制ドライブとはならないため、必要以上の過剰供給によるオーバードライブは少なくてすむ。

プリチャージが終了すると、負荷電流はなくなるため、レギュレータの供給能力を早急に平衡状態まで移行させるためにノードＮ１を電源電位ＶＤＤ側にシフトさせる必要がある。そのために、第２のドライバ制御信号ＩＮ２により、図１のｐチャネルＭＯＳトランジスタＱ１４をオンさせ、差動アンプの出力部のトータルドライバサイズをｐチャネルＭＯＳトランジスタＱ６からｐチャネルＭＯＳトランジスタＱ６＋Ｑ１３分まで大きくし（但し、図３では、ｐチャネルＭＯＳトランジスタＱ３からＱ３＋Ｑ１３分まで大きくし）、ノードＮ１がＶＤＤ側に移行しやすいようにしている。このとき、ｎチャネルＭＯＳトランジスタＱ１２からの電流消費はない。第２のドライバ制御信号ＩＮ２の活性期間（Ｈｉｇｈ期間）は、リードアンプ２９の活性開始や、第１のドライバ制御信号ＩＮ１の非活性化をトリガに、任意の時間までパルス調整をする。強制ドライブとはならないため、必要以上の過少供給によるＶｏｕｔ２ドロップにはならない。

本発明によれば、レギュレータ出力の負荷電流が大きくなった場合にも、レギュレータ出力電圧のバラツキを小さく抑えることで回路動作ばらつきを小さくし、高速アクセスが可能となる。

なお、上記各実施例では、メモリブロックとして、Ｆｌａｓｈセル等のＥＥＰＲＯＭセル、ＤＲＡＭセルを例示したが、ＲＯＭ、ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）等であってもよいことは勿論である。

なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明のレギュレータの第１の実施例の構成を示す図である。本発明のレギュレータの第１の実施例の動作を説明するタイミング波形図である。本発明のレギュレータの第２の実施例の構成を示す図である。本発明のレギュレータを備えた半導体集積回路装置の構成を模式的に示す図である。図４のメモリブロック部の構成の一例を示す図である。図５の動作を説明するタイミング波形図である。本発明の実施例の動作を説明するタイミング波形図である。図４のメモリブロック部の別の構成例を示す図である。本発明の実施例の動作を説明するタイミング波形図である。関連技術のレギュレータの構成を示す図である。

符号の説明

１半導体集積回路装置
１０レギュレータ部
２０、２０’ メモリブロック部
２１、２６タイミング回路
２２、２７デコード回路
２３トランジスタ（スイッチ）
２４、２４’ クロックド・インバータ
２５センスアンプ
２８ＹＳＷ回路
２９リードアンプ
３０周辺回路部
４０入出力インタフェース部

Claims

基準電圧とレギュレータの出力端子電圧を差動入力する差動入力段を有する差動アンプと、
レギュレータの出力端子に出力が接続され、前記差動アンプの出力に制御端子が接続された駆動トランジスタと、
前記駆動トランジスタの制御端子と第１の電源端子間に直列に接続された第１及び第２のトランジスタと、
前記駆動トランジスタの制御端子と第２の電源端子間に直列に接続された第３及び第４のトランジスタと、
を備え、
前記第１のトランジスタの制御端子と前記第３のトランジスタの制御端子は、前記差動入力段の出力に直接又は間接に接続され、
前記第２のトランジスタの制御端子と前記第４のトランジスタの制御端子は、前記第２のトランジスタと前記第４のトランジスタのオン・オフを制御する第１の制御信号と第２の制御信号にそれぞれ接続されている、ことを特徴とするレギュレータ。
前記駆動トランジスタの制御端子電圧は、前記第１及び第２の制御信号に基づき、
前記差動アンプの出力、又は、
前記差動アンプの出力と前記第１のトランジスタ、又は、
前記差動アンプの出力と前記第３のトランジスタ
によって制御される、ことを特徴とする請求項１記載のレギュレータ。
前記第１の制御信号を活性化し前記第２の制御信号を非活性化させて前記第２のトランジスタをオン、前記第４のトランジスタをオフとし、前記差動アンプの出力と前記第１のトランジスタとにより、前記駆動トランジスタの制御端子電圧を前記第１の電源電圧側に変化させ、
前記第２の制御信号を活性化し前記第１の制御信号を非活性化させて前記第４のトランジスタをオン、前記第２のトランジスタをオフとし、前記差動アンプの出力と前記第３のトランジスタとにより、前記駆動トランジスタの制御端子電圧を前記第２の電源電圧側に変化させる、ことを特徴とする請求項１又は２記載のレギュレータ。
前記差動アンプは、前記差動入力段の差動出力をそれぞれ第１、第２のカレントミラーで折り返して出力するプッシュプル構成の差動アンプ出力部を備え、
前記第１のトランジスタの制御端子と前記第３のトランジスタの制御端子は、前記差動アンプ出力部のプッシュプル構成の２つのトランジスタの制御端子にそれぞれ接続され、
前記駆動トランジスタの制御端子は、前記差動アンプ出力部の前記プッシュプル構成の２つのトランジスタの出力の接続点に接続されている、ことを特徴とする請求項１乃至３のいずれか１項に記載のレギュレータ。
前記差動アンプの前記差動入力段は、電流源で駆動され、前記基準電圧と前記出力端子電圧を差動入力するトランジスタ対よりなる差動対と、前記差動対の負荷回路と、
を備え、
前記差動アンプの出力部は、
第１乃至第３のカレントミラー回路を備え、
前記第１のカレントミラー回路の入力側のトランジスタは、前記差動対の第１の出力の負荷回路をなし、
前記第２のカレントミラー回路の入力側のトランジスタは、前記差動対の第２の出力の負荷回路をなし、
前記第３のカレントミラー回路は、前記第２のカレントミラー回路の出力電流を入力し、
前記第１のカレントミラー回路の出力側のトランジスタと前記第３のカレントミラー回路の出力側のトランジスタとが、プッシュプル構成の２つのトランジスタをなし、
前記駆動トランジスタの制御端子は、前記第１のカレントミラー回路の出力側のトランジスタと前記第３のカレントミラー回路の出力側のトランジスタの接続点に接続されている、ことを特徴とする請求項１乃至４のいずれか１項に記載のレギュレータ。
前記差動アンプの前記差動入力段は、電流源で駆動され、前記基準電圧と前記出力端子電圧を差動入力するトランジスタ対よりなる差動対と、前記差動対の負荷回路と、
を備え、
前記駆動トランジスタの制御端子は、前記差動アンプの出力をなす前記差動入力段の差動出力の一方に接続され、
前記第１のトランジスタの制御端子と前記第３のトランジスタの制御端子は、前記差動入力段の差動出力の他方に共通接続されている、ことを特徴とする請求項１乃至３のいずれか１項に記載のレギュレータ。
請求項１乃至６のいずれか１項に記載のレギュレータを備えた半導体装置。
前記レギュレータを１つ又は複数の回路ブロックに対応させて備え、前記１つ又は複数のレギュレータは対応する前記１つ又は複数の回路ブロックに電源電圧を供給する、請求項７記載の半導体装置。
前記回路ブロックがメモリブロックを含む、請求項８記載の半導体装置。
前記回路ブロックが、フラッシュメモリを含む、請求項８記載の半導体装置。
前記回路ブロックが、ダイナミックランダムアクセスメモリを含む、請求項８記載の半導体装置。