JP6798218B2 - 出力段バッファ回路 - Google Patents

Description

本発明は、スイッチングパワー素子をオン・オフ駆動する半導体装置が出力する出力電圧の上限値を電源電圧より低い電圧にクランプする出力段バッファ回路に関する。

交流電源から直流電圧を生成するスイッチング電源装置として、フライバックコンバータが知られている。このフライバックコンバータは、交流電源を整流して得られた直流電圧を出力トランスの一次側巻線とスイッチングパワー素子との直列回路で受け、スイッチングパワー素子をオン・オフさせる構成を有する。これにより出力トランスの二次側巻線に発生された脈流を整流・平滑して直流電圧を生成している。ここで、スイッチングパワー素子をオン・オフ制御する制御回路として集積化された半導体装置が用いられている。この半導体装置は、その最終段に、スイッチングパワー素子をオン・オフ駆動するための信号を出力する出力段バッファ回路を有している。

この出力段バッファ回路は、オン・オフ制御用の信号を受けるドライバと、このドライバにより駆動されてスイッチングパワー素子を駆動するのに必要な信号を出力する駆動回路とを有している。この駆動回路は、たとえば、トーテムポール接続された２つの出力トランジスタまたは相補型の２つの出力トランジスタを有し、２つの出力トランジスタを交互にオン・オフ動作させることにより、出力端子に、電源電圧またはグランドの電位に近い信号を出力する。

スイッチングパワー素子には、一般に、ＮチャネルパワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor、以下、ＭＯＳトランジスタという）が用いられている。パワーＭＯＳトランジスタは、一般的に、ゲート電圧がしきい値電圧より高ければオンになり、低ければオフになる。ここで、パワーＭＯＳトランジスタがオンになるしきい値電圧は、１０ボルト（Ｖ）未満であり、オン抵抗を十分低くするには、ゲート電圧をしきい値電圧に対してゲート・ソース間の耐圧の範囲で十分高くする必要がある。パワーＭＯＳトランジスタには、ゲート・ソース間の耐圧が２０Ｖ以下のものと２０Ｖを越えるものがあり、２０Ｖを越える規格のものは、その構造上価格の高いものになっている。

したがって、出力段バッファ回路の駆動回路に供給される電源電圧が２０Ｖ以下の場合、価格の安いパワーＭＯＳトランジスタを使用することができるが、２０Ｖを越える場合には、価格の高いパワーＭＯＳトランジスタを使用しなければならない。

これに対し、駆動回路に供給される電源電圧が２０Ｖを越える場合でも、価格の安いゲート・ソース間の耐圧が２０Ｖ以下のパワーＭＯＳトランジスタを使用したいという要求がある。この要求に対し、駆動回路に供給される電圧を電源電圧より低い電圧にクランプする技術が知られている（たとえば、特許文献１参照）。

図７は従来の出力段バッファ回路の駆動回路の例を示す図である。
この図７に示す出力段バッファ回路は、特許文献１に開示された回路の要部を示したものであり、スイッチングパワー素子であるパワーＭＯＳトランジスタ１００は、駆動回路１０１によって駆動されるように構成されている。駆動回路１０１の電源側の端子は、クランプ回路１０２を介して電源ライン１０３に接続されている。クランプ回路１０２は、ダーリントン接続された２つのＮＰＮトランジスタ１０２ａ，１０２ｂによって構成されている。ＮＰＮトランジスタ１０２ａ，１０２ｂのコレクタは、電源ライン１０３に接続され、ＮＰＮトランジスタ１０２ｂのエミッタは、駆動回路１０１の電源側の端子に接続されている。ＮＰＮトランジスタ１０２ａのベースは、基準電圧回路１０４の出力端子に接続されている。基準電圧回路１０４は、電源ライン１０３の電源電圧から作られ、電源電圧よりも低い電圧を基準電圧として出力する。

駆動回路１０１にパワーＭＯＳトランジスタ１００をオンにする制御信号が入力されたとき、パワーＭＯＳトランジスタ１００のゲートに印加されるゲート電圧は、電源電圧ではなく、クランプ回路１０２によってクランプされた電圧になる。クランプ回路１０２は、エミッタフォロワ構成であるので、ＮＰＮトランジスタ１０２ｂのエミッタは、基準電圧回路１０４によって出力された基準電圧からダイオード２個分のドロップ電圧を差し引いた電圧になる。

これにより、駆動回路１０１を含む出力段バッファ回路の電源電圧が２０Ｖを越える場合でも、基準電圧回路１０４の基準電圧を２０Ｖ以下に設定することによって、パワーＭＯＳトランジスタ１００のゲート電圧を２０Ｖ以下にすることができる。

特開平７−２０２６６７号公報

ここで、バイポーラトランジスタによって構成されたクランプ回路を現在主流のＭＯＳの半導体プロセスによって製造しようとした場合、ダーリントン接続のバイポーラトランジスタを単純にＮチャネルＭＯＳトランジスタで置き換えると、以下の問題点が生じる。すなわち、ＮチャネルＭＯＳトランジスタは、駆動回路の電源側に配置され、ＮチャネルＭＯＳトランジスタのバックゲート（基板）電位がソース電位より低くなるので、バイポーラトランジスタにはなかった基板効果が問題になる。この基板効果とは、基板（ウェル）電圧がソース電圧より低い（ＮチャネルＭＯＳトランジスタの場合）場合、ソース・基板間電圧が大きいほどしきい値電圧が高くなる、という現象である。

ここで、パワーＭＯＳトランジスタをオンに制御しようとする場合を考える。出力段バッファ回路の出力電圧をＶＯＵＴ、基準電圧回路の基準電圧をＶＲＥＦ（たとえば、１５Ｖ）、ダーリントン接続のバイポーラトランジスタの代わりとなるＮチャネルＭＯＳトランジスタのしきい値電圧をＶｔｈとした場合、当該ＮチャネルＭＯＳトランジスタがソースフォロワ回路を構成するので、ＶＯＵＴ≒ＶＲＥＦ−Ｖｔｈとなる。この場合、基板電圧＝０Ｖ、ソース電圧＝ＶＯＵＴなので、ソース・基板間電圧＝ＶＯＵＴとなる。ここで、ＮチャネルＭＯＳトランジスタのゲート電圧がＶＲＥＦ≒１５Ｖの場合で試算すると、基板効果により、Ｖｔｈ≒７Ｖ、ＶＯＵＴ≒８Ｖとなる。基板効果が大きいことで、ＮチャネルＭＯＳトランジスタのゲート・ソース間電圧のドロップがかなり大きくなり、ＶＯＵＴが低下したことで、パワーＭＯＳトランジスタを確実にオンに制御することが困難になる。このように、基準電圧回路の基準電圧ＶＲＥＦによって基板効果のソース・基板間電圧が変化するので、設計上、基準電圧ＶＲＥＦと基板効果のソース・基板間電圧との合せ込み（管理）が必要になる。また、基準電圧ＶＲＥＦおよび基板効果は、それぞれプロセスのばらつきなどの影響を受ける値なので、どうしても、ＶＯＵＴのばらつきが大きくなり、パワーＭＯＳトランジスタをオンに制御する仕様の範囲を超えてしまう確率が高くなる。

なお、ＮチャネルＭＯＳトランジスタのソースとバックゲートとを接続することで、基板効果をなくすことはできる。しかしながら、この場合、ＮチャネルＭＯＳトランジスタのバックゲート（基板）と当該ＮチャネルＭＯＳトランジスタが設けられている半導体領域（Ｐウェル）の電位が等しくなり、当該半導体領域（Ｐウェル）の電位がＶＯＵＴになってしまうので、当該ＮチャネルＭＯＳトランジスタの領域だけ他のＮチャネルＭＯＳトランジスタの領域（Ｐウェル：このＰウェルは低電位側の電源端子に接続される。）から離して電気的に絶縁する必要がある。この場合、出力段バッファ回路を含む半導体装置のチップのサイズが大きくなり、半導体装置のコストが上昇してしまうことになる。

本発明は以上の点に鑑みてなされたものであり、クランプ回路にＮチャネルＭＯＳトランジスタを採用した場合に出力電圧を容易かつ確実に出力するように管理できる出力段バッファ回路を提供することを目的とする。

本発明では、上記の課題を解決するために、１つの案では、出力段バッファ回路が提供される。この出力段バッファ回路は、電源側に配置された第１のＰチャネルＭＯＳＦＥＴと、グランド側に配置され、第１のＰチャネルＭＯＳＦＥＴとプッシュプル回路を構成する第１のＮチャネルＭＯＳＦＥＴと、ドレインが第１のＰチャネルＭＯＳＦＥＴのドレインに接続された第２のＮチャネルＭＯＳＦＥＴおよび第２のＮチャネルＭＯＳＦＥＴとカレントミラー回路をなすダイオード構成の第３のＮチャネルＭＯＳＦＥＴと、第２のＮチャネルＭＯＳＦＥＴのソースと第１のＮチャネルＭＯＳＦＥＴのドレインおよび出力端子の接続点との間に配置され、ゲートが第１のＰチャネルＭＯＳＦＥＴのゲートに接続された第２のＰチャネルＭＯＳＦＥＴと、第３のＮチャネルＭＯＳＦＥＴのソースに電源電圧より低い一定の電圧を供給する定電圧回路と、第３のＮチャネルＭＯＳＦＥＴに一定の電流を供給するバイアス回路と、を備えている。

上記構成の出力段バッファ回路は、クランプ回路をカレントミラー回路とし、カレントミラー回路を構成する素子に同じ基板効果を持たせることで、出力電圧の上限値を定電圧回路の電圧に容易かつ正確にクランプできるという利点がある。

本発明を適用したスイッチング電源装置の構成例を示す図である。 制御回路の構成例を示す回路図である。 制御回路の動作例を示す要部波形図である。 第１の実施の形態に係る出力段バッファ回路の構成例を示す回路図である。 第２の実施の形態に係る出力段バッファ回路の構成例を示す回路図である。 第３の実施の形態に係る出力段バッファ回路の構成例を示す回路図である。 従来の出力段バッファ回路の駆動回路の例を示す図である。

以下、本発明の実施の形態について、フライバックコンバータで構成された電流モード制御のスイッチング電源装置に適用した場合を例に図面を参照して詳細に説明する。なお、各実施の形態は、矛盾のない範囲で複数の実施の形態を部分的に組み合わせて実施することができる。また、以下の説明において、端子名とその端子における電圧、信号などは、同じ符号を用いることがある。

図１は本発明を適用したスイッチング電源装置の構成例を示す図、図２は制御回路の構成例を示す回路図、図３は制御回路の動作例を示す要部波形図である。
図１に示したスイッチング電源装置では、商用交流電源ＡＣがブリッジダイオードＢＤ１の交流入力に接続されている。ブリッジダイオードＢＤ１の正極出力は、コンデンサＣ１の一端に接続され、ブリッジダイオードＢＤ１の負極出力は、コンデンサＣ１の他端に接続されている。コンデンサＣ１の一端は、出力トランスＴ１の一次側巻線Ｔｎ１の一端に接続され、一次側巻線Ｔｎ１の他端は、ＮチャネルのパワーＭＯＳトランジスタＰＴ１のドレインに接続されている。パワーＭＯＳトランジスタＰＴ１のゲートは、抵抗Ｒ１を介して制御回路１の出力端子ＯＵＴに接続され、パワーＭＯＳトランジスタＰＴ１のソースは、電流検出抵抗Ｒ２を介して制御回路１の接地端子ＧＮＤに接続されている。パワーＭＯＳトランジスタＰＴ１のソースと電流検出抵抗Ｒ２との接続点は、制御回路１の電流検出端子ＣＳに接続されている。

出力トランスＴ１の補助巻線Ｔｎ３の一端は、ダイオードＤ１のアノードに接続され、ダイオードＤ１のカソードは、コンデンサＣ２の一端および制御回路１の電源端子ＶＣＣに接続されている。出力トランスＴ１の補助巻線Ｔｎ３の他端は、コンデンサＣ２の他端および制御回路１の接地端子ＧＮＤに接続されている。

出力トランスＴ１の二次側巻線Ｔｎ２の一端は、ダイオードＤ２のアノードに接続され、ダイオードＤ２のカソードは、コンデンサＣ３の一端およびスイッチング電源装置の正極出力端子に接続されている。出力トランスＴ１の二次側巻線Ｔｎ２の他端は、コンデンサＣ３の他端およびスイッチング電源装置の負極出力端子に接続されている。スイッチング電源装置の正極出力端子および負極出力端子は、負荷２に接続されている。

正極出力端子および負極出力端子は、また、電圧検出回路３に接続されている。この電圧検出回路３は、フォトカプラＰＣ１の発光ダイオードに接続され、フォトカプラＰＣ１のフォトトランジスタのコレクタは、制御回路１のフィードバック端子ＦＢに接続され、フォトトランジスタのエミッタは、制御回路１の接地端子ＧＮＤに接続されている。

このスイッチング電源装置によれば、商用交流電源ＡＣの交流電圧がブリッジダイオードＢＤ１によって全波整流され、全波整流された脈流は、コンデンサＣ１によって平滑され、直流電圧となる。この直流電圧は、出力トランスＴ１の一次側巻線Ｔｎ１とパワーＭＯＳトランジスタＰＴ１との直列回路に供給される。パワーＭＯＳトランジスタＰＴ１が制御回路１によりオン・オフされることにより、出力トランスＴ１の二次側巻線Ｔｎ２に発生された脈流は、ダイオードＤ２およびコンデンサＣ３により直流に変換され、負荷２に供給される。

負荷２に供給される出力電圧は、電圧検出回路３によって検出され、フォトカプラＰＣ１を介してその検出値がフィードバック電圧ＶＦＢとして制御回路１のフィードバック端子ＦＢに入力される。

制御回路１は、また、その電源端子ＶＣＣに、出力トランスＴ１の補助巻線Ｔｎ３、ダイオードＤ１およびコンデンサＣ２により生成された直流電圧が制御回路１の電源電圧として入力される。

制御回路１は、さらに、その電流検出端子ＣＳに、パワーＭＯＳトランジスタＰＴ１を流れる電流が電流検出抵抗Ｒ２により検出されて電圧に変換された信号が電流検出信号として入力される。

制御回路１は、フィードバックされた出力電圧の検出値と、検出されたパワーＭＯＳトランジスタＰＴ１の電流値とに基づいてパルス幅が制御された出力信号を出力端子ＯＵＴに出力する。

制御回路１の内部には、図２に示したように、フィードバック回路１１、発振器回路１２、パルスブランキング回路１３、スロープ生成回路１４、比較器１５、セット優先のＲＳフリップフロップ１６および出力段バッファ回路１７が備えられている。

発振器回路１２は、図３に示したように、固定周期ｄｔの信号Ｃｌｏｃｋを出力し、パルスブランキング回路１３は、信号Ｃｌｏｃｋの立ち上がりエッジのタイミングで立ち上がる信号Ｔ＿ｂｌａｎｋを出力する。ＲＳフリップフロップ１６は、信号Ｔ＿ｂｌａｎｋによってセットされ、ハイレベルの信号ＩＮを出力する。この信号ＩＮを受けた出力段バッファ回路１７は、出力端子ＯＵＴにハイレベルの電圧ＶＯＵＴを出力し、パワーＭＯＳトランジスタＰＴ１をオンにする。このとき、出力段バッファ回路１７が出力する電圧ＶＯＵＴの波高値は、制御回路１の電源端子ＶＣＣの電圧ＶＣＣ（たとえば、３０Ｖ）よりも低い電圧（たとえば、１５Ｖ）にクランプされている。パワーＭＯＳトランジスタＰＴ１がオンになることによってパワーＭＯＳトランジスタＰＴ１に電流が流れ、電流検出抵抗Ｒ２により電圧変換されて、電流検出端子ＣＳに印加される。この電流検出端子ＣＳの電圧ＶＣＳは、図３に示したように、０Ｖから増加する波形を有している。

フィードバック回路１１は、ＮＰＮトランジスタＮＰＮ１と、抵抗Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４，Ｒ１５およびダイオードＤ１１を有している。ＮＰＮトランジスタＮＰＮ１のコレクタは、電源端子ＶＣＣに接続され、ベースは、内部電源に接続され、エミッタは、抵抗Ｒ１１、ダイオードＤ１１、抵抗Ｒ１２，Ｒ１３，Ｒ１４，Ｒ１５の直列回路を介して接地端子ＧＮＤに接続されている。抵抗Ｒ１１とダイオードＤ１１との接続点は、フィードバック端子ＦＢに接続され、抵抗Ｒ１４と抵抗Ｒ１５との接続点は、スロープ生成回路１４に接続されている。ここでは、抵抗Ｒ１２，Ｒ１３，Ｒ１４，Ｒ１５は、同じ抵抗値にしてあり、したがって、スロープ生成回路１４に入力される電圧は、ダイオードＤ１１の順方向電圧をＶｆとすると、（ＶＦＢ−Ｖｆ）／４となる。なお、ＮＰＮトランジスタＮＰＮ１は内部電源に対するエミッタフォロワを構成している。

スロープ生成回路１４は、図３に示したように、発振器回路１２が出力する信号Ｃｌｏｃｋの立ち下がりエッジのタイミングで、電圧（ＶＦＢ−Ｖｆ）／４を初期値として一定の傾きで低減する信号Ｖ＿ｓｌｏｐｅを生成して出力する。ここで、スロープ生成回路１４に入力される電圧（ＶＦＢ−Ｖｆ）／４は、出力電圧が目標電圧より高くなると低く変化し、目標電圧より低くなると高く変化する。また、電圧（ＶＦＢ−Ｖｆ）／４から低減するときの傾きは、一定であって変化しない。

比較器１５では、その反転入力に信号Ｖ＿ｓｌｏｐｅを入力し、非反転入力に電圧ＶＣＳを入力している。比較器１５の出力電圧は、パワーＭＯＳトランジスタＰＴ１がオンして電圧ＶＣＳが０Ｖから増加を始めるときはローレベルの信号を出力し、電圧ＶＣＳが信号Ｖ＿ｓｌｏｐｅに達したとき、ハイレベルの信号を出力し、ＲＳフリップフロップ１６をリセットする。これにより、ＲＳフリップフロップ１６は、ローレベルの信号ＩＮを出力し、出力段バッファ回路１７は、出力端子ＯＵＴにローレベルの電圧ＶＯＵＴを出力し、パワーＭＯＳトランジスタＰＴ１をオフにする。これにより、パワーＭＯＳトランジスタＰＴ１に流れていた電流が停止され、電流検出端子ＣＳの電圧ＶＣＳは、図３に示したように、０Ｖに落ちる。

このようにして、制御回路１の出力端子ＯＵＴからは、信号Ｃｌｏｃｋの立ち上がりエッジのタイミングでパワーＭＯＳトランジスタＰＴ１をオンさせ、信号Ｖ＿ｓｌｏｐｅと電圧ＶＣＳとが一致したタイミングでパワーＭＯＳトランジスタＰＴ１をオフさせる電圧ＶＯＵＴが出力される。また、この電圧ＶＯＵＴは、出力電圧が高い（フィードバック電圧ＶＦＢが低い）とき、信号Ｖ＿ｓｌｏｐｅの最大値が低下することでパルス幅が狭く、逆の場合にパルス幅が広くなるようなＰＷＭ（Pulse Width Modulation）信号でもある。これにより、スイッチング電源装置の出力電圧は、目標の電圧に保持するように制御される。

次に、出力段バッファ回路１７の具体的な実施の形態について説明する。
図４は第１の実施の形態に係る出力段バッファ回路の構成例を示す回路図である。
第１の実施の形態に係る出力段バッファ回路１７は、ＲＳフリップフロップ１６から信号ＩＮを受けるドライバＤＲ１と、このドライバＤＲ１が出力する信号ｐ＿ｄｒｉｖｅ，ｎ＿ｄｒｉｖｅによって駆動される駆動回路とを備えている。この駆動回路は、ゲートに信号ｐ＿ｄｒｉｖｅを受けるＰチャネルのＭＯＳトランジスタＰ１とゲートに信号ｎ＿ｄｒｉｖｅを受けるＮチャネルのＭＯＳトランジスタＮ１とからなるプッシュプル回路を基本とする回路である。ＭＯＳトランジスタＰ１のソースは、電源端子ＶＣＣに接続され、ＭＯＳトランジスタＮ１のソースは、接地端子ＧＮＤに接続され、ＭＯＳトランジスタＮ１のドレインは、出力端子ＯＵＴに接続されている。

ＭＯＳトランジスタＮ１のドレインおよび出力端子ＯＵＴの接続点と、ＭＯＳトランジスタＰ１のドレインとの間には、クランプ回路が挿入されている。このクランプ回路は、ＮチャネルのＭＯＳトランジスタＮ２，Ｎ３を有している。ＭＯＳトランジスタＮ２のドレインは、ＭＯＳトランジスタＰ１のドレインに接続され、ＭＯＳトランジスタＮ２のソースは、ＭＯＳトランジスタＮ１のドレインおよび出力端子ＯＵＴに接続されている。ＭＯＳトランジスタＮ２のゲートは、ＭＯＳトランジスタＮ３のゲートおよびドレインに接続され、したがって、ＭＯＳトランジスタＮ２，Ｎ３は、カレントミラー回路を構成している。このカレントミラー回路は、ＭＯＳトランジスタＮ２，Ｎ３がいずれもソースフォロワであり、かつ、ゲートが共通であるため、ＭＯＳトランジスタＮ２，Ｎ３のソース電圧が同じ値になることを利用している。また、このカレントミラー回路は、ダイオード構成のＭＯＳトランジスタＮ３に供給された基準電流をコピーする特性を期待するものではない。ＭＯＳトランジスタＮ２は、大きな電流を流すＭＯＳトランジスタＮ１とほぼ同じとなる大きなサイズに形成され、ＭＯＳトランジスタＮ３は、微小電流を流すサイズに形成されていて、通常はＭＯＳトランジスタＮ２を介して負荷に供給される電流は、サイズ比に応じてＭＯＳトランジスタＮ３に流れる電流をコピーした電流より小さい。すなわち、サイズ比に応じてＭＯＳトランジスタＮ３に流れる電流をコピーした電流は、ＭＯＳトランジスタＮ２を介して負荷に供給される電流の最大値に相当する。なお、ＭＯＳトランジスタＮ２，Ｎ３のバックゲートは、この制御回路１を構成している集積回路の接地端子ＧＮＤに接続されている。

ＭＯＳトランジスタＮ３のドレインには、１μＡの基準電流を流すバイアス回路が接続されている。このバイアス回路は、ＰチャネルのＭＯＳトランジスタＰ２，Ｐ３とバイアス源Ｂ１とを有している。ＭＯＳトランジスタＰ２のドレインは、ＭＯＳトランジスタＮ３のゲートおよびドレインに接続され、ＭＯＳトランジスタＰ２のソースは、電源端子ＶＣＣに接続されている。ＭＯＳトランジスタＰ２のゲートは、ＭＯＳトランジスタＰ３のゲートおよびドレインに接続され、ＭＯＳトランジスタＰ３のソースは、電源端子ＶＣＣに接続されている。ＭＯＳトランジスタＰ３のゲートおよびドレインは、バイアス源Ｂ１の一方の端子に接続され、バイアス源Ｂ１の他方の端子は、この制御回路１を構成している集積回路の接地端子ＧＮＤに接続されている。ＭＯＳトランジスタＰ２，Ｐ３は、同じサイズで形成されており、カレントミラー回路を構成している。このため、ＭＯＳトランジスタＰ３にバイアス源Ｂ１の定電流（１μＡ）を流すことにより、ＭＯＳトランジスタＰ２にも、同じ電流が流れ、同じ電流がクランプ回路のＭＯＳトランジスタＮ３に供給される。

ＭＯＳトランジスタＮ３のソースは、ツェナーダイオードＺｎのカソードに接続され、ツェナーダイオードＺｎのアノードは、接地端子ＧＮＤに接続されている。ツェナーダイオードＺｎは、定電圧回路として動作し、ＭＯＳトランジスタＮ３から定電流が供給されることにより安定したツェナー電圧を得ることができる。本実施の形態では、ツェナーダイオードＺｎのツェナー電圧は、電源端子ＶＣＣの電圧ＶＣＣ（３０Ｖ）よりも低く、かつ、安価なパワーＭＯＳトランジスタＰＴ１のゲート電圧（２０Ｖ以下）を考慮して、１５Ｖとしている。したがって、ＭＯＳトランジスタＮ３のソース電圧Ｖｓ（Ｎ３）は、１５Ｖである。

このとき、ＭＯＳトランジスタＮ２のゲート電圧をＶｇ（Ｎ２）、ＭＯＳトランジスタＮ２のゲート・ソース間電圧をＶｇｓ（Ｎ２）、出力端子ＯＵＴがハイレベルのときの電圧をＶＯＵＴ（Ｈ）とすると、
Ｖｇ（Ｎ２）＝ＶＯＵＴ（Ｈ）＋Ｖｇｓ（Ｎ２） ・・・（１）
となる。一方、ＭＯＳトランジスタＮ３のゲート電圧Ｖｇ（Ｎ３）は、ＭＯＳトランジスタＮ２，Ｎ３のゲートが共通であるので、
Ｖｇ（Ｎ３）＝Ｖｇ（Ｎ２） ・・・（２）
であり、かつ、
Ｖｇ（Ｎ３）＝Ｖｓ（Ｎ３）＋Ｖｇｓ（Ｎ３） ・・・（３）
である。なお、（３）式において、Ｖｇｓ（Ｎ３）は、ＭＯＳトランジスタＮ３のゲート・ソース間電圧である。（１）−（３）式から、
ＶＯＵＴ（Ｈ）＝Ｖｓ（Ｎ３）＋Ｖｇｓ（Ｎ３）−Ｖｇｓ（Ｎ２） ・・・（４）
が得られる。ここで、ＭＯＳトランジスタＮ３のソース電圧Ｖｓ（Ｎ３）は、ツェナーダイオードＺｎのツェナー電圧（１５Ｖ）であるので、
ＶＯＵＴ（Ｈ）＝１５Ｖ＋｛Ｖｇｓ（Ｎ３）−Ｖｇｓ（Ｎ２）｝ ・・・（５）
となる。

ここで、ＭＯＳトランジスタＮ２のしきい値電圧をＶｔｈ（Ｎ２）とすると、ＭＯＳトランジスタＰ１がオンし、ＭＯＳトランジスタＮ１がオフして電源端子ＶＣＣから出力端子ＯＵＴに電流を流すためには、
Ｖｇｓ（Ｎ２）≧Ｖｔｈ（Ｎ２） ・・・（６）
となることが必要である。なお、（６）式において、等号は、流れる電流が０アンペア（Ａ）のときである。

一方、ＭＯＳトランジスタＮ３は、ゲートとドレインとがショートされて飽和条件となっていて、ここに１μＡの定電流がＭＯＳトランジスタＰ２から流れ込んでいる。したがって、ＭＯＳトランジスタＮ３は、１μＡの飽和電流が流れるときの電流とゲート・ソース間電圧との関係である、
１μＡ＝｛μｎ・Ｃｏｘ・（Ｗ／Ｌ）／２｝｛Ｖｇｓ（Ｎ３）−Ｖｔｈ（Ｎ３）｝＾２ ・・・（７）
を満たすような、ある決まった値を有することになる。ここで、μｎは電子の移動度、ＣｏｘはＭＯＳトランジスタＮ３の単位面積当りのゲート酸化膜容量、Ｗ／ＬはＭＯＳトランジスタＮ３の（ゲート幅／ゲート長）、Ｖｔｈ（Ｎ３）はＭＯＳトランジスタＮ３のしきい値電圧である。

ここで、ＭＯＳトランジスタＮ２の（６）式を（５）式に代入すると、
ＶＯＵＴ（Ｈ）≦１５Ｖ＋Ｖｇｓ（Ｎ３）−Ｖｔｈ（Ｎ２） ・・・（８）
となり、出力端子ＯＵＴがハイレベルのときの電圧ＶＯＵＴ（Ｈ）は、１５Ｖ＋Ｖｇｓ（Ｎ３）−Ｖｔｈ（Ｎ２）よりも大きくならないことが分かる。ここで、（８）式におけるＭＯＳトランジスタＮ３のゲート・ソース間電圧Ｖｇｓ（Ｎ３）は、プロセスと設定した定電流値１μＡ及びＭＯＳトランジスタＮ３のＷ／Ｌから（７）式を満たすように決まる値である。また、ＭＯＳトランジスタＮ２のしきい値電圧Ｖｔｈ（Ｎ２）は、プロセスによって決まる値である。さらに、（８）式のＶｇｓ（Ｎ３）−Ｖｔｈ（Ｎ２）については、シミュレーションの結果によれば、ＭＯＳトランジスタＮ２，Ｎ３の基板効果を含め、｜Ｖｇｓ（Ｎ３）−Ｖｔｈ（Ｎ２）｜＜１Ｖと見做すことができる。このことから、出力端子ＯＵＴがハイレベルのときの電圧ＶＯＵＴ（Ｈ）は、電源端子ＶＣＣの電圧ＶＣＣ（３０Ｖ）よりも低い、１５Ｖ程度にクランプされることになる。

図５は第２の実施の形態に係る出力段バッファ回路の構成例を示す回路図である。なお、この図５において、図４に示した構成要素と同じまたは均等の構成要素については同じ符号を付してその詳細な説明は適宜省略する。

第２の実施の形態に係る出力段バッファ回路１７ａは、第１の実施の形態に係る出力段バッファ回路１７に対し、ＰチャネルのＭＯＳトランジスタＰ４を追加している。このＭＯＳトランジスタＰ４は、クランプ回路のＭＯＳトランジスタＮ２と、ＭＯＳトランジスタＮ１のドレインおよび出力端子ＯＵＴの接続点との間に設けられている。ＭＯＳトランジスタＰ４は、ソースをＭＯＳトランジスタＮ２のソースに接続し、ドレインをＭＯＳトランジスタＮ１のドレインおよび出力端子ＯＵＴの接続点に接続し、ゲートをＭＯＳトランジスタＰ１のゲートに接続している。ＭＯＳトランジスタＰ４のバックゲートは、電源端子ＶＣＣに接続されている。

この出力段バッファ回路１７ａによれば、ＭＯＳトランジスタＰ４は、ドライバＤＲ１が出力する信号ｐ＿ｄｒｉｖｅによりＭＯＳトランジスタＰ１と同時にオン・オフ制御される。これにより、ＭＯＳトランジスタＰ１がオンからオフになり、ＭＯＳトランジスタＮ１がオフからオンになったとき、ＭＯＳトランジスタＮ２と出力端子ＯＵＴとの間がＭＯＳトランジスタＰ４によって遮断される。この結果、スイッチング電源装置が高速スイッチングするときにクランプ回路の動作が不安定になるという現象を回避することができる。

すなわち、ＭＯＳトランジスタＰ４を備えていない第１の実施の形態に係る出力段バッファ回路１７では、ＭＯＳトランジスタＰ１がオン、ＭＯＳトランジスタＮ１がオフで出力端子ＯＵＴがハイレベルのＶＯＵＴ＝Ｈの状態にあるとする。この状態から、ＭＯＳトランジスタＰ１がオフ、ＭＯＳトランジスタＮ１がオンで出力端子ＯＵＴがローレベルのＶＯＵＴ＝Ｌの状態に変化すると、ＭＯＳトランジスタＮ２のソース電圧が急変する。これは、電圧ＶＯＵＴがＭＯＳトランジスタＮ２のソース電圧でもあるからである。これに伴い、ＭＯＳトランジスタＮ２のゲート・ソース間容量（寄生容量）に電流が流れて、ＭＯＳトランジスタＮ２，Ｎ３のゲート電圧も急減する。その後、ＭＯＳトランジスタＰ２からの１μＡの定電流により、ＭＯＳトランジスタＮ２，Ｎ３のゲート・ソース間容量が充電されて、ＭＯＳトランジスタＮ２，Ｎ３のゲート電圧が徐々に上がっていく。高速スイッチングをする場合は、ＭＯＳトランジスタＮ２，Ｎ３のゲート電圧が上がり切る前にＶＯＵＴ＝Ｈにさせることになる。この場合、ＭＯＳトランジスタＰ１がオンしていても、ＭＯＳトランジスタＮ２のゲート電圧が低いのでＭＯＳトランジスタＮ２に充分な電流を流すことができず、電圧ＶＯＵＴの立ち上がりが遅れることになる。スイッチング周波数が高いと、電圧ＶＯＵＴがハイレベルと見做せる電圧となる前にＶＯＵＴ＝Ｌとなってしまい、結局、ＶＯＵＴ＝Ｌのままとなってしまう。

これに対し、ＭＯＳトランジスタＰ４があると、ＶＯＵＴ＝Ｌとなるときは、ＭＯＳトランジスタＰ４がオフするので、ＭＯＳトランジスタＮ２のソース電圧がＬにならず、上記の現象を回避することができる。

図６は第３の実施の形態に係る出力段バッファ回路の構成例を示す回路図である。なお、この図６において、図５に示した構成要素と同じまたは均等の構成要素については同じ符号を付してその詳細な説明は適宜省略する。

第３の実施の形態に係る出力段バッファ回路１７ｂは、第１および第２の実施の形態に係る出力段バッファ回路１７，１７ａにおいて定電圧回路をツェナーダイオードＺｎで構成したが、これを抵抗Ｒｎに置き換えている。

クランプ回路を構成しているカレントミラー回路では、その基準電流として１μＡの定電流が供給され、この定電流が抵抗Ｒｎに供給されている。したがって、この出力段バッファ回路１７ｂでは、抵抗Ｒｎは、その抵抗値を１５メガオーム（ＭΩ）とすることにより、１５Ｖの電圧降下を生じさせ、ＭＯＳトランジスタＮ３のソース電圧を１５Ｖに設定している。

なお、上記に実施の形態では、定電圧回路の電圧を１５Ｖにしているが、この電圧に限定されるものではない。また、定電圧回路は、ツェナーダイオードＺｎまたは抵抗Ｒｎで構成したが、より精度の高い回路で構成することができる。精度の高い定電圧回路としては、例えば、集積回路の材料として用いられているシリコンのバンドギャップ電圧という物理特性を利用したバンドギャップ・リファレンス回路などがある。

１ 制御回路
２ 負荷
３ 電圧検出回路
１１ フィードバック回路
１２ 発振器回路
１３ パルスブランキング回路
１４ スロープ生成回路
１５ 比較器
１６ ＲＳフリップフロップ
１７，１７ａ，１７ｂ 出力段バッファ回路
ＡＣ 商用交流電源
Ｂ１ バイアス源
ＢＤ１ ブリッジダイオード
Ｃ１，Ｃ２，Ｃ３ コンデンサ
ＣＳ 電流検出端子
Ｄ１，Ｄ２，Ｄ１１ ダイオード
ＤＲ１ ドライバ
ＦＢ フィードバック端子
ＧＮＤ 接地端子
Ｎ１，Ｎ２，Ｎ３ ＭＯＳトランジスタ
ＮＰＮ１ ＮＰＮトランジスタ
ＯＵＴ 出力端子
Ｐ１，Ｐ２，Ｐ３，Ｐ４ ＭＯＳトランジスタ
ＰＣ１ フォトカプラ
ＰＴ１ パワーＭＯＳトランジスタ
Ｒ１，Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４，Ｒ１５，Ｒｎ 抵抗
Ｒ２ 電流検出抵抗
Ｔ１ 出力トランス
Ｔｎ１ 一次側巻線
Ｔｎ２ 二次側巻線
Ｔｎ３ 補助巻線
ＶＣＣ 電源端子
Ｚｎ ツェナーダイオード

Claims (5)

1. 電源側に配置された第１のＰチャネルＭＯＳＦＥＴと、
   グランド側に配置され、前記第１のＰチャネルＭＯＳＦＥＴとプッシュプル回路を構成する第１のＮチャネルＭＯＳＦＥＴと、
   ドレインが前記第１のＰチャネルＭＯＳＦＥＴのドレインに接続された第２のＮチャネルＭＯＳＦＥＴおよび前記第２のＮチャネルＭＯＳＦＥＴとカレントミラー回路をなすダイオード構成の第３のＮチャネルＭＯＳＦＥＴと、
   前記第２のＮチャネルＭＯＳＦＥＴのソースと前記第１のＮチャネルＭＯＳＦＥＴのドレインおよび出力端子の接続点との間に配置され、ゲートが前記第１のＰチャネルＭＯＳＦＥＴのゲートに接続された第２のＰチャネルＭＯＳＦＥＴと、
   前記第３のＮチャネルＭＯＳＦＥＴのソースに電源電圧より低い一定の電圧を供給する定電圧回路と、
   前記第３のＮチャネルＭＯＳＦＥＴに一定の電流を供給するバイアス回路と、
   を備えている出力段バッファ回路。
2. 前記バイアス回路は、電源側に配置されてカレントミラー回路を構成する第３および第４のＰチャネルＭＯＳＦＥＴと、ダイオード構成の前記第４のＰチャネルＭＯＳＦＥＴに接続されたバイアス源とを備えた、請求項１記載の出力段バッファ回路。
3. 前記定電圧回路は、前記第３のＮチャネルＭＯＳＦＥＴからの定電流によってバイアスされるツェナーダイオードである、請求項１記載の出力段バッファ回路。
4. 前記定電圧回路は、前記第３のＮチャネルＭＯＳＦＥＴからの定電流によってバイアスされる抵抗である、請求項１記載の出力段バッファ回路。
5. 前記第２のＮチャネルＭＯＳＦＥＴと前記第３のＮチャネルＭＯＳＦＥＴの基板電位を前記定電圧回路の低電位側の電位と同じ電位とする、請求項１記載の出力段バッファ回路。

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