JP6798218B2 - 出力段バッファ回路 - Google Patents

出力段バッファ回路 Download PDF

Info

Publication number
JP6798218B2
JP6798218B2 JP2016189447A JP2016189447A JP6798218B2 JP 6798218 B2 JP6798218 B2 JP 6798218B2 JP 2016189447 A JP2016189447 A JP 2016189447A JP 2016189447 A JP2016189447 A JP 2016189447A JP 6798218 B2 JP6798218 B2 JP 6798218B2
Authority
JP
Japan
Prior art keywords
voltage
circuit
mos transistor
channel mosfet
stage buffer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016189447A
Other languages
English (en)
Other versions
JP2018056750A (ja
Inventor
謙司 中込
謙司 中込
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2016189447A priority Critical patent/JP6798218B2/ja
Priority to US15/662,442 priority patent/US10020804B2/en
Publication of JP2018056750A publication Critical patent/JP2018056750A/ja
Application granted granted Critical
Publication of JP6798218B2 publication Critical patent/JP6798218B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • H03K17/6872Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/081Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
    • H03K17/0812Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
    • H03K17/08122Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/567Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT

Landscapes

  • Electronic Switches (AREA)
  • Logic Circuits (AREA)

Description

本発明は、スイッチングパワー素子をオン・オフ駆動する半導体装置が出力する出力電圧の上限値を電源電圧より低い電圧にクランプする出力段バッファ回路に関する。
交流電源から直流電圧を生成するスイッチング電源装置として、フライバックコンバータが知られている。このフライバックコンバータは、交流電源を整流して得られた直流電圧を出力トランスの一次側巻線とスイッチングパワー素子との直列回路で受け、スイッチングパワー素子をオン・オフさせる構成を有する。これにより出力トランスの二次側巻線に発生された脈流を整流・平滑して直流電圧を生成している。ここで、スイッチングパワー素子をオン・オフ制御する制御回路として集積化された半導体装置が用いられている。この半導体装置は、その最終段に、スイッチングパワー素子をオン・オフ駆動するための信号を出力する出力段バッファ回路を有している。
この出力段バッファ回路は、オン・オフ制御用の信号を受けるドライバと、このドライバにより駆動されてスイッチングパワー素子を駆動するのに必要な信号を出力する駆動回路とを有している。この駆動回路は、たとえば、トーテムポール接続された2つの出力トランジスタまたは相補型の2つの出力トランジスタを有し、2つの出力トランジスタを交互にオン・オフ動作させることにより、出力端子に、電源電圧またはグランドの電位に近い信号を出力する。
スイッチングパワー素子には、一般に、NチャネルパワーMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor、以下、MOSトランジスタという)が用いられている。パワーMOSトランジスタは、一般的に、ゲート電圧がしきい値電圧より高ければオンになり、低ければオフになる。ここで、パワーMOSトランジスタがオンになるしきい値電圧は、10ボルト(V)未満であり、オン抵抗を十分低くするには、ゲート電圧をしきい値電圧に対してゲート・ソース間の耐圧の範囲で十分高くする必要がある。パワーMOSトランジスタには、ゲート・ソース間の耐圧が20V以下のものと20Vを越えるものがあり、20Vを越える規格のものは、その構造上価格の高いものになっている。
したがって、出力段バッファ回路の駆動回路に供給される電源電圧が20V以下の場合、価格の安いパワーMOSトランジスタを使用することができるが、20Vを越える場合には、価格の高いパワーMOSトランジスタを使用しなければならない。
これに対し、駆動回路に供給される電源電圧が20Vを越える場合でも、価格の安いゲート・ソース間の耐圧が20V以下のパワーMOSトランジスタを使用したいという要求がある。この要求に対し、駆動回路に供給される電圧を電源電圧より低い電圧にクランプする技術が知られている(たとえば、特許文献1参照)。
図7は従来の出力段バッファ回路の駆動回路の例を示す図である。
この図7に示す出力段バッファ回路は、特許文献1に開示された回路の要部を示したものであり、スイッチングパワー素子であるパワーMOSトランジスタ100は、駆動回路101によって駆動されるように構成されている。駆動回路101の電源側の端子は、クランプ回路102を介して電源ライン103に接続されている。クランプ回路102は、ダーリントン接続された2つのNPNトランジスタ102a,102bによって構成されている。NPNトランジスタ102a,102bのコレクタは、電源ライン103に接続され、NPNトランジスタ102bのエミッタは、駆動回路101の電源側の端子に接続されている。NPNトランジスタ102aのベースは、基準電圧回路104の出力端子に接続されている。基準電圧回路104は、電源ライン103の電源電圧から作られ、電源電圧よりも低い電圧を基準電圧として出力する。
駆動回路101にパワーMOSトランジスタ100をオンにする制御信号が入力されたとき、パワーMOSトランジスタ100のゲートに印加されるゲート電圧は、電源電圧ではなく、クランプ回路102によってクランプされた電圧になる。クランプ回路102は、エミッタフォロワ構成であるので、NPNトランジスタ102bのエミッタは、基準電圧回路104によって出力された基準電圧からダイオード2個分のドロップ電圧を差し引いた電圧になる。
これにより、駆動回路101を含む出力段バッファ回路の電源電圧が20Vを越える場合でも、基準電圧回路104の基準電圧を20V以下に設定することによって、パワーMOSトランジスタ100のゲート電圧を20V以下にすることができる。
特開平7−202667号公報
ここで、バイポーラトランジスタによって構成されたクランプ回路を現在主流のMOSの半導体プロセスによって製造しようとした場合、ダーリントン接続のバイポーラトランジスタを単純にNチャネルMOSトランジスタで置き換えると、以下の問題点が生じる。すなわち、NチャネルMOSトランジスタは、駆動回路の電源側に配置され、NチャネルMOSトランジスタのバックゲート(基板)電位がソース電位より低くなるので、バイポーラトランジスタにはなかった基板効果が問題になる。この基板効果とは、基板(ウェル)電圧がソース電圧より低い(NチャネルMOSトランジスタの場合)場合、ソース・基板間電圧が大きいほどしきい値電圧が高くなる、という現象である。
ここで、パワーMOSトランジスタをオンに制御しようとする場合を考える。出力段バッファ回路の出力電圧をVOUT、基準電圧回路の基準電圧をVREF(たとえば、15V)、ダーリントン接続のバイポーラトランジスタの代わりとなるNチャネルMOSトランジスタのしきい値電圧をVthとした場合、当該NチャネルMOSトランジスタがソースフォロワ回路を構成するので、VOUT≒VREF−Vthとなる。この場合、基板電圧=0V、ソース電圧=VOUTなので、ソース・基板間電圧=VOUTとなる。ここで、NチャネルMOSトランジスタのゲート電圧がVREF≒15Vの場合で試算すると、基板効果により、Vth≒7V、VOUT≒8Vとなる。基板効果が大きいことで、NチャネルMOSトランジスタのゲート・ソース間電圧のドロップがかなり大きくなり、VOUTが低下したことで、パワーMOSトランジスタを確実にオンに制御することが困難になる。このように、基準電圧回路の基準電圧VREFによって基板効果のソース・基板間電圧が変化するので、設計上、基準電圧VREFと基板効果のソース・基板間電圧との合せ込み(管理)が必要になる。また、基準電圧VREFおよび基板効果は、それぞれプロセスのばらつきなどの影響を受ける値なので、どうしても、VOUTのばらつきが大きくなり、パワーMOSトランジスタをオンに制御する仕様の範囲を超えてしまう確率が高くなる。
なお、NチャネルMOSトランジスタのソースとバックゲートとを接続することで、基板効果をなくすことはできる。しかしながら、この場合、NチャネルMOSトランジスタのバックゲート(基板)と当該NチャネルMOSトランジスタが設けられている半導体領域(Pウェル)の電位が等しくなり、当該半導体領域(Pウェル)の電位がVOUTになってしまうので、当該NチャネルMOSトランジスタの領域だけ他のNチャネルMOSトランジスタの領域(Pウェル:このPウェルは低電位側の電源端子に接続される。)から離して電気的に絶縁する必要がある。この場合、出力段バッファ回路を含む半導体装置のチップのサイズが大きくなり、半導体装置のコストが上昇してしまうことになる。
本発明は以上の点に鑑みてなされたものであり、クランプ回路にNチャネルMOSトランジスタを採用した場合に出力電圧を容易かつ確実に出力するように管理できる出力段バッファ回路を提供することを目的とする。
本発明では、上記の課題を解決するために、1つの案では、出力段バッファ回路が提供される。この出力段バッファ回路は、電源側に配置された第1のPチャネルMOSFETと、グランド側に配置され、第1のPチャネルMOSFETとプッシュプル回路を構成する第1のNチャネルMOSFETと、ドレインが第1のPチャネルMOSFETのドレインに接続された第2のNチャネルMOSFETおよび第2のNチャネルMOSFETとカレントミラー回路をなすダイオード構成の第3のNチャネルMOSFETと、第2のNチャネルMOSFETのソースと第1のNチャネルMOSFETのドレインおよび出力端子の接続点との間に配置され、ゲートが第1のPチャネルMOSFETのゲートに接続された第2のPチャネルMOSFETと、第3のNチャネルMOSFETのソースに電源電圧より低い一定の電圧を供給する定電圧回路と、第3のNチャネルMOSFETに一定の電流を供給するバイアス回路と、を備えている。
上記構成の出力段バッファ回路は、クランプ回路をカレントミラー回路とし、カレントミラー回路を構成する素子に同じ基板効果を持たせることで、出力電圧の上限値を定電圧回路の電圧に容易かつ正確にクランプできるという利点がある。
本発明を適用したスイッチング電源装置の構成例を示す図である。 制御回路の構成例を示す回路図である。 制御回路の動作例を示す要部波形図である。 第1の実施の形態に係る出力段バッファ回路の構成例を示す回路図である。 第2の実施の形態に係る出力段バッファ回路の構成例を示す回路図である。 第3の実施の形態に係る出力段バッファ回路の構成例を示す回路図である。 従来の出力段バッファ回路の駆動回路の例を示す図である。
以下、本発明の実施の形態について、フライバックコンバータで構成された電流モード制御のスイッチング電源装置に適用した場合を例に図面を参照して詳細に説明する。なお、各実施の形態は、矛盾のない範囲で複数の実施の形態を部分的に組み合わせて実施することができる。また、以下の説明において、端子名とその端子における電圧、信号などは、同じ符号を用いることがある。
図1は本発明を適用したスイッチング電源装置の構成例を示す図、図2は制御回路の構成例を示す回路図、図3は制御回路の動作例を示す要部波形図である。
図1に示したスイッチング電源装置では、商用交流電源ACがブリッジダイオードBD1の交流入力に接続されている。ブリッジダイオードBD1の正極出力は、コンデンサC1の一端に接続され、ブリッジダイオードBD1の負極出力は、コンデンサC1の他端に接続されている。コンデンサC1の一端は、出力トランスT1の一次側巻線Tn1の一端に接続され、一次側巻線Tn1の他端は、NチャネルのパワーMOSトランジスタPT1のドレインに接続されている。パワーMOSトランジスタPT1のゲートは、抵抗R1を介して制御回路1の出力端子OUTに接続され、パワーMOSトランジスタPT1のソースは、電流検出抵抗R2を介して制御回路1の接地端子GNDに接続されている。パワーMOSトランジスタPT1のソースと電流検出抵抗R2との接続点は、制御回路1の電流検出端子CSに接続されている。
出力トランスT1の補助巻線Tn3の一端は、ダイオードD1のアノードに接続され、ダイオードD1のカソードは、コンデンサC2の一端および制御回路1の電源端子VCCに接続されている。出力トランスT1の補助巻線Tn3の他端は、コンデンサC2の他端および制御回路1の接地端子GNDに接続されている。
出力トランスT1の二次側巻線Tn2の一端は、ダイオードD2のアノードに接続され、ダイオードD2のカソードは、コンデンサC3の一端およびスイッチング電源装置の正極出力端子に接続されている。出力トランスT1の二次側巻線Tn2の他端は、コンデンサC3の他端およびスイッチング電源装置の負極出力端子に接続されている。スイッチング電源装置の正極出力端子および負極出力端子は、負荷2に接続されている。
正極出力端子および負極出力端子は、また、電圧検出回路3に接続されている。この電圧検出回路3は、フォトカプラPC1の発光ダイオードに接続され、フォトカプラPC1のフォトトランジスタのコレクタは、制御回路1のフィードバック端子FBに接続され、フォトトランジスタのエミッタは、制御回路1の接地端子GNDに接続されている。
このスイッチング電源装置によれば、商用交流電源ACの交流電圧がブリッジダイオードBD1によって全波整流され、全波整流された脈流は、コンデンサC1によって平滑され、直流電圧となる。この直流電圧は、出力トランスT1の一次側巻線Tn1とパワーMOSトランジスタPT1との直列回路に供給される。パワーMOSトランジスタPT1が制御回路1によりオン・オフされることにより、出力トランスT1の二次側巻線Tn2に発生された脈流は、ダイオードD2およびコンデンサC3により直流に変換され、負荷2に供給される。
負荷2に供給される出力電圧は、電圧検出回路3によって検出され、フォトカプラPC1を介してその検出値がフィードバック電圧VFBとして制御回路1のフィードバック端子FBに入力される。
制御回路1は、また、その電源端子VCCに、出力トランスT1の補助巻線Tn3、ダイオードD1およびコンデンサC2により生成された直流電圧が制御回路1の電源電圧として入力される。
制御回路1は、さらに、その電流検出端子CSに、パワーMOSトランジスタPT1を流れる電流が電流検出抵抗R2により検出されて電圧に変換された信号が電流検出信号として入力される。
制御回路1は、フィードバックされた出力電圧の検出値と、検出されたパワーMOSトランジスタPT1の電流値とに基づいてパルス幅が制御された出力信号を出力端子OUTに出力する。
制御回路1の内部には、図2に示したように、フィードバック回路11、発振器回路12、パルスブランキング回路13、スロープ生成回路14、比較器15、セット優先のRSフリップフロップ16および出力段バッファ回路17が備えられている。
発振器回路12は、図3に示したように、固定周期dtの信号Clockを出力し、パルスブランキング回路13は、信号Clockの立ち上がりエッジのタイミングで立ち上がる信号T_blankを出力する。RSフリップフロップ16は、信号T_blankによってセットされ、ハイレベルの信号INを出力する。この信号INを受けた出力段バッファ回路17は、出力端子OUTにハイレベルの電圧VOUTを出力し、パワーMOSトランジスタPT1をオンにする。このとき、出力段バッファ回路17が出力する電圧VOUTの波高値は、制御回路1の電源端子VCCの電圧VCC(たとえば、30V)よりも低い電圧(たとえば、15V)にクランプされている。パワーMOSトランジスタPT1がオンになることによってパワーMOSトランジスタPT1に電流が流れ、電流検出抵抗R2により電圧変換されて、電流検出端子CSに印加される。この電流検出端子CSの電圧VCSは、図3に示したように、0Vから増加する波形を有している。
フィードバック回路11は、NPNトランジスタNPN1と、抵抗R11,R12,R13,R14,R15およびダイオードD11を有している。NPNトランジスタNPN1のコレクタは、電源端子VCCに接続され、ベースは、内部電源に接続され、エミッタは、抵抗R11、ダイオードD11、抵抗R12,R13,R14,R15の直列回路を介して接地端子GNDに接続されている。抵抗R11とダイオードD11との接続点は、フィードバック端子FBに接続され、抵抗R14と抵抗R15との接続点は、スロープ生成回路14に接続されている。ここでは、抵抗R12,R13,R14,R15は、同じ抵抗値にしてあり、したがって、スロープ生成回路14に入力される電圧は、ダイオードD11の順方向電圧をVfとすると、(VFB−Vf)/4となる。なお、NPNトランジスタNPN1は内部電源に対するエミッタフォロワを構成している。
スロープ生成回路14は、図3に示したように、発振器回路12が出力する信号Clockの立ち下がりエッジのタイミングで、電圧(VFB−Vf)/4を初期値として一定の傾きで低減する信号V_slopeを生成して出力する。ここで、スロープ生成回路14に入力される電圧(VFB−Vf)/4は、出力電圧が目標電圧より高くなると低く変化し、目標電圧より低くなると高く変化する。また、電圧(VFB−Vf)/4から低減するときの傾きは、一定であって変化しない。
比較器15では、その反転入力に信号V_slopeを入力し、非反転入力に電圧VCSを入力している。比較器15の出力電圧は、パワーMOSトランジスタPT1がオンして電圧VCSが0Vから増加を始めるときはローレベルの信号を出力し、電圧VCSが信号V_slopeに達したとき、ハイレベルの信号を出力し、RSフリップフロップ16をリセットする。これにより、RSフリップフロップ16は、ローレベルの信号INを出力し、出力段バッファ回路17は、出力端子OUTにローレベルの電圧VOUTを出力し、パワーMOSトランジスタPT1をオフにする。これにより、パワーMOSトランジスタPT1に流れていた電流が停止され、電流検出端子CSの電圧VCSは、図3に示したように、0Vに落ちる。
このようにして、制御回路1の出力端子OUTからは、信号Clockの立ち上がりエッジのタイミングでパワーMOSトランジスタPT1をオンさせ、信号V_slopeと電圧VCSとが一致したタイミングでパワーMOSトランジスタPT1をオフさせる電圧VOUTが出力される。また、この電圧VOUTは、出力電圧が高い(フィードバック電圧VFBが低い)とき、信号V_slopeの最大値が低下することでパルス幅が狭く、逆の場合にパルス幅が広くなるようなPWM(Pulse Width Modulation)信号でもある。これにより、スイッチング電源装置の出力電圧は、目標の電圧に保持するように制御される。
次に、出力段バッファ回路17の具体的な実施の形態について説明する。
図4は第1の実施の形態に係る出力段バッファ回路の構成例を示す回路図である。
第1の実施の形態に係る出力段バッファ回路17は、RSフリップフロップ16から信号INを受けるドライバDR1と、このドライバDR1が出力する信号p_drive,n_driveによって駆動される駆動回路とを備えている。この駆動回路は、ゲートに信号p_driveを受けるPチャネルのMOSトランジスタP1とゲートに信号n_driveを受けるNチャネルのMOSトランジスタN1とからなるプッシュプル回路を基本とする回路である。MOSトランジスタP1のソースは、電源端子VCCに接続され、MOSトランジスタN1のソースは、接地端子GNDに接続され、MOSトランジスタN1のドレインは、出力端子OUTに接続されている。
MOSトランジスタN1のドレインおよび出力端子OUTの接続点と、MOSトランジスタP1のドレインとの間には、クランプ回路が挿入されている。このクランプ回路は、NチャネルのMOSトランジスタN2,N3を有している。MOSトランジスタN2のドレインは、MOSトランジスタP1のドレインに接続され、MOSトランジスタN2のソースは、MOSトランジスタN1のドレインおよび出力端子OUTに接続されている。MOSトランジスタN2のゲートは、MOSトランジスタN3のゲートおよびドレインに接続され、したがって、MOSトランジスタN2,N3は、カレントミラー回路を構成している。このカレントミラー回路は、MOSトランジスタN2,N3がいずれもソースフォロワであり、かつ、ゲートが共通であるため、MOSトランジスタN2,N3のソース電圧が同じ値になることを利用している。また、このカレントミラー回路は、ダイオード構成のMOSトランジスタN3に供給された基準電流をコピーする特性を期待するものではない。MOSトランジスタN2は、大きな電流を流すMOSトランジスタN1とほぼ同じとなる大きなサイズに形成され、MOSトランジスタN3は、微小電流を流すサイズに形成されていて、通常はMOSトランジスタN2を介して負荷に供給される電流は、サイズ比に応じてMOSトランジスタN3に流れる電流をコピーした電流より小さい。すなわち、サイズ比に応じてMOSトランジスタN3に流れる電流をコピーした電流は、MOSトランジスタN2を介して負荷に供給される電流の最大値に相当する。なお、MOSトランジスタN2,N3のバックゲートは、この制御回路1を構成している集積回路の接地端子GNDに接続されている。
MOSトランジスタN3のドレインには、1μAの基準電流を流すバイアス回路が接続されている。このバイアス回路は、PチャネルのMOSトランジスタP2,P3とバイアス源B1とを有している。MOSトランジスタP2のドレインは、MOSトランジスタN3のゲートおよびドレインに接続され、MOSトランジスタP2のソースは、電源端子VCCに接続されている。MOSトランジスタP2のゲートは、MOSトランジスタP3のゲートおよびドレインに接続され、MOSトランジスタP3のソースは、電源端子VCCに接続されている。MOSトランジスタP3のゲートおよびドレインは、バイアス源B1の一方の端子に接続され、バイアス源B1の他方の端子は、この制御回路1を構成している集積回路の接地端子GNDに接続されている。MOSトランジスタP2,P3は、同じサイズで形成されており、カレントミラー回路を構成している。このため、MOSトランジスタP3にバイアス源B1の定電流(1μA)を流すことにより、MOSトランジスタP2にも、同じ電流が流れ、同じ電流がクランプ回路のMOSトランジスタN3に供給される。
MOSトランジスタN3のソースは、ツェナーダイオードZnのカソードに接続され、ツェナーダイオードZnのアノードは、接地端子GNDに接続されている。ツェナーダイオードZnは、定電圧回路として動作し、MOSトランジスタN3から定電流が供給されることにより安定したツェナー電圧を得ることができる。本実施の形態では、ツェナーダイオードZnのツェナー電圧は、電源端子VCCの電圧VCC(30V)よりも低く、かつ、安価なパワーMOSトランジスタPT1のゲート電圧(20V以下)を考慮して、15Vとしている。したがって、MOSトランジスタN3のソース電圧Vs(N3)は、15Vである。
このとき、MOSトランジスタN2のゲート電圧をVg(N2)、MOSトランジスタN2のゲート・ソース間電圧をVgs(N2)、出力端子OUTがハイレベルのときの電圧をVOUT(H)とすると、
Vg(N2)=VOUT(H)+Vgs(N2) ・・・(1)
となる。一方、MOSトランジスタN3のゲート電圧Vg(N3)は、MOSトランジスタN2,N3のゲートが共通であるので、
Vg(N3)=Vg(N2) ・・・(2)
であり、かつ、
Vg(N3)=Vs(N3)+Vgs(N3) ・・・(3)
である。なお、(3)式において、Vgs(N3)は、MOSトランジスタN3のゲート・ソース間電圧である。(1)−(3)式から、
VOUT(H)=Vs(N3)+Vgs(N3)−Vgs(N2) ・・・(4)
が得られる。ここで、MOSトランジスタN3のソース電圧Vs(N3)は、ツェナーダイオードZnのツェナー電圧(15V)であるので、
VOUT(H)=15V+{Vgs(N3)−Vgs(N2)} ・・・(5)
となる。
ここで、MOSトランジスタN2のしきい値電圧をVth(N2)とすると、MOSトランジスタP1がオンし、MOSトランジスタN1がオフして電源端子VCCから出力端子OUTに電流を流すためには、
Vgs(N2)≧Vth(N2) ・・・(6)
となることが必要である。なお、(6)式において、等号は、流れる電流が0アンペア(A)のときである。
一方、MOSトランジスタN3は、ゲートとドレインとがショートされて飽和条件となっていて、ここに1μAの定電流がMOSトランジスタP2から流れ込んでいる。したがって、MOSトランジスタN3は、1μAの飽和電流が流れるときの電流とゲート・ソース間電圧との関係である、
1μA={μn・Cox・(W/L)/2}{Vgs(N3)−Vth(N3)}^2 ・・・(7)
を満たすような、ある決まった値を有することになる。ここで、μnは電子の移動度、CoxはMOSトランジスタN3の単位面積当りのゲート酸化膜容量、W/LはMOSトランジスタN3の(ゲート幅/ゲート長)、Vth(N3)はMOSトランジスタN3のしきい値電圧である。
ここで、MOSトランジスタN2の(6)式を(5)式に代入すると、
VOUT(H)≦15V+Vgs(N3)−Vth(N2) ・・・(8)
となり、出力端子OUTがハイレベルのときの電圧VOUT(H)は、15V+Vgs(N3)−Vth(N2)よりも大きくならないことが分かる。ここで、(8)式におけるMOSトランジスタN3のゲート・ソース間電圧Vgs(N3)は、プロセスと設定した定電流値1μA及びMOSトランジスタN3のW/Lから(7)式を満たすように決まる値である。また、MOSトランジスタN2のしきい値電圧Vth(N2)は、プロセスによって決まる値である。さらに、(8)式のVgs(N3)−Vth(N2)については、シミュレーションの結果によれば、MOSトランジスタN2,N3の基板効果を含め、|Vgs(N3)−Vth(N2)|<1Vと見做すことができる。このことから、出力端子OUTがハイレベルのときの電圧VOUT(H)は、電源端子VCCの電圧VCC(30V)よりも低い、15V程度にクランプされることになる。
図5は第2の実施の形態に係る出力段バッファ回路の構成例を示す回路図である。なお、この図5において、図4に示した構成要素と同じまたは均等の構成要素については同じ符号を付してその詳細な説明は適宜省略する。
第2の実施の形態に係る出力段バッファ回路17aは、第1の実施の形態に係る出力段バッファ回路17に対し、PチャネルのMOSトランジスタP4を追加している。このMOSトランジスタP4は、クランプ回路のMOSトランジスタN2と、MOSトランジスタN1のドレインおよび出力端子OUTの接続点との間に設けられている。MOSトランジスタP4は、ソースをMOSトランジスタN2のソースに接続し、ドレインをMOSトランジスタN1のドレインおよび出力端子OUTの接続点に接続し、ゲートをMOSトランジスタP1のゲートに接続している。MOSトランジスタP4のバックゲートは、電源端子VCCに接続されている。
この出力段バッファ回路17aによれば、MOSトランジスタP4は、ドライバDR1が出力する信号p_driveによりMOSトランジスタP1と同時にオン・オフ制御される。これにより、MOSトランジスタP1がオンからオフになり、MOSトランジスタN1がオフからオンになったとき、MOSトランジスタN2と出力端子OUTとの間がMOSトランジスタP4によって遮断される。この結果、スイッチング電源装置が高速スイッチングするときにクランプ回路の動作が不安定になるという現象を回避することができる。
すなわち、MOSトランジスタP4を備えていない第1の実施の形態に係る出力段バッファ回路17では、MOSトランジスタP1がオン、MOSトランジスタN1がオフで出力端子OUTがハイレベルのVOUT=Hの状態にあるとする。この状態から、MOSトランジスタP1がオフ、MOSトランジスタN1がオンで出力端子OUTがローレベルのVOUT=Lの状態に変化すると、MOSトランジスタN2のソース電圧が急変する。これは、電圧VOUTがMOSトランジスタN2のソース電圧でもあるからである。これに伴い、MOSトランジスタN2のゲート・ソース間容量(寄生容量)に電流が流れて、MOSトランジスタN2,N3のゲート電圧も急減する。その後、MOSトランジスタP2からの1μAの定電流により、MOSトランジスタN2,N3のゲート・ソース間容量が充電されて、MOSトランジスタN2,N3のゲート電圧が徐々に上がっていく。高速スイッチングをする場合は、MOSトランジスタN2,N3のゲート電圧が上がり切る前にVOUT=Hにさせることになる。この場合、MOSトランジスタP1がオンしていても、MOSトランジスタN2のゲート電圧が低いのでMOSトランジスタN2に充分な電流を流すことができず、電圧VOUTの立ち上がりが遅れることになる。スイッチング周波数が高いと、電圧VOUTがハイレベルと見做せる電圧となる前にVOUT=Lとなってしまい、結局、VOUT=Lのままとなってしまう。
これに対し、MOSトランジスタP4があると、VOUT=Lとなるときは、MOSトランジスタP4がオフするので、MOSトランジスタN2のソース電圧がLにならず、上記の現象を回避することができる。
図6は第3の実施の形態に係る出力段バッファ回路の構成例を示す回路図である。なお、この図6において、図5に示した構成要素と同じまたは均等の構成要素については同じ符号を付してその詳細な説明は適宜省略する。
第3の実施の形態に係る出力段バッファ回路17bは、第1および第2の実施の形態に係る出力段バッファ回路17,17aにおいて定電圧回路をツェナーダイオードZnで構成したが、これを抵抗Rnに置き換えている。
クランプ回路を構成しているカレントミラー回路では、その基準電流として1μAの定電流が供給され、この定電流が抵抗Rnに供給されている。したがって、この出力段バッファ回路17bでは、抵抗Rnは、その抵抗値を15メガオーム(MΩ)とすることにより、15Vの電圧降下を生じさせ、MOSトランジスタN3のソース電圧を15Vに設定している。
なお、上記に実施の形態では、定電圧回路の電圧を15Vにしているが、この電圧に限定されるものではない。また、定電圧回路は、ツェナーダイオードZnまたは抵抗Rnで構成したが、より精度の高い回路で構成することができる。精度の高い定電圧回路としては、例えば、集積回路の材料として用いられているシリコンのバンドギャップ電圧という物理特性を利用したバンドギャップ・リファレンス回路などがある。
1 制御回路
2 負荷
3 電圧検出回路
11 フィードバック回路
12 発振器回路
13 パルスブランキング回路
14 スロープ生成回路
15 比較器
16 RSフリップフロップ
17,17a,17b 出力段バッファ回路
AC 商用交流電源
B1 バイアス源
BD1 ブリッジダイオード
C1,C2,C3 コンデンサ
CS 電流検出端子
D1,D2,D11 ダイオード
DR1 ドライバ
FB フィードバック端子
GND 接地端子
N1,N2,N3 MOSトランジスタ
NPN1 NPNトランジスタ
OUT 出力端子
P1,P2,P3,P4 MOSトランジスタ
PC1 フォトカプラ
PT1 パワーMOSトランジスタ
R1,R11,R12,R13,R14,R15,Rn 抵抗
R2 電流検出抵抗
T1 出力トランス
Tn1 一次側巻線
Tn2 二次側巻線
Tn3 補助巻線
VCC 電源端子
Zn ツェナーダイオード

Claims (5)

  1. 電源側に配置された第1のPチャネルMOSFETと、
    グランド側に配置され、前記第1のPチャネルMOSFETとプッシュプル回路を構成する第1のNチャネルMOSFETと、
    ドレインが前記第1のPチャネルMOSFETのドレインに接続された第2のNチャネルMOSFETおよび前記第2のNチャネルMOSFETとカレントミラー回路をなすダイオード構成の第3のNチャネルMOSFETと、
    前記第2のNチャネルMOSFETのソースと前記第1のNチャネルMOSFETのドレインおよび出力端子の接続点との間に配置され、ゲートが前記第1のPチャネルMOSFETのゲートに接続された第2のPチャネルMOSFETと、
    前記第3のNチャネルMOSFETのソースに電源電圧より低い一定の電圧を供給する定電圧回路と、
    前記第3のNチャネルMOSFETに一定の電流を供給するバイアス回路と、
    を備えている出力段バッファ回路。
  2. 前記バイアス回路は、電源側に配置されてカレントミラー回路を構成する第および第のPチャネルMOSFETと、ダイオード構成の前記第のPチャネルMOSFETに接続されたバイアス源とを備えた、請求項1記載の出力段バッファ回路。
  3. 前記定電圧回路は、前記第3のNチャネルMOSFETからの定電流によってバイアスされるツェナーダイオードである、請求項1記載の出力段バッファ回路。
  4. 前記定電圧回路は、前記第3のNチャネルMOSFETからの定電流によってバイアスされる抵抗である、請求項1記載の出力段バッファ回路。
  5. 前記第2のNチャネルMOSFETと前記第3のNチャネルMOSFETの基板電位を前記定電圧回路の低電位側の電位と同じ電位とする、請求項1記載の出力段バッファ回路。
JP2016189447A 2016-09-28 2016-09-28 出力段バッファ回路 Active JP6798218B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2016189447A JP6798218B2 (ja) 2016-09-28 2016-09-28 出力段バッファ回路
US15/662,442 US10020804B2 (en) 2016-09-28 2017-07-28 Output stage buffer circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016189447A JP6798218B2 (ja) 2016-09-28 2016-09-28 出力段バッファ回路

Publications (2)

Publication Number Publication Date
JP2018056750A JP2018056750A (ja) 2018-04-05
JP6798218B2 true JP6798218B2 (ja) 2020-12-09

Family

ID=61686661

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016189447A Active JP6798218B2 (ja) 2016-09-28 2016-09-28 出力段バッファ回路

Country Status (2)

Country Link
US (1) US10020804B2 (ja)
JP (1) JP6798218B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7305934B2 (ja) 2018-08-02 2023-07-11 富士電機株式会社 差動増幅回路を備える装置
CN111432528B (zh) * 2020-03-17 2022-10-14 上海芯飞半导体技术有限公司 Led驱动电源及其控制器

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4675557A (en) * 1986-03-20 1987-06-23 Motorola Inc. CMOS voltage translator
JP3114391B2 (ja) * 1992-10-14 2000-12-04 三菱電機株式会社 中間電圧発生回路
JPH07202667A (ja) * 1994-01-10 1995-08-04 Fuji Electric Co Ltd 半導体装置
KR100377064B1 (ko) * 1995-04-04 2003-06-02 학교법인 포항공과대학교 적응바이어서회로및공통모드궤환회로를갖는완전차동폴디드캐스코드씨모오스(cmos)오피앰프(opamp)회로
JP3861378B2 (ja) * 1997-06-06 2006-12-20 ソニー株式会社 バッファ回路およびそれを用いたサンプル・ホールド回路
JP3878419B2 (ja) * 2001-01-19 2007-02-07 東芝マイクロエレクトロニクス株式会社 半導体集積回路
JP2002353792A (ja) * 2001-05-24 2002-12-06 Sanyo Electric Co Ltd 駆動回路および表示装置
US7031127B1 (en) * 2003-03-25 2006-04-18 National Semiconductor Corporation Short circuit protection
JP4836125B2 (ja) * 2006-04-20 2011-12-14 ルネサスエレクトロニクス株式会社 半導体装置
TWI337452B (en) * 2007-05-09 2011-02-11 Novatek Microelectronics Corp Operational amplifier with rail-to-rail common-mode input and output range
JP5112208B2 (ja) * 2008-07-18 2013-01-09 ルネサスエレクトロニクス株式会社 レギュレータ及び半導体装置
JP5601304B2 (ja) * 2011-10-11 2014-10-08 株式会社デンソー 出力ドライバー回路
US9214942B2 (en) * 2014-02-17 2015-12-15 Freescale Semiconductor, Inc. Low output impedance, low power buffer
US9973180B2 (en) * 2015-12-30 2018-05-15 Industrial Technology Research Institute Output stage circuit
US9893618B2 (en) * 2016-05-04 2018-02-13 Infineon Technologies Ag Voltage regulator with fast feedback

Also Published As

Publication number Publication date
JP2018056750A (ja) 2018-04-05
US10020804B2 (en) 2018-07-10
US20180091139A1 (en) 2018-03-29

Similar Documents

Publication Publication Date Title
KR20170002325A (ko) 소프트 스타트 회로 및 이를 포함하는 벅 컨버터
CN111432528B (zh) Led驱动电源及其控制器
US20060109693A1 (en) Switching power supply device and switching method
EP3621202A1 (en) Adaptive multi-level gate driver
JP3779904B2 (ja) レベルシフト回路
KR20220071883A (ko) 게이트 드라이버를 위한 부트스트랩 회로
JP5761656B2 (ja) ゲートドライブ回路
JP6798218B2 (ja) 出力段バッファ回路
US9559668B2 (en) Drive circuit and semiconductor apparatus
US11522535B2 (en) Semiconductor device
JP2007201595A (ja) ドライブ装置
JP7032154B2 (ja) スイッチング回路、半導体装置、dc/dcコンバータ
JP2023062427A (ja) スイッチング回路、dc/dcコンバータおよびその制御回路
JP2020025158A (ja) 高耐圧集積回路
CN111211763B (zh) 高电位侧驱动电路
JP2018074676A (ja) ゲート駆動回路
JP2013042612A (ja) ゲート駆動回路
WO2022041495A1 (zh) 驱动芯片的驱动电路
US6518799B2 (en) Comparator and a control circuit for a power MOSFET
JP4973724B2 (ja) 一次側制御用半導体集積回路および直流電源装置
US8692589B2 (en) Semiconductor element driving circuit and semiconductor device
EP0177148A2 (en) Power supplies using mosfet devices
JP2018142763A (ja) 誘導性負荷駆動回路、及び、その制御方法
JP2018007345A (ja) 絶縁ゲート型半導体素子駆動装置
JP3996147B2 (ja) わずかな充電電流を用いたブートストラップキャパシタ充電回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190809

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20191212

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20191212

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200520

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200602

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200729

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20201020

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201102

R150 Certificate of patent or registration of utility model

Ref document number: 6798218

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150