KR20220071883A - 게이트 드라이버를 위한 부트스트랩 회로 - Google Patents

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Abstract

부트스트랩 다이오드 회로는 전원 전압 단자에 커플링하기 위한 애노드와 부트스트랩 전압 단자에 커플링하기 위한 캐소드를 포함한다. 부트스트랩 다이오드 회로는 또한 부트스트랩 다이오드 회로의 캐소드를 형성하는 소스와 부트스트랩 다이오드 회로의 애노드를 형성하는 드레인을 구비하는 고전압 p형 금속-산화물-반도체(PMOS) 트랜지스터를 포함한다. 고전압 PMOS 트랜지스터는 최대 부트스트랩 전압과 전원 전압 사이의 전압 강하보다 크기가 더 큰 항복 전압을 가진다.

Description

게이트 드라이버를 위한 부트스트랩 회로{BOOTSTRAP CIRCUIT FOR GATE DRIVER}
하프-브리지 회로 구성은 예컨대 DC-DC 컨버터, DC-AC 컨버터, AC-DC 전원 공급 및 모터 제어 클래스-D 전력 증폭기와 같은 다양한 애플리케이션에서 사용될 수 있다. 하프-브리지 회로는 직렬로 연결된 하이-사이드(high-side) 트랜지스터 및 로우-사이드(low-side) 트랜지스터를 포함하고, 하이-사이드 트랜지스터는 게이트 드라이버 집적 회로(integrated circuit, IC)의 전원 전압보다 훨씬 높을 수 있는 고전압 전원에 연결된다. 따라서, 하프-브리지 회로를 위한 게이트 드라이버는 종종 하이-사이드 트랜지스터를 완전히 온(ON)으로 켜기에 충분한 게이트 전압(HS_G)으로 하이-사이드 게이트 드라이버 회로에 대해 더 높은 부스트된 전원 전압을 생성하기 위해 부트스트랩 회로를 사용한다. 부트스트랩 회로는 IC의 전원 전압과 부스트된 공급 전압 사이에 정류 요소를 요구한다.
종래의 설계에서는, 외부 쇼트키 다이오드, 내부 쇼트키 다이오드, 또는 내부 p-n 접합 다이오드가 부트스트랩 회로에 사용된다. 본 발명자는 이들 종래의 설계가 많은 결점을 지니고 있음을 관찰하였다. 예를 들어, 외부 쇼트키 다이오드는 BOM(Bill of Materials) 목록에서의 추가적인 외부 구성요소뿐 아니라 더 큰 인쇄 회로 기판(printed circuit board, PCB) 영역을 필요로 한다. 동일한 게이트 드라이버 실리콘 칩 상에 제조된 내부 쇼트키 다이오드는 특히 역방향 전압이 높을 때, 예를 들어 30V보다 높을 때 큰 역방향 누설 전류를 갖는 경우가 흔하다. 내부 p-n 접합 다이오드는 큰 순방향 전압 강하를 갖는데, 이는 동작 전원 전압(VDD)이 낮을 때 부스트된 전압(VB)에 있어서 허용되지 않는 강하를 일으킬 수 있다. 후자의 경우, 저전압 애플리케이션에서 외부 쇼트키 다이오드가 여전히 필요할 수 있다. 또한, 내부 다이오드도 기생 PNP 트랜지스터로 인해 기판에 대한 큰 순방향 주입 누설 전류를 겪을 수 있다.
다른 종래의 설계는 중-전압 p형 금속-산화물-반도체(PMOS) 트랜지스터와 고전압 접합 전계 효과 트랜지스터(JFET)의 조합을 사용한다. JFET는 고전압 강하를 유지하고 PMOS 트랜지스터에서의 순방향 턴온 전압 강하를 낮게 만들 수 있다. 그러나 이 회로에는 두 개의 장치 및 더 복잡한 설계가 필요하다. 또한 JFET는 켜질 때에 온(on) 저항과 순방향 전압 강하를 유발한다.
공지되어 있는 다른 설계는 다이오드 회로의 일부로서 고전압 n형 금속-산화물-반도체(NMOS) 트랜지스터를 사용한다. 그러나 게이트-소스 턴온 전압을 제공하기 위해 제어 회로에서 전하 펌프(charge pump)가 필요하다. 이 설계는 구성요소의 수와 복잡성을 증가시킨다.
따라서 개선된 부트스트랩 다이오드 장치가 매우 바람직하다.
본 발명은 부트스트랩 다이오드 회로로서 단일 고전압 p형 금속-산화물-반도체 전계 효과 트랜지스터(PMOSFET 또는 PMOS) 스위치를 사용하는 것을 교시한다. 이 신규 회로는 순방향 전압 강하가 0에 가깝고, 역방향 누설 전류가 매우 작으며, 순방향 주입 전류 위험이 없고, BOM 목록에서 구성요소가 하나 더 적다. 전원 전압에 독립적으로 PMOSFET 스위치를 켜기 위한 일정한 게이트-소스 전압을 제공하기 위해 정전류원이 사용될 수 있다.
예를 들어, 본 발명은, 전원 전압 단자에 커플링(coupling)하기 위한 애노드(anode), 부트스트랩 전압 단자에 커플링하기 위한 캐소드(cathode), 고전압 p형 금속-산화물-반도체(PMOS) 트랜지스터, 및 부트스트랩 제어 회로를 포함하는 부트스트랩 다이오드 회로를 교시한다. 고전압 PMOS는 부트스트랩 다이오드 회로의 캐소드를 형성하는 소스와 부트스트랩 다이오드 회로의 애노드를 형성하는 드레인을 구비한다. 고전압 PMOS 트랜지스터는 최대 부트스트랩 전압과 전원 전압 사이의 전압 강하보다 크기가 더 큰 항복 전압(breakdown voltage)을 가진다. 부트스트랩 제어 회로는 제어 신호에 응답하여 고전압 PMOS 트랜지스터를 켠다. 부트스트랩 제어 회로는 고전압 PMOS 트랜지스터의 소스와 게이트 사이에 커플링되는 저항, 그리고 정전류원 및 고전압 PMOS 트랜지스터의 게이트에 커플링되는 전류 미러를 포함한다. 부트스트랩 제어 회로는 전원 전압과 부트스트랩 전압에 독립적으로 고전압 PMOS 트랜지스터를 켜기 위해 일정한 게이트-소스 전압을 제공하도록 구성된다.
예를 들어, 예시적인 부트스트랩 다이오드 회로에서, 전류 미러는 제1 트랜지스터 및 제2 트랜지스터를 포함하고, 전류원은 제어 신호에 응답하는 제1 스위치 및 제2 스위치를 포함한다. 제1 스위치는 정전류원의 게이트와 전류 미러의 제1 트랜지스터 사이에 커플링되고, 제2 스위치는 고전압 PMOS 트랜지스터의 게이트와 전류 미러의 제2 트랜지스터 사이에 커플링된다.
부트스트랩 다이오드 회로에서 고전압 PMOS 트랜지스터는 애노드와 캐소드 사이에 커플링되는 유일한 고전압 트랜지스터이다. 일 예에서, 고전압 PMOS 트랜지스터는 높은 전압 강하를 유지하기 위한 드리프트 영역을 구비하는 비대칭 P-채널 장치를 포함한다.
다른 예에서, 본 발명은 전원 전압 단자에 커플링하기 위한 애노드, 부트스트랩 전압 단자에 커플링하기 위한 캐소드, 및 부트스트랩 다이오드 회로의 캐소드를 형성하는 소스와 부트스트랩 다이오드 회로의 애노드를 형성하는 드레인을 구비하는 고전압 PMOS 트랜지스터를 포함하는 부트스트랩 다이오드 회로를 교시한다. 고전압 PMOS 트랜지스터는 최대 부트스트랩 전압과 전원 전압 사이의 전압 강하보다 크기가 큰 항복 전압을 가진다.
다른 예에서, 본 발명은 중간 지점에서 직렬로 커플링되는 하이-사이드 트랜지스터와 로우-사이드 트랜지스터를 구비하는 스위칭 하프-브리지 회로를 구동하기 위한 입력 스위칭 신호를 수신하는 입력 단자를 포함하는 게이트 드라이버 회로를 교시하며, 중간 지점은 스위칭 하프-브리지 회로에 대한 출력을 제공한다. 게이트 드라이버 회로는 또한, 게이트 드라이버 회로에 대한 동작 전력을 수신하기 위한 전원 전압 단자, 하이 사이드 트랜지스터를 구동하기 위한 제1 게이트 구동 신호를 제공하기 위한 제1 출력 단자, 로우-사이드 트랜지스터를 구동하기 위한 제2 게이트 구동 신호를 제공하기 위한 제2 출력 단자, 스위칭 하프-브리지 회로의 중간 지점에 커플링하기 위한 제3 출력 단자, 및 스위칭 하프-브리지 회로의 중간 지점에 커플링되는 부트스트랩 커패시터에 커플링하기 위한 부트스트랩 전압 단자를 포함한다. 게이트 드라이버 회로는 또한, 애노드 및 캐소드를 구비하는 부트스트랩 다이오드 회로를 포함한다. 애노드는 전원 전압 단자에 커플링되고, 캐소드는 부트스트랩 전압 단자에 커플링된다. 부트스트랩 전압은 전원 전압보다 높다. 부트스트랩 다이오드 회로는 전원 전압 단자에 커플링하기 위한 애노드, 부트스트랩 전압 단자에 커플링하기 위한 캐소드, 및 부트스트랩 다이오드 회로의 캐소드를 형성하는 소스와 부트스트랩 다이오드 회로의 애노드를 형성하는 드레인을 구비하는 고전압 PMOS 트랜지스터를 포함한다. 고전압 PMOS 트랜지스터는 항복 전압이 최대 부트스트랩 전압과 전원 전압 사이의 전압 강하보다 크기가 더 큰 것을 특징으로 한다.
정의
본 개시에서 사용되는 용어는 일반적으로 본 발명의 맥락 내에서 당 업계에서 통용되는 일반적인 의미로 사용된다. 본 발명의 설명과 관련하여 실무자에게 추가 지침을 제공하기 위해 이하에서 특정 용어에 대해 논한다. 동일한 것을 하나 이상의 방식으로 말할 수 있음을 이해할 것이다. 결과적으로, 대안적 언어 및 동의어가 사용될 수 있다.
본 개시에서 사용되는 하프-브리지 회로는 수직으로 적층되어 중간 지점에서 연결되는 하이-사이드 트랜지스터와 로우-사이드 트랜지스터를 구비하는 스위칭 회로를 지칭한다.
본 개시에서 사용되는 데드-타임(dead-time)은 하프-브리지 스위칭 회로 내의 하이-사이드 트랜지스터와 로우-사이드 트랜지스터가 모두 꺼져있을 동안의 시간을 지칭한다.
본 개시에서 사용되는 전력 스위치는 고전력 레벨을 처리하도록 설계되는 반도체 스위치, 예를 들어 트랜지스터를 지칭한다.
본 개시에서 사용되는 전력 MOSFET은 상당한 전력 레벨을 처리하도록 설계되는 특정 유형의 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)이다. 스위칭 동작을 위한 전력 MOSFET의 일 예는 이중 확산 MOS 또는 간단히 DM0S라고 한다.
본 개시에서 사용되는 절연-게이트 양극성 트랜지스터(IGBT)는 고효율과 고속 스위칭을 결합한 전자 스위치로서 주로 사용되는 3-단자 전력 반도체 장치를 지칭한다.
전력 컨버터(power converter)는 AC와 DC 간 변환이나, 전압, 전류 또는 주파수 변경, 또는 이러한 변환의 일부 조합과 같이 전기 에너지를 변환하는 전기 또는 전기기계 장치이다. 전력 컨버터는 종종 전압 조정(voltage regulation)을 포함한다.
스위칭 레귤레이터(switching regulator) 또는 스위치 모드 전원 공급 장치(SMPS)는 출력의 평균 값을 유지하기 위해 스위치를 켜고 끄는 능동 장치를 사용한다. 반면에, 선형 레귤레이터는 가변 저항처럼 동작하도록 만들어져, 전압 분배 네트워크를 지속적으로 조절하여 일정한 출력 전압을 유지하고 지속적으로 전력을 소산한다.
전압 기준(voltage reference)은 장치에 걸리는 부하, 공급 전원 변동, 온도 변화 및 시간 경과와 관계 없이 고정된(일정한) 전압을 이상적으로 생성하는 전자 장치이다.
기준 전압(reference voltage)은 비교 동작에 대해 타겟으로서 사용되는 전압 값이다.
두 수량을 설명하기 위해 "동일"이라는 문구가 사용되면, 이는 두 수량의 값이 측정 제한 내에서 동일하게 결정됨을 의미한다.
도 1은 본 발명의 특정 양태를 구현하는 게이트 드라이버 회로를 나타내는 단순화된 블록도이다.
도 2는 본 발명의 특정 양태를 구현하는 도 1의 게이트 드라이버 회로에 대한 부트스트랩 다이오드 회로를 나타내는 단순화된 블록도이다.
도 3은 본 발명의 특정 양태를 구현하는 도 1 내지 도 3의 부트스트랩 다이오드 회로에 대한 고전압 PMOS를 나타내는 단면도이다.
도 4는 본 발명의 특정 양태를 구현하는 도 1의 게이트 드라이버 회로에 대한 또 다른 부트스트랩 다이오드 회로를 나타내는 단순화된 블록도이다.
도 5는 종래의 게이트 드라이버 회로에서 접합 다이오드 또는 쇼트키 다이오드로 구현되는 부트스트랩 회로의 동작을 나타내는 파형도이다.
도 6은 본 발명의 특정 양태를 구현하는 도 1의 게이트 드라이버 회로에서 부트스트랩 회로의 동작을 나타내는 파형도이다.
도 1은 본 발명의 특정 양태를 구현하는 또 다른 게이트 드라이버 회로를 나타내는 단순화된 블록도이다. 도 1에 도시된 바와 같이, 게이트 드라이버 회로(100)는 하이-사이드 트랜지스터(191)(Q1)와 로우-사이드 트랜지스터(192)(Q2)를 포함하는 스위칭 하프-브리지 회로(190)를 구동하기 위한 입력 스위칭 신호(IN)를 수신하기 위한 입력 단자(101)를 포함하며, 하이-사이드 트랜지스터(191)(Q1)와 로우-사이드 트랜지스터(192)(Q2)는 전압(VPOWER)을 제공하는 전력 단자(197)와 PGND로 표시된 접지 단자 사이의 중간 지점(195)에서 직렬로 연결된다. 중간 지점(195)은 하프-브리지 회로(190)를 스위칭하기 위한 출력을 제공한다. 게이트 드라이버 회로(100)는 전원 단자(107)에서의 전원 전압(VDD)과 GND로 표시된 접지 사이에서 동작한다. 일부 예에서, PGND는 게이트 드라이버 회로(100)의 모든 내부 회로에 대한 접지인 GND와는 별개의 접지이다. PGND 및 GND는 모두 PCB 상의 시스템 접지에 연결될 수 있다.
게이트 드라이버 회로(100)는 또한 하이-사이드 트랜지스터(Q1)를 구동시키기 위한 제1 출력 신호(HS_G)를 제공하기 위한 제1 출력 단자(102) 및 로우-사이드 트랜지스터(Q2)를 구동시키기 위한 제2 출력 신호(LS_G)를 제공하기 위한 제2 출력 단자(103)를 포함한다. 또한, 게이트 드라이버 회로(100)는 스위칭 하프-브리지 회로(190)의 중간 지점(195)에 커플링된 부트스트랩 커패시터(140)에 커플링하기 위한 부트스트랩 전압 단자(105)로서, 전압이 VB인 부트스트랩 전압 단자(105)를 포함한다.
도 1에서, 게이트 드라이버 회로(100)는 또한 데드-타임 제어 회로(114)를 포함한다. 전력 컨버터에서의 하프-브리지 구성은 종종 공통 노드에 연결된 하이-사이드 N-채널 MOSFET 및 로우-사이드 N-채널 MOSFET을 구비한다. 두 개의 N-채널 MOSFET이 동시에 켜지면 슛-스루(shoot-through) 전류가 전원에서 접지로 흐를 수 있는데, 이는 MOSFET을 손상시키기에 충분히 클 수 있다. 따라서 지연 시간은 일반적으로 제1 MOSFET이 꺼진 후 제2 MOSFET이 켜지기 전에 도입된다. 이 시간 주기(time period)는 데드-타임으로 공지되어 있으며, 이 시간 동안 하이-사이드 MOSFET이나 로우-사이드 MOSFET은 켜지지 않는다. 데드-타임 제어 회로(114)는 스위칭 사이클 사이에 적절한 데드-타임을 도입한다.
입력 스위칭 신호(101)(IN) 및 인에이블 신호 (108)(EN)에 응답하여, 데드-타임 제어 회로(114)는 하이-사이드 트랜지스터(191)(Q1)를 켜기 위한 제1 게이트 제어 신호(HS_ON) 및 로우-사이드 트랜지스터(192)(Q2)를 켜기 위한 제2 게이트 제어 신호(LS_ON)를 생성한다.
도 1에 도시된 바와 같이, 게이트 드라이버 회로(100)는 또한 하이-사이드 드라이버(121)(HS_Driver) 및 로우-사이드 드라이버(122)(LS_Driver)를 포함한다. 하이-사이드 드라이버(121)는 제1 게이트 제어 신호(HS_ON)에 기초하여 제1 출력 신호(HS_G)를 생성한다. 로우-사이드 드라이버(122)는 제2 게이트 제어 신호(LS_ON)에 기초하여 제2 출력 신호(LS_G)를 생성한다.
하프-브리지 구성에서, 하이-사이드 트랜지스터(Q1)의 게이트 전압(HS_G)은 고전압 신호이다. 따라서, HS_G와 데드-타임 제어 회로(114) 사이에는 레벨 시프터(116)가 제공된다. 전력 컨버터 또는 SMPS와 같은 하프-브리지 구성에서, 트랜지스터 Q1 및 Q2는 MOSFET 또는 IGBT와 같은 전력 스위치일 수 있다. 게이트 드라이버 회로(100)는 또한 하프-브리지 회로(190)의 중간 지점(195)에 커플링되고, 결과적으로 HS MOSFET(191)의 소스 단자 및 LS MOSFET(192)의 드레인 단자에 커플링되는 가상 소스 단자(104)(VS)를 구비한다. VS 단자는 또한 고전압 장치 및 회로, 예를 들어 레벨 시프터 회로(116) 및 HS 게이트 드라이버 회로(121)에 대한 가상 접지의 역할을 한다.
게이트 드라이버 회로(100)는 또한 부트스트랩 다이오드 장치(130)를 포함한다. 부트스트랩 다이오드 회로(130)는 전원 전압 단자(VDD)에 커플링하기 위한 애노드(131) 및 부트스트랩 전압 단자(VB)에 커플링하기 위한 캐소드(132)를 포함한다. 부트스트랩 다이오드 회로(130)는 또한 부트스트랩 다이오드 회로의 캐소드를 형성하는 소스(134) 및 부트스트랩 다이오드 회로의 애노드를 형성하는 드레인(135)을 구비하는 고전압 PMOS 트랜지스터(133)를 포함한다. 고전압 PMOS 트랜지스터(133)는 또한 게이트(136) 및 바디 다이오드(137)를 구비한다. 이하에서 더 설명되는 바와 같이, 고전압 PMOS 트랜지스터(133)는 항복 전압이 VB에서의 최대 부트스트랩 전압과 VDD에서의 전원 전압 사이의 전압 강하보다 크기가 더 큰 것을 특징으로 한다.
부트스트랩 다이오드 회로(130)는 또한, VDD에서의 전원 전압이 부트스트랩 커패시터(140)를 충전할 수 있도록 고전압 PMOS 트랜지스터(133)를 켜도록 구성된 부트스트랩 제어 회로(150)를 포함한다. 부트스트랩 제어 회로(150)는 또한, VB에서의 부트스트랩 전압이 VDD에서의 전원 전압보다 더 높은 전압으로 상승될 때 고전압 PMOS 트랜지스터(133)를 끄도록 구성된다.
동작 중에, IN이 LOW일 때에는 HS_ON/HS_G가 LOW이고, HV PMOSFET는 닫혀 있어 전압 강하가 훨씬 더 작다(예를 들어, < 100mV)는 점을 제외하면 순방향 다이오드와 유사하며, VDD로부터의 전류는 P-MOSFET를 통해 VB와 VS 사이의 부트스트랩 커패시터(140)로 충전된다. IN이 HIGH일 때에는 HS_ON 및 HS_G가 HIGH가 되어, 하이-사이드 트랜지스터(191)(Q1)를 켜고, 중간 지점(195)과 하이-사이드 트랜지스터(191)(Q1)의 소스 노드에 커플링된 전압(VB)을 끌어올린다(pull up). 이 시점에서, 전압 VB는 VDD+VPOWER에 가까운 전압으로 상승하며, 이는 VDD보다 상당히 높을 수 있다. 따라서, 부트스트랩 커패시터(140) 상의 전하가 전원 전압(VDD)으로 다시 흐르는 것을 방지하기 위해 P-MOSFET가 꺼질 필요가 있다. 이러한 방식으로, 부트스트랩 다이오드 장치는 역방향 바이어스에서의 다이오드와 유사하게 동작한다.
도 1의 예시에서, 게이트 드라이버 회로(100)는 집적 회로(IC) 칩에 포함되며, 부트스트랩 커패시터(140)는 IC 칩의 외부에 있는 것으로 도시된다. 일부 실시예에서, 부트스트랩 커패시터(140)는 게이트 드라이버 회로(100)와 동일한 집적 회로(IC) 칩에 포함될 수 있다.
도 2는, 본 발명의 특정 양태를 구현하는 도 1의 게이트 드라이버 회로에 대한 부트스트랩 다이오드 회로를 나타내는 단순화된 블록도이다. 도 2의 부트스트랩 다이오드 회로(200)는 도 1의 게이트 드라이버 회로(100)에서 부트스트랩 다이오드 회로(130)로서 사용될 수 있는 부트스트랩 다이오드 회로의 일 예시이다. 도 2에 도시된 바와 같이, 부트스트랩 다이오드 회로(200)는 전원 전압 단자(VDD)에 커플링하기 위한 애노드(231) 및 부트스트랩 전압 단자(VB)에 커플링하기 위한 캐소드(232)를 포함한다. 부트스트랩 다이오드 회로(230)는 또한, 부트스트랩 다이오드 회로의 캐소드를 형성하는 소스(234) 및 부트스트랩 다이오드 회로의 애노드를 형성하는 드레인(235)을 구비하는 고전압 PMOS 트랜지스터(230)를 포함한다. 고전압 PMOS 트랜지스터(230)는 또한 게이트(236) 및 바디 다이오드(237)를 구비한다. 고전압 PMOS 트랜지스터(230)는 VB에서의 최대 부트스트랩 전압과 VDD에서의 전원 전압 사이의 전압 강하보다 크기가 더 큰 항복 전압을 특징으로 한다.
부트스트랩 다이오드 회로(200)는 또한 VDD에서의 전원 전압이 부트스트랩 커패시터를 충전할 수 있도록 고전압 PMOS 트랜지스터(230)를 켜도록 구성된 부트스트랩 제어 회로(250)를 포함한다. 부트스트랩 제어 회로(250)는 또한, VB에서의 부트스트랩 전압이 VDD에서의 전원 전압보다 더 높은 전압으로 상승하면 고전압 PMOS 트랜지스터(230)를 끄도록 구성된다.
도 2에 도시된 바와 같이, 부트스트랩 제어 회로(250)는 고전압 PMOS 트랜지스터(230)의 소스(234)와 게이트(236) 사이에 커플링되는 저항(R) 및 고전압 PMOS 트랜지스터(230)의 게이트(236)에 커플링되는 전류원(260)을 포함한다. 전류원(260)은 제어 신호(HS_ON)에 의해 켜지도록 구성되어, 저항(R)에 전류가 흐르게 함으로써 게이트-소스 전압(Vgs)이 고전압 PMOS 트랜지스터(230)를 켜도록 할 수 있다.
본 예시에서, 전류원(260)은 전류가 Iref인 정전류원(261) 및 트랜지스터(262(N0) 및 263(N1))들에 의해 형성되는 전류 미러를 포함하여, 고전압 PMOS 트랜지스터(230)의 일정한 게이트-소스 전압(Vgs)을 제공한다. 일 예로서, 정전류원(261)은 전원 전압(VDD)으로부터 유도되는 일정한 기준 전압을 사용하는 트랜지스터로 생성될 수 있다. Iref가 일정하기 때문에, 고전압 PMOS 트랜지스터(230)의 Vgs는 다음과 같이 표현될 수 있다.
Figure pat00001
여기서, N은 트랜지스터(262 및 263)들 사이의 트랜지스터 크기 비율이다. 따라서, Vgs는 전원 전압(VDD) 및 부트스트랩 전압(VB)에 독립적이다. 또한, 설계 요구 사항을 충족시키기 위해, N과 R뿐 아니라 MOSFET 크기에 대한 적절한 값이 선택될 수 있다.
전류원(260)은 또한, 본 예시에서 HS_ON인 제어 신호에 각각 응답하는 제1 스위치(264)와 제2 스위치(265)로서, 고전압 NMOS 트랜지스터를 포함한다. 도 2에서 볼 수 있듯이, 제1 스위치(264)는 정전류원(Iref)과 전류 미러의 제1 트랜지스터(261) 사이에 커플링된다. 제2 스위치(265)는 고전압 PMOS 트랜지스터(230)의 게이트(236)와 전류 미러의 제2 트랜지스터(263) 사이에 커플링된다.
본 개시에서 설명된 것과 같은 부트스트랩 다이오드 회로는 많은 이점을 제공할 수 있다. 구현에 따라 다음 이점들 중 하나 이상이 실현될 수 있다. 예를 들어, P-MOSFET에서의 전압 강하가 거의 0에 가깝고, 고전압 P-MOSFET이 닫혀 있을 때 순방향 방출 전류가 없고, P-MOSFET이 열려 있을 때는 매우 작은 역방향 누설 전류가 있으며, BOM 목록에서 구성 요소가 더 적다. 설계가 간단할 수록 비용이 절감될 수 있다. 또한, 낮은 순방향 전압 강하는, 부트스트랩 다이오드 장치가 낮은 전원 전압(예를 들어, 4V 이하)으로 사용되는 것을 허용한다.
도 1의 부트스트랩 다이오드 장치(133)와 도 2의 부트스트랩 다이오드 장치(230)에서의 고전압 PMOS 트랜지스터는 항복 전압이 최대 부트스트랩 전압과 전원 전압 사이의 전압 강하보다 크기가 더 큰 것을 특징으로 한다. 일 예로서, VDD는 12V이고 VPOWER는 100V이며, 고전압 PMOS 트랜지스터는 전압 강하를 88V만큼 높게 유지할 필요가 있다. 일부 애플리케이션에서, VPOWER는 600V 내지 700V까지 높을 수 있다. 이러한 경우, 적절한 고전압 PMOS 장치가 사용될 수 있다. 이하에서는 도 3을 참조하여 고전압 PMOS 트랜지스터의 일 예가 설명된다.
도 3은 본 발명의 특정 양태를 구현하는 도 1 내지 도 2의 부트스트랩 다이오드 회로를 위한 고전압 PMOS 트랜지스터를 나타내는 단면도이다. 도 3에 도시된 바와 같이, 고전압 PMOS 트랜지스터(300)는 p형 실리콘 기판(301), 매립형 n형 층 (302)(BN), n-웰 영역(303), 매립형 n형 층(302)위에 있는 고전압 n-웰 영역(304)(HVNW), 및 n-웰 영역(305)(LVNW)을 포함한다. 제1 p+ 영역(307)은 고전압 PMOS 트랜지스터(300)의 드레인을 형성하고, 제2 p+ 영역(308)은 고전압 PMOS 트랜지스터(300)의 소스를 형성한다. 게이트 영역(309)은 게이트 유전체 영역(310) 위에 놓인다. 필드 산화물 영역(312)이 장치의 표면 위에 놓여, 다양한 영역들을 격리시킨다.
도 3의 고전압 PMOS 트랜지스터(300)는 P-채널 비대칭 장치의 일 예이다. 고전압 PMOS 트랜지스터(300)는 n-웰(305) 및 HVNW(304) 상에 위치하는 게이트 유전체 영역(310)을 구비한다. 게이트 유전체 영역(310)은 동작을 위한 전압에 따라 적절한 두께를 갖는다. HVPW(306)는 HVNW(304) 및 BN(302)에 의해 p형 실리콘 기판(301)으로부터 격리되는 드리프트 영역으로서 사용된다. 도 3의 고전압 PMOS 트랜지스터(300)는 최대 부트스트랩 전압과 전원 전압 사이의 전압 강하보다 크기가 더 큰 항복 전압을 갖도록 설계될 수 있다.
전술한 바와 같이, 도 2의 부트스트랩 다이오드 회로(230)는 VDD/GND의 저전압 전력 도메인에서 동작한다. 대안적인 설계에서, 부트스트랩 다이오드 회로는 고전압 전력 도메인에서 동작하도록 구성될 수 있다. 이하에서는 도 4를 참조하여 일 예가 설명된다.
도 4는 본 발명의 특정 양태를 구현하는 도 1의 게이트 드라이버 회로를 위한 다른 부트스트랩 다이오드 회로를 나타내는 단순화된 블록도이다. 도 4의 부트스트랩 다이오드 회로(400)는 도 1의 게이트 드라이버 회로(100)에서 부트스트랩 다이오드 회로(130)로서 사용될 수 있는 부트스트랩 다이오드 회로의 다른 예시이다. 부트스트랩 다이오드 회로(400)는 도 2의 부트스트랩 다이오드 회로(200)와 유사하다. 그러나 본 예시에서는 두 가지 전압 강하가 표시된다. 첫째, 부트스트랩 제어 회로에 대한 접지 노드는 게이트 드라이버 회로의 고전압 동작을 위한 가상 접지인 VS에 있다. 둘째, 고전압 PMOS 트랜지스터의 온 및 오프를 제어하기 위한 스위칭 신호는 신호 HS_ON의 레벨-시프트된 버전인 HS_G이다. 또한, 장치 구성요소의 일부는 고전압을 고려하여 수정되어야 할 수도 있다. 부트스트랩 다이오드 회로(400)에 대한 보다 상세한 설명은, 도 2의 부트스트랩 다이오드 회로(200)에서와 유사한 구성 요소에 대해 동일한 참조 라벨과 함께 이하에서 제시된다.
도 4에 도시된 바와 같이, 부트스트랩 다이오드 회로(400)는 전원 전압 단자(VDD)에 커플링하기 위한 애노드(231) 및 부트스트랩 전압 단자(VB)에 커플링하기 위한 캐소드(232)를 포함한다. 부트스트랩 다이오드 회로(400)는 또한 부트스트랩 다이오드 회로의 캐소드를 형성하는 소스(234) 및 부트스트랩 다이오드 회로의 애노드를 형성하는 드레인(235)을 구비하는 고전압 PMOS 트랜지스터(230)를 포함한다. 고전압 PMOS 트랜지스터(230)는 또한 게이트(236) 및 바디 다이오드(237)를 구비한다. 고전압 PMOS 트랜지스터(230)는 항복 전압이 VB에서의 최대 부트스트랩 전압과 VDD에서의 전원 전압 사이의 전압 강하보다 크기가 더 큰 것을 특징으로 한다.
부트스트랩 다이오드 회로(400)는 또한 VDD에서의 전원 전압이 부트스트랩 커패시터를 충전할 수 있도록 고전압 PMOS 트랜지스터(230)를 켜도록 구성되는 부트스트랩 제어 회로(250)를 포함한다. 부트스트랩 제어 회로(250)는 또한, VB에서의 부트스트랩 전압이 VDD에서의 전원 전압보다 더 높은 전압으로 상승하면 고전압 PMOS 트랜지스터(230)를 끄도록 구성된다.
도 4에 도시된 바와 같이, 부트스트랩 제어 회로(250)는 고전압 PMOS 트랜지스터(230)의 소스(234)와 게이트(236) 사이에 커플링되는 저항(R) 및 고전압 PMOS 트랜지스터(230)의 게이트(236)에 커플링되는 전류원(260)을 포함한다. 전류원(260)은 제어 신호(HS_G)에 의해 켜지도록 구성되어, 저항(R)에 전류가 흐르게 함으로써 게이트-소스 전압(Vgs)이 고전압 PMOS 트랜지스터(230)를 켜도록 할 수 있다.
본 예시에서, 전류원(260)은 전류가 Iref인 정전류원(261) 및 트랜지스터(262 및 263)들에 의해 형성되는 전류 미러를 포함하고, 고전압 PMOS 트랜지스터(230)의 일정한 게이트-소스 전압(Vgs)을 제공한다. 일 예로서, 정전류원(261)은 전원 전압(VDD)으로부터 유도되는 일정한 기준 전압을 사용하는 트랜지스터로 생성될 수 있다. Iref가 일정하기 때문에, 고전압 PMOS 트랜지스터(230)의 Vgs는 다음과 같이 표현될 수 있다.
Figure pat00002
여기에서, N은 트랜지스터(262 및 263)들 사이의 트랜지스터 크기 비율이다. 따라서, Vgs는 전원 전압(VDD)과 부트스트랩 전압(VB)에 독립적이다. 또한, 설계 요구 사항을 충족시키기 위해, N과 R뿐 아니라, MOSFET 크기에 대한 적절한 값이 선택될 수 있다.
전류원(260)은 또한, 본 예시에서는 HS_G인 제어 신호에 응답하는 제1 스위치(264) 및 제2 스위치(265)를 포함한다. 도 4에서 볼 수 있는 바와 같이, 제1 스위치(264)는 정전류원(Iref)과 전류 미러의 제1 트랜지스터(261) 사이에 커플링된다. 제2 스위치(265)는 고전압 PMOS 트랜지스터(230)의 게이트(236)와 전류 미러의 제2 트랜지스터(263) 사이에 커플링된다.
본 개시에서 설명되는 부트스트랩 다이오드 회로는 다음과 같은 이점들 중 하나 이상을 제공할 수 있다. 예를 들어, P-MOSFET에서의 전압 강하가 거의 0에 가깝고, 고전압 P-MOSFET이 닫혀 있을 때에는 순방향 방출 전류가 없고, P-MOSFET가 열려 있을 때에는 역방향 누설 전류가 매우 작으며, BOM 목록에서 구성 요소가 더 적다. 설계가 단순할수록, 비용이 절감될 수 있다.
도 5는 게이트 드라이버 회로에서 접합 다이오드 또는 쇼트키 다이오드로 구현되는 부트스트랩 회로의 동작을 나타내는 파형도이고, 도 6은 본 발명의 특정 양태를 구현하는 도 1의 게이트 드라이버 회로에서의 부트스트랩 회로의 동작을 나타내는 파형도이다.
도 5 및 도 6에는 다음 신호들의 파형이 도시된다.
IN: 로우-사이드 트랜지스터 또는 하이-사이드 트랜지스터를 교호적으로(alternatively) 켜기 위한 입력 스위칭 신호.
LS_ON: 로우-사이드 트랜지스터를 켜기 위한 저전압 VDD/GND 전력 도메인에서의 게이트 제어 신호.
HS_ON: 하이-사이드 트랜지스터를 켜기 위한 저전압 VDD/GND 전력 도메인에서의 게이트 제어 신호.
LS_G: 로우-사이드 트랜지스터를 켜기 위한 고전압 VDD+VPOWER/VS 전력 도메인에서의 게이트 제어 신호.
HS_G: 하이-사이드(HS) 트랜지스터를 켜기 위한 고전압 VDD/GND 전력 도메인에서의 게이트 제어 신호.
VS: 고전압 VDD+VPOWER/VS 전력 도메인의 가상 접지 역할을 하는 하프-브리지 출력 회로의 중간 지점에 커플링된 단자.
VB: 부트스트랩 커패시터에 커플링된 부트스트랩 전압 단자로서, VB는 고전압 VDD+VPOWER/VS 전력 도메인에서 회로 구성 요소들을 위한 동작 전력을 제공한다.
도 5 및 도 6에서, 시간 t1일 때 입력 스위칭 신호(IN)는 높은 값으로 상승하고, LS_ON은 낮아지며, HS_ON은 약간의 지연과 함께 높아진다. 유사하게, LS_G는 낮아지고, HS_G는 높아진다. 또한, VS는 높아지고, VB도 높아진다. 시간 t2에서 입력 스위칭 신호(IN)는 낮은 값으로 떨어지고, LS_ON은 높아지며, HS_ON은 약간의 지연과 함께 낮아진다. 유사하게, LS_G는 높아지고, HS_G는 낮아진다. 또한, VS는 낮아지고 VB도 낮아진다.
도 5에서, 부트스트랩 다이오드 장치로서 접합 다이오드 또는 쇼트키 다이오드를 사용하면, 부트스트랩 전압 단자(VB)에서의 전압은 VDD-dV 또는 VDD+VPOWER-dV로만 충전될 수 있는데, 이때 dV는 쇼트키 다이오드를 사용할 때에는 약 200mV 내지 300mV이고, 접합 다이오드를 사용할 때에는 약 700mV이다. 도 6에서, 고전압 PMOS 트랜지스터 및 부트스트랩 제어 회로를 구비하는 부트스트랩 다이오드 장치를 사용하면, 순방향 전압 강하(dV)는 100mV 이하로 작을 수 있다. 심지어, P-MOSFET 크기를 적절하게 선택하고 IN으로 신호를 전환하면 순방향 전압 강하를 0에 가깝게 만들 수도 있다.
본 개시에서 설명되는 부트스트랩 다이오드 회로는 다음과 같은 이점들 중 하나 이상을 제공할 수 있다. 예를 들어, P-MOSFET에서의 전압 강하가 거의 0에 가깝고, 고전압 P-MOSFET가 닫혀 있을 때에는 순방향 방출 전류가 없고, P-MOSFET가 열려있을 때에는 역방향 누설 전류가 매우 작으며, BOM 목록에서 구성 요소가 더 적다. 설계가 간단할수록 비용이 절감될 수 있다.

Claims (20)

  1. 부트스트랩(bootstrap) 다이오드 회로로서,
    전원 전압 단자에 커플링(coupling)하기 위한 애노드(anode);
    부트스트랩 전압 단자에 커플링하기 위한 캐소드(cathode);
    상기 부트스트랩 다이오드 회로의 상기 캐소드를 형성하는 소스와 상기 부트스트랩 다이오드 회로의 상기 애노드를 형성하는 드레인을 구비하는 고전압 p형 금속-산화물-반도체(PMOS) 트랜지스터 - 상기 고전압 PMOS 트랜지스터는 최대 부트스트랩 전압과 전원 전압 사이의 전압 강하보다 크기가 더 큰 항복 전압(breakdown voltage)을 가짐 - ; 및
    제어 신호에 응답하여 상기 고전압 PMOS 트랜지스터를 켜기 위한 부트스트랩 제어 회로를 포함하고,
    상기 부트스트랩 제어 회로는,
    상기 고전압 PMOS 트랜지스터의 상기 소스 및 게이트 사이에 커플링되는 저항; 및
    상기 전원 전압과 상기 부트스트랩 전압에 독립적으로 상기 고전압 PMOS 트랜지스터를 켜기 위해 일정한 게이트-소스 전압을 제공하도록 구성되는, 정전류원 및 상기 고전압 PMOS 트랜지스터의 상기 게이트에 커플링되는 전류 미러를 포함하는, 부트스트랩 다이오드 회로.
  2. 제1항에 있어서,
    상기 전류 미러는 제1 트랜지스터 및 제2 트랜지스터를 포함하고, 전류원은 상기 제어 신호에 응답하는 제1 스위치 및 제2 스위치를 더 포함하며,
    상기 제1 스위치는 상기 정전류원의 게이트와 상기 전류 미러의 상기 제1 트랜지스터 사이에 커플링되고,
    상기 제2 스위치는 상기 고전압 PMOS 트랜지스터의 게이트와 상기 전류 미러의 상기 제2 트랜지스터 사이에 커플링되는, 부트스트랩 다이오드 회로.
  3. 제1항에 있어서,
    상기 고전압 PMOS 트랜지스터는 상기 애노드와 상기 캐소드 사이에 커플링되는 유일한 고전압 트랜지스터인, 부트스트랩 다이오드 회로.
  4. 제1항에 있어서,
    상기 고전압 PMOS 트랜지스터는 높은 전압 강하를 유지하기 위한 드리프트 영역(drift region)을 구비하는 비대칭 P-채널 장치를 포함하는, 부트스트랩 다이오드 회로.
  5. 부트스트랩 다이오드 회로로서,
    전원 전압 단자에 커플링하기 위한 애노드;
    부트스트랩 전압 단자에 커플링하기 위한 캐소드; 및
    상기 부트스트랩 다이오드 회로의 상기 캐소드를 형성하는 소스와 상기 부트스트랩 다이오드 회로의 상기 애노드를 형성하는 드레인을 구비하는 고전압 PMOS 트랜지스터를 포함하고,
    상기 고전압 PMOS 트랜지스터는 최대 부트스트랩 전압과 전원 전압 사이의 전압 강하보다 크기가 더 큰 항복 전압을 가지는, 부트스트랩 다이오드 회로.
  6. 제5항에 있어서,
    부트스트랩 제어 회로를 더 포함하고, 상기 부트스트랩 제어 회로는,
    상기 고전압 PMOS 트랜지스터의 상기 소스 및 게이트 사이에 커플링되는 저항; 및
    상기 고전압 PMOS 트랜지스터의 상기 게이트에 커플링되는 전류원 - 상기 전류원은 제어 신호에 의해 켜지도록 구성되어 상기 저항에 전류가 흐르도록 하여, 게이트-소스 전압이 상기 고전압 PMOS 트랜지스터를 켜도록 함 - ;을 포함하는, 부트스트랩 다이오드 회로.
  7. 제6항에 있어서,
    상기 전류원은, 상기 전원 전압과 부트스트랩 전압에 독립적으로 상기 고전압 PMOS 트랜지스터의 일정한 게이트-소스 전압을 제공하는, 정전류원 및 전류 미러를 포함하는, 부트스트랩 다이오드 회로.
  8. 제7항에 있어서,
    상기 정전류원은 일정한 기준 전압에 의해 제어되는 MOS 트랜지스터를 포함하는, 부트스트랩 다이오드 회로.
  9. 제7항에 있어서,
    상기 전류 미러는 제1 트랜지스터와 제2 트랜지스터를 포함하고, 상기 전류원은 상기 제어 신호에 응답하는 제1 스위치와 제2 스위치를 더 포함하며,
    상기 제1 스위치는 상기 정전류원의 게이트와 상기 전류 미러의 상기 제1 트랜지스터 사이에 커플링되고;
    상기 제2 스위치는 상기 고전압 PMOS 트랜지스터의 상기 게이트와 상기 전류 미러의 상기 제2 트랜지스터 사이에 커플링되는, 부트스트랩 다이오드 회로.
  10. 제5항에 있어서,
    상기 고전압 PMOS 트랜지스터는 높은 전압 강하를 유지하기 위한 드리프트 영역을 구비하는 비대칭 P-채널 장치를 포함하는, 부트스트랩 다이오드 회로.
  11. 제5항에 있어서,
    상기 고전압 PMOS 트랜지스터는 상기 애노드와 상기 캐소드 사이에 커플링되는 유일한 고전압 트랜지스터인, 부트스트랩 다이오드 회로.
  12. 게이트 드라이버 회로로서,
    중간 지점에서 직렬로 커플링되는 하이-사이드 트랜지스터(high-side transistor)와 로우-사이드 트랜지스터(low-side transistor)를 구비하는 스위칭 하프-브리지 회로(switching half-bridge circuit)를 구동하기 위한 입력 스위칭 신호를 수신하기 위한 입력 단자 - 상기 중간 지점은 상기 스위칭 하프-브리지 회로에 대한 출력을 제공함 - ;
    상기 게이트 드라이버 회로를 위한 동작 전력을 수신하기 위한 전원 전압 단자;
    상기 하이-사이드 트랜지스터를 구동하기 위한 제1 게이트 구동 신호를 제공하기 위한 제1 출력 단자;
    상기 로우-사이드 트랜지스터를 구동하기 위한 제2 게이트 구동 신호를 제공하기 위한 제2 출력 단자;
    상기 스위칭 하프-브리지 회로의 상기 중간 지점에 커플링하기 위한 제3 출력 단자;
    상기 스위칭 하프-브리지 회로의 상기 중간 지점에 커플링되는 부트스트랩 커패시터에 커플링하기 위한 부트스트랩 전압 단자; 및
    애노드 및 캐소드를 구비하는 부트스트랩 다이오드 회로 - 상기 애노드는 상기 전원 전압 단자에 커플링되고 상기 캐소드는 상기 부트스트랩 전압 단자에 커플링되며, 부트스트랩 전압은 전원 전압보다 높음 - ;를 포함하고,
    상기 부트스트랩 다이오드 회로는,
    전원 전압 단자에 커플링하기 위한 애노드;
    부트스트랩 전원 단자에 커플링하기 위한 캐소드; 및
    상기 부트스트랩 다이오드 회로의 상기 캐소드를 형성하는 소스와 상기 부트스트랩 다이오드 회로의 상기 애노드를 형성하는 드레인을 구비하는 고전압 PMOS 트랜지스터를 포함하고,
    상기 고전압 PMOS 트랜지스터는 항복 전압이 최대 부트스트랩 전압과 상기 전원 전압 사이의 전압 강하보다 크기가 더 큰 것을 특징으로 하는, 게이트 드라이버 회로.
  13. 제12항에 있어서,
    상기 부트스트랩 다이오드 회로는 부트스트랩 제어 회로를 더 포함하고, 상기 부트스트랩 제어 회로는,
    상기 고전압 PMOS 트랜지스터의 상기 소스 및 게이트 사이에 커플링되는 저항; 및
    상기 고전압 PMOS 트랜지스터의 상기 게이트에 커플링되는 전류원 - 상기 전류원은 제어 신호에 의해 켜지도록 구성되어 상기 저항에 전류가 흐르도록 하여, 게이트-소스 전압이 상기 고전압 PMOS 트랜지스터를 켜도록 함 - 을 포함 하는, 게이트 드라이버 회로.
  14. 제13항에 있어서,
    상기 부트스트랩 제어 회로 내의 상기 전류원은, 상기 전원 전압과 상기 부트스트랩 전압에 독립적으로 상기 고전압 PMOS 트랜지스터의 일정한 게이트-소스 전압을 제공하는, 정전류원과 전류 미러를 포함하는, 게이트 드라이버 회로.
  15. 제14항에 있어서,
    상기 정전류원은 일정한 기준 전압에 의해 제어되는 MOS 트랜지스터를 포함하는, 게이트 드라이버 회로.
  16. 제14항에 있어서,
    상기 전류 미러는 제1 트랜지스터 및 제2 트랜지스터를 포함하고, 상기 전류원은 상기 제어 신호에 응답하는 제1 스위치 및 제2 스위치를 더 포함하며,
    상기 제1 스위치는 상기 정전류원의 게이트와 상기 전류 미러의 상기 제1 트랜지스터 사이에 커플링되고,
    상기 제2 스위치는 상기 고전압 PMOS 트랜지스터의 상기 게이트와 상기 전류 미러의 상기 제2 트랜지스터 사이에 커플링되는, 게이트 드라이버 회로.
  17. 제13항에 있어서,
    상기 부트스트랩 제어 회로는 상기 스위칭 하프-브리지 회로의 상기 중간 지점에 커플링하기 위한 게이트 드라이버의 상기 제3 출력 단자에서 가상 접지에 커플링되는, 게이트 드라이버 회로.
  18. 제12항에 있어서,
    상기 고전압 PMOS 트랜지스터는 높은 전압 강하를 유지하기 위한 드리프트 영역을 구비하는 비대칭 P-채널 장치를 포함하는, 게이트 드라이버 회로.
  19. 제12항에 있어서,
    상기 고전압 PMOS 트랜지스터는 상기 부트스트랩 다이오드 회로의 상기 애노드와 상기 캐소드 사이에 커플링되는 유일한 고전압 트랜지스터인, 게이트 드라이버 회로.
  20. 제12항에 있어서,
    상기 부트스트랩 커패시터는 상기 게이트 드라이버 회로와 동일한 집적 회로(IC)에 포함되는, 게이트 드라이버 회로.
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