JP2023062427A - スイッチング回路、ｄｃ／ｄｃコンバータおよびその制御回路 - Google Patents

スイッチング回路、ｄｃ／ｄｃコンバータおよびその制御回路 Download PDF

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Abstract

【課題】ブートストラップキャパシタの過充電を抑制したスイッチング回路を提供する。【解決手段】ハイサイドトランジスタＭ１は、入力端子ＶＩＮとスイッチング端子ＳＷの間に接続される。ブートストラップキャパシタＣＢＳＴは、スイッチング端子ＳＷとブートストラップ端子ＢＳＴの間に接続される。ブートストラップスイッチＳＷ１は、定電圧ライン２１２とブートストラップ端子ＢＳＴの間に接続される。ブートストラップスイッチＳＷ１は、定電圧ライン２１２とブートストラップ端子ＢＳＴの間に逆直列接続される２個のＰＭＯＳトランジスタＭ１１，Ｍ１２を含む。【選択図】図２

Description

本開示は、スイッチング回路に関する。
ＤＣ／ＤＣコンバータやインバータなどに、スイッチング回路が用いられる。図１は、スイッチング回路の回路図である。スイッチング回路１００Ｒは、入力端子（ＶＩＮ）とスイッチング端子（ＳＷ）の間に設けられたハイサイドトランジスタＭ１、ＳＷ端子と接地端子（ＧＮＤ）の間に設けられたローサイドトランジスタＭ２を備える。ハイサイドトランジスタＭ１がオン、ローサイドトランジスタＭ２がオフの状態では、ＳＷ端子はハイレベル（ＶＩＮ端子の電圧ＶＩＮが発生）となり、ハイサイドトランジスタＭ１がオフ、ローサイドトランジスタＭ２がオンの状態では、ＳＷ端子には、ローレベル（ＧＮＤ端子の電圧ＶＧＮＤ）が発生する。なお、ローサイドトランジスタＭ２に代えて、ショットキーダイオードなどの整流素子を設けてもよい。
ハイサイドトランジスタＭ１として、Ｎチャンネル（あるいはＮＰＮ型）のトランジスタを用いることがある。この場合、ハイサイドトランジスタＭ１をターンオンするためには、そのゲートに、入力電圧ＶＩＮより高いゲート電圧ＶＨＧを与える必要がある。入力電圧ＶＩＮより高いゲート電圧ＶＨＧを生成するために、ブートストラップ回路が利用される。
ブートストラップ端子（ＢＳＴ）と、ＳＷ端子の間には、ブートストラップキャパシタＣＢＳＴが接続される。ブートストラップ回路用の電源回路１１０は、定電圧ＶＤＤを生成する。定電圧ＶＤＤは、ハイサイドトランジスタＭ１のゲートソース間のしきい値電圧ＶＧＳ（ｔｈ）より高く定められる。定電圧ＶＤＤは、ダイオードＤ１およびＢＳＴ端子を介して、ブートストラップキャパシタＣＢＳＴに印加される。
ＳＷ端子がロー（０Ｖ）の状態では、ブートストラップキャパシタＣＢＳＴが、ΔＶ＝ＶＤＤ－Ｖｆで充電される。ＶｆはダイオードＤ１の順電圧である。ＢＳＴ端子の電圧ＶＢＳＴは、ＶＳＷ＋ΔＶとなる。ＢＳＴ端子の電圧ＶＢＳＴは、ハイサイドドライバ１０２の上側の電源端子に供給される。ハイサイドドライバ１０２の下側電源端子は、ＳＷ端子と接続される。ハイサイドドライバ１０２は、制御信号ＳＨがオンレベル（たとえばハイ）のときにＶＢＳＴを、オフレベル（たとえばロー）のときにＶＳＷを出力する。
特開２０２０－７８２０３号公報
スイッチング回路の制御では、ハイサイドトランジスタＭ１とローサイドトランジスタＭ２が両方オフ状態であるデッドタイムが挿入される。デッドタイムの間は、ＳＷ端子ＳＷの電圧ＶＳＷが負電圧（－ＶＮＥＧ）となる。この間も、ダイオードＤ１は導通しているから、ＢＳＴ端子は、定電圧ＶＤＤまで充電される。その結果、デッドタイムにおいて、ブートストラップキャパシタＣＢＳＴの両端間電圧は、ＶＤＤ＋ＶＮＥＧまで大きくなる。したがって、デッドタイム期間中のスイッチング電圧ＶＳＷの負電圧側に振れる電圧幅が大きくなるほど、ブートストラップキャパシタＣＢＳＴが過充電されてしまう。
ダイオードＤ１に代えて、ブートストラップスイッチを用いる構成においても同様の問題が生ずる。すなわちブートストラップスイッチはボディダイオードを有するＭＯＳスイッチで構成されるが、デッドタイムの間、ＭＯＳスイッチをオフしても、ボディダイオードが図１のダイオードＤ１と同様に振る舞うため、ブートストラップＣＢＳＴが過充電されてしまう。
本開示は係る状況においてなされたものであり、その例示的な目的のひとつは、ブートストラップキャパシタの過充電を抑制したスイッチング回路の提供にある。
本開示のある態様のスイッチング回路は、入力端子と、スイッチング端子と、接地端子と、ブートストラップ端子と、入力端子とスイッチング端子の間に接続されたハイサイドトランジスタと、スイッチング端子と接地端子の間に接続されたローサイドトランジスタと、スイッチング端子とブートストラップ端子の間に接続されたブートストラップキャパシタと、定電圧ラインとブートストラップ端子の間に接続されたブートストラップスイッチと、を備える。ブートストラップスイッチは、定電圧ラインとブートストラップ端子の間に逆直列接続される２個のＰＭＯＳトランジスタを含む。
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
本開示のある態様によれば、ブートストラップキャパシタの過充電を抑制できる。
図１は、スイッチング回路の回路図である。 図２は、実施形態１に係るスイッチング回路の回路図である。 図３は、比較技術に係るスイッチング回路の一部分を示す図である。 図４は、図３のブートストラップスイッチを備えるスイッチング回路の動作波形図である。 図５は、ブートストラップキャパシタの電圧の波形図である。 図６は、比較技術に係るブートストラップスイッチの等価回路図である。 図７は、図２のスイッチング回路の動作波形図である。 図８は、ドライバ回路の構成例を示す回路図である。 図９は、実施形態２に係るスイッチング回路の回路図である。 図１０は、ドライバ回路の構成例を示す回路図である。 図１１は、ＤＣ／ＤＣコンバータの回路図である。
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
一実施形態に係るスイッチング回路は、入力端子と、スイッチング端子と、接地端子と、ブートストラップ端子と、入力端子とスイッチング端子の間に接続されたハイサイドトランジスタと、スイッチング端子と接地端子の間に接続されたローサイドトランジスタと、スイッチング端子とブートストラップ端子の間に接続されたブートストラップキャパシタと、定電圧ラインとブートストラップ端子の間に接続されたブートストラップスイッチと、ローサイドトランジスタがオンの期間、ブートストラップスイッチをオンし、ローサイドトランジスタがオフの期間、ブートストラップスイッチをオフするドライバ回路と、を備える。ブートストラップスイッチは、定電圧ラインとブートストラップ端子の間に逆直列接続される２個のＰＭＯＳトランジスタを含む。
この構成によると、デッドタイムの間、定電圧ラインからブートストランプ端子への電流経路が遮断されるため、ブートストラップキャパシタが過充電されるのを防止できる。
一実施形態において、２個のＰＭＯＳトランジスタは、それぞれのソース同士が接続されてもよい。
一実施形態において、ドライバ回路は、ブートストラップスイッチのオン、オフを指示する制御信号をレベルシフトするレベルシフタと、レベルシフタの出力に応じて、２個のＰＭＯＳトランジスタの一方を駆動する第１インバータと、レベルシフタの出力に応じて、２個のＰＭＯＳトランジスタの他方を駆動する第２インバータと、を含んでもよい。レベルシフタは、制御信号のハイレベルを、２個のＰＭＯＳトランジスタのソースの電圧にレベルシフトし、制御信号のローレベルを、スイッチング端子の電圧にレベルシフトしてもよい。第１インバータおよび第２インバータそれぞれの上側電源端子は、２個のＰＭＯＳトランジスタのソースと接続され、第１インバータおよび第２インバータそれぞれの下側電源端子は、スイッチング端子と接続されてもよい。
一実施形態において、２個のＰＭＯＳトランジスタは、それぞれのドレイン同士が接続されてもよい。この構成では、２個のＰＭＯＳトランジスタのうち、ブートストラップ端子側トランジスタだけを高耐圧素子で構成すれば足りるため、回路面積を小さくできる。
一実施形態において、ドライバ回路は、ブートストラップスイッチのオン、オフを指示する制御信号をレベルシフトするレベルシフタと、レベルシフタの出力に応じて、２個のＰＭＯＳトランジスタのうち、ブートストラップ端子側の第１トランジスタを駆動する第１インバータと、制御信号に応じて、２個のＰＭＯＳトランジスタのうち、定電圧ライン側の第２トランジスタを駆動する第２インバータと、を含んでもよい。レベルシフタは、制御信号のハイレベルを、ブートストラップ端子の電圧にレベルシフトし、制御信号のローレベルを、スイッチング端子の電圧にレベルシフトしてもよい。第１インバータの上側電源端子は、ブートストラップ端子と接続され、第１インバータの下側電源端子は、前記スイッチング端子と接続されてもよい。第２インバータの上側電源端子は、定電圧ラインと接続され、第２インバータの下側電源端子は接地されてもよい。
一実施形態において、スイッチング回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
一実施形態に係るＤＣ／ＤＣコンバータの制御回路は、上述のいずれかのスイッチング回路と、ＤＣ／ＤＣコンバータの状態が目標状態に近づくように、スイッチング回路をフィードバック制御するフィードバックコントローラと、を備えてもよい。
（実施形態）
以下、好適な実施形態について図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
また、「信号Ａ（電圧、電流）が信号Ｂ（電圧、電流）に応じている」とは、信号Ａが信号Ｂと相関を有することを意味し、具体的には、（i）信号Ａが信号Ｂである場合、（ii）信号Ａが信号Ｂに比例する場合、（iii）信号Ａが信号Ｂをレベルシフトして得られる場合、（iv）信号Ａが信号Ｂを増幅して得られる場合、（v）信号Ａが信号Ｂを反転して得られる場合、（vi）あるいはそれらの任意の組み合わせ、等を意味する。「応じて」の範囲は、信号Ａ、Ｂの種類、用途に応じて定まることが当業者には理解される。
図２は、実施形態１に係るスイッチング回路２００の回路図である。スイッチング回路２００は、ハイサイドトランジスタＭ１、ローサイドトランジスタＭ２、ハイサイドドライバ２０２、ローサイドドライバ２０４、ブートストラップキャパシタＣＢＳＴ、ブートストラップスイッチＳＷ１、電源回路２１０を備える。
スイッチング回路２００の構成部品のうち、ブートストラップキャパシタＣＢＳＴは外付けされており、残りの部品は集積回路である制御回路３００に集積化される。なお、ハイサイドトランジスタＭ１やローサイドトランジスタＭ２にディスクリート素子を採用して、制御回路３００に外付けしてもよい。
入力（ＶＩＮ）端子には、外部からの直流電圧（入力電圧）ＶＩＮが供給される。接地（ＧＮＤ）端子は接地される。スイッチング（ＳＷ）端子には、図示しない負荷やインダクタ、トランスが接続される。スイッチング回路２００は、スイッチング端子ＳＷに、ハイ（ＶＩＮ）とロー（ＶＧＮＤ）の間を遷移するスイッチング信号ＶＳＷを発生する。
ブートストラップ（ＢＳＴ）端子とＳＷ端子の間には、ブートストラップキャパシタＣＢＳＴが外付けされる。ハイサイドトランジスタＭ１は、ＶＩＮ端子とＳＷ端子の間に設けられる。ローサイドトランジスタＭ２は、ＳＷ端子とＧＮＤ端子の間に設けられる。
この実施形態では、ハイサイドトランジスタＭ１およびローサイドトランジスタＭ２をＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）としたがトランジスタの種類は限定されず、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やバイポーラトランジスタを用いることもできる。ハイサイドドライバ２０２は、ハイサイドパルスＳＨにもとづいてハイサイドトランジスタＭ１を駆動する。ハイサイドドライバ２０２の上側電源端子はＢＳＴ端子と接続され、電圧ＶＢＳＴを受ける。ハイサイドドライバ２０２の下側電源端子は、ＳＷ端子と接続され、スイッチング電圧ＶＳＷを受ける。ローサイドドライバ２０４はローサイドパルスＳＬにもとづいてローサイドトランジスタＭ２を駆動する。
電源回路２１０は、ブートストラップ用の電源電圧ＶＤＤを生成し、定電圧ライン２１２に供給する。電源回路２１０の構成は特に限定されず、たとえばリニアレギュレータであってもよい。この電源電圧ＶＤＤは、制御回路３００の外部の電源回路において生成してもよい。
ブートストラップスイッチＳＷ１は、定電圧ライン２１２とＢＳＴ端子の間に接続される。ドライバ回路２２０は、制御信号ＢＳＴ＿ＯＮに応じて、ブートストラップスイッチＳＷ１を駆動する。具体的には、ローサイドトランジスタＭ２がオンの期間、つまりスイッチング電圧ＶＳＷがロー（０Ｖ）の期間、ブートストラップスイッチＳＷ１がオンとなり、ローサイドトランジスタＭ２がオフの期間、つまり、スイッチング電圧ＶＳＷがハイ（ＶＩＮ）またはスイッチング端子ＳＷがハイインピーダンスの区間、ブートストラップスイッチＳＷ１はオフである。したがって、制御信号ＢＳＴ＿ＯＮの論理レベルは、ローサイドトランジスタＭ２に対する制御信号ＳＬと同じである。
ブートストラップスイッチＳＷ１は、定電圧ライン２１２とＢＳＴ端子の間に逆直列接続される２個のＰＭＯＳトランジスタＭ１１，Ｍ１２を含む。２個のＰＭＯＳトランジスタＭ１１，Ｍ１２は、バックゲートとソースの間が結線されており、ＰＭＯＳトランジスタＭ１１，Ｍ１２それぞれのボディダイオードＤ１１，Ｄ１２は、カソードが向き合うように接続される。
ドライバ回路２２０は、制御信号ＢＳＴ＿ＯＮにもとづいて、ブートストラップスイッチＳＷ１を構成する第１ＰＭＯＳトランジスタＭ１１および第２ＰＭＯＳトランジスタＭ１２を駆動する。具体的には、ドライバ回路２２０は、制御信号ＢＳＴ＿ＯＮがハイのとき、第１ＰＭＯＳトランジスタＭ１１、第２ＰＭＯＳトランジスタＭ１２のゲートにロー電圧を印加し、それらをオン状態とする。反対にドライバ回路２２０は、制御信号ＢＳＴ＿ＯＮがローのとき、第１ＰＭＯＳトランジスタＭ１１、第２ＰＭＯＳトランジスタＭ１２のゲートにハイ電圧を印加し、それらをオフ状態とする。
以上がスイッチング回路２００の構成である。
実施形態に係るスイッチング回路２００により解決しうる問題を明確化するために、比較技術について説明する。
図３は、比較技術に係るスイッチング回路の一部分を示す図である。比較技術では、ブートストラップスイッチＳＷ３が、１個のＰＭＯＳトランジスタＭ３で構成され、その他の構成は、図２と同様である。ＰＭＯＳトランジスタＭ３のドレインは、定電圧ライン２１２と接続され、ＰＭＯＳトランジスタＭ３のソースは、ＢＳＴ端子と接続される。ＰＭＯＳトランジスタＭ３は、制御信号ＢＳＴ＿ＯＮに応じて、スイッチングする。ＰＭＯＳトランジスタＭ３のバックゲートとソース間は結線されており、バックゲートとドレイン間には、ボディダイオードＤ３が存在する。
図４は、図３のブートストラップスイッチを備えるスイッチング回路の動作波形図である。スイッチング電圧ＶＳＷがロー（０Ｖ）であるロー区間ＴＬと、ハイ（ＶＩＮ）であるハイ区間ＴＨの間には、デッドタイムＴＤが挿入される。図中、Ｍ１，Ｍ２は、ハイサイドトランジスタＭ１とローサイドトランジスタＭ２それぞれのオン、オフを簡易的に示したものであり、トランジスタには、オンとオフの中間的な状態が存在するから、Ｍ１，Ｍ２の波形のエッジは、トランジスタのターンオン、ターンオフの厳密なタイミングを示すものではない。ハイ区間ＴＨおよびロー区間ＴＬについても同様である。
ロー区間ＴＬの間、ブートストラップスイッチＳＷ２はオンとなり、ＢＳＴ端子の電圧は、電源電圧ＶＤＤであり、スイッチング端子ＳＷの電圧ＶＳＷは０Ｖである。したがってロー区間ＴＬにおいて、ブートストラップキャパシタＣＢＳＴは、ＶＤＤで充電される。
時刻ｔ０に、ローサイドトランジスタＭ２がターンオフすると、デッドタイムＴＤに移行する。その結果、スイッチング電圧ＶＳＷは、入力電圧ＶＩＮから負電圧－ＶＮＥＧに遷移する。このとき、ブートストラップキャパシタＣＢＳＴの電荷が保存されるため、ＢＳＴ端子の電圧ＶＢＳＴは、ＶＤＤ－ＶＮＥＧ付近まで低下する。
デッドタイムＴｄにおいて、ブートストラップスイッチＳＷ３はオフであるが、そのボディダイオードＤ３が導通するため、ＢＳＴ端子の電圧ＶＢＳＴは電源電圧ＶＤＤまで上昇する。その結果、デッドタイムＴｄの終了の時刻ｔ１では、ＢＳＴ端子とＳＷ端子間の電位差、すなわちブートストラップキャパシタＣＢＳＴの両端間電圧ＶＣＢＳＴは、ＶＤＤ＋ＶＮＥＧまで増大する。
時刻ｔ１にハイサイドトランジスタＭ１がターンオンすると、スイッチング電圧ＶＳＷが入力電圧ＶＩＮまで上昇する。このとき、ブートストラップキャパシタＣＢＳＴの両端間電圧ＶＣＢＳＴは直前の電圧レベル（ＶＤＤ＋ＶＮＥＧ）を保つから、ＢＳＴ端子の電圧ＶＢＳＴは、ＶＳＷ＋ＶＣＢＳＴ＝ＶＩＮ＋（ＶＤＤ＋ＶＮＥＧ）まで上昇する。
つまり、デッドタイムＴＤ中の負電圧－ＶＮＥＧが深くなるほど、ＢＳＴ端子の電圧ＶＢＳＴが過電圧となる。これが第１の課題である。
続いて第２の課題を説明する。図５は、ブートストラップキャパシタＣＢＳＴの電圧ＶＣＢＳＴの波形図である。ブートストラップキャパシタＣＢＳＴの電圧ＶＣＢＳＴは、ＶＣＢＳＴ＝ＶＢＳＴ－ＶＳＷである。理想的には、電圧ＶＣＢＳＴは、電源電圧ＶＤＤに安定化されることが望ましいが、比較技術では、デッドタイムＴＤの近傍で電源電圧ＶＤＤを中心として正方向および負方向に変動する。この変動は、アナログ回路の誤動作を引き起こす要因となり、またノイズ（ＥＭＩ：Electro Magnetic Interference）の要因となりうるため好ましくない。これが第２の課題である。
続いて第３の課題を説明する。図６は、比較技術に係るブートストラップスイッチＳＷ３の等価回路図である。ブートストラップスイッチＳＷ３をＰＭＯＳトランジスタＭ３で構成する場合、ＰＮＰバイポーラトランジスタＱ３が寄生素子として存在する。上述のボディダイオードＤ３は、寄生素子Ｑ３のＰＮ接合である。図６をみると分かるように、ボディダイオードＤ３に流れる電流の一部は、ＢＳＴ端子に向かって流れるが、残りの一部は、寄生素子Ｑ３を経由して、半導体基板ＳＵＢに流れ込む。これにより、基板電位の変動が引き起こされる。基板電位の変動は、回路の誤動作の要因となる。
実施形態に戻り、その動作を説明する。図７は、図２のスイッチング回路２００の動作波形図である。
ロー区間ＴＬの間、ブートストラップスイッチＳＷ２はオンとなり、ＢＳＴ端子の電圧は、電源電圧ＶＤＤであり、スイッチング端子ＳＷの電圧ＶＳＷは０Ｖである。したがってロー区間ＴＬにおいて、ブートストラップキャパシタＣＢＳＴは、電源電圧ＶＤＤで充電され、ブートストラップキャパシタＣＢＳＴの電圧ＶＣＢＳＴはＶＤＤとなる。この動作は、図４に示す比較技術と同様である。
時刻ｔ０に、ローサイドトランジスタＭ２がターンオフすると、デッドタイムＴＤに移行する。その結果、スイッチング電圧ＶＳＷは、入力電圧ＶＩＮから負電圧－ＶＮＥＧに遷移する。このとき、ブートストラップキャパシタＣＢＳＴの電荷が保存されるため、ＢＳＴ端子の電圧ＶＢＳＴは、ＶＤＤ－ＶＮＥＧ付近まで低下する。
デッドタイムＴｄにおいて、ブートストラップスイッチＳＷ３はオフである。本実施形態では、ブートストラップスイッチＳＷ３は、逆直列接続される２個のＰＭＯＳトランジスタで構成されており、ボディダイオードＤ１，Ｄ２には電流が流れない。したがってＢＳＴ端子は、ハイインピーダンスが維持され、ブートストラップキャパシタＣＢＳＴは充電されないため、ブートストラップキャパシタＣＢＳＴの電圧ＶＣＢＳＴは、もとの電圧レベルＶＤＤのまま維持される。つまり過充電は発生しない。
時刻ｔ１にハイサイドトランジスタＭ１がターンオンすると、スイッチング電圧ＶＳＷが入力電圧ＶＩＮまで上昇する。このとき、ブートストラップキャパシタＣＢＳＴの両端間電圧ＶＣＢＳＴは直前の電圧レベルＶＤＤを保つから、ＢＳＴ端子の電圧ＶＢＳＴは、ＶＳＷ＋ＶＣＢＳＴ＝ＶＩＮ＋ＶＤＤまで上昇する。
以上がスイッチング回路２００の動作である。このスイッチング回路２００によれば、比較技術において生ずる過電圧を抑制でき、第１の課題を解決できる。また、ブートストラップキャパシタＣＢＳＴの両端間電圧ＶＣＢＳＴは実質的に一定レベルＶＤＤに保たれる。これにより、第２の課題を解決できる。さらに、図２のブートストラップスイッチＳＷ１の構成によれば、第１ＰＭＯＳトランジスタＭ１１、第２ＰＭＯＳトランジスタＭ１２の寄生素子を経由して、半導体基板ＳＵＢに流れ込む電流経路が存在しないため、基板電圧を安定化でき、第３の課題を解決できる。
図８は、ドライバ回路２２０の構成例を示す回路図である。ドライバ回路２２０は、第１インバータ２２２、第２インバータ２２４、レベルシフタ２２６を含む。この構成では、ブートストラップスイッチＳＷ１の内部において、第１ＰＭＯＳトランジスタＭ１１および第２ＰＭＯＳトランジスタＭ１２のソースが接続されるノードｎ１が最高電位となる。したがって、第１インバータ２２２および第２インバータ２２４の上側の電源端子は、このノードｎ１と接続される。第１インバータ２２２および第２インバータ２２４の下側の電源端子は、スイッチング端子ＳＷと接続される。
レベルシフタ２２６は、制御信号ＢＳＴ＿ＯＮのハイレベルを、ノードｎ１の電圧Ｖｎ１にレベルシフトし、制御信号ＢＳＴ＿ＯＮのローレベルを、スイッチング端子ＳＷの電圧ＶＳＷにレベルシフトする。
第１インバータ２２２は、レベルシフト後の制御信号ＢＳＴ＿ＯＮ＿ＬＶＳがハイ（Ｖｎ１）であるとき、第１ＰＭＯＳトランジスタＭ１１のゲートに、ロー（ＶＳＷ）を印加し、これにより第１ＰＭＯＳトランジスタＭ１１がオンとなる。同様に第２インバータ２２４は、レベルシフト後の制御信号ＢＳＴ＿ＯＮ＿ＬＶＳがハイ（Ｖｎ１）であるとき、第２ＰＭＯＳトランジスタＭ１２のゲートに、ロー（ＶＳＷ）を印加し、これにより第２ＰＭＯＳトランジスタＭ１２がオンとなる。
第１インバータ２２２は、レベルシフト後の制御信号ＢＳＴ＿ＯＮ＿ＬＶＳがロー（ＶＳＷ）であるとき、第１ＰＭＯＳトランジスタＭ１１のゲートに、ハイ（Ｖｎ１）を印加し、これにより第１ＰＭＯＳトランジスタＭ１１がオフとなる。同様に第２インバータ２２４は、レベルシフト後の制御信号ＢＳＴ＿ＯＮ＿ＬＶＳがロー（ＶＳＷ）であるとき、第２ＰＭＯＳトランジスタＭ１２のゲートにハイ（Ｖｎ１）を印加し、これにより第２ＰＭＯＳトランジスタＭ１２がオフとなる。
このドライバ回路２２０によれば、ブートストラップスイッチＳＷ１を確実に駆動することができる。
図９は、実施形態２に係るスイッチング回路２００Ａの回路図である。実施形態２では、制御回路３００ＡにおけるブートストラップスイッチＳＷ２の構成が、実施形態１（図２）のブートストラップスイッチＳＷ１と異なっている。具体的には、ブートストラップスイッチＳＷ２は、第１ＰＭＯＳトランジスタＭ２１および第２ＰＭＯＳトランジスタＭ２２を含む。２個のＰＭＯＳトランジスタＭ２１，Ｍ２２は、それぞれのドレイン同士が接続されており、ボディダイオードＤ２１，Ｄ２２のアノード同士が向き合うように配置される。そのほかの構成は図２と同様である。
このスイッチング回路２００Ａによれば、実施形態１と同様の効果を得ることができ、第１～第３の課題を解決することができる。
図１０は、ドライバ回路２２０Ａの構成例を示す回路図である。ドライバ回路２２０Ａは、第１インバータ２２２、第２インバータ２２４、レベルシフタ２２６、バッファ２２８を含む。この構成では、第１ＰＭＯＳトランジスタＭ２１については、ＢＳＴ端子が最高電位となり、第２ＰＭＯＳトランジスタＭ２２については、電源電圧ＶＤＤが最高電位となる。このためドライバ回路２２０Ａの構成は、図８のドライバ回路２２０と異なる。
第１インバータ２２２の上側の電源端子は、ＢＳＴ端子と接続され、下側の電源端子は、スイッチング端子ＳＷと接続される。
レベルシフタ２２６は、制御信号ＢＳＴ＿ＯＮのハイレベルを、ＢＳＴ端子の電圧ＶＢＳＴにレベルシフトし、制御信号ＢＳＴ＿ＯＮのローレベルを、スイッチング端子ＳＷの電圧ＶＳＷにレベルシフトする。
第２インバータ２２４の上側電源端子は定電圧ラインと接続され、電源電圧ＶＤＤが供給され、下側電源端子は接地される。
第２インバータ２２４とレベルシフタ２２６の前段には、バッファ２２８を設けてもよい。
第１インバータ２２２は、レベルシフト後の制御信号ＢＳＴ＿ＯＮ＿ＬＶＳがハイ（ＶＢＳＴ）であるとき、第１ＰＭＯＳトランジスタＭ２１のゲートに、ロー（ＶＳＷ）を印加し、これにより第１ＰＭＯＳトランジスタＭ２１がオンとなる。
第２インバータ２２４は、制御信号ＢＳＴ＿ＯＮがハイ（ＶＤＤ）であるとき、第２ＰＭＯＳトランジスタＭ２２のゲートに、ロー（０Ｖ）を印加し、これにより第２ＰＭＯＳトランジスタＭ２２がオンとなる。
第１インバータ２２２は、レベルシフト後の制御信号ＢＳＴ＿ＯＮ＿ＬＶＳがロー（ＶＳＷ）であるとき、第１ＰＭＯＳトランジスタＭ２１のゲートに、ハイ（ＶＢＳＴ）を印加し、これにより第１ＰＭＯＳトランジスタＭ２１がオフとなる。
第２インバータ２２４は、制御信号ＢＳＴ＿ＯＮがロー（０Ｖ）であるとき、第２ＰＭＯＳトランジスタＭ２２のゲートにハイ（ＶＤＤ）を印加し、これにより第２ＰＭＯＳトランジスタＭ２２がオフとなる。
図１０のドライバ回路２２０Ａによれば、ブートストラップスイッチＳＷ２を確実に駆動することができる。
実施形態２に係るスイッチング回路２００Ａは、実施形態１のスイッチング回路２００と比べて、さらに以下の利点を有する。実施形態１では、第１ＰＭＯＳトランジスタＭ１１、第２ＰＭＯＳトランジスタＭ１２のいずれにも、ドレインソース間に、電源電圧ＶＤＤより高い高電圧が印加される可能性があるため、高耐圧素子で構成する必要がある。
一方、実施形態２では、第１ＰＭＯＳトランジスタＭ２１のドレインソース間電圧には、高電圧が印加される可能性があるが、第２ＰＭＯＳトランジスタＭ２２のドレインソース間電圧には、高電圧は印加されない。したがって第１ＰＭＯＳトランジスタＭ２１のみ高耐圧素子で構成すればよく、第２ＰＭＯＳトランジスタＭ２２については、低耐圧素子で構成できる。なお、ここでの高耐圧素子と低耐圧素子は、相対的なものである。ある１個のトランジスタを、同じオン抵抗で構成しようとした場合、高耐圧素子のサイズ（面積）は、低耐圧素子のサイズの数倍（たとえば２倍）となる。
比較技術を基準としてサイズを検討する。比較技術においてトランジスタＭ３は高耐圧素子で構成する必要があり、そのサイズを２とする。実施形態１では、ブートストラップスイッチＳＷ１は、高耐圧素子Ｍ１１，Ｍ１２が２個直列に接続された構成を有するため、そのオン抵抗を比較技術のトランジスタＭ３のオン抵抗と等しくするためには、高耐圧素子Ｍ１１，Ｍ１２それぞれのオン抵抗を１／２とする必要があり、したがって高耐圧素子１個のサイズが、比較技術で必要な高耐圧素子のサイズである２の２倍、すなわち４となる。したがって、ブートストラップスイッチＳＷ１のサイズは４＋４＝８であり、比較技術のブートストラップスイッチＳＷ３に比べて４倍の面積が必要である。
実施形態２では、ブートストラップスイッチＳＷ２は、１個の高耐圧素子Ｍ２１と１個の低耐圧素子Ｍ２２が直列に接続された構成を有するから、そのオン抵抗を比較技術に係るスイッチＳＷ３のオン抵抗と等しくするためには、高耐圧素子Ｍ２１および低耐圧素子Ｍ２２それぞれのオン抵抗を小さくする必要がある。このためには、たとえば、トランジスタＭ２１のオン抵抗を、トランジスタＭ３の０．４１４倍に、トランジスタＭ２２のオン抵抗をトランジスタＭ３の０．５８６倍としたとする。その場合のブートストラップスイッチＳＷ２の面積は、スイッチＳＷ３の２．９１倍となる。
このように、実施形態２によれば、実施形態１に比べて面積の増加も抑制することができる。
続いて、スイッチング回路２００の用途を説明する。スイッチング回路２００は、たとえばＤＣ／ＤＣコンバータに利用できる。図１１は、ＤＣ／ＤＣコンバータ５００の回路図である。ＤＣ／ＤＣコンバータ５００は、制御回路３００Ｃと、ブートストラップキャパシタＣＢＳＴ、インダクタＬ１、出力キャパシタＣ１、抵抗Ｒ１１，Ｒ１２を備える。制御回路３００Ｃは、ひとつの半導体基板に集積化された機能ＩＣである。
このＤＣ／ＤＣコンバータ５００は、定電圧出力であり、図示しない負荷に、所定のレベルに安定化された出力電圧ＶＯＵＴを供給する。制御回路３００Ｃのフィードバック（ＦＢ）端子には、ＤＣ／ＤＣコンバータ５００の出力電圧ＶＯＵＴを、抵抗Ｒ１１，Ｒ１２によって分圧して得られるフィードバック信号ＶＦＢが入力される。定電流出力のコンバータでは、出力電流に応じたフィードバック信号ＶＦＢがフィードバックされる。
パルス変調器４１０は、フィードバック信号ＶＦＢが目標値ＶＲＥＦに近づくように、ハイサイドトランジスタＭ１のオンオフを指示するパルス信号ＳＰＷＭを生成する。ロジック回路４２０は、パルス信号ＳＰＷＭに応じて、ハイサイドトランジスタＭ１、ローサイドトランジスタＭ２それぞれを制御するためのパルス信号ＳＰＷＭＨ，ＳＰＷＭＬを生成する。ハイサイドのパルス信号ＳＰＷＭＨは、レベルシフタ５０４によってハイサイドパルスＳＨに変換され、ハイサイドドライバ２０２に供給される。ローサイドのパルス信号ＳＰＷＭＬは、ローサイドパルスＳＬとしてローサイドドライバ２０４に供給される。
スイッチング回路２００の用途はＤＣ／ＤＣコンバータに限定されず、インバータやコンバータなどの電力変換器などにも利用可能であり、あるいはモータドライバにも適用可能である。
実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにさまざまな変形例が存在すること、またそうした変形例も本開示または本発明の範囲に含まれることは当業者に理解されるところである。
Ｍ１ ハイサイドトランジスタ
Ｍ２ ローサイドトランジスタ
ＣＢＳＴ ブートストラップキャパシタ
２００ スイッチング回路
２０２ ハイサイドドライバ
２０４ ローサイドドライバ
２１０ 電源回路
２１２ 定電圧ライン
２２０ ドライバ回路
２２２ 第１インバータ
２２４ 第２インバータ
２２６ レベルシフタ
３００ 制御回路
ＳＷ１ ブートストラップスイッチ
Ｍ１１ 第１ＰＭＯＳトランジスタ
Ｍ１２ 第２ＰＭＯＳトランジスタ
ＳＷ２ ブートストラップスイッチ
Ｍ２１ 第１ＰＭＯＳトランジスタ
Ｍ２２ 第２ＰＭＯＳトランジスタ
５００ 降圧ＤＣ／ＤＣコンバータ

Claims (8)

  1. 入力端子と、
    スイッチング端子と、
    接地端子と、
    ブートストラップ端子と、
    前記入力端子と前記スイッチング端子の間に接続されたハイサイドトランジスタと、
    前記スイッチング端子と前記接地端子の間に接続されたローサイドトランジスタと、
    前記スイッチング端子と前記ブートストラップ端子の間に接続されたブートストラップキャパシタと、
    定電圧ラインと前記ブートストラップ端子の間に接続されたブートストラップスイッチと、
    前記ローサイドトランジスタがオンの期間、前記ブートストラップスイッチをオンし、前記ローサイドトランジスタがオフの期間、前記ブートストラップスイッチをオフするドライバ回路と、
    を備え、
    前記ブートストラップスイッチは、前記定電圧ラインと前記ブートストラップ端子の間に逆直列接続される２個のＰＭＯＳトランジスタを含む、スイッチング回路。
  2. 前記２個のＰＭＯＳトランジスタは、それぞれのソース同士が接続される、請求項１に記載のスイッチング回路。
  3. 前記ドライバ回路は、
    前記ブートストラップスイッチのオン、オフを指示する制御信号をレベルシフトするレベルシフタと、
    前記レベルシフタの出力に応じて、前記２個のＰＭＯＳトランジスタの一方を駆動する第１インバータと、
    前記レベルシフタの前記出力に応じて、前記２個のＰＭＯＳトランジスタの他方を駆動する第２インバータと、
    を含み、
    前記レベルシフタは、前記制御信号のハイレベルを、前記２個のＰＭＯＳトランジスタの前記ソースの電圧にレベルシフトし、前記制御信号のローレベルを、前記スイッチング端子の電圧にレベルシフトし、
    前記第１インバータおよび前記第２インバータそれぞれの上側電源端子は、前記２個のＰＭＯＳトランジスタの前記ソースと接続され、
    前記第１インバータおよび前記第２インバータそれぞれの下側電源端子は、前記スイッチング端子と接続される、請求項２に記載のスイッチング回路。
  4. 前記２個のＰＭＯＳトランジスタは、それぞれのドレイン同士が接続される、請求項１に記載のスイッチング回路。
  5. 前記ドライバ回路は、
    前記ブートストラップスイッチのオン、オフを指示する制御信号をレベルシフトするレベルシフタと、
    前記レベルシフタの出力に応じて、前記２個のＰＭＯＳトランジスタのうち、前記ブートストラップ端子側の第１トランジスタを駆動する第１インバータと、
    前記制御信号に応じて、前記２個のＰＭＯＳトランジスタのうち、前記定電圧ライン側の第２トランジスタを駆動する第２インバータと、
    を含み、
    前記レベルシフタは、前記制御信号のハイレベルを、前記ブートストラップ端子の電圧にレベルシフトし、前記制御信号のローレベルを、前記スイッチング端子の電圧にレベルシフトし、
    前記第１インバータの上側電源端子は、前記ブートストラップ端子と接続され、前記第１インバータの下側電源端子は、前記スイッチング端子と接続され、
    前記第２インバータの上側電源端子は、前記定電圧ラインと接続され、前記第２インバータの下側電源端子は接地される、請求項４に記載のスイッチング回路。
  6. ひとつの半導体基板に一体集積化される、請求項１から５のいずれかに記載のスイッチング回路。
  7. ＤＣ／ＤＣコンバータの制御回路であって、
    請求項１から６のいずれかに記載のスイッチング回路と、
    前記ＤＣ／ＤＣコンバータの状態が目標状態に近づくように、前記スイッチング回路をフィードバック制御するフィードバックコントローラと、
    を備える、制御回路。
  8. 請求項７に記載の制御回路を備える、ＤＣ／ＤＣコンバータ。
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