JP3861378B2 - バッファ回路およびそれを用いたサンプル・ホールド回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、バッファ回路およびそれを用いたサンプル・ホールド回路に関するものである。
【０００２】
【従来の技術】
図６は、サンプル・ホールド回路の基本構成を示す図である。
サンプル・ホールド回路は、図６に示すように、バッファ回路１、スイッチ回路２およびキャパシタＣ１により構成される。
【０００３】
このサンプル・ホールド回路においては、スイッチ回路２がオン状態のときにサンプル動作が行われ、キャパシタＣ１がバッファ回路１の出力電圧に等しい電圧まで充電される。
そして、スイッチ回路２がオフ状態のときにホールド動作が行われ、キャパシタＣ１に充電した電圧が保持される。
【０００４】
図７は、バッファ回路１の具体的な構成例を示す回路図である。
バッファ回路１は、図７に示すように、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１１および定電流源Ｉ１１により構成されている。
ＮＭＯＳトランジスタＮＴ１１のドレインが電源電圧ＶDDの供給ラインに接続され、ソースが接地ラインＧＮＤに接続された定電流源Ｉ１１に接続されている。
そして、ＮＭＯＳトランジスタＮＴ１１のゲートが入力端子ＴINに接続され、ソースと定電流源Ｉ１１との接続点が出力端子ＴOUT に接続されている。
【０００５】
このような構成を有するバッファ回路１に対して入力端子ＴINを介し、図８に示すような信号ＳINが入力されると、出力端子ＴOUT から信号ＳOUT が出力される。
【０００６】
【発明が解決しようとする課題】
ところが、上述したバッファ回路１では、図８に示すように、出力信号ＳOUT の立ち上がりは急峻であるのに対し、立ち下がりが緩やかとなる。
そのため、出力端子ＴOUT に接続される容量負荷、たとえば図６のサンプル・ホールド回路ではキャパシタＣ１に対する駆動速度が、立ち上がり時に比べて立ち下がり時に遅いという不利益があった。
【０００７】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、出力信号の立ち下がりあるいは立ち上がりの速度を速めることができ、ひいては出力側に接続された容量負荷の駆動速度の向上を図れるバッファ回路およびそれを用いたサンプル・ホールド回路を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明は、入力信号に応じた信号を出力するバッファ回路であって、第１の電源電位に接続された負荷素子と、第２の電源電位に接続された電流源と、上記負荷素子と上記電流源間に接続され、制御端子に入力される上記入力信号レベルの切り換え期間で流れる電流量が増減する出力用トランジスタと、上記負荷素子および上記出力用トランジスタの接続ノードと上記電流源との間に接続され、少なくとも上記出力用トランジスタに流れる電流量が減少したときに上記電流源へ供給電流量を増大させるように制御端子がバイアス回路によりバイアスされた電流調整用トランジスタとを有し、上記出力用トランジスタは第１導電型の絶縁ゲート型電界効果トランジスタであり、上記電流調整用トランジスタは第２導電型の絶縁ゲート型電界効果トランジスタであり、上記電流源と上記出力用トランジスタとの接続ノードから上記信号を出力する。
また、本発明は、入力信号に応じた信号を出力するバッファ回路であって、第１の電源電位に接続された負荷素子と、第２の電源電位に接続された電流源と、上記負荷素子と上記電流源間に接続され、制御端子に入力される上記入力信号レベルの切り換え期間で流れる電流量が増減する出力用トランジスタと、上記負荷素子および上記出力用トランジスタの接続ノードと上記電流源との間に接続され、少なくとも上記出力用トランジスタに流れる電流量が減少したときに上記電流源へ供給電流量を増大させるように制御端子がバイアス回路によりバイアスされた電流調整用トランジスタとを有し、上記バイアス回路は、第２の電源電位に接続された電流源と、当該電流源と第１の電源電位間に接続され、当該電流源との接続ノードおよび制御端子が上記電流調整用トランジスタの制御端子に接続されたバイアス用トランジスタと、を有し、上記電流源と上記出力用トランジスタとの接続ノードから上記信号を出力する。
【０００９】
また、本発明のサンプル・ホールド回路は、第１の電源電位に接続された負荷素子と、第２の電源電位に接続された電流源と、上記負荷素子と上記電流源間に接続され、制御端子に入力される上記入力信号レベルの切り換え期間で流れる電流量が増減する出力用トランジスタと、上記負荷素子および上記出力用トランジスタの接続ノードと上記電流源との間に接続され、少なくとも上記出力用トランジスタに流れる電流量が減少したときに上記電流源へ供給電流量を増大させるように制御端子がバイアス回路によりバイアスされた電流調整用トランジスタとを有し、上記電流源と上記出力用トランジスタとの接続ノードから信号を出力するバッファ回路と、容量素子と、上記負荷素子および上記出力用トランジスタの接続ノードと上記容量素子との間に接続され、制御信号により導通状態が制御されるスイッチ回路と、を有し、上記出力用トランジスタは第１導電型の絶縁ゲート型電界効果トランジスタであり、上記電流調整用トランジスタは第２導電型の絶縁ゲート型電界効果トランジスタである。
また、本発明のサンプル・ホールド回路は、第１の電源電位に接続された負荷素子と、第２の電源電位に接続された電流源と、上記負荷素子と上記電流源間に接続され、制御端子に入力される上記入力信号レベルの切り換え期間で流れる電流量が増減する出力用トランジスタと、上記負荷素子および上記出力用トランジスタの接続ノードと上記電流源との間に接続され、少なくとも上記出力用トランジスタに流れる電流量が減少したときに上記電流源へ供給電流量を増大させるように制御端子がバイアス回路によりバイアスされた電流調整用トランジスタとを有し、上記電流源と上記出力用トランジスタとの接続ノードから信号を出力するバッファ回路と、容量素子と、上記負荷素子および上記出力用トランジスタの接続ノードと上記容量素子との間に接続され、制御信号により導通状態が制御されるスイッチ回路と、を有し、上記バイアス回路は、第２の電源電位に接続された電流源と、当該電流源と第１の電源電位間に接続され、当該電流源との接続ノードおよび制御端子が上記電流調整用トランジスタの制御端子に接続されたバイアス用トランジスタと、を有する。
【００１０】
本発明によれば、たとえば入力信号が第１のレベルから第２のレベルに切り換わり、出力用トランジスタに流れる電流量が減少すると、バイアス回路にバイアスされた電流調整用トランジスタから供給量が増大された電流が電流源に対して供給される。
これにより、電流源によりより大きな電流が流れ、出力ノードとしての電流源と出力用トランジスタとの接続ノードから立ち上がり、立ち下がりが急峻な信号が出力される。
【００１１】
また、サンプル・ホールド回路においては、スイッチ回路が導通状態のときにサンプル動作が行われ、容量素子がバッファ回路の出力電圧に等しい電圧まで充電される。
そして、スイッチ回路が非導通状態のときにホールド動作が行われ、容量素子に充電した電圧が保持される。
【００１２】
【発明の実施の形態】
図１は、本発明に係るバッファ回路の第１の実施形態を示す回路図である。
バッファ回路１０は、図１に示すように、出力用ＮＭＯＳトランジスタＮＴ１１、電流調整用ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１１、カレントミラー回路ＣＵＲ１１を構成するＮＭＯＳトランジスタＮＴ１２，ＮＴ１３、負荷素子としての抵抗素子Ｒ１１、および定電圧源ＶＣ１１により構成されている。
【００１３】
ＮＭＯＳトランジスタＮＴ１１のドレインが抵抗素子Ｒ１１を介して電源電圧ＶDDの供給ラインに接続され、ソースがＮＭＯＳトランジスタＮＴ１２のドレインに接続され、これらの接続点（ノード）Ｎ１１が出力端子ＴOUT に接続され、ゲートが入力端子ＴINに接続されている。
ＮＭＯＳトランジスタＮＴ１１のドレインと抵抗素子Ｒ１１との接続点（ノード）Ｎ１２がＰＭＯＳトランジスタＰＴ１１のソースに接続されている。
ＰＭＯＳトランジスタＰＴ１１のドレインがＮＭＯＳトランジスタＮＴ１３のドレインおよびゲートに接続され、その接続点はＮＭＯＳトランジスタＮＴ１２のゲートに接続されている。また、ＰＭＯＳトランジスタＰＴ１１のゲートは定電圧源ＣＶ１１の負電極に接続されている。
【００１４】
また、ＮＭＯＳトランジスタＮＴ１３およびＮＴ１２のソースは接地されている。
そして、ＮＭＯＳトランジスタＮＴ１３，ＮＴ１２のトランジスタサイズは、ＮＭＯＳトランジスタＮＴ１３のサイズを１とすると、ＮＭＯＳトランジスタＮＴ１２のサイズがｎ倍となるように設定されている（ｎ：１）。
これらＮＭＯＳトランジスタＮＴ１３，ＮＴ１２によりカレントミラー回路ＣＵＲ１１が構成されている。
【００１５】
次に、上記構成による動作を説明する。
まず、図２（ａ）に示すような入力信号ＳINがＶＬレベルからＶＨ（ＶＨ＞ＶＬ）レベルに切り換わると、切り換わり時点でＮＭＯＳトランジスタＮＴ１１に流れる電流が増大する。
これに対して、入力信号ＳINがＶＨレベルからＶＬレベルに切り換わると、切り換わり時点でＮＭＯＳトランジスタＮＴ１１に流れる電流は減少する。
このため、入力信号ＳINがハイレベルの場合には、図２（ｂ）に示すような、信号ＳOUT が出力される。
【００１６】
ここで、ＮＭＯＳトランジスタＮＴ１１のドレイン側のノードＮ１２の電位ＶN11 を考察する。
抵抗素子Ｒ１１における電圧降下として、入力信号ＳINがハイレベルの場合の電圧降下をΔＶ1 、ハイレベルからローレベルに切り換わる場合の電圧降下をΔＶ2 とすると、ノードＮ１２の電位は、入力信号ＳINがハイレベルの場合をＶN12H、ハイレベルからローレベルに切り換わる場合をＶN12Lとすると次のようになる。
【００１７】
【数１】
ＶN12H＝ＶDD−ΔＶ1
ＶN12L＝ＶDD−ΔＶ2
【００１８】
そして、ＰＭＯＳトランジスタＰＴ１１のゲートに印加される電圧を（ＶDD−ＶG ）とすると、ＰＭＯＳトランジスタＰＴ１１のソース・ゲート間に印加される電圧は、入力信号ＳINがハイレベルの場合をＶGSH 、ハイレベルからローレベルに切り換わる場合をＶGSL とすると次のようになる。
【００１９】
【数２】
ＶGSH ＝ＶG −ΔＶ1
ＶGSL ＝ＶG −ΔＶ2
【００２０】
また、上述したように、出力用のＮＭＯＳトランジスタＮＴ１１に流れる電流は、入力信号ＳINがハイレベルからローレベルに切り換わる時に小さいから、入力信号ＳINがハイレベルからローレベルに切り換わる場合の電圧降下ΔＶ2 とハイレベルの場合の電圧降下ΔＶ1 との間には次の関係が成り立つ。
【００２１】
【数３】
ΔＶ1 ＞ΔＶ2
【００２２】
したがって、入力信号ＳINがハイレベルの場合のＰＭＯＳトランジスタＰＴ１１のゲート・ソース間電圧ＶGSH とハイレベルからローレベルに切り換わる場合のゲート・ソース間電圧ＶGSL との間には次の関係が成り立つ。
【００２３】
【数４】
ＶGSH ＜ＶGSL
【００２４】
したがって、ＰＭＯＳトランジスタＰＴ１１に流れる電流として、入力信号ＳINがハイレベルの場合をＩPT11H 、ハイレベルからローレベルに切り換わる場合をＩPT11L とすると、次の関係が成り立つ。
【００２５】
【数５】
ＩPT11H ＜ＩPT11L
【００２６】
すなわち、入力信号ＳINがハイレベルからローレベルに切り換わる場合のＰＭＯＳトランジスタＰＴ１１に流れる電流ＩPT11L の方が、入力信号ＳINがハイレベルである場合のＰＭＯＳトランジスタＰＴ１１に流れる電流ＩPT11H より大きい。
【００２７】
その結果、ハイレベルからローレベルに切り換わる場合には、大きな値の電流ＩPT11L がカレントミラー回路ＣＵＲ１１のＮＭＯＳトランジスタＮＴ１３で折り返され、ＮＭＯＳトランジスタＮＴ１２に流れる電流が増大する。
これにより、入力信号ＳINがハイレベルからローレベルに切り換わって、出力信号ＳOUT をローレベルで出力する場合には、図２（ｂ）に示すように、出力信号ＳOUT がハイレベルからローレベルに切り換わる立ち下がり時間が短縮される。
【００２８】
以上説明したように、本第１の実施形態によれば、出力用ＮＭＯＳトランジスタＮＴ１１のドレインと電源電圧ＶDDの供給ラインとの間に負荷素子としての抵抗素子Ｒ１１を接続し、ＮＭＯＳトランジスタＮＴ１１のドレインと抵抗素子Ｒ１１との接続ノードＮ１２とカレントミラー回路ＣＵＲ１１との間にゲートが所定電圧ＶDD−ＶG にバイアスされたＰＭＯＳトランジスタＰＴ１１を設け、入力信号ＳINがローレベルに切り換わってノードＮ１２の電位が上がったときにカレントミラー回路ＣＵＲ１１に供給する電流量を増大させ、出力ノードＮ１１側に流れる電流量を増大させるようにしたので、出力信号の立ち下がりの速度を速めることができ、ひいては出力側に接続される容量負荷の駆動速度の向上を図れることができる。
【００２９】
図３は、本発明に係るバッファ回路の第２の実施形態を示す回路図である。
本第２の実施形態が、上述した第１の実施形態と異なる点は、電流調整用のＰＭＯＳトランジスタＰＴ１１のゲートに定電圧源を接続する代わりに、ＰＭＯＳトランジスタＰＴ１１とカレントミラー回路ＣＵＲ１２を構成するＰＭＯＳトランジスタＰＴ１２のゲートおよびドレインに接続したことにある。
【００３０】
ＰＭＯＳトランジスタＰＴ１２のソースは抵抗素子Ｒ１２を介して電源電圧ＶDDの供給ラインに接続され、ドレインとゲートの接続点は接地ラインＧＮＤに接続された電流源Ｉ１１に接続されている。
【００３１】
カレントミラー回路ＣＵＲ１２におけるＰＭＯＳトランジスタＰＴ１１，ＰＴ１２のトランジスタサイズは、ＰＭＯＳトランジスタＰＴ１２のサイズを１とすると、ＰＭＯＳトランジスタＰＴ１１のサイズがｋ倍になるように設定されている（ｋ：１）。
【００３２】
また、抵抗素子Ｒ１１とＲ１２との抵抗比は以下のように選定される。
電流源Ｉ１１の電流をＩとすると、ＰＭＯＳトランジスタＰＴ１１に流れる電流はｋＩとなり、その電流をカレントミラー回路ＣＵＲ１１で折り返すので、出力用ＮＭＯＳトランジスタＮＴ１１のバイアス電流はｎｋＩとなる。
【００３３】
そして、抵抗素子Ｒ１１には、下記に示すように、ＮＭＯＳトランジスタＮＴ１１に流れる電流ｎｋＩとＰＭＯＳトランジスタＰＴ１１に流れる電流ｋＩとを足した（ｎ＋１）ｋＩなる電流が流れる。
一方、抵抗素子Ｒ１２にはＩなる電流が流れる。
ここで、ノードＮ１２，Ｎ１３の電位、ＰＭＯＳトランジスタＰＴ１１およびＰＭＯＳトランジスタＰＴ１２のソース電位を同電位にするため、抵抗素子Ｒ１１とＲ１２との抵抗比は、その流れている電流の逆比となる。
すなわち、抵抗素子Ｒ１１とＲ１２との抵抗比は、抵抗素子Ｒ１１の抵抗値を１とすると、抵抗素子Ｒ１２の抵抗値は（ｎ＋１）ｋ倍に設定される（１：（ｎ＋１）ｋ）。
【００３４】
このような構成において、入力信号ＳINがローレベルからハイレベルに切り換わると、ＮＭＯＳトランジスタＮＴ１１に流れる電流が増大する。
このため、入力信号ＳINがローレベルからハイレベルに切り換わる場合には、図２に示すように、出力端子ＴOUT から急峻に立ち上がった入力レベル−ＶGSNT11の信号ＳOUT が出力される。
【００３５】
一方、入力信号ＳINがハイレベルからローレベルに切り換わると、ＮＭＯＳトランジスタＮＴ１１に流れる電流が減少し、ＰＭＯＳトランジスタＰＴ１１に流れる電流が増大する。
その結果、この増大した電流は、カレントミラー回路ＣＵＲ１１のＮＭＯＳトランジスタＮＴ１３で折り返され、ＮＭＯＳトランジスタＮＴ１２に流れる電流が増大する。
これにより、入力信号ＳINがハイレベルからローレベルに切り換わって、出力信号ＳOUT をローレベルで出力する場合には、図２に示すように、出力信号ＳOUT がハイレベルからローレベルに切り換わる立ち下がり時間が短縮される。
【００３６】
以上説明したように、本第２の実施形態によれば、上述した第１の実施形態の効果に加えて、電流源Ｉ１１の電流値Ｉ、カレントミラー回路ＣＵＲ１１，ＣＵＲ１２のカレントミラー比ｋ，ｎを任意の値に設定することで、出力用トランジスタＮＭＯＳトランジスタＮＴ１１のバイアス電流を容易に制御できる利点がある。
【００３７】
なお、以上に説明した実施形態においては、出力用の第１のトランジスタをＮＭＯＳトランジスタで構成し、電流調整用の第２のトランジスタをＰＭＯＳトランジスタで構成した場合を例に説明したが、本発明が逆極性のトランジスタを用いた回路、具体的には、出力用の第１のトランジスタをＰＭＯＳトランジスタで構成し、電流調整用の第２のトランジスタをＮＭＯＳトランジスタで構成した回路に適用できることはいうまでもない。
【００３８】
図４は、出力用の第１のトランジスタをＰＭＯＳトランジスタで構成し、電流調整用の第２のトランジスタをＮＭＯＳトランジスタで構成したバッファ回路を採用したサンプル・ホールド回路の構成例を示す回路図である。
【００３９】
このサンプル・ホールド回路１００は、バッファ回路１１０、スイッチ回路１２０およびキャパシタＣ１００により構成されている。
【００４０】
バッファ回路１１０は、出力用ＰＭＯＳトランジスタＰＴ111 、負荷素子としてのＮＭＯＳトランジスタＮＴ111 、電流調整用ＮＭＯＳトランジスタＮＴ112 、カレントミラー回路ＣＵＲ111 を構成するＰＭＯＳトランジスタＰＴ112 ，ＰＴ113 、カレントミラー回路ＣＵＲ112 を構成するＮＭＯＳトランジスタＮＴ113 、および電流源Ｉ111 により構成されている。
【００４１】
ＰＭＯＳトランジスタＰＴ111 のソースはＰＭＯＳトランジスタＰＴ112 のドレインに接続され、ドレインはＮＭＯＳトランジスタＮＴ111 のドレインおよびＮＭＯＳトランジスタＮＴ112 のソースに接続されている。
また、ＰＭＯＳトランジスタＰＴ111 のソースは、バックバイアス効果によるしきい値の変動の影響を相殺するため、基板に接続されている。
ＰＭＯＳトランジスタＰＴ112 ，ＰＴ113 のソースが電源電圧ＶDDの供給ラインに接続され、ＰＭＯＳトランジスタＰＴ112 のゲートがＰＭＯＳトランジスタＰＴ113 のゲートおよびドレインに接続されている。そして、ＰＭＯＳトランジスタＰＴ113 のドレインがＮＭＯＳトランジスタＮＴ112 のドレインに接続されている。
ＮＭＯＳトランジスタＮＴ111 のソースは基準電位ＶSSに接続され、ゲートは電源電圧ＶDDの供給ラインに接続されている。
また、ＮＭＯＳトランジスタＮＴ112 のゲートがＮＭＯＳトランジスタＮＴ113 のゲートおよびドレインに接続されている。ＮＭＯＳトランジスタＮＴ113 のドレインが電流源Ｉ111 に接続され、ソースが基準電位ＶSSに接続されている。そして、ＰＭＯＳトランジスタＰＴ111 のソースとＰＭＯＳトランジスタＰＴ112 のドレインとの接続点によりノードＮ111 が構成されている。
【００４２】
スイッチ回路１２０は、直列に接続された転送ゲート１２１により構成されている。
【００４３】
転送ゲート１２１は、ＰＭＯＳトランジスタＰＴ121 ，ＮＭＯＳトランジスタＮＴ121 のソース・ドレイン同士を接続して構成され、一方の入出力端子がノードＮ111 に接続され、他方の入出力端子がキャパシタＣ100 の一方の電極に接続されている。
ＰＭＯＳトランジスタＰＴ121 のゲートはサンプルホールド信号ＳＨＤの反転信号ＸＳＨＤの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ121 のゲートはサンプルホールド信号ＳＨＤの供給ラインに接続されている。
【００４４】
次に、図４のサンプル・ホールド回路１００の動作を、図５のタイミングチャートを参照しながら説明する。
サンプル・ホールド回路１００におけるバッファ回路１１０の動作は、極性が異なるだけで、原理的な動作は図３の回路と同様である。
すなわち、入力信号ＳINがローレベルからハイレベルに切り換わると、ＰＭＯＳトランジスタＰＴ111 に流れる電流が減少し、ＮＭＯＳトランジスタＮＴ112に流れる電流が増大する。
その結果、この増大した電流は、カレントミラー回路ＣＵＲ111 のＰＭＯＳトランジスタＰＴ113 で折り返され、ＰＭＯＳトランジスタＰＴ112 に流れる電流が増大する。
これにより、入力信号ＳINがローレベルからハイレベルに切り換わって、出力信号ＳOUT をハイレベルで出力する場合には、図５（ｂ）の実線に示すように、出力信号ＳOUT がローレベルからハイレベルに切り換わる立ち上がり時間が短縮される。
【００４５】
一方、入力信号ＳINがハイレベルからローレベルに切り換わると、ＰＭＯＳトランジスタＰＴ111 に流れる電流が増大し、ＮＭＯＳトランジスタＮＴ112 に流れる電流が減少する。
このため、入力信号ＳINがハイレベルからローレベルに切り換わる場合には、図５に示すように、出力ノードＮ111 から急峻に立ち上がった電源電圧ＶDDレベルの信号ＳOUT が出力される。
【００４６】
そして、パルス信号であるサンプルホールド信号ＳＨＤがハイレベルで供給され、転送ゲート１２１のＮＭＯＳトランジスタＮＴ121 ，ＰＭＯＳトランジスタＰＴ121 が導通状態となる。
その結果、バッファ回路１１０の出力信号ＳOUT が転送ゲート１２１によりキャパシタＣ100 に供給される。
次に、サンプルホールド信号ＳＨＤがローレベルに切り換えられる。その結果、転送ゲート１２１のＮＭＯＳトランジスタＮＴ121 ，ＰＭＯＳトランジスタＰＴ121 が非導通状態となり、キャパシタＣ100 に充電した電圧が保持される。
以上のようにサンプルホールド信号ＳＨＤがハイレベル時にバッファ回路１１０の出力信号ＳOUT がキャパシタＣ100 に転送される。すなわち、サンプル動作が行われ、キャパシタＣ100 がバッファ回路110 の出力電圧に等しい電圧まで充電される。
【００４７】
そして、スイッチ回路１２０をオフ状態に保持すべくサンプルホールド信号ＳＨＤがローレベルに保持され、転送ゲート１２１が非導通状態に保持されて、キャパシタＣ100 に充電した電圧が保持される。
【００４８】
以上説明したように、本第３の実施形態によれば、効率が良く、精度の高いサンプル・ホールド回路を実現できる利点がある。
【００４９】
なお、上述した実施形態においては、トランジスタとしてＭＯＳＦＥＴを用いた構成例について説明したが、本発明がバイポーラトランジスタを用いたバッファ回路に適用できることはいうまでもない。
【００５０】
【発明の効果】
以上説明したように、本発明によれば、出力信号の立ち下がりあるいは立ち上がりの速度を速めることができ、ひいては出力側に接続された容量負荷の駆動速度の向上を図れる利点がある。
【図面の簡単な説明】
【図１】本発明に係るバッファ回路の第１の実施形態を示す回路図である。
【図２】図１の回路の入出力信号波形を示す図である。
【図３】本発明に係るバッファ回路の第２の実施形態を示す回路図である。
【図４】本発明に係るバッファ回路を採用したサンプル・ホールド回路の構成例を示す回路図である。
【図５】図４の回路の信号波形を示す図である。
【図６】一般的なサンプル・ホールド回路の基本構成を示す図である。
【図７】従来のバッファ回路の構成例を示す回路図である。
【図８】図７の回路の入出力信号波形を示す図である。
【符号の説明】
１０…バッファ回路、ＮＴ１１…出力用トランジスタとしてのＮＭＯＳトランジスタ、ＰＴ１１…電流調整用トランジスタとしてのＰＭＯＳトランジスタ、ＣＵＲ１１，ＣＵＲ１２…カレントミラー回路、ＮＴ１２，ＮＴ１３…ＮＭＯＳトランジスタ、Ｒ１１…負荷素子としての抵抗素子Ｒ１１、ＶＣ１１…定電圧源、Ｉ１１…電流源、１００…サンプル・ホールド回路、１１０…バッファ回路、ＰＴ111 …出力用ＰＭＯＳトランジスタ、ＮＴ111 …負荷素子としてのＮＭＯＳトランジスタ、ＮＴ112 …電流調整用ＮＭＯＳトランジスタ、ＣＵＲ111 ，ＣＵＲ112 …カレントミラー回路、ＰＴ112 ，ＰＴ113 …ＰＭＯＳトランジスタ、ＮＴ113 …ＮＭＯＳトランジスタ、Ｉ111 …電流源、１２０…スイッチ回路、１２１，１２２…転送ゲート、ＰＴ121 ，ＰＴ122 …ＰＭＯＳトランジスタ、ＮＴ121 ，ＮＴ122 …ＮＭＯＳトランジスタ、Ｃ100 …キャパシタ。
【発明の属する技術分野】
本発明は、バッファ回路およびそれを用いたサンプル・ホールド回路に関するものである。
【０００２】
【従来の技術】
図６は、サンプル・ホールド回路の基本構成を示す図である。
サンプル・ホールド回路は、図６に示すように、バッファ回路１、スイッチ回路２およびキャパシタＣ１により構成される。
【０００３】
このサンプル・ホールド回路においては、スイッチ回路２がオン状態のときにサンプル動作が行われ、キャパシタＣ１がバッファ回路１の出力電圧に等しい電圧まで充電される。
そして、スイッチ回路２がオフ状態のときにホールド動作が行われ、キャパシタＣ１に充電した電圧が保持される。
【０００４】
図７は、バッファ回路１の具体的な構成例を示す回路図である。
バッファ回路１は、図７に示すように、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１１および定電流源Ｉ１１により構成されている。
ＮＭＯＳトランジスタＮＴ１１のドレインが電源電圧ＶDDの供給ラインに接続され、ソースが接地ラインＧＮＤに接続された定電流源Ｉ１１に接続されている。
そして、ＮＭＯＳトランジスタＮＴ１１のゲートが入力端子ＴINに接続され、ソースと定電流源Ｉ１１との接続点が出力端子ＴOUT に接続されている。
【０００５】
このような構成を有するバッファ回路１に対して入力端子ＴINを介し、図８に示すような信号ＳINが入力されると、出力端子ＴOUT から信号ＳOUT が出力される。
【０００６】
【発明が解決しようとする課題】
ところが、上述したバッファ回路１では、図８に示すように、出力信号ＳOUT の立ち上がりは急峻であるのに対し、立ち下がりが緩やかとなる。
そのため、出力端子ＴOUT に接続される容量負荷、たとえば図６のサンプル・ホールド回路ではキャパシタＣ１に対する駆動速度が、立ち上がり時に比べて立ち下がり時に遅いという不利益があった。
【０００７】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、出力信号の立ち下がりあるいは立ち上がりの速度を速めることができ、ひいては出力側に接続された容量負荷の駆動速度の向上を図れるバッファ回路およびそれを用いたサンプル・ホールド回路を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明は、入力信号に応じた信号を出力するバッファ回路であって、第１の電源電位に接続された負荷素子と、第２の電源電位に接続された電流源と、上記負荷素子と上記電流源間に接続され、制御端子に入力される上記入力信号レベルの切り換え期間で流れる電流量が増減する出力用トランジスタと、上記負荷素子および上記出力用トランジスタの接続ノードと上記電流源との間に接続され、少なくとも上記出力用トランジスタに流れる電流量が減少したときに上記電流源へ供給電流量を増大させるように制御端子がバイアス回路によりバイアスされた電流調整用トランジスタとを有し、上記出力用トランジスタは第１導電型の絶縁ゲート型電界効果トランジスタであり、上記電流調整用トランジスタは第２導電型の絶縁ゲート型電界効果トランジスタであり、上記電流源と上記出力用トランジスタとの接続ノードから上記信号を出力する。
また、本発明は、入力信号に応じた信号を出力するバッファ回路であって、第１の電源電位に接続された負荷素子と、第２の電源電位に接続された電流源と、上記負荷素子と上記電流源間に接続され、制御端子に入力される上記入力信号レベルの切り換え期間で流れる電流量が増減する出力用トランジスタと、上記負荷素子および上記出力用トランジスタの接続ノードと上記電流源との間に接続され、少なくとも上記出力用トランジスタに流れる電流量が減少したときに上記電流源へ供給電流量を増大させるように制御端子がバイアス回路によりバイアスされた電流調整用トランジスタとを有し、上記バイアス回路は、第２の電源電位に接続された電流源と、当該電流源と第１の電源電位間に接続され、当該電流源との接続ノードおよび制御端子が上記電流調整用トランジスタの制御端子に接続されたバイアス用トランジスタと、を有し、上記電流源と上記出力用トランジスタとの接続ノードから上記信号を出力する。
【０００９】
また、本発明のサンプル・ホールド回路は、第１の電源電位に接続された負荷素子と、第２の電源電位に接続された電流源と、上記負荷素子と上記電流源間に接続され、制御端子に入力される上記入力信号レベルの切り換え期間で流れる電流量が増減する出力用トランジスタと、上記負荷素子および上記出力用トランジスタの接続ノードと上記電流源との間に接続され、少なくとも上記出力用トランジスタに流れる電流量が減少したときに上記電流源へ供給電流量を増大させるように制御端子がバイアス回路によりバイアスされた電流調整用トランジスタとを有し、上記電流源と上記出力用トランジスタとの接続ノードから信号を出力するバッファ回路と、容量素子と、上記負荷素子および上記出力用トランジスタの接続ノードと上記容量素子との間に接続され、制御信号により導通状態が制御されるスイッチ回路と、を有し、上記出力用トランジスタは第１導電型の絶縁ゲート型電界効果トランジスタであり、上記電流調整用トランジスタは第２導電型の絶縁ゲート型電界効果トランジスタである。
また、本発明のサンプル・ホールド回路は、第１の電源電位に接続された負荷素子と、第２の電源電位に接続された電流源と、上記負荷素子と上記電流源間に接続され、制御端子に入力される上記入力信号レベルの切り換え期間で流れる電流量が増減する出力用トランジスタと、上記負荷素子および上記出力用トランジスタの接続ノードと上記電流源との間に接続され、少なくとも上記出力用トランジスタに流れる電流量が減少したときに上記電流源へ供給電流量を増大させるように制御端子がバイアス回路によりバイアスされた電流調整用トランジスタとを有し、上記電流源と上記出力用トランジスタとの接続ノードから信号を出力するバッファ回路と、容量素子と、上記負荷素子および上記出力用トランジスタの接続ノードと上記容量素子との間に接続され、制御信号により導通状態が制御されるスイッチ回路と、を有し、上記バイアス回路は、第２の電源電位に接続された電流源と、当該電流源と第１の電源電位間に接続され、当該電流源との接続ノードおよび制御端子が上記電流調整用トランジスタの制御端子に接続されたバイアス用トランジスタと、を有する。
【００１０】
本発明によれば、たとえば入力信号が第１のレベルから第２のレベルに切り換わり、出力用トランジスタに流れる電流量が減少すると、バイアス回路にバイアスされた電流調整用トランジスタから供給量が増大された電流が電流源に対して供給される。
これにより、電流源によりより大きな電流が流れ、出力ノードとしての電流源と出力用トランジスタとの接続ノードから立ち上がり、立ち下がりが急峻な信号が出力される。
【００１１】
また、サンプル・ホールド回路においては、スイッチ回路が導通状態のときにサンプル動作が行われ、容量素子がバッファ回路の出力電圧に等しい電圧まで充電される。
そして、スイッチ回路が非導通状態のときにホールド動作が行われ、容量素子に充電した電圧が保持される。
【００１２】
【発明の実施の形態】
図１は、本発明に係るバッファ回路の第１の実施形態を示す回路図である。
バッファ回路１０は、図１に示すように、出力用ＮＭＯＳトランジスタＮＴ１１、電流調整用ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１１、カレントミラー回路ＣＵＲ１１を構成するＮＭＯＳトランジスタＮＴ１２，ＮＴ１３、負荷素子としての抵抗素子Ｒ１１、および定電圧源ＶＣ１１により構成されている。
【００１３】
ＮＭＯＳトランジスタＮＴ１１のドレインが抵抗素子Ｒ１１を介して電源電圧ＶDDの供給ラインに接続され、ソースがＮＭＯＳトランジスタＮＴ１２のドレインに接続され、これらの接続点（ノード）Ｎ１１が出力端子ＴOUT に接続され、ゲートが入力端子ＴINに接続されている。
ＮＭＯＳトランジスタＮＴ１１のドレインと抵抗素子Ｒ１１との接続点（ノード）Ｎ１２がＰＭＯＳトランジスタＰＴ１１のソースに接続されている。
ＰＭＯＳトランジスタＰＴ１１のドレインがＮＭＯＳトランジスタＮＴ１３のドレインおよびゲートに接続され、その接続点はＮＭＯＳトランジスタＮＴ１２のゲートに接続されている。また、ＰＭＯＳトランジスタＰＴ１１のゲートは定電圧源ＣＶ１１の負電極に接続されている。
【００１４】
また、ＮＭＯＳトランジスタＮＴ１３およびＮＴ１２のソースは接地されている。
そして、ＮＭＯＳトランジスタＮＴ１３，ＮＴ１２のトランジスタサイズは、ＮＭＯＳトランジスタＮＴ１３のサイズを１とすると、ＮＭＯＳトランジスタＮＴ１２のサイズがｎ倍となるように設定されている（ｎ：１）。
これらＮＭＯＳトランジスタＮＴ１３，ＮＴ１２によりカレントミラー回路ＣＵＲ１１が構成されている。
【００１５】
次に、上記構成による動作を説明する。
まず、図２（ａ）に示すような入力信号ＳINがＶＬレベルからＶＨ（ＶＨ＞ＶＬ）レベルに切り換わると、切り換わり時点でＮＭＯＳトランジスタＮＴ１１に流れる電流が増大する。
これに対して、入力信号ＳINがＶＨレベルからＶＬレベルに切り換わると、切り換わり時点でＮＭＯＳトランジスタＮＴ１１に流れる電流は減少する。
このため、入力信号ＳINがハイレベルの場合には、図２（ｂ）に示すような、信号ＳOUT が出力される。
【００１６】
ここで、ＮＭＯＳトランジスタＮＴ１１のドレイン側のノードＮ１２の電位ＶN11 を考察する。
抵抗素子Ｒ１１における電圧降下として、入力信号ＳINがハイレベルの場合の電圧降下をΔＶ1 、ハイレベルからローレベルに切り換わる場合の電圧降下をΔＶ2 とすると、ノードＮ１２の電位は、入力信号ＳINがハイレベルの場合をＶN12H、ハイレベルからローレベルに切り換わる場合をＶN12Lとすると次のようになる。
【００１７】
【数１】
ＶN12H＝ＶDD−ΔＶ1
ＶN12L＝ＶDD−ΔＶ2
【００１８】
そして、ＰＭＯＳトランジスタＰＴ１１のゲートに印加される電圧を（ＶDD−ＶG ）とすると、ＰＭＯＳトランジスタＰＴ１１のソース・ゲート間に印加される電圧は、入力信号ＳINがハイレベルの場合をＶGSH 、ハイレベルからローレベルに切り換わる場合をＶGSL とすると次のようになる。
【００１９】
【数２】
ＶGSH ＝ＶG −ΔＶ1
ＶGSL ＝ＶG −ΔＶ2
【００２０】
また、上述したように、出力用のＮＭＯＳトランジスタＮＴ１１に流れる電流は、入力信号ＳINがハイレベルからローレベルに切り換わる時に小さいから、入力信号ＳINがハイレベルからローレベルに切り換わる場合の電圧降下ΔＶ2 とハイレベルの場合の電圧降下ΔＶ1 との間には次の関係が成り立つ。
【００２１】
【数３】
ΔＶ1 ＞ΔＶ2
【００２２】
したがって、入力信号ＳINがハイレベルの場合のＰＭＯＳトランジスタＰＴ１１のゲート・ソース間電圧ＶGSH とハイレベルからローレベルに切り換わる場合のゲート・ソース間電圧ＶGSL との間には次の関係が成り立つ。
【００２３】
【数４】
ＶGSH ＜ＶGSL
【００２４】
したがって、ＰＭＯＳトランジスタＰＴ１１に流れる電流として、入力信号ＳINがハイレベルの場合をＩPT11H 、ハイレベルからローレベルに切り換わる場合をＩPT11L とすると、次の関係が成り立つ。
【００２５】
【数５】
ＩPT11H ＜ＩPT11L
【００２６】
すなわち、入力信号ＳINがハイレベルからローレベルに切り換わる場合のＰＭＯＳトランジスタＰＴ１１に流れる電流ＩPT11L の方が、入力信号ＳINがハイレベルである場合のＰＭＯＳトランジスタＰＴ１１に流れる電流ＩPT11H より大きい。
【００２７】
その結果、ハイレベルからローレベルに切り換わる場合には、大きな値の電流ＩPT11L がカレントミラー回路ＣＵＲ１１のＮＭＯＳトランジスタＮＴ１３で折り返され、ＮＭＯＳトランジスタＮＴ１２に流れる電流が増大する。
これにより、入力信号ＳINがハイレベルからローレベルに切り換わって、出力信号ＳOUT をローレベルで出力する場合には、図２（ｂ）に示すように、出力信号ＳOUT がハイレベルからローレベルに切り換わる立ち下がり時間が短縮される。
【００２８】
以上説明したように、本第１の実施形態によれば、出力用ＮＭＯＳトランジスタＮＴ１１のドレインと電源電圧ＶDDの供給ラインとの間に負荷素子としての抵抗素子Ｒ１１を接続し、ＮＭＯＳトランジスタＮＴ１１のドレインと抵抗素子Ｒ１１との接続ノードＮ１２とカレントミラー回路ＣＵＲ１１との間にゲートが所定電圧ＶDD−ＶG にバイアスされたＰＭＯＳトランジスタＰＴ１１を設け、入力信号ＳINがローレベルに切り換わってノードＮ１２の電位が上がったときにカレントミラー回路ＣＵＲ１１に供給する電流量を増大させ、出力ノードＮ１１側に流れる電流量を増大させるようにしたので、出力信号の立ち下がりの速度を速めることができ、ひいては出力側に接続される容量負荷の駆動速度の向上を図れることができる。
【００２９】
図３は、本発明に係るバッファ回路の第２の実施形態を示す回路図である。
本第２の実施形態が、上述した第１の実施形態と異なる点は、電流調整用のＰＭＯＳトランジスタＰＴ１１のゲートに定電圧源を接続する代わりに、ＰＭＯＳトランジスタＰＴ１１とカレントミラー回路ＣＵＲ１２を構成するＰＭＯＳトランジスタＰＴ１２のゲートおよびドレインに接続したことにある。
【００３０】
ＰＭＯＳトランジスタＰＴ１２のソースは抵抗素子Ｒ１２を介して電源電圧ＶDDの供給ラインに接続され、ドレインとゲートの接続点は接地ラインＧＮＤに接続された電流源Ｉ１１に接続されている。
【００３１】
カレントミラー回路ＣＵＲ１２におけるＰＭＯＳトランジスタＰＴ１１，ＰＴ１２のトランジスタサイズは、ＰＭＯＳトランジスタＰＴ１２のサイズを１とすると、ＰＭＯＳトランジスタＰＴ１１のサイズがｋ倍になるように設定されている（ｋ：１）。
【００３２】
また、抵抗素子Ｒ１１とＲ１２との抵抗比は以下のように選定される。
電流源Ｉ１１の電流をＩとすると、ＰＭＯＳトランジスタＰＴ１１に流れる電流はｋＩとなり、その電流をカレントミラー回路ＣＵＲ１１で折り返すので、出力用ＮＭＯＳトランジスタＮＴ１１のバイアス電流はｎｋＩとなる。
【００３３】
そして、抵抗素子Ｒ１１には、下記に示すように、ＮＭＯＳトランジスタＮＴ１１に流れる電流ｎｋＩとＰＭＯＳトランジスタＰＴ１１に流れる電流ｋＩとを足した（ｎ＋１）ｋＩなる電流が流れる。
一方、抵抗素子Ｒ１２にはＩなる電流が流れる。
ここで、ノードＮ１２，Ｎ１３の電位、ＰＭＯＳトランジスタＰＴ１１およびＰＭＯＳトランジスタＰＴ１２のソース電位を同電位にするため、抵抗素子Ｒ１１とＲ１２との抵抗比は、その流れている電流の逆比となる。
すなわち、抵抗素子Ｒ１１とＲ１２との抵抗比は、抵抗素子Ｒ１１の抵抗値を１とすると、抵抗素子Ｒ１２の抵抗値は（ｎ＋１）ｋ倍に設定される（１：（ｎ＋１）ｋ）。
【００３４】
このような構成において、入力信号ＳINがローレベルからハイレベルに切り換わると、ＮＭＯＳトランジスタＮＴ１１に流れる電流が増大する。
このため、入力信号ＳINがローレベルからハイレベルに切り換わる場合には、図２に示すように、出力端子ＴOUT から急峻に立ち上がった入力レベル−ＶGSNT11の信号ＳOUT が出力される。
【００３５】
一方、入力信号ＳINがハイレベルからローレベルに切り換わると、ＮＭＯＳトランジスタＮＴ１１に流れる電流が減少し、ＰＭＯＳトランジスタＰＴ１１に流れる電流が増大する。
その結果、この増大した電流は、カレントミラー回路ＣＵＲ１１のＮＭＯＳトランジスタＮＴ１３で折り返され、ＮＭＯＳトランジスタＮＴ１２に流れる電流が増大する。
これにより、入力信号ＳINがハイレベルからローレベルに切り換わって、出力信号ＳOUT をローレベルで出力する場合には、図２に示すように、出力信号ＳOUT がハイレベルからローレベルに切り換わる立ち下がり時間が短縮される。
【００３６】
以上説明したように、本第２の実施形態によれば、上述した第１の実施形態の効果に加えて、電流源Ｉ１１の電流値Ｉ、カレントミラー回路ＣＵＲ１１，ＣＵＲ１２のカレントミラー比ｋ，ｎを任意の値に設定することで、出力用トランジスタＮＭＯＳトランジスタＮＴ１１のバイアス電流を容易に制御できる利点がある。
【００３７】
なお、以上に説明した実施形態においては、出力用の第１のトランジスタをＮＭＯＳトランジスタで構成し、電流調整用の第２のトランジスタをＰＭＯＳトランジスタで構成した場合を例に説明したが、本発明が逆極性のトランジスタを用いた回路、具体的には、出力用の第１のトランジスタをＰＭＯＳトランジスタで構成し、電流調整用の第２のトランジスタをＮＭＯＳトランジスタで構成した回路に適用できることはいうまでもない。
【００３８】
図４は、出力用の第１のトランジスタをＰＭＯＳトランジスタで構成し、電流調整用の第２のトランジスタをＮＭＯＳトランジスタで構成したバッファ回路を採用したサンプル・ホールド回路の構成例を示す回路図である。
【００３９】
このサンプル・ホールド回路１００は、バッファ回路１１０、スイッチ回路１２０およびキャパシタＣ１００により構成されている。
【００４０】
バッファ回路１１０は、出力用ＰＭＯＳトランジスタＰＴ111 、負荷素子としてのＮＭＯＳトランジスタＮＴ111 、電流調整用ＮＭＯＳトランジスタＮＴ112 、カレントミラー回路ＣＵＲ111 を構成するＰＭＯＳトランジスタＰＴ112 ，ＰＴ113 、カレントミラー回路ＣＵＲ112 を構成するＮＭＯＳトランジスタＮＴ113 、および電流源Ｉ111 により構成されている。
【００４１】
ＰＭＯＳトランジスタＰＴ111 のソースはＰＭＯＳトランジスタＰＴ112 のドレインに接続され、ドレインはＮＭＯＳトランジスタＮＴ111 のドレインおよびＮＭＯＳトランジスタＮＴ112 のソースに接続されている。
また、ＰＭＯＳトランジスタＰＴ111 のソースは、バックバイアス効果によるしきい値の変動の影響を相殺するため、基板に接続されている。
ＰＭＯＳトランジスタＰＴ112 ，ＰＴ113 のソースが電源電圧ＶDDの供給ラインに接続され、ＰＭＯＳトランジスタＰＴ112 のゲートがＰＭＯＳトランジスタＰＴ113 のゲートおよびドレインに接続されている。そして、ＰＭＯＳトランジスタＰＴ113 のドレインがＮＭＯＳトランジスタＮＴ112 のドレインに接続されている。
ＮＭＯＳトランジスタＮＴ111 のソースは基準電位ＶSSに接続され、ゲートは電源電圧ＶDDの供給ラインに接続されている。
また、ＮＭＯＳトランジスタＮＴ112 のゲートがＮＭＯＳトランジスタＮＴ113 のゲートおよびドレインに接続されている。ＮＭＯＳトランジスタＮＴ113 のドレインが電流源Ｉ111 に接続され、ソースが基準電位ＶSSに接続されている。そして、ＰＭＯＳトランジスタＰＴ111 のソースとＰＭＯＳトランジスタＰＴ112 のドレインとの接続点によりノードＮ111 が構成されている。
【００４２】
スイッチ回路１２０は、直列に接続された転送ゲート１２１により構成されている。
【００４３】
転送ゲート１２１は、ＰＭＯＳトランジスタＰＴ121 ，ＮＭＯＳトランジスタＮＴ121 のソース・ドレイン同士を接続して構成され、一方の入出力端子がノードＮ111 に接続され、他方の入出力端子がキャパシタＣ100 の一方の電極に接続されている。
ＰＭＯＳトランジスタＰＴ121 のゲートはサンプルホールド信号ＳＨＤの反転信号ＸＳＨＤの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ121 のゲートはサンプルホールド信号ＳＨＤの供給ラインに接続されている。
【００４４】
次に、図４のサンプル・ホールド回路１００の動作を、図５のタイミングチャートを参照しながら説明する。
サンプル・ホールド回路１００におけるバッファ回路１１０の動作は、極性が異なるだけで、原理的な動作は図３の回路と同様である。
すなわち、入力信号ＳINがローレベルからハイレベルに切り換わると、ＰＭＯＳトランジスタＰＴ111 に流れる電流が減少し、ＮＭＯＳトランジスタＮＴ112に流れる電流が増大する。
その結果、この増大した電流は、カレントミラー回路ＣＵＲ111 のＰＭＯＳトランジスタＰＴ113 で折り返され、ＰＭＯＳトランジスタＰＴ112 に流れる電流が増大する。
これにより、入力信号ＳINがローレベルからハイレベルに切り換わって、出力信号ＳOUT をハイレベルで出力する場合には、図５（ｂ）の実線に示すように、出力信号ＳOUT がローレベルからハイレベルに切り換わる立ち上がり時間が短縮される。
【００４５】
一方、入力信号ＳINがハイレベルからローレベルに切り換わると、ＰＭＯＳトランジスタＰＴ111 に流れる電流が増大し、ＮＭＯＳトランジスタＮＴ112 に流れる電流が減少する。
このため、入力信号ＳINがハイレベルからローレベルに切り換わる場合には、図５に示すように、出力ノードＮ111 から急峻に立ち上がった電源電圧ＶDDレベルの信号ＳOUT が出力される。
【００４６】
そして、パルス信号であるサンプルホールド信号ＳＨＤがハイレベルで供給され、転送ゲート１２１のＮＭＯＳトランジスタＮＴ121 ，ＰＭＯＳトランジスタＰＴ121 が導通状態となる。
その結果、バッファ回路１１０の出力信号ＳOUT が転送ゲート１２１によりキャパシタＣ100 に供給される。
次に、サンプルホールド信号ＳＨＤがローレベルに切り換えられる。その結果、転送ゲート１２１のＮＭＯＳトランジスタＮＴ121 ，ＰＭＯＳトランジスタＰＴ121 が非導通状態となり、キャパシタＣ100 に充電した電圧が保持される。
以上のようにサンプルホールド信号ＳＨＤがハイレベル時にバッファ回路１１０の出力信号ＳOUT がキャパシタＣ100 に転送される。すなわち、サンプル動作が行われ、キャパシタＣ100 がバッファ回路110 の出力電圧に等しい電圧まで充電される。
【００４７】
そして、スイッチ回路１２０をオフ状態に保持すべくサンプルホールド信号ＳＨＤがローレベルに保持され、転送ゲート１２１が非導通状態に保持されて、キャパシタＣ100 に充電した電圧が保持される。
【００４８】
以上説明したように、本第３の実施形態によれば、効率が良く、精度の高いサンプル・ホールド回路を実現できる利点がある。
【００４９】
なお、上述した実施形態においては、トランジスタとしてＭＯＳＦＥＴを用いた構成例について説明したが、本発明がバイポーラトランジスタを用いたバッファ回路に適用できることはいうまでもない。
【００５０】
【発明の効果】
以上説明したように、本発明によれば、出力信号の立ち下がりあるいは立ち上がりの速度を速めることができ、ひいては出力側に接続された容量負荷の駆動速度の向上を図れる利点がある。
【図面の簡単な説明】
【図１】本発明に係るバッファ回路の第１の実施形態を示す回路図である。
【図２】図１の回路の入出力信号波形を示す図である。
【図３】本発明に係るバッファ回路の第２の実施形態を示す回路図である。
【図４】本発明に係るバッファ回路を採用したサンプル・ホールド回路の構成例を示す回路図である。
【図５】図４の回路の信号波形を示す図である。
【図６】一般的なサンプル・ホールド回路の基本構成を示す図である。
【図７】従来のバッファ回路の構成例を示す回路図である。
【図８】図７の回路の入出力信号波形を示す図である。
【符号の説明】
１０…バッファ回路、ＮＴ１１…出力用トランジスタとしてのＮＭＯＳトランジスタ、ＰＴ１１…電流調整用トランジスタとしてのＰＭＯＳトランジスタ、ＣＵＲ１１，ＣＵＲ１２…カレントミラー回路、ＮＴ１２，ＮＴ１３…ＮＭＯＳトランジスタ、Ｒ１１…負荷素子としての抵抗素子Ｒ１１、ＶＣ１１…定電圧源、Ｉ１１…電流源、１００…サンプル・ホールド回路、１１０…バッファ回路、ＰＴ111 …出力用ＰＭＯＳトランジスタ、ＮＴ111 …負荷素子としてのＮＭＯＳトランジスタ、ＮＴ112 …電流調整用ＮＭＯＳトランジスタ、ＣＵＲ111 ，ＣＵＲ112 …カレントミラー回路、ＰＴ112 ，ＰＴ113 …ＰＭＯＳトランジスタ、ＮＴ113 …ＮＭＯＳトランジスタ、Ｉ111 …電流源、１２０…スイッチ回路、１２１，１２２…転送ゲート、ＰＴ121 ，ＰＴ122 …ＰＭＯＳトランジスタ、ＮＴ121 ，ＮＴ122 …ＮＭＯＳトランジスタ、Ｃ100 …キャパシタ。
Claims (13)
- 入力信号に応じた信号を出力するバッファ回路であって、
第１の電源電位に接続された負荷素子と、
第２の電源電位に接続された電流源と、
上記負荷素子と上記電流源間に接続され、制御端子に入力される上記入力信号レベルの切り換え期間で流れる電流量が増減する出力用トランジスタと、
上記負荷素子および上記出力用トランジスタの接続ノードと上記電流源との間に接続され、少なくとも上記出力用トランジスタに流れる電流量が減少したときに上記電流源へ供給電流量を増大させるように制御端子がバイアス回路によりバイアスされた電流調整用トランジスタとを有し、
上記出力用トランジスタは第１導電型の絶縁ゲート型電界効果トランジスタであり、
上記電流調整用トランジスタは第２導電型の絶縁ゲート型電界効果トランジスタであり、
上記電流源と上記出力用トランジスタとの接続ノードから上記信号を出力する
バッファ回路。 - 上記電流源は、上記出力用トランジスタとの接続ノードと第２の電源電位間に接続された第１のトランジスタと、上記電流調整用トランジスタの電流出力端子と第２の電源電位間に接続された第２のトランジスタをと有し、上記第１および第２のトランジスタの制御端子が上記電流調整用トランジスタの電流出力端子に接続されたカレントミラー回路により構成されている
請求項１記載のバッファ回路。 - 上記第１のトランジスタのサイズは上記第２のトランジスタのサイズより大きく設定されている
請求項２記載のバッファ回路。 - 上記バイアス回路は、電圧源からなる
請求項１記載のバッファ回路。 - 上記第１および第２のトランジスタは第１導電型の絶縁ゲート型電界効果トランジスタである
請求項２記載のバッファ回路。 - 入力信号に応じた信号を出力するバッファ回路であって、
第１の電源電位に接続された負荷素子と、
第２の電源電位に接続された電流源と、
上記負荷素子と上記電流源間に接続され、制御端子に入力される上記入力信号レベルの切り換え期間で流れる電流量が増減する出力用トランジスタと、
上記負荷素子および上記出力用トランジスタの接続ノードと上記電流源との間に接続され、少なくとも上記出力用トランジスタに流れる電流量が減少したときに上記電流源へ供給電流量を増大させるように制御端子がバイアス回路によりバイアスされた電流調整用トランジスタとを有し、
上記バイアス回路は、第２の電源電位に接続された電流源と、当該電流源と第１の電源電位間に接続され、当該電流源との接続ノードおよび制御端子が上記電流調整用トランジスタの制御端子に接続されたバイアス用トランジスタと、を有し、
上記電流源と上記出力用トランジスタとの接続ノードから上記信号を出力する
バッファ回路。 - 上記電流調整用トランジスタのサイズは上記バイアス用トランジスタのサイズより大きく設定されている
請求項６記載のバッファ回路。 - 上記バイアス用トランジスタと第１の電源電位間に負荷素子が接続されている
請求項６記載のバッファ回路。 - 上記出力用トランジスタが接続された負荷素子と上記バイアス用トラ ンジスタが接続された負荷素子とは第１および第２の抵抗素子からなり、これらの抵抗値は、第１の抵抗素子と出力用トランジスタとの接続ノードの電位と第２の抵抗素子とバイアス用トランジスタとの接続ノードの電位が等しくなるように設定されている
請求項８記載のバッファ回路。 - 上記出力用トランジスタは第１導電型の絶縁ゲート型電界効果トランジスタであり、
上記電流調整用トランジスタおよび上記バイアス用トランジスタは第２導電型の絶縁ゲート型電界効果トランジスタである
請求項６記載のバッファ回路。 - 入力信号に応じた信号を出力するバッファ回路であって、
第１の電源電位に接続された負荷素子と、
第２の電源電位に接続された電流源と、
上記負荷素子と上記電流源間に接続され、制御端子に入力される上記入力信号レベルの切り換え期間で流れる電流量が増減する出力用トランジスタと、
上記負荷素子および上記出力用トランジスタの接続ノードと上記電流源との間に接続され、少なくとも上記出力用トランジスタに流れる電流量が減少したときに上記電流源へ供給電流量を増大させるように制御端子がバイアス回路によりバイアスされた電流調整用トランジスタとを有し、
上記出力用トランジスタは第１導電型のバイポーラトランジスタであり、
上記電流調整用トランジスタは第２導電型のバイポーラトランジスタであり、
上記電流源と上記出力用トランジスタとの接続ノードから上記信号を出力する
バッファ回路。 - 第１の電源電位に接続された負荷素子と、第２の電源電位に接続された電流源と、上記負荷素子と上記電流源間に接続され、制御端子に入力される上記入力信号レベルの切り換え期間で流れる電流量が増減する出力用トランジスタと、上記負荷素子および上記出力用トランジスタの接続ノードと上記電流源との間に接続され、少なくとも上記出力用トランジスタに流れる電流量が減少したときに上記電流源へ供給電流量を増大させるように制御端子がバイアス回路によりバイアスされた電流調整用トランジスタとを有し、上記電流源と上記出力用トランジスタとの接続ノードから信号を出力するバッファ回路と、
容量素子と、
上記負荷素子および上記出力用トランジスタの接続ノードと上記容量素子との間に接続され、制御信号により導通状態が制御されるスイッチ回路と、を有し、
上記出力用トランジスタは第１導電型の絶縁ゲート型電界効果トランジスタであり、
上記電流調整用トランジスタは第２導電型の絶縁ゲート型電界効果トランジスタである
サンプル・ホールド回路。 - 第１の電源電位に接続された負荷素子と、第２の電源電位に接続された電流源と、上記負荷素子と上記電流源間に接続され、制御端子に入力される上記入力信号レベルの切り換え期間で流れる電流量が増減する出力用トランジスタと、上記負荷素子および上記出力用トランジスタの接続ノードと上記電流源との間に接続され、少なくとも上記出力用トランジスタに流れる電流量が減少したときに上記電流源へ供給電流量を増大させるように制御端子がバイアス回路によりバイアスされた電流調整用トランジスタとを有し、上記電流源と上記出力用トランジスタとの接続ノードから信号を出力するバッファ回路と、
容量素子と、
上記負荷素子および上記出力用トランジスタの接続ノードと上記容量素子との間に接続され、制御信号により導通状態が制御されるスイッチ回路と、を有し、
上記バイアス回路は、第２の電源電位に接続された電流源と、当該電流源と第１の電源電位間に接続され、当該電流源との接続ノードおよび制御端子が上記電流調整用トランジスタの制御端子に接続されたバイアス用トランジスタと、を有する
サンプル・ホールド回路。
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| JP14937697A JP3861378B2 (ja) | 1997-06-06 | 1997-06-06 | バッファ回路およびそれを用いたサンプル・ホールド回路 |
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| JPH10340595A JPH10340595A (ja) | 1998-12-22 |
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