JPH0457513A - レベル変換回路 - Google Patents

レベル変換回路

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JPH0457513A
JPH0457513A JP2168934A JP16893490A JPH0457513A JP H0457513 A JPH0457513 A JP H0457513A JP 2168934 A JP2168934 A JP 2168934A JP 16893490 A JP16893490 A JP 16893490A JP H0457513 A JPH0457513 A JP H0457513A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ＥＣＬ　（エミッタ結合論理回路）レベルか
らＣＭＯＳレベルへの変換ヲ行ナウレベル変換回路に関
し、特にカスケード型カレントミラー回路を使用したレ
ベル変換回路に関する。
［従来の技術］ 従来、この種のＥＣＬ／ＣＭＯＳレベル変換回路として
、第５図に示す回路が知られている（ＩｓＳＣＯＤＩＧ
、、ｐｐ、１８４−１８５．Ｆｅｂ、１９８８）。
この回路は、入力段に設けられたＥＣＬ構成の入力バッ
ファ５と、出力段に設けられたカスケード型カレントミ
ラー回路２とを縦続接続して構成されている。
入力バッファ５は、次のように構成されている。
即ち、入力段には、エミッタが共通接続された差動トラ
ンジスタ対をなすＮＰＮバイポーラトランジスタ１１．
１２が設けられ、これらのトランジスタ１１．１２と、
その共通エミッタとＶ　Ｉ）Ｄ電源との間に設けられた
定電流源１３と、トランジスタ１１．１２のコレクタと
Ｖ。０電源との間に夫々接続された負荷抵抗１４．１５
とで電流スイッチが構成されている。この電流スイッチ
のトランジスタ１１のベースには、ダイオード１６を介
してＥＣＬレベルの入力信号Ｖ、。が入力され、トラン
ジスタ１２のベースには、基準電圧Ｖ□が与えられてい
る。トランジスタ１１．１２のコレクタからの出力は、
夫々ＮＰＮバイポーラトランジスタ１７及び定電流源１
８からなるエミッタフォロワ回路並びにＮＰＮバイポー
ラトランジスタ１９及び定電流源２０からなるエミッタ
フォロワ回路を介して次段のカスケード型カレントミラ
ー回路２に出力されている。
カスケード型カレントミラー回路２は、ＶＣＣ電源端子
とＶＤＤ電源端子との間にカスケード接続されたＰチャ
ネルＭＯ８ＦＥＴ２１及びＮチャネルＭＯＳＦＥＴ２３
と、同じくカスケード接続されたＰチャネルＭＯ３ＦＥ
Ｔ２２及びＮチャネルＭＯＳＦＥＴ２４とからなり、Ｐ
チャネルＭＯ３ＦＥＴ２１．２２のゲートに夫々トラン
ジスタ１７゜１９のエミッタからの出力を入力し、Ｎチ
ャネルＭＯＳＦＥＴ２３．２４でカレントミラ一対を構
成すると共に、ＭＯ８ＦＥＴ２２．２４の共通ドレイン
からＣＭＯＳレベルの出力信号■。ｕｔを出力するもの
となっている。
この回路では、入力信号■Ｉ□がハイレベルのときには
、トランジスタ１９及び定電流源２０からなるエミッタ
フォロワ回路の出力がハイレベルとなり、ＰチャネルＭ
Ｏ３ＦＥＴ２２がオフ状態となるので、出力信号Ｖ。ｕ
ｔはローレベルとなる。
また、入力信号Ｖ４．．がローレベルのときには、トラ
ンジスタ１９及び定電流源２ｏからなるエミッタフォロ
ワ回路の出力がローレベルとなり、Ｐチャネル間Ｏ８Ｆ
ＥＴ２２がオン状態となるので、出力信号Ｖ。Ｕ、はハ
イレベルとなる。
また、従来の他のレベル変換回路として、第６図に示す
ような回路も知られている（Ｉｓｓｅｃ　ＤＩＧ、。
ｐｐ、３２−３３　、Ｆｅｂ、１９８９　）。
この回路も、第５図の回路と同様、ＥＣＬ構成の入力バ
ッファ１とカスケード型カレントミラー回路２とを縦続
接続して構成されている。但し、この回路では、入力バ
ッファ１の電流スイッチの一方の出力だけをエミッタフ
ォロワ回路を介して出力している。入カバッファエの出
力ＶＢ０は、カスケード型カレントミラー回路２を構成
するＰチャネルＭＯ８ＦＥＴ２１のゲートとＰチャネル
間Ｏ８ＦＥＴ２２のソースとに供給されている。また、
Ｐチャネル間Ｏ８ＦＥＴ２２のゲートには、一定のゲー
ト電圧ｖ２が供給されている。
この回路では、入力バッファ１の出力ＶＢＯかハイレベ
ルのとき、Ｐチャネル間Ｏ８ＦＥＴ２２がオン状態とな
り、且つ入力バッファ１の出力Ｖａ。
がローレベルのとき、ＰチャネルＭＯ８ＦＥＴ２２がオ
フ状態となるようなゲート電圧■２を設定することによ
り、入力信号Ｖｌｎがハイレベルのときに、出力信号Ｖ
。ｕｔがハイレベルになり、入力信号Ｖ、□がローレベ
ルのときに、出力信号Ｖ。ｕｔがローレベルとなる。
［発明が解決しようとする課題］ しかしながら、上述した従来のレベル変換回路では、次
のような問題があった。
即ち、第５図に示したレベル変換回路で高速動作を実現
するためには、入力バッファ５のカレントスイッチを構
成するトランジスタ１１．１２を飽和させないことが必
要である。このためには、入力バッファ５の出力振幅と
して１．２ｖ程度しかとることができない。従って、バ
イポーラトランジスタ１７．１９のエミッタ・ベース間
の順方向オン電圧をＶ、とすると、入力バッファ５の出
力の正補信号は、夫々ｖｃｏ−ｖ、　、ｖｏｏ−ｖ、　
−１，２（Ｖ）となる。このとき、カスケード型カレン
トミラー回路２のオン側のＰチャネルＭＯ３ＦＥＴのソ
ース・ゲート間には、実質１．２十Ｖ、−Ｖｔ　（但し
、ＶｔはＦＥＴのスレッショルド電圧）の電圧がかかる
。ここで、ｖｒと■、とは、略同じ値であるので、結局
、出力側のＰチャネルＭＯ３ＦＥＴのゲート・ソース間
には、高々１．２Ｖ程度の電圧しか印加することができ
ない。
このため、出力側のＰチャネルＭＯ３ＦＥＴのオン電流
をあまり大きくすることができず、出力の立ち上がり時
間が遅れるという問題点がある。
また、第６図に示した回路では、出力側のＰチャネルＭ
Ｏ８ＦＥＴ２２のゲートに印加されるゲート電圧Ｖ、を
下げることにより、同じ人カバ・ソファ出力振幅に対し
て出力側のＰチャネルＭＯ３ＦＥＴ２２のオン電流を大
きくすることができる。
しかしながら、電圧Ｖｐを低く設定しすぎると、Ｐチャ
ネルＭＯ８ＦＥＴ、２２がオフになるときもＦＥＴ２２
に大きな電流が流れてしまうので、出力の立ち下がり時
間が遅れたり、出力信号Ｖ　ｏ　ｕ　ｔのローレベルが
浮き上がる等の不具合が発生し、ゲート電圧ｖ２を適切
に設定するのが難しいという問題点がある。
更に、第６図の回路では、入力バッファ１の出力が製造
プロセスのばらつき及び電源電圧の変動等ですれると、
適切なゲート電圧ｖｐもすれてしまうという問題点もあ
る。
本発明は、かかる問題点に鑑みてなされたものであって
、電源変動及び製造プロセスのばらつき等の影響を受け
ず、高速動作が可能なレベル変換回路を提供することを
目的とする。
［課題を解決するための手段］ 本願の第１の発明に係るレベル変換回路は、エミッタ結
合論理回路で構成され入力信号をスイッチングするカレ
ントスイッチ及びこのカレントスイッチの出力で駆動さ
れるエミッタフォロワ回路からなる入力バッファと、こ
の入力バッファの出力を夫々ゲート及びソースに入力す
る第１及び第２のＭＯＳＦＥＴ並びに上記第１及び第２
のＭＯＳＦＥＴにカスケード接続されたカレントミラー
回路からなるカスケード型カレントミラー回路とを有し
、前記第２のＭＯＳＦＥＴのゲートに所定のゲート電圧
が印加され、前記第２のＭＯＳＦＥＴのドレインからレ
ベル変換された出力信号を出力するレベル変換回路にお
いて、前記第２のＭＯＳＦＥＴをオフ状態にするレベル
の入力信号が入力された際の前記カレントスイッチ及び
前記エミッタフォロワ回路の状態をシミュレートするン
ミュレート回路と、この回路によって駆動され前記第２
のＭＯＳＦＥＴと同一特性を有すると共にそのゲート電
圧が前記第２のＭＯＳＦＥＴのゲート電圧として供給さ
れた第３のＭＯＳＦＥＴと、この第３のＭＯＳＦＥＴに
流れる電流を制限する電流制限回路とを有する基準電圧
発生回路を具備したことを特徴とする。
また、本願の第２の発明に係るレベル変換回路は、エミ
ッタ結合論理回路で構成され入力信号をスイッチングす
るカレンＩ・スイッチ及びこのカレントスイッチの出力
で駆動されるエミッタフォロワ回路からなる入力バッフ
ァと、この入力バッファの出力を夫々ゲート及びソース
に入力する第１及び第２のＭＯＳＦＥＴ並びに上記第１
及び第２のＭＯＳＦＥＴにカスケード接続されたカレン
トミラー回路からなるカスケード型カレントミラー回路
とを有し、前記第２のＭＯＳＦＥＴのゲートに所定のゲ
ート電圧が印加され、前記第２のＭＯＳＦＥＴのドレイ
ンからレベル変換された出力信号を出力するレベル変換
回路において、前記第２のＭＯＳＦＥＴをオフ状態にす
るレベルの入力信号が入力された際の前記カレントスイ
ッチの出力によってオン状態に制御されるトランジスタ
と、このトランジスタによって駆動され前記第２のＭＯ
ＳＦＥＴと同一特性を有すると共にそのゲート電圧が前
記第２のＭＯＳＦＥＴのゲート電圧として供給された第
３のＭＯＳＦＥＴと、この第３のＭＯＳＦＥＴに流れる
電流を制限する電流制限回路とを有する基準電圧発生回
路を具備したことを特徴とする。
［作用コ 本願の第１の発明によれば、レベル変換出力段の第２の
ＭＯＳＦＥＴがオン状態のときに、ＦＥＴに十分な電流
値を流せるようにゲート電圧を設定した場合でも、前記
第２のＭＯＳＦＥＴがオフ状態になったときは、シミュ
レート回路によって駆動される第３のＭＯＳＦＥＴの電
流値が電流制限回路によって制限されるので、第３のＭ
ＯＳＦＥＴと同一のゲート電圧が供給されている第２の
ＭＯＳＦＥＴに流れる電流値も制限することができる。
このため、レベル変換出力段の第２のＭＯＳＦＥＴのオ
フ状態時の電流値を抑えつつ、オン状態時の電流値を十
分に流すことができる。
また、本願の第２の発明によれば、カレントスイッチに
よって基準電圧発生回路のトランジスタがオンオフ制御
され、これに伴って第２のＭＯＳＦＥＴのゲート電圧も
変化する。即ち、第２のＭＯＳＦＥＴがオン状態のとき
には、その電流値を増加させるようにゲート電圧が変化
し、同じくオフ状態のときには、その電流値を減少させ
るようにゲート電圧が変化する。このため、レベル変換
出力段の第２のＭＯＳＦＥＴのオフ状態時の電流値を抑
えつつ、オン状態時の電流値を十分に流すことができる
。
従って、これらの発明によれば、出力信号の立ち上がり
及び立ち下がり時の応答性を向上させて高速動作を実現
することができる。
そして、いずれの発明においても、入力バッファの出力
レベルの変動に応じて出力側の第２のＭＯＳＦＥＴのゲ
ート電圧が変化するので、製造プロセス、入力レベル及
び電源電圧の変動等の影響を受けない安定した動作を実
現することができる。
［実施例］ 以下、添付の図面を参照しながら、本発明の実施例につ
いて説明する。
第１図は本発明の第１の実施例に係るレベル変換回路の
回路図である。
なお、第１図において、第６図と同一部分には、同一符
号を付し、重複する部分の説明は省略する。
この実施例の回路が、第６図に示した従来の回路と異な
る点は、カスケード型カレントミラー回路３の出力側の
ＰチャネルＭＯ８ＦＥＴ２２のゲートにゲート電圧Ｖｐ
を供給するための基準電圧発生回路３を新たに設けた点
にある。
この基準電圧発生回路３は、次のように構成されている
。即ち、ベースに基準電圧ＶＲＩが印加されたＮＰＮバ
イポーラトランジスタ３１は、やはりベースに同一の基
準電圧ＶＲＩが印加された入力バッファ１におけるＮＰ
Ｎバイポーラトランジスタ１２と同一特性に設定されて
いる。このトランジスタ３１のエミッタとＶＤＤ電源と
の間には、定電流源３２が接続され、トランジスタ３１
のコレクタとＶ。０電源との間には、負荷抵抗３３が接
続されている。定電流源３２及び負荷抵抗３３は、夫々
入力バッファ１における定電流源１３及び負荷抵抗１５
と同一特性となるように設定されている。
トランジスタ３１のコレクタは、ＮＰＮバイポーラトラ
ンジスタ３４のベースに接続されている。
トランジスタ３４は、入カバッファエのエミッタフォロ
ワ回路を構成するＮＰＮバイポーラトランジスタ１７と
同一の特性を何するように設定されたもので、そのコレ
クタはＶ。０電源に接続され、エミッタはＰチャネルＭ
Ｏ８ＦＥＴ３５のドレインに接続されている。
そして、これらのトランジスタ３１，３４．定電流源３
２及び抵抗３３によって、大カバツファエのシミュレー
ト回路が構成されている。
ＰチャネルＭＯ８ＦＥＴ３５は、カスケード型カレント
ミラー回路２の出力側のＰチャネル間Ｏ８ＦＥＴ２２と
同一の特性を有するもので、そのゲートとドレインとが
接続されたものとなっている。また、このＦＥＴ３５の
ドレインとＶＤＤ電源との間には、十分低い電流値（Ｉ
　ｐｓ）を供給する定電流源３６が接続されている。そ
して、この定電流源３６とＦＥＴ３５のドレインとの接
続点の電圧が、ゲート電圧Ｖｐとしてカスケード型カレ
ントミラー回路２の出力側に配置されたＰチャネル間Ｏ
８ＦＥＴ２２のゲートに印加されるようになっている。
次に、このように構成された本実施例に係るレベル変換
回路の動作について説明する。
第２図は、この回路の動作を示すタイミング図である。
入力信号Ｖｌ、、カハイレベルからローレベルへと変化
すると、トランジスタ１１がオフ状態、トランジスタ１
２がオン状態へと移行するので、エミッタフォロワのト
ランジスタ１７がオフ状態に推移し、入カバッファエの
出力ＶＢｏはハイレベルからローレベルへと変化する。
このローレベルの出力ＶＢＯが、カスケード型カレント
ミラー回路２の出力側のＰチャネルＭＯ３ＦＥＴ２２の
ソースに供給されると、ＦＥＴ２２はオフ状態となって
出力信号Ｖ。ｕｔが立ち下がる。
ところで、トランジスタ１１がオフ状態になると、トラ
ンジスタ１２、定電流源１３及び負荷抵抗１５によって
形成される回路の条件と、トランジスタ３１、定電流源
３２及び負荷抵抗３３によって形成される回路の条件と
が同一になるので、トランジスタ１２．３１のコレクタ
電位が同電位となる。このため、エミッタフォロワのト
ランジスタ１７と出力側のＦＥＴ２２によって形成され
る回路の条件と、基準電圧発生回路３の出力側のトラン
ジスタ３４及びＦＥＴ３５て形成される回路の条件も等
しくなる。
一方、トランジスタ３４とＦＥＴ３５の直列回路には、
定電流源３６によって決定される電流値ＩＰＳが流れる
が、ＦＥＴ３５のゲート電圧Ｖｐは、ＦＥＴ２２のゲー
ト電圧としても与えられているので、ＦＥＴ２２にも電
流値Ｉｐｓが流れるように作用する。本実施例の回路で
は、この電流値ＩＰＳが十分に低い値に設定されている
ので、結局、ゲートＦＥＴ２２のオフ状態での電流値を
十分に抑制することができる。
従って、本実施例のレベル変換回路によれば、入力信号
ＶＩＴ＋の立ち上がり時に、ＦＥＴ２２のゲート・ソー
ス間に最大限の電圧を印加することができる程度に、ゲ
ート電圧ｖＰを低い値に設定した場合でも、入力信号Ｖ
　ｌ　ｎの立ち下がり時のＦＥＴ２２に流れる電流値を
定電流源３６によって制限することができる。このため
、立ち上がり及び立ち下がり速度を大幅に向上させるこ
とができる。
また、この実施例の回路によれば、製造プロセスのばら
つき及び入力レベルや電源電圧の揺らぎ等が発生した場
合でも、大カバッファエのローレベルの変動に応じてゲ
ート電圧Ｖｐが変動するので、常に■２が最適レベルに
設定され、安定した動作を確保することができる。
第３図は本発明の第２の実施例に係るレベル変換回路の
回路図である。
この回路が第１図に示した回路と異なる点は、基準電圧
発生回路４の構成である。
即ち、この実施例では、第１図に示した基準電圧発生回
路３の入力段のトランジスタ３１、定電流源３２及び負
荷抵抗３３を省略し、代わりに、エミッタフォロワトラ
ンジスタ３４のベースに、入カバソファ１の電流スイッ
チのトランジスタ１１のコレクタ電圧を供給するように
している。
この回路によれば、入力信号Ｖｌ□が立ち下がると、ト
ランジスタ１１のコレクタ電圧か立ち上がり、これに応
してトランジスタ３４がオン状態に移行し、Ｐチャネル
ＭＯ３ＦＥＴ２２のゲート電圧Ｖｐを立ち上げるので、
ＦＥＴ２２は、完全なオフ状態となる。
一方、入力信号Ｖｌｎが立ち上がるときには、トランジ
スタ１１のコレクタ電圧が立ち下がり、これに応じてト
ランジスタ３４がオフ状態に移行するので、Ｐチャネル
ＭＯ８ＦＥＴ２２のゲート電圧Ｖｐが立ち下がり、ＦＥ
Ｔ２２の電流値を増加させるように作用する。
このように、本実施例によれば、先の実施例よりも更に
効果的なレベル変換回路を実現することができる。また
、この実施例によれば、先の実施例よりも素子数を少な
くすることができるので、集積化に有利であるという効
果を奏する。
なお、この実施例では、ゲート電圧Ｖｐを入力信号ｖＩ
、、に応じて速く応答させるため、定電流源３６の電流
値Ｉｐｓをある程度大きくすることが望ましい。
［発明の効果］ 以上述べたように、本発明によれば、入力バッファの出
力レベルの変動に応じてカスケード型カレントミラー回
路の出力側のＦＥＴのゲート電圧を制御する基準電圧発
生回路を設けたことにより、出力側のＦＥＴのオフ時の
電流を抑制しつつ、オン時の電流値を増大させることが
でき、もって出力信号の立ち上がり及び立ち下がりの応
答性を向上させて、高速のレベル変換回路を提供するこ
とができる。
また、本発明によれば、入力バッファの出力レベルの変
動に応じて出力側のＦＥＴのゲート電圧が変化するので
、製造プロセス、入力レベル及び電源電圧の変動等の影
響を受けない安定した動作が可能なレベル変換回路を提
供することができる。
【図面の簡単な説明】
第１図は本発明の第１の実施例に係るレベル変換回路の
回路図、第２図は同回路の動作を示すタイミング図、第
３図は本発明の第２の実施例に係るレベル変換回路の回
路図、第４図は同回路の動作を示すタイミング図、第５
図及び第６図は従来のレベル変換回路を夫々示す回路図
である。 １．５；入力バッファ、２；カスケード型カレントミラ
ー回路、３．４；基準電圧発生回路、１１、　１２．　
１７，１９．３１，３４；ＮＰＮバイポーラトランジス
タ、１３．１８．２０，３２゜３６；定電流源、１４．
１５，３３；負荷抵抗、１６；ダイオード、２１，２２
，３５；ＰチャネルＭＯ８ＦＥＴ、２３，２４；Ｎチャ
ネルＭＯ８ＥＴ

Claims (2)

    【特許請求の範囲】
  1. （１）エミッタ結合論理回路で構成され入力信号をスイ
    ッチングするカレントスイッチ及びこのカレントスイッ
    チの出力で駆動されるエミッタフォロワ回路からなる入
    力バッファと、この入力バッファの出力を夫々ゲート及
    びソースに入力する第１及び第２のＭＯＳＦＥＴ並びに
    上記第１及び第２のＭＯＳＦＥＴにカスケード接続され
    たカレントミラー回路からなるカスケード型カレントミ
    ラー回路とを有し、前記第２のＭＯＳＦＥＴのゲートに
    所定のゲート電圧が印加され、前記第２のＭＯＳＦＥＴ
    のドレインからレベル変換された出力信号を出力するレ
    ベル変換回路において、前記第２のＭＯＳＦＥＴをオフ
    状態にするレベルの入力信号が入力された際の前記カレ
    ントスイッチ及び前記エミッタフォロワ回路の状態をシ
    ミュレートするシミュレート回路と、この回路によって
    駆動され前記第２のＭＯＳＦＥＴと同一特性を有すると
    共にそのゲート電圧が前記第２のＭＯＳＦＥＴのゲート
    電圧として供給された第３のＭＯＳＦＥＴと、この第３
    のＭＯＳＦＥＴに流れる電流を制限する電流制限回路と
    を有する基準電圧発生回路を具備したことを特徴とする
    レベル変換回路。
  2. （２）エミッタ結合論理回路で構成され入力信号をスイ
    ッチングするカレントスイッチ及びこのカレントスイッ
    チの出力で駆動されるエミッタフォロワ回路からなる入
    力バッファと、この入力バッファの出力を夫々ゲート及
    びソースに入力する第１及び第２のＭＯＳＦＥＴ並びに
    上記第１及び第２のＭＯＳＦＥＴにカスケード接続され
    たカレントミラー回路からなるカスケード型カレントミ
    ラー回路とを有し、前記第２のＭＯＳＦＥＴのゲートに
    所定のゲート電圧が印加され、前記第２のＭＯＳＦＥＴ
    のドレインからレベル変換された出力信号を出力するレ
    ベル変換回路において、前記第２のＭＯＳＦＥＴをオフ
    状態にするレベルの入力信号が入力された際の前記カレ
    ントスイッチの出力によってオン状態に制御されるトラ
    ンジスタと、このトランジスタによって駆動され前記第
    ２のＭＯＳＦＥＴと同一特性を有すると共にそのゲート
    電圧が前記第２のＭＯＳＦＥＴのゲート電圧として供給
    された第３のＭＯＳＦＥＴと、この第３のＭＯＳＦＥＴ
    に流れる電流を制限する電流制限回路とを有する基準電
    圧発生回路を具備したことを特徴とするレベル変換回路
    。
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