JP3252830B2 - レベル変換回路 - Google Patents
レベル変換回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
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Description
【０００１】
【発明の属する技術分野】本発明は、レベル変換回路に
係わり、特に、負電源で動作するＥＣＬロジック回路、
又は、ＧａＡｓロジック回路の出力レベルを正電源で動
作するＣＭＯＳロジック回路の入力レベルに変換するレ
ベル変換回路（入力バッファ回路）に関する。
係わり、特に、負電源で動作するＥＣＬロジック回路、
又は、ＧａＡｓロジック回路の出力レベルを正電源で動
作するＣＭＯＳロジック回路の入力レベルに変換するレ
ベル変換回路（入力バッファ回路）に関する。
【０００２】
【従来の技術】従来のこの種のレベル変換回路の一例を
図５に示す。ＥＣＬロジック回路は、グランドＧＮＤと
負電源ＶＥＥ（通常−５．２Ｖまたは−４．５Ｖ）の下
で動作する。一方、ＣＭＯＳロジック回路は、正電源Ｖ
ＤＤ（通常＋５Ｖまたは＋３．３Ｖ）とＧＮＤ間でフル
スイング動作する。ＥＣＬロジック回路の出力（例えば
ＮＰＮバイポーラトランジスタのオープンソース出力）
は、伝送線路と終端抵抗を介して終端電圧ＶＴＴ（通常
―２Ｖ程度）に接続される。これにより、終端抵抗には
ＥＣＬレベル（通常はハイレベルが−０．９Ｖでローレ
ベルが−１．７Ｖ程度）が現れる。この信号は、直列に
接続されたキャパシタを介してＡＣ成分のみが入力端子
に伝えられる。入力端子のＤＣバイアス（通常はＶＤＤ
−２Ｖ程度）は、例えばＶＤＤとＧＮＤからＲ１とＲ２
の抵抗分割によりＥＣＬロジック回路とは独立に生成さ
れる。ＰＥＣＬ−ＣＭＯＳレベル変換部では、ポジティ
ブＥＣＬ（いわゆるＰＥＣＬ）レベルに変換された入力
電圧とレファレンス電圧入力端子に印加されたレファレ
ンス電圧（通常ＶＤＤ−１．３Ｖ程度）とを比較し、出
力端子にＶＤＤとＧＮＤ間のフルスイングＣＭＯＳレベ
ルを出力する。このように直列接続のキャパシタを介し
てＡＣ接続することにより、負電源ＶＥＥで動作するＥ
ＣＬロジック回路の信号レベルと正電源ＶＤＤで動作す
るＣＭＯＳロジック回路の信号レベルをインタフェース
（レベル変換）していた。
図５に示す。ＥＣＬロジック回路は、グランドＧＮＤと
負電源ＶＥＥ（通常−５．２Ｖまたは−４．５Ｖ）の下
で動作する。一方、ＣＭＯＳロジック回路は、正電源Ｖ
ＤＤ（通常＋５Ｖまたは＋３．３Ｖ）とＧＮＤ間でフル
スイング動作する。ＥＣＬロジック回路の出力（例えば
ＮＰＮバイポーラトランジスタのオープンソース出力）
は、伝送線路と終端抵抗を介して終端電圧ＶＴＴ（通常
―２Ｖ程度）に接続される。これにより、終端抵抗には
ＥＣＬレベル（通常はハイレベルが−０．９Ｖでローレ
ベルが−１．７Ｖ程度）が現れる。この信号は、直列に
接続されたキャパシタを介してＡＣ成分のみが入力端子
に伝えられる。入力端子のＤＣバイアス（通常はＶＤＤ
−２Ｖ程度）は、例えばＶＤＤとＧＮＤからＲ１とＲ２
の抵抗分割によりＥＣＬロジック回路とは独立に生成さ
れる。ＰＥＣＬ−ＣＭＯＳレベル変換部では、ポジティ
ブＥＣＬ（いわゆるＰＥＣＬ）レベルに変換された入力
電圧とレファレンス電圧入力端子に印加されたレファレ
ンス電圧（通常ＶＤＤ−１．３Ｖ程度）とを比較し、出
力端子にＶＤＤとＧＮＤ間のフルスイングＣＭＯＳレベ
ルを出力する。このように直列接続のキャパシタを介し
てＡＣ接続することにより、負電源ＶＥＥで動作するＥ
ＣＬロジック回路の信号レベルと正電源ＶＤＤで動作す
るＣＭＯＳロジック回路の信号レベルをインタフェース
（レベル変換）していた。
【０００３】なお、ＰＥＣＬ−ＣＭＯＳレベル変換部の
回路構成については、当該技術に関わる技術者には広く
知られているので詳しく説明しないが、例えばｎＭＯＳ
トランジスタを用いた差動対に負荷と定電流源を接続
し、負荷からの相補出力にカレントミラー回路を接続し
てフルスイングＣＭＯＳレベルに変換することが一般的
に行われている。
回路構成については、当該技術に関わる技術者には広く
知られているので詳しく説明しないが、例えばｎＭＯＳ
トランジスタを用いた差動対に負荷と定電流源を接続
し、負荷からの相補出力にカレントミラー回路を接続し
てフルスイングＣＭＯＳレベルに変換することが一般的
に行われている。
【０００４】従来のレベル変換回路の他の例、例えば、
特願平１０−１３２０９号公報に示された回路図を図６
に示す。この従来例では、負電源ＶＥＥで動作するＥＣ
Ｌロジック回路の信号レベルを正電源ＶＤＤで動作する
ＣＭＯＳロジック回路の信号レベルにインタフェース
（レベル変換）するために、ＮＰＮバイポーラトランジ
スタ（Ｑ１、Ｑ２）と定電流源と負荷抵抗（Ｒ３）とで
構成された差動回路にＥＣＬ信号をまず入力する。次
に、この差動回路の負荷抵抗側の出力を、ソース電極が
ＶＤＤにドレイン電極が抵抗（Ｒ４）にそれぞれ接続さ
れたｐＭＯＳトランジスタ（Ｍ３）のゲート電極に接続
する。さらに、この差動回路の他方の出力（Ｑ２のコレ
クタ電極）をＭ３のドレイン電極に接続する。Ｑ２がオ
フの時は、Ｍ３とＲ４はＶＤＤ接地のインバータ回路と
して動作し、その出力レベルはＶＤＤ近くまで上昇す
る。一方、Ｑ２がオンの時はＲ４をプルダウンし、その
出力レベルはＧＮＤ近くまで降下する。その先に接続さ
れたＣＭＯＳインバータ回路（Ｍ４とＭ５）を介して、
最終的にＶＤＤとＧＮＤ間でフルスイングするＣＭＯＳ
レベルに変換される。
特願平１０−１３２０９号公報に示された回路図を図６
に示す。この従来例では、負電源ＶＥＥで動作するＥＣ
Ｌロジック回路の信号レベルを正電源ＶＤＤで動作する
ＣＭＯＳロジック回路の信号レベルにインタフェース
（レベル変換）するために、ＮＰＮバイポーラトランジ
スタ（Ｑ１、Ｑ２）と定電流源と負荷抵抗（Ｒ３）とで
構成された差動回路にＥＣＬ信号をまず入力する。次
に、この差動回路の負荷抵抗側の出力を、ソース電極が
ＶＤＤにドレイン電極が抵抗（Ｒ４）にそれぞれ接続さ
れたｐＭＯＳトランジスタ（Ｍ３）のゲート電極に接続
する。さらに、この差動回路の他方の出力（Ｑ２のコレ
クタ電極）をＭ３のドレイン電極に接続する。Ｑ２がオ
フの時は、Ｍ３とＲ４はＶＤＤ接地のインバータ回路と
して動作し、その出力レベルはＶＤＤ近くまで上昇す
る。一方、Ｑ２がオンの時はＲ４をプルダウンし、その
出力レベルはＧＮＤ近くまで降下する。その先に接続さ
れたＣＭＯＳインバータ回路（Ｍ４とＭ５）を介して、
最終的にＶＤＤとＧＮＤ間でフルスイングするＣＭＯＳ
レベルに変換される。
【０００５】上記した従来の回路の第１の問題点は、図
５のように、キャパシタでＡＣ的な接続を行った場合、
伝達信号に制約が生じることである。即ち、スクランブ
ルや８Ｂ１０Ｂコーディング等のマーク率を５０％に維
持する信号処理が必要になることである。
５のように、キャパシタでＡＣ的な接続を行った場合、
伝達信号に制約が生じることである。即ち、スクランブ
ルや８Ｂ１０Ｂコーディング等のマーク率を５０％に維
持する信号処理が必要になることである。
【０００６】その理由は、キャパシタの容量値Ｃと終端
抵抗値Ｒで決まる時定数ＲＣと同程度に永い期間にわた
り同一の符号（例えば論理０）が連続する場合、ＰＥＣ
Ｌ−ＣＭＯＳレベル変換部の入力電圧が自己バイアス電
圧に到達してしまい、論理判別が不能（不定）になって
しまうからである。
抵抗値Ｒで決まる時定数ＲＣと同程度に永い期間にわた
り同一の符号（例えば論理０）が連続する場合、ＰＥＣ
Ｌ−ＣＭＯＳレベル変換部の入力電圧が自己バイアス電
圧に到達してしまい、論理判別が不能（不定）になって
しまうからである。
【０００７】第２の問題点は、図６のように、ＤＣ的な
接続を行った場合、上述の第１の問題点は回避できるも
のの、レベル変換回路には負電源も印加しなければなら
ないことである。それゆえに、ＡＳＩＣの入力バッファ
としてＣＭＯＳロジック回路と混載する場合、正電源と
負電源の印加に対する特別な配慮（電源分配、電源間Ｅ
ＳＤ保護、電源投入シーケンス制約等）が必要となり、
標準的なＡＳＩＣ設計手法との親和性が低い。
接続を行った場合、上述の第１の問題点は回避できるも
のの、レベル変換回路には負電源も印加しなければなら
ないことである。それゆえに、ＡＳＩＣの入力バッファ
としてＣＭＯＳロジック回路と混載する場合、正電源と
負電源の印加に対する特別な配慮（電源分配、電源間Ｅ
ＳＤ保護、電源投入シーケンス制約等）が必要となり、
標準的なＡＳＩＣ設計手法との親和性が低い。
【０００８】その理由は、第２の従来例（図６）では、
Ｑ１とＱ２と定電流源とＲ３とで構成された差動回路に
ＥＣＬ信号をまず入力し、この差動回路の負荷抵抗側の
出力をＭ３のゲート電極に接続し、他方の出力（Ｑ２の
コレクタ電極）をＭ３のドレイン電極に接続しているか
らである。したがって、この差動回路には負電源ＶＥＥ
の印加が必須となる。
Ｑ１とＱ２と定電流源とＲ３とで構成された差動回路に
ＥＣＬ信号をまず入力し、この差動回路の負荷抵抗側の
出力をＭ３のゲート電極に接続し、他方の出力（Ｑ２の
コレクタ電極）をＭ３のドレイン電極に接続しているか
らである。したがって、この差動回路には負電源ＶＥＥ
の印加が必須となる。
【０００９】第３の問題点は、第２の従来例（図６）で
は、ＢｉＣＭＯＳプロセスが必要となり、一般的にＣＭ
ＯＳプロセスと比べて製造コストが上昇することであ
る。
は、ＢｉＣＭＯＳプロセスが必要となり、一般的にＣＭ
ＯＳプロセスと比べて製造コストが上昇することであ
る。
【００１０】その理由は、第２の従来例（図６）では、
差動回路としてバイポーラトランジスタ（Ｑ１、Ｑ２）
を用いているからである。
差動回路としてバイポーラトランジスタ（Ｑ１、Ｑ２）
を用いているからである。
【００１１】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、ＤＣからの信号伝
達が可能で、レベル変換回路に負電源を直接印加する必
要がなく、ＣＭＯＳプロセスで実現が可能で、標準的な
ＡＳＩＣ設計手法との親和性が高く、入力バッファとし
てＣＭＯＳロジック回路との混載が容易な、負電源のＥ
ＣＬ信号レベルから正電源のＣＭＯＳ信号レベルへイン
タフェース（レベル変換）する新規なレベル変換回路を
提供することにある。
した従来技術の欠点を改良し、特に、ＤＣからの信号伝
達が可能で、レベル変換回路に負電源を直接印加する必
要がなく、ＣＭＯＳプロセスで実現が可能で、標準的な
ＡＳＩＣ設計手法との親和性が高く、入力バッファとし
てＣＭＯＳロジック回路との混載が容易な、負電源のＥ
ＣＬ信号レベルから正電源のＣＭＯＳ信号レベルへイン
タフェース（レベル変換）する新規なレベル変換回路を
提供することにある。
【００１２】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
【００１３】即ち、本発明に係わるレベル変換回路の第
１態様は、負のＥＣＬレベルを正のＣＭＯＳレベルに変
換するためのレベル変換回路であって、前記負のＥＣＬ
レベルを入力するこのレベル変換回路の入力端子と、一
端が前記入力端子に接続されるレベルシフト部と、一端
が前記レベルシフト部に接続され、他端が正電源に接続
された前記レベルシフト部の負荷部と、前記レベルシフ
ト部でレベルシフトされた電圧を基準電圧と比較してＣ
ＭＯＳレベルに変換するポジティブＥＣＬ−ＣＭＯＳレ
ベル変換部とで構成したことを特徴とするものであり、
叉、第２態様は、前記レベルシフト部は、ゲート電極と
ドレイン電極とを短絡したｎＭＯＳトランジスタで構成
すると共に、前記負荷部は、ゲート電極をグランドに、
ソース電極を正電源に夫々接続したｐＭＯＳトランジス
タで構成したことを特徴とするものであり、叉、第３態
様は、前記レベルシフト部のゲート電極とドレイン電極
とを短絡したｎＭＯＳトランジスタは、複数個直列に接
続されていることを特徴とするものであり、叉、第４態
様は、前記レベルシフト部は、ＰＮ接合ダイオードで構
成すると共に、前記負荷部は、ゲート電極をグランド
に、ソース電極を正電源に夫々接続したｐＭＯＳトラン
ジスタで構成したことを特徴とするものであり、叉、第
５態様は、前記ＰＮ接合ダイオードを複数個直列に接続
して前記レベルレベルシフト部を構成していることを特
徴とするものであり、叉、第６態様は、レファレンス電
圧の入力端子と、一端が前記レファレンス電圧の入力端
子に接続される第２のレベルシフト部と、一端が前記第
２のレベルシフト部に接続され、他端が正電源に接続さ
れた前記第２のレベルシフト部の第２の負荷部とを設
け、前記第２のレベルシフト部でレベルシフトされた電
圧を前記ポジティブＥＣＬ−ＣＭＯＳレベル変換部の基
準電圧にするように構成したことを特徴とするものであ
り、叉、第７態様は、前記レベル変換回路をＣＭＯＳロ
ジック回路と同一の半導体チップに集積し、この半導体
チップをＣＭＯＳプロセスで形成したことを特徴とする
ものである。
１態様は、負のＥＣＬレベルを正のＣＭＯＳレベルに変
換するためのレベル変換回路であって、前記負のＥＣＬ
レベルを入力するこのレベル変換回路の入力端子と、一
端が前記入力端子に接続されるレベルシフト部と、一端
が前記レベルシフト部に接続され、他端が正電源に接続
された前記レベルシフト部の負荷部と、前記レベルシフ
ト部でレベルシフトされた電圧を基準電圧と比較してＣ
ＭＯＳレベルに変換するポジティブＥＣＬ−ＣＭＯＳレ
ベル変換部とで構成したことを特徴とするものであり、
叉、第２態様は、前記レベルシフト部は、ゲート電極と
ドレイン電極とを短絡したｎＭＯＳトランジスタで構成
すると共に、前記負荷部は、ゲート電極をグランドに、
ソース電極を正電源に夫々接続したｐＭＯＳトランジス
タで構成したことを特徴とするものであり、叉、第３態
様は、前記レベルシフト部のゲート電極とドレイン電極
とを短絡したｎＭＯＳトランジスタは、複数個直列に接
続されていることを特徴とするものであり、叉、第４態
様は、前記レベルシフト部は、ＰＮ接合ダイオードで構
成すると共に、前記負荷部は、ゲート電極をグランド
に、ソース電極を正電源に夫々接続したｐＭＯＳトラン
ジスタで構成したことを特徴とするものであり、叉、第
５態様は、前記ＰＮ接合ダイオードを複数個直列に接続
して前記レベルレベルシフト部を構成していることを特
徴とするものであり、叉、第６態様は、レファレンス電
圧の入力端子と、一端が前記レファレンス電圧の入力端
子に接続される第２のレベルシフト部と、一端が前記第
２のレベルシフト部に接続され、他端が正電源に接続さ
れた前記第２のレベルシフト部の第２の負荷部とを設
け、前記第２のレベルシフト部でレベルシフトされた電
圧を前記ポジティブＥＣＬ−ＣＭＯＳレベル変換部の基
準電圧にするように構成したことを特徴とするものであ
り、叉、第７態様は、前記レベル変換回路をＣＭＯＳロ
ジック回路と同一の半導体チップに集積し、この半導体
チップをＣＭＯＳプロセスで形成したことを特徴とする
ものである。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１５】図１を参照すると、本発明の実施の形態
は、ＥＣＬロジック回路１、伝送線路２、終端抵抗３、
入力端子４、レベルシフト部５、負荷部６、ＰＥＣＬ−
ＣＭＯＳレベル変換部７、レファレンス電圧入力端子
８、出力端子９、及びＣＭＯＳロジック回路１０とから
なる。
は、ＥＣＬロジック回路１、伝送線路２、終端抵抗３、
入力端子４、レベルシフト部５、負荷部６、ＰＥＣＬ−
ＣＭＯＳレベル変換部７、レファレンス電圧入力端子
８、出力端子９、及びＣＭＯＳロジック回路１０とから
なる。
【００１６】ＥＣＬロジック回路１は、グランドＧＮＤ
と負電源ＶＥＥの下で動作している。一方、ＣＭＯＳロ
ジック回路１０は、正電源ＶＤＤとＧＮＤ間でフルスイ
ング動作している。ＥＣＬロジック回路１の出力は、伝
送線路２を介して本発明のレベル変換回路の入力端子４
に接続される。その際、伝送線路４の末端は、伝送線路
４の特性インピーダンスに等しい抵抗値を有する終端抵
抗３を介して終端電圧ＶＴＴに接続され、インピーダン
ス不整合に起因する信号反射を抑制し、高速な信号伝達
を可能ならしめる。
と負電源ＶＥＥの下で動作している。一方、ＣＭＯＳロ
ジック回路１０は、正電源ＶＤＤとＧＮＤ間でフルスイ
ング動作している。ＥＣＬロジック回路１の出力は、伝
送線路２を介して本発明のレベル変換回路の入力端子４
に接続される。その際、伝送線路４の末端は、伝送線路
４の特性インピーダンスに等しい抵抗値を有する終端抵
抗３を介して終端電圧ＶＴＴに接続され、インピーダン
ス不整合に起因する信号反射を抑制し、高速な信号伝達
を可能ならしめる。
【００１７】一端が、入力端子４に接続されたレベルシ
フト部５では、受信した信号を正電源ＶＤＤ側にレベル
シフトする。レベルシフト部５の出力は、他端がＶＤＤ
に接続された負荷部６に入力され、負荷部６にはＰＥＣ
Ｌレベルが現れる。これを受けて、ＰＥＣＬ−ＣＭＯＳ
レベル変換部７では、レファレンス電圧入力端子８に印
加されたレファレンス電圧（基準電圧）とＰＥＣＬ入力
信号電圧とを比較し、ＶＤＤとＧＮＤ間でフルスイング
動作するＣＭＯＳレベルに変換する。このようにして、
負電源のＥＣＬ信号レベルから正電源のＣＭＯＳ信号レ
ベルへのレベル変換がなされる。
フト部５では、受信した信号を正電源ＶＤＤ側にレベル
シフトする。レベルシフト部５の出力は、他端がＶＤＤ
に接続された負荷部６に入力され、負荷部６にはＰＥＣ
Ｌレベルが現れる。これを受けて、ＰＥＣＬ−ＣＭＯＳ
レベル変換部７では、レファレンス電圧入力端子８に印
加されたレファレンス電圧（基準電圧）とＰＥＣＬ入力
信号電圧とを比較し、ＶＤＤとＧＮＤ間でフルスイング
動作するＣＭＯＳレベルに変換する。このようにして、
負電源のＥＣＬ信号レベルから正電源のＣＭＯＳ信号レ
ベルへのレベル変換がなされる。
【００１８】
【実施例】以下に、本発明に係わるレベル変換回路の具
体例を図面を参照しながら詳細に説明する。
体例を図面を参照しながら詳細に説明する。
【００１９】（第１の具体例）図１、２は、本発明に係
わるレベル変換回路の第１の具体例を示す回路図であっ
て、これらの図には、負のＥＣＬレベルを正のＣＭＯＳ
レベルに変換するためのレベル変換回路であって、前記
負のＥＣＬレベルを入力するこのレベル変換回路の入力
端子４と、一端が前記入力端子４に接続されるレベルシ
フト部５と、一端が前記レベルシフト部５に接続され、
他端が正電源ＶＤＤに接続された前記レベルシフト部５
の負荷部６と、前記レベルシフト部５でレベルシフトさ
れた電圧を基準電圧Ｖｒｅｆと比較してＣＭＯＳレベル
に変換するポジティブＥＣＬ−ＣＭＯＳレベル変換部７
とで構成したことを特徴とするレベル変換回路が示さ
れ、又、前記レベルシフト部５は、ゲート電極とドレイ
ン電極とを短絡したｎＭＯＳトランジスタＭ１Ａ、Ｍ１
Ｂで構成すると共に、前記負荷部６は、ゲート電極をグ
ランドに、ソース電極を正電源ＶＤＤに夫々接続したｐ
ＭＯＳトランジスタＭ２で構成したレベル変換回路が示
され、更に、前記レベルシフト部５のゲート電極とドレ
イン電極とを短絡したｎＭＯＳトランジスタは、複数個
直列に接続されているレベル変換回路が示されている。
わるレベル変換回路の第１の具体例を示す回路図であっ
て、これらの図には、負のＥＣＬレベルを正のＣＭＯＳ
レベルに変換するためのレベル変換回路であって、前記
負のＥＣＬレベルを入力するこのレベル変換回路の入力
端子４と、一端が前記入力端子４に接続されるレベルシ
フト部５と、一端が前記レベルシフト部５に接続され、
他端が正電源ＶＤＤに接続された前記レベルシフト部５
の負荷部６と、前記レベルシフト部５でレベルシフトさ
れた電圧を基準電圧Ｖｒｅｆと比較してＣＭＯＳレベル
に変換するポジティブＥＣＬ−ＣＭＯＳレベル変換部７
とで構成したことを特徴とするレベル変換回路が示さ
れ、又、前記レベルシフト部５は、ゲート電極とドレイ
ン電極とを短絡したｎＭＯＳトランジスタＭ１Ａ、Ｍ１
Ｂで構成すると共に、前記負荷部６は、ゲート電極をグ
ランドに、ソース電極を正電源ＶＤＤに夫々接続したｐ
ＭＯＳトランジスタＭ２で構成したレベル変換回路が示
され、更に、前記レベルシフト部５のゲート電極とドレ
イン電極とを短絡したｎＭＯＳトランジスタは、複数個
直列に接続されているレベル変換回路が示されている。
【００２０】なお、このレベル変換回路をＣＭＯＳロジ
ック回路と同一の半導体チップに形成すると共に、この
半導体チップをＣＭＯＳプロセスで形成している。
ック回路と同一の半導体チップに形成すると共に、この
半導体チップをＣＭＯＳプロセスで形成している。
【００２１】以下に、第１の具体例を図２を参照して更
に詳細に説明する。
に詳細に説明する。
【００２２】ＥＣＬロジック回路１は、ＧＮＤと負電源
ＶＥＥ（例えば−５．２Ｖ）の下で動作する。一方、Ｃ
ＭＯＳロジック回路１０は、正電源ＶＤＤ（例えば＋
３．３Ｖ）とＧＮＤ間でフルスイング動作する。ＥＣＬ
ロジック回路１の出力（例えばＮＰＮバイポーラトラン
ジスタのオープンソース出力）は、伝送線路２と終端抵
抗３を介して終端電圧ＶＴＴ（通常は−２Ｖ程度）に接
続される。これにより、入力端子４には、ＥＣＬレベル
（通常はハイレベルが−０．９Ｖでローレベルが−１．
７Ｖ程度）が印加される。レベルシフト部５を構成する
ゲート電極とドレイン電極が短絡されたＭ１ＡとＭ１Ｂ
では、入力端子４に印加されたＥＣＬレベルをＶＤＤ側
にレベルシフトする。ゲート電極がＧＮＤに、ドレイン
電極がＶＤＤにそれぞれ接続されたｐＭＯＳトランジス
タＭ２（負荷部）で、ＰＥＣＬレベル（通常はハイレベ
ルがＶＤＤ−０．９ＶでローレベルがＶＤＤ−１．７Ｖ
程度）を発生する。ＰＥＣＬ−ＣＭＯＳレベル変換部７
では、このＰＥＣＬレベルとレファレンス電圧入力端子
８に印加されたレファレンス電圧Ｖｒｅｆ（通常はＶＤ
Ｄ−１．３Ｖ程度）とを比較し、出力端子９にフルスイ
ングのＣＭＯＳレベルを出力する。この時、負荷部６と
レベルシフト部５を通じてＶＤＤから入力端子４に流れ
出す電流が、入力端子４に印加されるＥＣＬレベルに悪
影響を及ぼさないように、負荷部６とレベルシフト部５
の等価抵抗値を終端抵抗値３（例えば５０Ω）に比べて
十分大きく（例えば１０倍程度）する必要がある。更
に、入力端子４に印加されたＥＣＬレベルの信号振幅
（通常０．８Ｖ程度）の減衰を抑え、ＰＥＣＬレベルに
変換し、レベル変換の感度の劣化を避けるため、負荷部
６の等価抵抗値をレベルシフト部５の等価抵抗値に比べ
て十分大きく（例えば５〜１０倍程度）する必要もあ
る。
ＶＥＥ（例えば−５．２Ｖ）の下で動作する。一方、Ｃ
ＭＯＳロジック回路１０は、正電源ＶＤＤ（例えば＋
３．３Ｖ）とＧＮＤ間でフルスイング動作する。ＥＣＬ
ロジック回路１の出力（例えばＮＰＮバイポーラトラン
ジスタのオープンソース出力）は、伝送線路２と終端抵
抗３を介して終端電圧ＶＴＴ（通常は−２Ｖ程度）に接
続される。これにより、入力端子４には、ＥＣＬレベル
（通常はハイレベルが−０．９Ｖでローレベルが−１．
７Ｖ程度）が印加される。レベルシフト部５を構成する
ゲート電極とドレイン電極が短絡されたＭ１ＡとＭ１Ｂ
では、入力端子４に印加されたＥＣＬレベルをＶＤＤ側
にレベルシフトする。ゲート電極がＧＮＤに、ドレイン
電極がＶＤＤにそれぞれ接続されたｐＭＯＳトランジス
タＭ２（負荷部）で、ＰＥＣＬレベル（通常はハイレベ
ルがＶＤＤ−０．９ＶでローレベルがＶＤＤ−１．７Ｖ
程度）を発生する。ＰＥＣＬ−ＣＭＯＳレベル変換部７
では、このＰＥＣＬレベルとレファレンス電圧入力端子
８に印加されたレファレンス電圧Ｖｒｅｆ（通常はＶＤ
Ｄ−１．３Ｖ程度）とを比較し、出力端子９にフルスイ
ングのＣＭＯＳレベルを出力する。この時、負荷部６と
レベルシフト部５を通じてＶＤＤから入力端子４に流れ
出す電流が、入力端子４に印加されるＥＣＬレベルに悪
影響を及ぼさないように、負荷部６とレベルシフト部５
の等価抵抗値を終端抵抗値３（例えば５０Ω）に比べて
十分大きく（例えば１０倍程度）する必要がある。更
に、入力端子４に印加されたＥＣＬレベルの信号振幅
（通常０．８Ｖ程度）の減衰を抑え、ＰＥＣＬレベルに
変換し、レベル変換の感度の劣化を避けるため、負荷部
６の等価抵抗値をレベルシフト部５の等価抵抗値に比べ
て十分大きく（例えば５〜１０倍程度）する必要もあ
る。
【００２３】なお、ＰＥＣＬ−ＣＭＯＳレベル変換部７
の回路構成については、当該技術に関わる技術者には広
く知られているので詳しく説明しないが、例えば、ｎＭ
ＯＳトランジスタを用いた差動対に負荷と定電流源を接
続し、負荷からの相補出力にカレントミラー回路を接続
してフルスイングＣＭＯＳレベルに変換することが一般
的に行われている。
の回路構成については、当該技術に関わる技術者には広
く知られているので詳しく説明しないが、例えば、ｎＭ
ＯＳトランジスタを用いた差動対に負荷と定電流源を接
続し、負荷からの相補出力にカレントミラー回路を接続
してフルスイングＣＭＯＳレベルに変換することが一般
的に行われている。
【００２４】（第２の具体例）図３は、本発明に係わる
レベル変換回路の第２の具体例の構造を示す図であっ
て、これらの図には、レベルシフト部５は、ＰＮ接合ダ
イオードＤ１Ａ〜Ｄ１Ｄで構成すると共に、前記負荷部
６は、ゲート電極をグランドに、ソース電極を正電源Ｖ
ＤＤに夫々接続したｐＭＯＳトランジスタＭ２で構成し
たレベル変換回路が示され、更に、前記ＰＮ接合ダイオ
ードを複数個直列に接続して前記レベルレベルシフト部
５を構成しているレベル変換回路が示されている。
レベル変換回路の第２の具体例の構造を示す図であっ
て、これらの図には、レベルシフト部５は、ＰＮ接合ダ
イオードＤ１Ａ〜Ｄ１Ｄで構成すると共に、前記負荷部
６は、ゲート電極をグランドに、ソース電極を正電源Ｖ
ＤＤに夫々接続したｐＭＯＳトランジスタＭ２で構成し
たレベル変換回路が示され、更に、前記ＰＮ接合ダイオ
ードを複数個直列に接続して前記レベルレベルシフト部
５を構成しているレベル変換回路が示されている。
【００２５】以下に、第２の具体例を更に詳細に説明す
る。
る。
【００２６】第１の具体例と同様に、入力端子４には、
ＥＣＬレベル（通常はハイレベルが−０．９Ｖでローレ
ベルが−１．７Ｖ程度）が印加される。ＰＮ接合ダイオ
ード（Ｄ１Ａ、Ｄ１Ｂ、Ｄ１Ｃ、Ｄ１Ｄ）が直列接続さ
れたレベルシフト部５では、入力端子４に印加されたこ
のＥＣＬレベルをＶＤＤ側にレベルシフトする。ＰＮ接
合ダイオードのオン電圧を約０．８Ｖとすると、ＶＤＤ
側へ約３．２Ｖレベルシフトされる。即ち、−１．３Ｖ
を中心とするＥＣＬレベルが、＋１．９Ｖを中心とする
ＰＥＣＬレベルへ変換される。ＰＥＣＬ−ＣＭＯＳレベ
ル変換部７では、このＰＥＣＬレベルとレファレンス電
圧入力端子８に印加されたレファレンス電圧（＋１．９
Ｖ）とを比較し、出力端子にフルスイングのＣＭＯＳレ
ベルを出力する。
ＥＣＬレベル（通常はハイレベルが−０．９Ｖでローレ
ベルが−１．７Ｖ程度）が印加される。ＰＮ接合ダイオ
ード（Ｄ１Ａ、Ｄ１Ｂ、Ｄ１Ｃ、Ｄ１Ｄ）が直列接続さ
れたレベルシフト部５では、入力端子４に印加されたこ
のＥＣＬレベルをＶＤＤ側にレベルシフトする。ＰＮ接
合ダイオードのオン電圧を約０．８Ｖとすると、ＶＤＤ
側へ約３．２Ｖレベルシフトされる。即ち、−１．３Ｖ
を中心とするＥＣＬレベルが、＋１．９Ｖを中心とする
ＰＥＣＬレベルへ変換される。ＰＥＣＬ−ＣＭＯＳレベ
ル変換部７では、このＰＥＣＬレベルとレファレンス電
圧入力端子８に印加されたレファレンス電圧（＋１．９
Ｖ）とを比較し、出力端子にフルスイングのＣＭＯＳレ
ベルを出力する。
【００２７】（第３の具体例）図４は、本発明に係わる
レベル変換回路の第３の具体例の構造を示す図であっ
て、これらの図には、レファレンス電圧の入力端子８
と、一端が前記レファレンス電圧の入力端子８に接続さ
れる第２のレベルシフト部１５と、一端が前記第２のレ
ベルシフト部１５に接続され、他端が正電源ＶＤＤに接
続された前記第２のレベルシフト部１５の第２の負荷部
１６とを設け、前記第２のレベルシフト部１５でレベル
シフトされた電圧を前記ポジティブＥＣＬ−ＣＭＯＳレ
ベル変換部７の基準電圧Ｖｒｅｆにするように構成した
ことを特徴とするレベル変換回路が示されている。
レベル変換回路の第３の具体例の構造を示す図であっ
て、これらの図には、レファレンス電圧の入力端子８
と、一端が前記レファレンス電圧の入力端子８に接続さ
れる第２のレベルシフト部１５と、一端が前記第２のレ
ベルシフト部１５に接続され、他端が正電源ＶＤＤに接
続された前記第２のレベルシフト部１５の第２の負荷部
１６とを設け、前記第２のレベルシフト部１５でレベル
シフトされた電圧を前記ポジティブＥＣＬ−ＣＭＯＳレ
ベル変換部７の基準電圧Ｖｒｅｆにするように構成した
ことを特徴とするレベル変換回路が示されている。
【００２８】以下に、第３の具体例を更に詳細に説明す
る。
る。
【００２９】前記第１の具体例と同様に、入力端子８に
は、ＥＣＬレベル（通常はハイレベルが−０．９Ｖでロ
ーレベルが−１．７Ｖ程度）が印加される。第1の具体
例と異なる点は、負のＥＣＬレベルを、第２のレベルシ
フト部１５とこのレベルシフト部１５に直列に接続され
た負荷部１６とからなるレベル変換回路（Ｍ１Ｃ、Ｍ１
Ｄ、Ｍ２Ａ）に印加していることである。これにより、
レファレンス電圧入力端子８には、ＥＣＬロジック回路
のレファレンス電圧（通常−１．３Ｖ程度）を使用で
き、ＰＥＣＬ用の新たなレファレンス電圧を発生させる
必要がないという利点がある。
は、ＥＣＬレベル（通常はハイレベルが−０．９Ｖでロ
ーレベルが−１．７Ｖ程度）が印加される。第1の具体
例と異なる点は、負のＥＣＬレベルを、第２のレベルシ
フト部１５とこのレベルシフト部１５に直列に接続され
た負荷部１６とからなるレベル変換回路（Ｍ１Ｃ、Ｍ１
Ｄ、Ｍ２Ａ）に印加していることである。これにより、
レファレンス電圧入力端子８には、ＥＣＬロジック回路
のレファレンス電圧（通常−１．３Ｖ程度）を使用で
き、ＰＥＣＬ用の新たなレファレンス電圧を発生させる
必要がないという利点がある。
【００３０】また、レファレンス電圧入力端子８に入力
端子４と相補のＥＣＬ信号を入力し、レベル変換回路を
差動構成で動作させれば、コモンモードノイズ耐性が向
上し、より高速な信号伝達が可能になるという利点もあ
る。
端子４と相補のＥＣＬ信号を入力し、レベル変換回路を
差動構成で動作させれば、コモンモードノイズ耐性が向
上し、より高速な信号伝達が可能になるという利点もあ
る。
【００３１】
【発明の効果】本発明に係わるレベル変換回路は、上述
のように構成したので、以下の効果を奏する。
のように構成したので、以下の効果を奏する。
【００３２】第１の効果は、伝達する信号にスクランブ
ルを施すとか、８Ｂ１０Ｂコーディングを行う等のマー
ク率を５０％に維持する（ＤＣレベルをバランスさせ
る）ための信号処理が不要で、伝達する信号に制約やオ
ーバーヘッドがないことである。
ルを施すとか、８Ｂ１０Ｂコーディングを行う等のマー
ク率を５０％に維持する（ＤＣレベルをバランスさせ
る）ための信号処理が不要で、伝達する信号に制約やオ
ーバーヘッドがないことである。
【００３３】その理由は、信号経路にキャパシタを介し
たＡＣ接続を使用せずに、負電源のＥＣＬまたはＧａＡ
ｓロジック回路レベルから正電源のＣＭＯＳロジック回
路レベルにレベル変換しているからである。
たＡＣ接続を使用せずに、負電源のＥＣＬまたはＧａＡ
ｓロジック回路レベルから正電源のＣＭＯＳロジック回
路レベルにレベル変換しているからである。
【００３４】第２の効果は、ゲートアレイ等の標準的な
ＡＳＩＣ設計手法との親和性が高く、ＡＳＩＣの入力バ
ッファとしてＣＭＯＳロジック回路との混載が容易なこ
とである。
ＡＳＩＣ設計手法との親和性が高く、ＡＳＩＣの入力バ
ッファとしてＣＭＯＳロジック回路との混載が容易なこ
とである。
【００３５】その理由は、終端抵抗を介して入力端子か
らＶＴＴが印加されるものの、本発明のレベル変換回路
に負電源のＶＥＥまたはＶＴＴを直接印加する必要がな
いので、電源分配、電源間のＥＳＤ保護、電源投入シー
ケンス制約等が不要だからである。
らＶＴＴが印加されるものの、本発明のレベル変換回路
に負電源のＶＥＥまたはＶＴＴを直接印加する必要がな
いので、電源分配、電源間のＥＳＤ保護、電源投入シー
ケンス制約等が不要だからである。
【００３６】第３の効果は、コスト上昇を抑制できるこ
とである。
とである。
【００３７】その理由は、一般的に高価なＢｉＣＭＯＳ
プロセスを用いず、標準的なデジタルＣＭＯＳプロセス
を用いて本発明のレベル変換回路を実現できるからであ
る。
プロセスを用いず、標準的なデジタルＣＭＯＳプロセス
を用いて本発明のレベル変換回路を実現できるからであ
る。
【図１】本発明のレベル変換回路の構成を示すブロック
図である。
図である。
【図２】第１の具体例のレベル変換回路である。
【図３】第２の具体例のレベル変換回路である。
【図４】第３の具体例のレベル変換回路である。
【図５】第１の従来例のレベル変換回路である。
【図６】第２の従来例のレベル変換回路である。
１ ＥＣＬロジック回路 ２ 伝送線路 ３ 終端抵抗 ４ 入力端子 ５、１５ レベルシフト部 ６、１６ 負荷部 ７ ＰＥＣＬ−ＣＭＯＳレベル変換部 ８ レファレンス電圧入力端子 ９ 入力端子 １０ ＣＭＯＳロジック回路 Ｍ１Ａ、Ｍ１Ｂ、Ｍ５ ｎＭＯＳトランジスタ Ｍ２、Ｍ３、Ｍ４ ｐＭＯＳトランジスタ Ｄ１Ａ、Ｄ１Ｂ、Ｄ１Ｃ、Ｄ１Ｄ ＰＮ接合ダイオード Ｑ１、Ｑ２ ＮＰＮバイポーラトランジスタ Ｒ１、Ｒ２、Ｒ３、Ｒ４ 抵抗 Ｖｒｅｆ レファレンス電圧
Claims (7)
- 【請求項１】 負のＥＣＬレベルを正のＣＭＯＳレベル
に変換するためのレベル変換回路であって、 前記負のＥＣＬレベルを入力するこのレベル変換回路の
入力端子と、一端が前記入力端子に接続されるレベルシ
フト部と、一端が前記レベルシフト部に接続され、他端
が正電源に接続された前記レベルシフト部の負荷部と、
前記レベルシフト部でレベルシフトされた電圧を基準電
圧と比較してＣＭＯＳレベルに変換するポジティブＥＣ
Ｌ−ＣＭＯＳレベル変換部とで構成したことを特徴とす
るレベル変換回路。 - 【請求項２】 前記レベルシフト部は、ゲート電極とド
レイン電極とを短絡したｎＭＯＳトランジスタで構成す
ると共に、前記負荷部は、ゲート電極をグランドに、ソ
ース電極を正電源に夫々接続したｐＭＯＳトランジスタ
で構成したことを特徴とする請求項１記載のレベル変換
回路。 - 【請求項３】 前記レベルシフト部のゲート電極とドレ
イン電極とを短絡したｎＭＯＳトランジスタは、複数個
直列に接続されていることを特徴とする請求項２記載の
レベル変換回路。 - 【請求項４】 前記レベルシフト部は、ＰＮ接合ダイオ
ードで構成すると共に、前記負荷部は、ゲート電極をグ
ランドに、ソース電極を正電源に夫々接続したｐＭＯＳ
トランジスタで構成したことを特徴とする請求項１記載
のレベル変換回路。 - 【請求項５】 前記ＰＮ接合ダイオードを複数個直列に
接続して前記レベルレベルシフト部を構成していること
を特徴とする請求項４記載のレベル変換回路。 - 【請求項６】 レファレンス電圧の入力端子と、一端が
前記レファレンス電圧の入力端子に接続される第２のレ
ベルシフト部と、一端が前記第２のレベルシフト部に接
続され、他端が正電源に接続された前記第２のレベルシ
フト部の第２の負荷部とを設け、前記第２のレベルシフ
ト部でレベルシフトされた電圧を前記ポジティブＥＣＬ
−ＣＭＯＳレベル変換部の基準電圧にするように構成し
たことを特徴とする請求項1乃至５の何れかに記載のレ
ベル変換回路。 - 【請求項７】前記レベル変換回路をＣＭＯＳロジック回
路と同一の半導体チップに集積し、この半導体チップを
ＣＭＯＳプロセスで形成したことを特徴とする請求項1
乃至６の何れかに記載のレベル変換回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15011599A JP3252830B2 (ja) | 1999-05-28 | 1999-05-28 | レベル変換回路 |
| DE10026158A DE10026158A1 (de) | 1999-05-28 | 2000-05-26 | Pegelumsetzungsschaltung |
| US09/580,576 US6320413B1 (en) | 1999-05-28 | 2000-05-30 | Level conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15011599A JP3252830B2 (ja) | 1999-05-28 | 1999-05-28 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000341108A JP2000341108A (ja) | 2000-12-08 |
| JP3252830B2 true JP3252830B2 (ja) | 2002-02-04 |
Family
ID=15489825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15011599A Expired - Fee Related JP3252830B2 (ja) | 1999-05-28 | 1999-05-28 | レベル変換回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6320413B1 (ja) |
| JP (1) | JP3252830B2 (ja) |
| DE (1) | DE10026158A1 (ja) |
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|---|---|---|---|---|
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| JP3485559B1 (ja) | 2002-06-24 | 2004-01-13 | 沖電気工業株式会社 | 入力回路 |
| US7535320B2 (en) * | 2005-07-12 | 2009-05-19 | U.S. Monolithics, L.L.C. | Phase shifter with flexible control voltage |
| TWI278093B (en) * | 2005-07-15 | 2007-04-01 | Novatek Microelectronics Corp | Level shifter ESD protection circuit with power-on-sequence consideration |
| US7688110B2 (en) * | 2008-01-07 | 2010-03-30 | Honeywell International, Inc. | System for providing a complementary metal-oxide semiconductor (CMOS) emitter coupled logic (ECL) equivalent input/output (I/O) circuit |
| US7633311B2 (en) * | 2008-01-08 | 2009-12-15 | National Semiconductor Corporation | PECL/LVPECL input buffer that employs positive feedback to provide input hysteresis, symmetric headroom, and high noise immunity |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4891535A (en) * | 1988-12-20 | 1990-01-02 | Tektronix, Inc. | Single supply ECL to CMOS converter |
| JP2855802B2 (ja) * | 1990-06-27 | 1999-02-10 | 日本電気株式会社 | レベル変換回路 |
| JPH04286419A (ja) | 1991-03-15 | 1992-10-12 | Nec Eng Ltd | レベル変換回路 |
| JP2765331B2 (ja) | 1992-01-29 | 1998-06-11 | 日本電気株式会社 | レベル変換回路 |
| JPH06196995A (ja) | 1992-12-22 | 1994-07-15 | Nec Corp | 論理レベル変換回路及びそれを用いた論理回路 |
| JP2827854B2 (ja) | 1993-11-02 | 1998-11-25 | 日本電気株式会社 | 半導体集積回路 |
| JP2728039B2 (ja) | 1995-07-28 | 1998-03-18 | 日本電気株式会社 | Ｅｃｌ−ｃｍｏｓレベル変換回路 |
| JPH1013209A (ja) | 1996-06-25 | 1998-01-16 | Mitsubishi Electric Corp | 半導体集積回路 |
| US5754059A (en) * | 1997-01-14 | 1998-05-19 | International Business Machines Corporation | Multi-stage ECL-to-CMOS converter with wide dynamic range and high symmetry |
| IT1292096B1 (it) * | 1997-06-05 | 1999-01-25 | Sgs Thomson Microelectronics | Circuito convertitore da logica bipolare a logica cmos a elevata velocita' |
-
1999
- 1999-05-28 JP JP15011599A patent/JP3252830B2/ja not_active Expired - Fee Related
-
2000
- 2000-05-26 DE DE10026158A patent/DE10026158A1/de not_active Withdrawn
- 2000-05-30 US US09/580,576 patent/US6320413B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
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| US6320413B1 (en) | 2001-11-20 |
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|---|---|---|---|
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