JPH02290327A - デジタル・インタフェース回路、デジタル入力回路及びデジタル変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、異なるロジック・ファミリのデジタル電子回
路間に機能的互換性を与えるデジタル・インタフェース
回路、特にバイポーラ・デジタル回路及び相補形メタル
・オキサイド・セミコンダクタ（ＣＭＯＳ）間のインタ
フェースとして機能する回路に関する。

［従来の技術］ デジタル電子回路は、種々のロジック・ファミリの内の
１つの動作特性に応じて機能するように設計されている
。これらのロジック・ファミリには、ＣＭＯＳトランジ
スタを使用したファミリ＜ＣＭＯＳデジタル回路）と、
トランジスタートランジスタ論理回路（ＴＴＬ）および
エミッタ結合ファミリ（ＥＣＬ）の様なバイポーラ接合
トランジスタを使用したファミリ　（バイポーラ・デジ
タル回路）とがある。各ロジック・ファミリは、異なる
動作制約のもとでの使用に適するように動作特性が異な
る。このような回路はシリコンおよびガリウムひ素を含
む種々の半導体から製造されるが、以下の説明はシリコ
ンから製造する回路の動作特性を例に挙げて行う。

バイポーラ−ＣＭＯＳ回路と呼ばれる１個のデジタル集
積回路では、異なる構成部分にバイポーラ素子およびＣ
ＭＯＳデジタル素子を使用することが望ましい場合があ
る。その第１の例としては、大規模集積方法で製造され
たＣＭＯＳデジタル集積回路の動作周波数は、相互接続
されたＣＭＯ　Ｓトランジスタ間の容量によって、これ
らトランジスタ自体のスイッチング速度よりも制限され
る。

そこで、電流増幅器として構成した複数のバイポーラ・
トランジスタを使用すると大規模ＣＭＯ　Ｓデジタル回
路の速度制限キャパシタンスを補償でき、その結果、Ｃ
ＭＯＳデジタル回路よりも動作周波数が高いバイポーラ
−ＣＭＯＳデジタル回路を形成できる。第２の例として
は、１個の集積回路内でＣＭＯＳＩ−ランジスタ及びバ
イポーラ・トランジスタの大規模集積を行うと、集積回
路上での完全な電子システムの製造が可能になる。しか
し、補償されていないバイポーラ回路およびＣＭＯＳデ
ジタル回路の動作特性は多くの点で異なり、その結果、
これらの回路をインタフェースすることが困難である。

［発明が解決しようとする課題］ ＥＣＬファミリ用に設計したハイポーラ・デジタル回路
の場合、ＣＭＯＳ回路との第１の違いは論理信号レベル
である。比較のために、これらの回路を＋５■の電源で
動作させると、ＥＣＬ回路の高及び低論理信号レベルは
、夫々＋４．１■及び＋　３．　３　Ｖになる。これに
対して、高密度ＣＭＯ　Ｓ回路の高及び低論理信号レベ
ルは、夫々＋５■および０■である。また第２の違いは
、ＥＣＬ回路の論理信号電圧レベルが温度変化に応じて
変化することに対して、ＣＭＯＳ回路の論理信号電圧レ
ベルは、動作温度の全範囲にわたり略一定であることで
ある。更に第３の違いは、ＣＭＯＳ回路に使用するｎチ
ャンネル及びｐチャンネル電界効果トランジスタ（ＦＥ
Ｔ）は、互いにスレッショルド電圧特性が異なり、製造
工程の変化に影響を受け易い。これに対し、ＥＣＬ回路
に使用するｎ．　ｐｎバイポーラ接合トランジスタは製
造工程の変化にあまり影響を受けない。ＣＭＯＳデジタ
ル回路のｎおよびＰチャンネル・トランジスタのスレッ
ショルド電圧特性が異なるために、高及び低ロジック信
号のスレッショルド・レベルが電源電圧の３０％又は７
０％に変化する。それにより、高及び低論理信号に関し
て伝播遅延時間が異なる。

したがって、ＥＣＬ回路およびＣＭＯＳ回路間に機能的
互換性を与えるインタフェースに必要な要件は、これら
の回路の論理信号電圧レベルの違いを補償し、ＥＣＬ論
理信号電圧レベルの温度による変化を補償し、更に共通
のＣＭＯＳ論理信号電圧スレッショルドを使用可能にす
ることである。

マギー（Ｍａｇｅｅ）の発明による米国特許第４，５７
８，６　０　０号明細書は、高及び低ＣＭＯＳ論理信号
レベル用に共通の論理スレッショルド電圧が使用可能に
なるＣＭＯＳバッファ回路を開示している。この発明で
は、論理スレッショルド電圧は、回路に使用するｎ及び
ｐチャンネルＦＥＴの異なるスレノショルド電圧特性と
は独立している。

マギーによるＣＭＯＳバッファ回路は、第５図に示す従
来のＣＭＯＳインバータ（１　０）を含んでいる。イン
バータ（１０）は、ｎチャンネル・トランジスタ（１２
）及びｐチャンネル・トランジスタ（１６）から成り、
これらの各ゲート端子（１６）及び（１８）は電気的に
互いに接続され、各ドレイン端子（２０）及び（２２）
も電気的に互いに接続されている。ゲート端子（１６）
及び（１日）はインバータ（１０）の入力端子（２４）
を形成し、ドレイン端子（２０）及び（２２）はインバ
ータ（１０）の出力端子（２６）を形成する。ｎチャン
ネル・トランジスタ（１２）のソース端子（２８）は負
電圧源導体−Ｖｄｄに電気的に接続され、Ｐチャンネル
・トランジスタ（１４）のソース端子（３０）は正電圧
源導体＋Ｖｄｄに電気的に接続され、ソース端子（２８
）及び（３０）はインバータ（１０）のバイアス電圧端
子となる。

インバータ（１０）の出力端子（２６）には、入力端子
（２４）に供給されたＣＭＯＳ論理信号に関連する反転
されたＣＭＯＳ論理信号が現れる。

第６図に、インバータ（１０）を使用したマギーのＣＭ
ＯＳバッファ回路（３２）を示す。１対のｎチャンネル
及びｐチャンネル・オフセット・トランジスタ（３４）
及び（３６）は、夫々ｎチャンネル及びｐチャンネル・
トランジスタ（１２）及び（１４）にオフセット電圧を
供給する。オフセット電圧が発生し、ｎチャンネル及び
ｐチャンネル・トランジスタ（１２）及び（１４）に供
給される動作を以下に説明する。ｐチャンネル・オフセ
ット・トランジスタ（３４）のゲート端子（３８）及び
ドレイン端子（４０）は、負電圧源導体−Ｖｄｄに電気
的に接続される。ｐチャンネル・オフセット・トランジ
スタ（３４）のソース端子（４２）及びｎチャンネル・
トランジスタ（１２）のソース端子（２８）にはｐチャ
ンネル・スレッショルド電圧に比例した電圧分だけーＶ
ｄｄからオフセットした電圧が生じる。同様に、ｎチャ
ンネル・オフセット・トランジスタ（３６）のゲート（
４４）及びドレイン端子（４６）は、正電圧源導体＋Ｖ
ｄｄに電気的に接続される。ｎチャンネル・オフセット
・トランジスタ（３６）のソース端子（４０）及びｐチ
ャンネル・トランジスタ（１４）のソース端子（３０）
にｎチャンネル・スレッショルド電圧に比例した電圧分
だけ＋Ｖｄｄからオフセットした電圧が生じる。インバ
ータ（１０）の入力端子（２４）及び出力端子（２６）
は、夫々バッファ回路（３２）の入力端子及び出力端子
となる。

Ｐチャンネル及びｎチャンネル・オフセット・トランジ
スタ（３４）及び（３６）は、インバータ（１０）のｎ
チャンネル及びｐチャンネル・トランジスタ（１２）及
び（１４）と共に２対の対称的相補形トランジスタ回路
を形成する。この回路では、ｎチャンネル及びｐチャン
ネル・トランジスタ（１２）及び（１４）の異なるスレ
ッショルド電圧特性とは独立した論理スレッショルド電
圧が得られる。即ち、この構成によると、電圧Ｖｄｄ及
び＋Ｖｄｄの中間値の安定した論理スレッショルド電圧
が得られる。これに比較すると、オフセット・トランジ
スタ（３４）及び（３６）を接続しないインバータ（１
０）は、ｎチャンネル・トランジスタ（１２）及びＰチ
ャンネル・トランジスタ（１４）のスレッショルド電圧
特性の変化により、論理スレッショルド電圧を正確に設
定できない。

しかし、マギーのＣＭＯＳバッファ回路（３２）には、
インバータ（１０）のスイッチング動作期間の負帰還電
流により生ずる高出力インピーダンスに起因する問題が
ある。この問題とは、出力電流はオフセット・トランジ
スタ（３４）及び（３６）の一方のインピーダンスを介
して流れるので、トランジスタ（１２）及び（１４）に
有効使用できる駆動電圧が減少することである。その結
果、接続した負荷容量を駆動するバッファ回路（３２）
の機能が低下し、回路動作の最高スイッチング速度がイ
ンバータ（１０）だけの場合に比較して約１桁分遅くな
る。したがって、マギーのＣＭＯＳバッファ回路では充
分な動作速度が得られず、バイポーラ回路及びＣＭＯＳ
デジタル回路間のインタフェース内の使用には適さない
。

〔課題を解決するための手段及び作用］本発明のデジタ
ル・インタフェース回路は、デジタル変換回路及びデジ
タル入力回路から成り、ハイポーラ・デジタル回路及び
ＣＭＯＳデジタル回路間に接続される。デジタル変換回
路は、バイポーラ・デジタル回路からバイポーラ論理信
号を受け取り、所定のオフセット電圧成分及びバイポー
ラ論理信号に比例した信号成分を含む中間論理信号を発
生する。デジタル入力回路は、この中間論理信号の上記
所定のオフセット電圧成分に略等しい高および低論理信
号に共通の論理スレッショルド電圧を発生し、この論理
スレッショルド電圧を基準にして上記バイポーラ論理信
号に比例する信号に対応するＣＭＯＳ論理信号を発生し
、ＣＭＯＳデジタル回路に供給する。

また、本発明のデジタル入力回路では、電圧オフセント
回路で第１及び第２ＣＭＯＳ供給電圧をオフセントし、
インピーダンス変換回路に供給する。このインピーダン
ス変換回路の出力インピーダンスは、電圧オフセット回
路に比較して低い。

インピーダンス変換回路の第１及び第２出力信号は、相
補接続した電界効果ト与ンジスタ対から成る出力回路に
供給電圧として加える。この出力回路の入力端子に論理
信号を入力し、出力端子からは第１及び第２ＣＭＯＳ供
給電圧間の特定値を共通のスレッシゴルド電圧として入
力論理信号に応じたＣＭＯＳ論理信号が得られる。

更に、本発明のデジタル変換回路では、共通モード電圧
及び互いに極性が異なる信号電圧を含む相補形のバイポ
ーラ論理信号が第１及び第２電流発生手段に入力される
。第１及び第２電流発生手段は、共通モード電圧及びバ
イポーラ論理信号に夫々比例した第１及び第２電流を発
生し、夫々第１及び第２電流ミラー回路の各一方の端子
に供給する。第１及び第２電流ミラー回路の各他方の端
子には夫々第１及び第２バイアス抵抗器を接続し、更に
第１及び第２電流ミラー回路間に導体を接続する。第２
電流ミラー回路の出力端からはパイボ−ラ論理信号の大
きさに比例し、且つ所定電圧に対して対称に位置する出
力信号が得られる。

〔実施例］ 第１図は本発明のデジタル・インタフェース回路を説明
するためのブロック図を示す。この図において、バイポ
ーラ−ＣＭＯＳ形インタフェース回路（５０）は、バイ
ポーラ・トランジスタで構成したデジタル回路（５２）
（バイポーラ回路（５２））及びＣＭＯＳ｝ランジスタ
で構成したデジタル回路（５４）（ＣＭＯＳ回路（５４
））間のインタフェースとして働く。ここでは、バイポ
ーラ・デジタル回路（５２）には、エミンタ結合論理（
ＥＣＬ）デジタル回路を使用する。また、ＣＭＯＳ回路
（５４）には、ＣＭＯＳトランジスタで構成した入力回
路段を含むハイポーラ・デジタル回路を使用する。イン
タフェース回路（５０）は、デジタル変換回路（５６）
及びＣＭＯＳデジタル人力回路（５８）から成り、これ
ら２つの回路は共に働いてＥＣＬ信号を受け取り、この
信号からＣＭＯＳ出力信号を形成する。デジタル変換回
路（５６）は、バイポーラ回路（５２）から相補形ＥＣ
Ｌ論理出力信号Ｄ及びＤが供給される入力端子（６０）
及び（６２）を有ずる。デジタル変形回路（５６）は受
け取ったＥＣＬ信号を基に、ＣＭＯＳデジタル入力回路
（５日）で設定された共通論理スレッショルド電圧に対
して対称に位置する電圧波形を持つ中間論理信号を発生
する。ＣＭＯＳデジタル入力回路（５８）はその入力端
子（６４）にこの中間論理信号を受け取り、この信号を
基にＣＭＯＳ回路（５４）の入力端子（６６）に供給す
るＣＭＯＳ出力信号を形成する。

第２図は第１図に示したＣＭＯＳデジタル人力回路（５
８）の回路構成を示す。ＣＭＯＳデジタル入力回路（５
８）は、ｎチャンネル及びｐチャンネルＭＯＳ　　ＦＥ
Ｔのスレッショルド電圧に比例したオフセット電圧を発
生する電圧オフセット回路（７０）を含む。電圧オフセ
ット回路（７０）はマギーのＣＭＯＳパッファ回路（３
２）に類似しているが、ＣＭＯＳバッファ回路（３２）
の入力端子（２４）及び出力端子（２６）が電気的に接
続されている点が異なる。電圧オフセット回路（７０）
は、ｐチャンネル・トランジスタ（３４）のソース端子
（４２）に負オフセット電圧を生じ、ｎチャンネル・ト
ランジスタ（３６）のソース端子Ｃ４８）に正オフセッ
ト電圧を生じる。

１対の同様の電圧フォロア増幅器（７２）及び（７４）
には、夫々正及び負オフセット電圧が供給される。電圧
フォロア増幅器（７２）は演算増幅器（７６）から成り
、その正入力端子（７８）にはｎチャンネル・トランジ
スタ（３６）のソース端子（４８）からの正オフセット
電圧を供給する。演算増幅器（７６）の負入力端子（８
ｏ）は、その出力端子（８２）に接続する。同様に、電
圧フォロア増幅器（７４）は演算増幅器（８６）から成
り、その正入力端子（８８）にはｐチャンネル・トラン
ジスタ（３４）のソース端子（４２）からの負オフセッ
ト電圧を供給する。演算増幅器（８６）の負入力端子（
９０）は、その出力端子（９２）に接続する。電圧フォ
ロア増幅器（７２）及び（７４）は、インピーダンス変
換回路（９４）として働き、ｎチャンネル・トランジス
タ（３６）のソース端子（４８）及びＰチャンネル・ト
ランジスタ（３４）のソース端子（４２）の出力インピ
ーダンスを効果的に減少させる。

電圧フォロア増幅器（７２）及び（７４）の出力端子（
８２）及び（９２）は、正及び負オフセット電圧をＣＭ
ＯＳインバータ回路（１００）の各々のバイアス電圧端
子に供給する。ＣＭＯＳインバータ回路（１００）は、
ｎチャンネル・トランジスタ（１０２）及びｐチャンネ
ル・トランジスタ（１０４）から成り、各ゲート端子（
１０６）及び（１０Ｂ）は電気的に互いに接続し、各ド
レイン端子（１１０）及び（１１２）も電気的に互いに
接続する。インバータ（１００）は、ｐチャンネル・ト
ランジスタ（１０４）のソース端子（１１Ｂ）に正オフ
セット電圧を受け取り、ｎチャンネル・トランジスタ（
１０２）のソース端子（１１６）に負オフセット電圧を
受け取る。

ゲート端子（’１０６）及び（１０８）はＣＭＯＳデジ
タル入力回路（５８）の入力端子（６４）を形成し、ド
レイン端子（１１０）及び（１１２）はインタフェース
回路（５０）の出力端子を形成する。このインタフェー
ス回路（５ｏ）の出力は、ＣＭＯＳ回路（５４）の入力
端子（６６）に供給する。インバータ回路（１００）は
、結合した論理インバータ及び論理コンバータとして働
き、入力端子（６４）に供給した中間論理信号に応答し
て、反転されたＣＭＯＳ論理信号をＣＭＯＳ回路（５４
）に供給する。

ｎチャンネル及びｐチャンネル形のトランジスタは、互
いに“相補形”゜であると、ここでは呼ぶ。

ｐチャンネル及びｎチャンネル・オフセット・トランジ
スタ（３４）及び（３６）は、インバータ回路（１００
）＠夫々ｎチャンネル及びｐチャンネル・トランジスタ
（１０２）及び（１０４）と共に２組の対称的相補形ト
ランジスタ対を形成する。これら２組のトランジスタ対
は共に働き、ｎチャンネル及びＰチャンネル・トランジ
スタ（１０２）及び（１０４）の異なるスレッショルド
電圧特性とは独立した論理スレッショルド電圧を供給す
る。この構成によれば、インバータ（１００）の出力電
圧波形が低論理信号レベルから高論理信号レベルに変化
する場合、またはその逆に変化する場合の基準となる共
通の安定した論理スレッショルド電圧が得られる。特に
、＋５Ｖ及び＋ＯＶの正及び負の供給電圧では、共通論
理スレッショルド電圧は＋２．５■になる。

電圧フォロア増幅器（７２）及び（７４）のインピーダ
ンス変換作用より、デジタル入力回路（５８）はＣＭＯ
Ｓ論理インバータ回路のみの場合の約半分の最低速度で
動作するようになる。ＣＭＯＳ論理インバータ回路のみ
の場合より動作速度が低くなる理由は、ソース端子（１
１６）及び（１１８）間の電圧差が、正及び負電源導体
の電圧差の約半分になるからである。ＣＭＯＳデジタル
回路の動作速度は、正及び負電圧の電圧差の大きさに比
例する。

複数のインバーク（１００）を演算回路（７６）及び（
８６）の出力端子（８２）及び（９２）に電気的に接続
すると、デジタル入力回路（５８）が複数チャンネル構
成で動作可能になる。

第３図はデジタル変換回路（５６）の具体的回路を示す
。デジタル変換回路（５６）は第１電流発生回路段とし
て働くダイオード接続したＮＰＮバイポーラ接合トラン
ジスタ（１３０）と、第２電流発生回路段として働くダ
イオード接続したＮＰＮハイボーラ接合トランジスタ（
１３２）とを含む。トランジスタ（１３０）及び（１３
２）には、夫々ＥＣＬデジタル出力信号Ｄに比例した電
流が供給される。ＥＣＬデジタル出力信号Ｄは、共通モ
ード電圧Ｖｃｍ及び正又は負極性の信号電圧成分Ｖｓｉ
ｇから成る。トランジスタ（１３０）及び（１３２）に
より生じる電流は、夫々１対のＮＰＮバイポーラ接合ト
ランジスタ（１３４）及び（１３６）に送られる。トラ
ンジスタ（１３０）及び（１３４）と、トランジスタ（
１３２）及び（１３６）との各対は、電流ミラー回路と
して動作する。トランジスタ（１３４）及び（１３６）
は導線（１３Ｂ）を介して共に働き、電圧が信号電圧Ｖ
ｓｉｇに比例し、さらに電圧波形がＣＭＯ　Ｓデジタル
入力回路（５８）により設定された共通の論理スレッシ
ョルド電圧に対して対称的に位置する中間論理信号Ｖ　
ｉｎｔを発生する。この動作を以下に詳述する。

共通の回路接続点（１４４）で接続された２ｋオームの
第１人力抵抗器（１４０）及び２ｋオームの第２人力抵
抗器（１４２）には、夫々相補形ＥＣＬ論理入力信号Ｄ
及び／Ｄ　（Ｄの反転を意味する）が供給される。論理
人力信号Ｄ及び／Ｄは、例えば、夫々信号電圧成分十Ｖ
ｓｉｇ及び−Ｖｓｉｇを含んでいる。その結果、入力抵
抗器（１４０）及び（１４２）を流れる電流は、夫々信
号電圧成分＋Ｖｓｉｇ及び−Ｖｓｉｇに比例し、互いに
相殺し合い、回路接続点（１４４）には共通モード電圧
Ｖｃｍに比例した電流Ｉ，が供給される。特に、抵抗器
（１４０）及び（１４２）の各値を２Ｒとすると、電流
Ｉ，は次のように表される。

１．：　［Ｖｃｍ　＋　Ｖｓｉｇ］　／２Ｒ　＋　［Ｖ
ｃｍ　−Ｖｓｉｇ］　／２ＲｚＶｃｍ／Ｒ 電流１．は、トランジスタ（１３２）のコレクタ端子（
１４６）及びベース端子（１４８）と、トランジスタ（
１３６）のベース端子（１５０）に送られる。各トラン
ジスタ（１３２）及び（１３６）のエミッタ端子（１５
２）及び（１５４）は接地電位源（１５６）に接続する
。トランジスタ（１３２）及び（１３６）は第１トラン
ジスタ対（１５７）を形成し、トランジスタ（１３６）
はコレクタ端子（１５８）に電流Ｉ，に略等しい電流■
２を発生する。

１ｋオームの第３人力抵抗器（１６２）はＥＣＬ入力信
号Ｄを受け取り、入力信号Ｄの電圧即ち共通モード電圧
Ｖｃｍ及び信号電圧成分Ｖｓｉｇの和電圧に比例した電
流ｌ３を回路接続点（１６４）に送る。特に、抵抗器の
値をＲとすると電流Ｉ３は次のように表される。

１，Ｚ　［Ｖｃｍ　＋　Ｖｓｉｇ］　／Ｒ電流Ｉ３は、
トランジスタ（１３０）のコレクタ端子（１６６）及び
ベース端子（１６８）と、トランジスタ（１３４）のベ
ース端子（１７２）とに送られる。トランジスタ（１３
０）及び（１３４）の各エミッタ端子（１７６）及び（
１７８）は共に接地電位源に接続する。トランジスタ（
１３０）及び（１３４）は第２のトランジスタ対（１７
９）を形成し、トランジスタ（１３４）はそのコレクタ
端子（１８０）に電流■３に比例した電流Ｉ４を発生す
る。

導線（１３８）は、コレクタ端子（１８０）の電流から
コレクタ端子（１５Ｂ）の電流を減算する。その結果、
電流Ｉ４は（電流Ｉ３一電流■２）に略等しくなるが、
６ｋオームの第１バイアス抵抗器（１８６）に生ずるバ
イアス電流により増加される。抵抗器（１８６）は、Ｅ
ＣＬ電源Ｖｃｃ及びトランジスタ（１３６）のコレクタ
端子（１５Ｂ）間に接続される。抵抗器（１８６）の値
を６Ｒとすると、電流Ｉ４は次のように表される。

Ｉ，ｚＴ３−１，　　＋　　Ｖｃｃ／６Ｒ：　［Ｖｃｍ
　＋　Ｖｓｉｇ］　／Ｒ　−　Ｖｃｍ／Ｒ　＋　Ｖｃｃ
／６Ｒｚ　［６Ｖｓｉｇ　＋　Ｖｃｃ］　／６Ｒデジタ
ル変換回路（５６）は回路接続点（１８８）に、ＣＭＯ
Ｓデジタル入力回路（５８）の入力端子（６４）に送ら
れる中間論理信号Ｖ　ｉｎｔを発生する。中間論理信号
Ｖ　ｉｎｔは、ＥＣＬ供給電圧Ｖｃｃと３ｋオームの第
２バイアス抵抗器（１９０）の両端に生ずる電圧との電
圧差に略等しい。抵抗器（１９０）はＥＣＬ電源Ｖｃｃ
及び回路接続点（１８Ｂ）間に接続され、その両端には
電流Ｉ４に比例したオフセント電圧が生じる。特に、抵
抗器（１９０）の値を３Ｒとすると、中間論理信号Ｖｉ
ｎｔは次のように表される。

ＶｉｎｔｚＶｃｃ　　−　　１．Ｘ　　３Ｒ：Ｖｃｃ　
−　　（　　［６Ｖｓｉｇ　＋　Ｖｃｃ］　／６Ｒ）　
　Ｘ３ＲＺＶｃｃ／２　　−　　３Ｖｓｉｇ 以上の結果、ＥＣＬ論理信号Ｄは、デジタル入力回路（
５８）で発生される共通論理スレッショルド電圧に対し
て対称的に位置する電圧波形を持つ中間論理信号Ｖｔｎ
ｔに変換される。ＥＣＬ論理信号Ｄは増幅されて、デジ
タル入力回路（５８）で使用可能な高及び低論理信号レ
ベルを持つようになる。

特に、ＥＣＬ供給電圧Ｖｃｃが約＋５■の場合は、上記
の等弐のＶｃｃ／２の項により、デジタル入力回路（５
８）により生ずる共通論理スレッショルド電圧の大きさ
である＋２．５■のオフセット電圧が得られる。信号電
圧Ｖｓｉｇが約±０．４■の場合は、中間論理信号Ｖｉ
ｎｔＯ高及び低論理信号電圧は夫々＋３．７■及び＋１
．３■である。＋３．７■及び＋１．３■の論理信号電
圧は、夫々高及び低ＣＭＯＳ論理ステートとしてデジタ
ル入力回路（５８）を駆動するのに適切な大きさである
。

上述の電流の大きさの値の算出は、一次近似で行われる
。回路には複数の漏れ電流があり、この漏れ電流は相互
接続された異なるトランジスタのβに従って増幅される
。これらの漏れ電流の一部を補償するには、トランジス
タ（１３０）、（１３２）及び（１３６）の各々のエミ
ッタの面積が１μ×３μであるように構成し、更にトラ
ンジスタ（１３４）のエミッタの面積が１μ×１２μで
あるように構成して、漏れ電流を減少させる。

更には、抵抗器（１４０）、（１４２）、（１６２）、
（１８６）及び（１９０）の公称抵抗値を夫々６ｋオー
ム、６ｋオーム、３ｋオーム、１８ｋオーム及び４．５
ｋオームに変更する。

デジタル変換回路（５６）及びデジタル入力回路（５８
）は、夫々０〜＋５■及び約＋１．　２　５　Ｖ〜＋３
．　７　５　Ｖの異なる電源電圧を使用し、電気的ノイ
ズの抑制効果を高めている。特に、ＥＣＬデジタル信号
の高及び低論理信号レベル間の電圧差は比較的小さい。

ＣＭＯＳ電源により発生する比較的小さい電圧スパイク
は、ＣＭＯＳデジタル回路には影響しないが、ＥＣＬデ
ジタル信号の読み違いを引き起こす原因となることがあ
る。デジタル変換回路（５６）及びデジタル入力回路（
５８）に別々の電源を使用すると、このようなエラーの
防止に役立つ。

第４図では、第３図中の抵抗器（１９０）及び回路接続
点（１８８）間にショットキー・ダイオードを電気的に
接続した変更がなされている。ダイオード（１９２）を
追加したことで、第６図のデジタル変換回路（５６）の
温度補償特性が改良される。ダイオード（１９２）の他
に、第６図の回路（５６）を更に変更し、抵抗器（１４
０）、（１４２）、（１６２）、（１８６）及び（１９
２）の公称抵抗値を夫々６ｋオーム、６ｋ、３ｋ、３０
ｋ及び１．９ｋオームにする。

本発明はここに示し且つ説明した実施例のみに限定する
べきではなく、本発明の要旨を逸脱することな種々の変
形及び変更が可能であることは当業者には容易に理解で
きよう。

〔発明の効果〕

以上の説明から理解出来るように、本発明によれば、デ
ジタル変換回路は所定のオフセット電圧成分及び供給さ
れたバイポーラ論理信号に比例した信号成分を含む中間
論理信号を発生し、デジタル入力回路は所定のオフセン
１・電圧に略等しく高及び低論理信号に共通のスレッシ
ョルド電圧及び中間論理信号に対応するＣＭＯＳ論理信
号を発生する。この構成により本発明のデジタル・イン
タフェース回路は、バイポーラ・デジタル回路及びＣＭ
ＯＳデジタル回路間のレベルの違いを補償し、高及び低
論理レベルに対し共通のスレッショルド電圧を使用して
バイポーラ論理信号に比例した信号からＣＭＯＳ論理信
号を形成できる。

【図面の簡単な説明】

第１図はバイポーラ論理信号を受け取り、ＣＭＯＳ論理
信号を形成する本発明のデジタル・インタフェース回路
のブロック図、第２図は本発明のＣＭＯＳデジタル入力
回路の好適な実施例の回路図、第３図は本発明のデジタ
ル変換回路の好適な実施例の回路、第４図は本発明のデ
ジタル変換回路の他の実施例の回路図、第５図は従来の
ＣＭＯＳインバータ回路の回路図、第６図は従来のＣＭ
ＯＳパッファ回路の回路図を示す。 図中において、（３８）及び（４４）は第１及び第２電
界効果トランジスタ、（５０）はデジタル・インタフェ
ース回路、（５２）４；ｔパ゛イホーラ・デジタル回路
、（５４）はＣＭＯＳデジタル回路、（５６）はデジタ
ル変換向路、（５日）はインピーダンス変換回路、（７
０）は電圧オフセット回路、（１００）は出力回路、（
１３２）及び（１３６）は第１電流ミラー回路、（１３
０）及び（１３４）は第２電流ミラー回路、（１３８）
は導体、（１４０）及び（１６２）は第１電流発生手段
、（１４２）は第２電流発生手段、（１８６）及び（１
９０）は第１及び第２ハイアス抵抗器である。

Claims (1)

1. 【特許請求の範囲】 １、バイポーラ・デジタル回路及びＣＭＯＳデジタル回
   路間に接続されるデジタル・インタフェース回路におい
   て、 上記バイポーラ・デジタル回路からバイポーラ論理信号
   を受け取り、所定のオフセット電圧成分及び上記バイポ
   ーラ論理信号に比例した信号成分を含む中間論理信号を
   発生するデジタル変換回路と、 上記所定のオフセット電圧成分に略等しく高及び低論理
   信号に共通の論理スレッショルド電圧を基準に上記中間
   論理信号のバイポーラ信号に比例した信号成分に対応す
   るＣＭＯＳ論理信号を発生し、上記ＣＭＯＳデジタル回
   路に供給するデジタル入力回路と を具えることを特徴とするデジタル・インタフェース回
   路。 ２、第１及び第２ＣＭＯＳ供給電圧を出力する第１及び
   第２電圧源と、 相補形の第１及び第２電界効果トランジスタ対を有し、
   該トランジスタ対の各スレッショルド電圧に比例する電
   圧を上記第１及び第２ＣＭＯＳ供給電圧からオフセット
   させた第１及び第２ＣＭＯＳ供給オフセット電圧を発生
   する電圧オフセット回路と、 該第１及び第２ＣＭＯＳ供給オフセット電圧を受け取り
   、第１及び第２出力端子に出力し、上記電圧オフセット
   回路に比較し出力インピーダンスが低いインピーダンス
   変換回路と、 上記第１及び第２電界効果トランジスタに対して夫々相
   補形の第３及び第４電界効果トランジスタを有し、該第
   ３及び第４電界効果トランジスタのソース端子を上記イ
   ンピーダンス変換回路の第１及び第２出力端子に接続し
   、両ゲート端子を互いに接続して入力端子を形成し、両
   ドレイン端子を互いに接続して出力端子を形成した出力
   回路とを具え、 該出力回路の上記入力端子に論理信号を供給し、出力端
   子から上記論理信号に応じたＣＭＯＳ論理信号を得るこ
   とを特徴とするデジタル入力回路。 ３、共通モード電圧及びバイポーラ論理信号に夫々比例
   した第１及び第２電流を発生する第１及び第２電流発生
   手段と、 上記第１及び第２電流が夫々一方の端子に供給された第
   １及び第２電流ミラー回路と、上記第１及び第２電流ミ
   ラー回路の夫々他方の端子に一端を接続した第１及び第
   ２バイアス抵抗器と、 上記第１及び第２電流ミラー回路間に接続された導体と
   を具え、 上記第２電流ミラー回路の出力端から上記バイポーラ論
   理信号の大きさに比例し、且つ所定電圧に対し対称に位
   置する出力信号を得ることを特徴とするデジタル変換回
   路。