JP2848500B2 - インタフェースシステム - Google Patents
インタフェースシステムInfo
- Publication number
- JP2848500B2 JP2848500B2 JP3071802A JP7180291A JP2848500B2 JP 2848500 B2 JP2848500 B2 JP 2848500B2 JP 3071802 A JP3071802 A JP 3071802A JP 7180291 A JP7180291 A JP 7180291A JP 2848500 B2 JP2848500 B2 JP 2848500B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- output
- input
- potential
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018557—Coupling arrangements; Impedance matching circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
Description
【０００１】
【産業上の利用分野】この発明はインタフェースシステ
ムに関し、特に、出力側半導体装置の内部回路で生成さ
れたデータ信号を入力側半導体装置の内部回路に伝送す
るためのインタフェースシステムに関する。
ムに関し、特に、出力側半導体装置の内部回路で生成さ
れたデータ信号を入力側半導体装置の内部回路に伝送す
るためのインタフェースシステムに関する。
【０００２】
【従来の技術】図７は、ＣＭＯＳ回路により構成された
半導体集積回路装置（以下ＣＭＯＳＩＣと称す）に含ま
れる従来の出力回路を示す図である。この出力回路１０
０はＣＭＯＳインバータ形式の出力回路（ドライバ）で
ある。
半導体集積回路装置（以下ＣＭＯＳＩＣと称す）に含ま
れる従来の出力回路を示す図である。この出力回路１０
０はＣＭＯＳインバータ形式の出力回路（ドライバ）で
ある。
【０００３】出力回路１００は、ＮチャネルＭＯＳトラ
ンジスタ１０１，１０２、インバータ１０３，１０４，
１０５および出力パッド１０６を含む。インバータ１０
３，１０４，１０５は、順次大きな駆動能力を有する。
出力パッド１０６にはＩＣ外部の容量性負荷１０７が接
続される。インバータ１０３，１０４，１０５の各々
は、図８に示すように、ＰチャネルＭＯＳトランジスタ
１０８およびＮチャネルＭＯＳトランジスタ１０９を含
む。
ンジスタ１０１，１０２、インバータ１０３，１０４，
１０５および出力パッド１０６を含む。インバータ１０
３，１０４，１０５は、順次大きな駆動能力を有する。
出力パッド１０６にはＩＣ外部の容量性負荷１０７が接
続される。インバータ１０３，１０４，１０５の各々
は、図８に示すように、ＰチャネルＭＯＳトランジスタ
１０８およびＮチャネルＭＯＳトランジスタ１０９を含
む。
【０００４】このようなＣＭＯＳインバータ形式の出力
回路（以下ＣＭＯＳ出力回路と呼ぶ）の負荷としては、
通常、次の理由から容量性負荷が想定されている。
回路（以下ＣＭＯＳ出力回路と呼ぶ）の負荷としては、
通常、次の理由から容量性負荷が想定されている。
【０００５】（１） 通常、ＣＭＯＳ出力回路には負荷
としてＣＭＯＳＩＣが接続される。ＣＭＯＳＩＣの入力
回路には、ＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａｎｓ
ｉｓｔｏｒ Ｌｏｇｉｃ）回路におけるベース電流のよ
うな電流は流れない。したがって、ＣＭＯＳＩＣの入力
インピーダンスは容量と等価である。
としてＣＭＯＳＩＣが接続される。ＣＭＯＳＩＣの入力
回路には、ＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａｎｓ
ｉｓｔｏｒ Ｌｏｇｉｃ）回路におけるベース電流のよ
うな電流は流れない。したがって、ＣＭＯＳＩＣの入力
インピーダンスは容量と等価である。
【０００６】（２） ＣＭＯＳ出力回路に接続されるＣ
ＭＯＳＩＣの入力回路は５Ｖの振幅の電圧を受けること
が前提となっている。そのため、ＣＭＯＳ出力回路で
は、一般に、出力信号のローレベルＶOLが０Ｖ、出力信
号のハイレベルＶOHが５Ｖと定められている。ここで、
図９に示すように、出力パッド１０６に接続される負荷
が抵抗性負荷１１１を含むと仮定する。この場合、出力
回路１００に含まれるトランジスタ１０８（図８参照）
がオンすると、ノードｎＬの電位ＶL は次式で表わされ
る。
ＭＯＳＩＣの入力回路は５Ｖの振幅の電圧を受けること
が前提となっている。そのため、ＣＭＯＳ出力回路で
は、一般に、出力信号のローレベルＶOLが０Ｖ、出力信
号のハイレベルＶOHが５Ｖと定められている。ここで、
図９に示すように、出力パッド１０６に接続される負荷
が抵抗性負荷１１１を含むと仮定する。この場合、出力
回路１００に含まれるトランジスタ１０８（図８参照）
がオンすると、ノードｎＬの電位ＶL は次式で表わされ
る。
【０００７】ＶL ＝ＲL ・ＶDD／（ＲON＋ＲL ） ここで、ＲONはトランジスタのオン抵抗値、ＶDDは電源
電位、ＲL は抵抗性負荷１１１の抵抗値である。
電位、ＲL は抵抗性負荷１１１の抵抗値である。
【０００８】このように、出力回路１００の出力電圧は
出力回路１００に含まれるトランジスタのオン抵抗値Ｒ
ONおよび抵抗性負荷１１１の抵抗値ＲL に依存して変化
する。
出力回路１００に含まれるトランジスタのオン抵抗値Ｒ
ONおよび抵抗性負荷１１１の抵抗値ＲL に依存して変化
する。
【０００９】トランジスタのオン抵抗値には製造上ばら
つきが生じる。したがって、ＣＭＯＳ出力回路に抵抗性
負荷を接続すると、出力電圧にもばらつきが生じる。ま
た、５Ｖの振幅を有する出力電圧を得ることもできな
い。
つきが生じる。したがって、ＣＭＯＳ出力回路に抵抗性
負荷を接続すると、出力電圧にもばらつきが生じる。ま
た、５Ｖの振幅を有する出力電圧を得ることもできな
い。
【００１０】以上の理由から、従来のＣＭＯＳ出力回路
には抵抗性負荷が接続されず、ＣＭＯＳＩＣ間のインタ
フェースは抵抗性負荷を含まないインタフェースとなっ
ている。
には抵抗性負荷が接続されず、ＣＭＯＳＩＣ間のインタ
フェースは抵抗性負荷を含まないインタフェースとなっ
ている。
【００１１】
【発明が解決しようとする課題】上記のように従来のＣ
ＭＯＳ出力回路には抵抗性負荷が接続されない。そのた
め、ＣＭＯＳＩＣ間のインタフェースは高インピーダン
ス状態となっており、他の信号からノイズを受けやす
い。
ＭＯＳ出力回路には抵抗性負荷が接続されない。そのた
め、ＣＭＯＳＩＣ間のインタフェースは高インピーダン
ス状態となっており、他の信号からノイズを受けやす
い。
【００１２】また、図１０に示すように、出力回路１０
０と入力回路１２０とが伝送路１３０を介して接続され
る場合を考える。伝送路１３０のインピーダンスを５０
Ωとすると、伝送路１３０の終端に抵抗値５０Ωの終端
抵抗を接続すると、伝送路１３０と入力回路１２０との
間でインピーダンス整合をとることができる。しかしな
がら、上記の理由からＣＭＯＳ出力回路には抵抗性負荷
が接続されないので、伝送路１３０と入力回路１２０と
の間でインピーダンス整合がとれていない。そのため、
信号の反射等が起こりやすく、５０ＭＨｚ以上の高速の
伝送が困難である。
０と入力回路１２０とが伝送路１３０を介して接続され
る場合を考える。伝送路１３０のインピーダンスを５０
Ωとすると、伝送路１３０の終端に抵抗値５０Ωの終端
抵抗を接続すると、伝送路１３０と入力回路１２０との
間でインピーダンス整合をとることができる。しかしな
がら、上記の理由からＣＭＯＳ出力回路には抵抗性負荷
が接続されないので、伝送路１３０と入力回路１２０と
の間でインピーダンス整合がとれていない。そのため、
信号の反射等が起こりやすく、５０ＭＨｚ以上の高速の
伝送が困難である。
【００１３】
【００１４】それゆえに、この発明の主たる目的は、ノ
イズの影響を受けにくく、低消費電力で、かつ高速の信
号伝送が可能なインタフェースシステムを提供すること
である。
イズの影響を受けにくく、低消費電力で、かつ高速の信
号伝送が可能なインタフェースシステムを提供すること
である。
【００１５】
【課題を解決するための手段】請求項１に係る発明のイ
ンタフェースシステムは、出力側半導体装置の内部回路
で生成されたデータ信号を入力側半導体装置の内部回路
に伝送するためのインタフェースシステムであって、出
力パッド、入力パッド、信号伝送路、第１のトランジス
タ、第２のトランジスタ、終端抵抗、および比較手段を
備える。出力パッドは、出力側半導体装置に設けられ
る。入力パッドは、入力側半導体装置に設けられる。信
号伝送路は、出力パッドと入力パッドの間に接続され
る。第１のトランジスタは、その第１の電極が出力パッ
ドに接続され、出力側半導体装置の内部回路で生成され
たデータ信号に従って導通状態または非導通状態とな
る。第２のトランジスタは、第１のトランジスタの第２
の電極と第１の電位のラインとの間に接続され、予め定
められた電流を流し得るように入力電圧が与えられる。
終端抵抗は、入力パッドと第２の電位のラインとの間に
接続される。比較手段は、入力パッドの電位と第１およ
び第２の電位間の基準電位とを比較し、比較結果に応じ
たデータ信号を入力側半導体装置の内部回路に与える。
ンタフェースシステムは、出力側半導体装置の内部回路
で生成されたデータ信号を入力側半導体装置の内部回路
に伝送するためのインタフェースシステムであって、出
力パッド、入力パッド、信号伝送路、第１のトランジス
タ、第２のトランジスタ、終端抵抗、および比較手段を
備える。出力パッドは、出力側半導体装置に設けられ
る。入力パッドは、入力側半導体装置に設けられる。信
号伝送路は、出力パッドと入力パッドの間に接続され
る。第１のトランジスタは、その第１の電極が出力パッ
ドに接続され、出力側半導体装置の内部回路で生成され
たデータ信号に従って導通状態または非導通状態とな
る。第２のトランジスタは、第１のトランジスタの第２
の電極と第１の電位のラインとの間に接続され、予め定
められた電流を流し得るように入力電圧が与えられる。
終端抵抗は、入力パッドと第２の電位のラインとの間に
接続される。比較手段は、入力パッドの電位と第１およ
び第２の電位間の基準電位とを比較し、比較結果に応じ
たデータ信号を入力側半導体装置の内部回路に与える。
【００１６】請求項２に係る発明では、請求項１に係る
発明に、定電流を生成する定電流源と、定電流源で生成
された定電流を流す第３のトランジスタとがさらに設け
られれる。第２および第３のトランジスタは、第３のト
ランジスタに流れる電流に応じた電流が第２のトランジ
スタに流れるように構成されたカレントミラー回路を構
成する。
発明に、定電流を生成する定電流源と、定電流源で生成
された定電流を流す第３のトランジスタとがさらに設け
られれる。第２および第３のトランジスタは、第３のト
ランジスタに流れる電流に応じた電流が第２のトランジ
スタに流れるように構成されたカレントミラー回路を構
成する。
【００１７】請求項３に係る発明では、請求項１または
２に係る発明に、第４のトランジスタがさらに設けられ
る。第４のトランジスタは、出力パッドと第１のトラン
ジスタの第１の電極との間に接続され、その入力電極が
所定の電位を受け、第１のトランジスタの第１の電極の
電位変化を抑制する。
２に係る発明に、第４のトランジスタがさらに設けられ
る。第４のトランジスタは、出力パッドと第１のトラン
ジスタの第１の電極との間に接続され、その入力電極が
所定の電位を受け、第１のトランジスタの第１の電極の
電位変化を抑制する。
【００１８】請求項４に係る発明では、請求項１から３
のいずれかに係る発明の第１および第２の電位間の電圧
は、出力側および入力側半導体装置の電源電圧よりも小
さい。
のいずれかに係る発明の第１および第２の電位間の電圧
は、出力側および入力側半導体装置の電源電圧よりも小
さい。
【００１９】
【００２０】
【作用】請求項１に係る発明では、出力側半導体装置の
出力パッドと入力側半導体装置の入力パッドとの間が信
号伝送路で接続され、出力パッドと第１の電位のライン
との間に、出力側半導体装置の内部回路で生成されたデ
ータ信号によって導通／非導通状態にされる第１のトラ
ンジスタと、予め定められた電流を流し得るように入力
電圧が与えられた第２のトランジスタとが直列接続さ
れ、入力パッドと第２の電位のラインとの間に終端抵抗
が接続される。そして、入力パッドの電位と基準電位と
が比較され、比較結果に応じたデータ信号が入力側半導
体装置の内部回路に与えられる。したがって、終端抵抗
で終端した信号伝送路を介して信号伝送を行なうので、
インピーダンス整合を取ることができ、信号の反射を生
じることなく高速の信号伝送を行なうことができる。ま
た、終端抵抗を介して信号伝送路に第２の電位を与える
ので、信号伝送路が高インピーダンス状態となっていた
従来に比べ、ノイズの影響が小さくなる。また、第１の
トランジスタが導通状態のときは信号伝送路および第２
のトランジスタに予め定められた電流が流れ、第１のト
ランジスタが非導通状態のときは信号伝送路および第２
のトランジスタに電流が流れないので、消費電流も小さ
く抑えられる。
出力パッドと入力側半導体装置の入力パッドとの間が信
号伝送路で接続され、出力パッドと第１の電位のライン
との間に、出力側半導体装置の内部回路で生成されたデ
ータ信号によって導通／非導通状態にされる第１のトラ
ンジスタと、予め定められた電流を流し得るように入力
電圧が与えられた第２のトランジスタとが直列接続さ
れ、入力パッドと第２の電位のラインとの間に終端抵抗
が接続される。そして、入力パッドの電位と基準電位と
が比較され、比較結果に応じたデータ信号が入力側半導
体装置の内部回路に与えられる。したがって、終端抵抗
で終端した信号伝送路を介して信号伝送を行なうので、
インピーダンス整合を取ることができ、信号の反射を生
じることなく高速の信号伝送を行なうことができる。ま
た、終端抵抗を介して信号伝送路に第２の電位を与える
ので、信号伝送路が高インピーダンス状態となっていた
従来に比べ、ノイズの影響が小さくなる。また、第１の
トランジスタが導通状態のときは信号伝送路および第２
のトランジスタに予め定められた電流が流れ、第１のト
ランジスタが非導通状態のときは信号伝送路および第２
のトランジスタに電流が流れないので、消費電流も小さ
く抑えられる。
【００２１】請求項２に係る発明では、請求項１に係る
発明に、定電流を生成する定電流源と、定電流源で生成
された定電流を流す第３のトランジスタとがさらに設け
られ、第２および第３のトランジスタは、第３のトラン
ジスタに流れる電流に応じた電流が第２のトランジスタ
に流れるように構成されたカレントミラー回路を構成す
る。この場合は、第２のトランジスタの入力電圧を容易
に設定できる。
発明に、定電流を生成する定電流源と、定電流源で生成
された定電流を流す第３のトランジスタとがさらに設け
られ、第２および第３のトランジスタは、第３のトラン
ジスタに流れる電流に応じた電流が第２のトランジスタ
に流れるように構成されたカレントミラー回路を構成す
る。この場合は、第２のトランジスタの入力電圧を容易
に設定できる。
【００２２】請求項３に係る発明では、請求項１または
２に係る発明に、出力パッドと第１のトランジスタの第
１の電極との間に接続され、その入力電極が所定の電位
を受け、第１のトランジスタの第１の電極の電位変化を
抑制するための第４のトランジスタがさらに設けられ
る。この場合は、第１のトランジスタの第１の電極と入
力電極との間の寄生容量に起因するノイズが軽減化され
る。
２に係る発明に、出力パッドと第１のトランジスタの第
１の電極との間に接続され、その入力電極が所定の電位
を受け、第１のトランジスタの第１の電極の電位変化を
抑制するための第４のトランジスタがさらに設けられ
る。この場合は、第１のトランジスタの第１の電極と入
力電極との間の寄生容量に起因するノイズが軽減化され
る。
【００２３】請求項４に係る発明では、請求項１から３
のいずれかに係る発明の第１および第２の電位間の電圧
は、出力側および入力側半導体装置の電源電圧よりも小
さく設定される。この場合は、信号伝送路の信号の振幅
を小さく抑えることができ、信号伝送速度の高速化およ
び低消費電力化を図ることができる。
のいずれかに係る発明の第１および第２の電位間の電圧
は、出力側および入力側半導体装置の電源電圧よりも小
さく設定される。この場合は、信号伝送路の信号の振幅
を小さく抑えることができ、信号伝送速度の高速化およ
び低消費電力化を図ることができる。
【００２４】
【実施例】以下、この発明の実施例を図面を参照しなが
ら詳細に説明する。図１は、この発明の一実施例による
出力回路およびそれを含むインタフェースシステムの構
成を示す図である。
ら詳細に説明する。図１は、この発明の一実施例による
出力回路およびそれを含むインタフェースシステムの構
成を示す図である。
【００２５】図１において、出力側ＩＣ１０と入力側Ｉ
Ｃ２０とが伝送路３を介して接続されている。出力側Ｉ
Ｃ１０は、出力回路１およびデータ処理回路２を含む。
また、入力側ＩＣ２０は入力回路５およびデータ処理回
路６を含む。伝送路３は特性インピーダンスＺ0 を有す
る。伝送路３の終端は抵抗値Ｒを有するプルアップ用抵
抗（終端抵抗）４を介して所定のプルアップ電位（終端
電位）ＶTTに結合されている。
Ｃ２０とが伝送路３を介して接続されている。出力側Ｉ
Ｃ１０は、出力回路１およびデータ処理回路２を含む。
また、入力側ＩＣ２０は入力回路５およびデータ処理回
路６を含む。伝送路３は特性インピーダンスＺ0 を有す
る。伝送路３の終端は抵抗値Ｒを有するプルアップ用抵
抗（終端抵抗）４を介して所定のプルアップ電位（終端
電位）ＶTTに結合されている。
【００２６】出力回路１は、電流Ｉ0 を供給する定電流
源１１、スイッチ１２、インバータ１３および出力パッ
ド１４を含む。スイッチ１２は出力パッド１４と定電流
源１１との間に接続され、インバータ１３の出力信号に
より制御される。出力パッド１４には伝送路３が接続さ
れる。また、インバータ１３にはデータ処理回路２から
データＤINが与えられる。出力回路１の各要素は同一基
板上に形成される。
源１１、スイッチ１２、インバータ１３および出力パッ
ド１４を含む。スイッチ１２は出力パッド１４と定電流
源１１との間に接続され、インバータ１３の出力信号に
より制御される。出力パッド１４には伝送路３が接続さ
れる。また、インバータ１３にはデータ処理回路２から
データＤINが与えられる。出力回路１の各要素は同一基
板上に形成される。
【００２７】一方、入力回路５は入力パッド５１および
増幅器５２を含む。入力パッド５１には伝送路３が接続
される。増幅器５２から出力されるデータＤOUT はデー
タ処理回路６に与えられる。
増幅器５２を含む。入力パッド５１には伝送路３が接続
される。増幅器５２から出力されるデータＤOUT はデー
タ処理回路６に与えられる。
【００２８】次に、図１のインタフェースシステムの動
作を説明する。
作を説明する。
【００２９】データ処理回路２から出力されるデータＤ
INに応答してスイッチ１２がオンまたはオフする。スイ
ッチ１２がオンすると、定電流源１１により抵抗４、伝
送路３、出力パッド１４、スイッチ１２および定電流源
１１に電流Ｉ0 が流れる。これにより、抵抗４の両端に
電位差ＲＩ0 が生じ、これが入力パッド５１を介して増
幅器５２に与えられる。増幅器５２は、この電位差を増
幅し、それをデータＤ OUT としてデータ処理回路６に与
える。
INに応答してスイッチ１２がオンまたはオフする。スイ
ッチ１２がオンすると、定電流源１１により抵抗４、伝
送路３、出力パッド１４、スイッチ１２および定電流源
１１に電流Ｉ0 が流れる。これにより、抵抗４の両端に
電位差ＲＩ0 が生じ、これが入力パッド５１を介して増
幅器５２に与えられる。増幅器５２は、この電位差を増
幅し、それをデータＤ OUT としてデータ処理回路６に与
える。
【００３０】この実施例のインタフェースシステムで
は、抵抗４の抵抗値を伝送路３の特性インピーダンスＺ
0 に近づけることにより、信号の反射やノイズの発生を
抑制することができる。また、定電流源１１の電流値ま
たは抵抗４の抵抗値を調整することにより、伝送路３上
の電圧振幅を任意に定めることができる。
は、抵抗４の抵抗値を伝送路３の特性インピーダンスＺ
0 に近づけることにより、信号の反射やノイズの発生を
抑制することができる。また、定電流源１１の電流値ま
たは抵抗４の抵抗値を調整することにより、伝送路３上
の電圧振幅を任意に定めることができる。
【００３１】図２に、出力側ＩＣ１０の主要部の詳細な
構成を示す。
構成を示す。
【００３２】出力回路１は、ＮチャネルＭＯＳトランジ
スタＱ１，Ｑ２，Ｑ３，Ｑ４、インバータ１３および出
力パッド１４を含む。トランジスタＱ１のゲートには電
源電位ＶDDが与えられる。トランジスタＱ３，Ｑ４がカ
レントミラー回路を構成する。トランジスタＱ２のゲー
トにはインバータ１３の出力が与えられる。トランジス
タＱ２が図１のスイッチ１２に相当し、トランジスタＱ
３が図１の定電流源１１に相当する。
スタＱ１，Ｑ２，Ｑ３，Ｑ４、インバータ１３および出
力パッド１４を含む。トランジスタＱ１のゲートには電
源電位ＶDDが与えられる。トランジスタＱ３，Ｑ４がカ
レントミラー回路を構成する。トランジスタＱ２のゲー
トにはインバータ１３の出力が与えられる。トランジス
タＱ２が図１のスイッチ１２に相当し、トランジスタＱ
３が図１の定電流源１１に相当する。
【００３３】出力回路１にはバイアス電流発生回路７か
らバイアス電流が供給される。バイアス電流発生回路７
は、ＮチャネルＭＯＳトランジスタＱ５、ＰチャネルＭ
ＯＳトランジスタＱ６〜Ｑ１１および演算増幅器７１を
含む。演算増幅器７１の一方の入力端子には、公知のバ
ンドギャップ電圧発生回路８によりバンドギャップ電圧
（定電圧）Ｖｂｇが与えられる。バンドギャップ電圧発
生回路は、たとえばBang-Sup SONG and Paul R. Gray,
“A Precision Curvature-Compensated CMOS Bandgap R
eference”, IEEE Journal of Solid-State Circuits,
Vol. sc-18, No.6, December 1983, pp. 634-643に記載
されている。このバンドギャップ電圧Ｖｂｇは近似的に
１．２７Ｖに等しい。演算増幅器７１の他方の入力端子
はトランジスタＱ５のソースおよび抵抗７２の一端に接
続されている。抵抗７２の他端は接地されている。差動
増幅器７１の出力はトランジスタＱ５のゲートに与えら
れる。
らバイアス電流が供給される。バイアス電流発生回路７
は、ＮチャネルＭＯＳトランジスタＱ５、ＰチャネルＭ
ＯＳトランジスタＱ６〜Ｑ１１および演算増幅器７１を
含む。演算増幅器７１の一方の入力端子には、公知のバ
ンドギャップ電圧発生回路８によりバンドギャップ電圧
（定電圧）Ｖｂｇが与えられる。バンドギャップ電圧発
生回路は、たとえばBang-Sup SONG and Paul R. Gray,
“A Precision Curvature-Compensated CMOS Bandgap R
eference”, IEEE Journal of Solid-State Circuits,
Vol. sc-18, No.6, December 1983, pp. 634-643に記載
されている。このバンドギャップ電圧Ｖｂｇは近似的に
１．２７Ｖに等しい。演算増幅器７１の他方の入力端子
はトランジスタＱ５のソースおよび抵抗７２の一端に接
続されている。抵抗７２の他端は接地されている。差動
増幅器７１の出力はトランジスタＱ５のゲートに与えら
れる。
【００３４】１組のトランジスタＱ６，Ｑ７と１組のト
ランジスタＱ８，Ｑ９とがカレントミラー回路を構成
し、１組のトランジスタＱ６，Ｑ７と１組のトランジス
タＱ１０，Ｑ１１とがカレントミラー回路を構成する。
それにより、トランジスタＱ９のドレインおよびトラン
ジスタＱ１１のドレインには、トランジスタＱ６，Ｑ７
に流れる電流がそれぞれミラーされて出力される。トラ
ンジスタＱ９のドレインにミラーされた電流は出力回路
１のトランジスタＱ４にバイアス電流として与えられ
る。
ランジスタＱ８，Ｑ９とがカレントミラー回路を構成
し、１組のトランジスタＱ６，Ｑ７と１組のトランジス
タＱ１０，Ｑ１１とがカレントミラー回路を構成する。
それにより、トランジスタＱ９のドレインおよびトラン
ジスタＱ１１のドレインには、トランジスタＱ６，Ｑ７
に流れる電流がそれぞれミラーされて出力される。トラ
ンジスタＱ９のドレインにミラーされた電流は出力回路
１のトランジスタＱ４にバイアス電流として与えられ
る。
【００３５】通常、出力側ＩＣ１０内には複数の出力回
路が設けられる。したがって、トランジスタＱ１１のド
レインにミラーされた電流は他の出力回路にバイアス電
流として与えられる。複数の出力回路に対応して、複数
組のカレントミラー回路が構成されている。
路が設けられる。したがって、トランジスタＱ１１のド
レインにミラーされた電流は他の出力回路にバイアス電
流として与えられる。複数の出力回路に対応して、複数
組のカレントミラー回路が構成されている。
【００３６】次に、図２の回路の動作を説明する。
【００３７】演算増幅器７１の出力はフィードバックさ
れているので、演算増幅器７１の２つの入力端子間はイ
マジナリショートになる。したがって、演算増幅器７１
の作用により抵抗７２の両端にはバンドギャップ電圧Ｖ
ｂｇが印加される。それにより、トランジスタＱ５には
次式で示される電流Ｉが流れる。
れているので、演算増幅器７１の２つの入力端子間はイ
マジナリショートになる。したがって、演算増幅器７１
の作用により抵抗７２の両端にはバンドギャップ電圧Ｖ
ｂｇが印加される。それにより、トランジスタＱ５には
次式で示される電流Ｉが流れる。
【００３８】Ｉ＝Ｖｂｇ／ｒ１ ここで、ｒ１は抵抗７２の抵抗値である。バンドギャッ
プ電圧Ｖｂｇは正確な値（１．２７Ｖ）に定まる。一
方、抵抗７２の抵抗値ｒ１は製造上ばらつく。しかし、
抵抗７２の抵抗値ｒ１はトリミングにより調整すること
が可能である。あるいは、抵抗７２として外付けの抵抗
を用いることにより、所定の抵抗値を得ることができ
る。したがって、電流値Ｉを所定の値に正確に定めるこ
とができる。
プ電圧Ｖｂｇは正確な値（１．２７Ｖ）に定まる。一
方、抵抗７２の抵抗値ｒ１は製造上ばらつく。しかし、
抵抗７２の抵抗値ｒ１はトリミングにより調整すること
が可能である。あるいは、抵抗７２として外付けの抵抗
を用いることにより、所定の抵抗値を得ることができ
る。したがって、電流値Ｉを所定の値に正確に定めるこ
とができる。
【００３９】トランジスタＱ５に流れる電流はトランジ
スタＱ６，Ｑ７，Ｑ８，Ｑ９により構成されるカレント
ミラー回路によりトランジスタＱ９のドレインにミラー
され、さらにトランジスタＱ３，Ｑ４により構成される
カレントミラー回路によりトランジスタＱ３にミラーさ
れる。このようにして、トランジスタＱ３に定電流Ｉ 0
が流れる。
スタＱ６，Ｑ７，Ｑ８，Ｑ９により構成されるカレント
ミラー回路によりトランジスタＱ９のドレインにミラー
され、さらにトランジスタＱ３，Ｑ４により構成される
カレントミラー回路によりトランジスタＱ３にミラーさ
れる。このようにして、トランジスタＱ３に定電流Ｉ 0
が流れる。
【００４０】図３に、入力側ＩＣ２０の主要部の詳細な
構成を示す。
構成を示す。
【００４１】入力回路５は、入力パッド５１、増幅器５
２および電流源５６，５７を含む。電流源５６，５７は
それぞれ定電流Ｉ１，Ｉ２を供給する。増幅器５２は、
ＰチャネルＭＯＳトランジスタＱ２１，Ｑ２２およびＮ
チャネルＭＯＳトランジスタＱ２３〜Ｑ２６、インバー
タ５３，５４および抵抗５５を含む。トランジスタＱ２
１〜Ｑ２４が差動増幅器を構成する。また、トランジス
タＱ２５，Ｑ２６がカレントミラー回路を構成する。
２および電流源５６，５７を含む。電流源５６，５７は
それぞれ定電流Ｉ１，Ｉ２を供給する。増幅器５２は、
ＰチャネルＭＯＳトランジスタＱ２１，Ｑ２２およびＮ
チャネルＭＯＳトランジスタＱ２３〜Ｑ２６、インバー
タ５３，５４および抵抗５５を含む。トランジスタＱ２
１〜Ｑ２４が差動増幅器を構成する。また、トランジス
タＱ２５，Ｑ２６がカレントミラー回路を構成する。
【００４２】次に、図３の回路の動作を説明する。トラ
ンジスタＱ２４のゲートには次式で示される基準電位Ｖ
R が与えられる。
ンジスタＱ２４のゲートには次式で示される基準電位Ｖ
R が与えられる。
【００４３】ＶR ＝ｒ２・Ｉ１ ここで、ｒ２は抵抗５５の抵抗値である。トランジスタ
Ｑ２１〜Ｑ２４により構成される差動増幅器により入力
パッド５１の電位が基準電位ＶR と比較され、その電位
差が増幅されてインバータ５３に与えられる。インバー
タ５３，５４はバッファとして働き、与えられた電位差
をデータＤOUT としてＩＣ内部のデータ処理回路６（図
１参照）に出力する。
Ｑ２１〜Ｑ２４により構成される差動増幅器により入力
パッド５１の電位が基準電位ＶR と比較され、その電位
差が増幅されてインバータ５３に与えられる。インバー
タ５３，５４はバッファとして働き、与えられた電位差
をデータＤOUT としてＩＣ内部のデータ処理回路６（図
１参照）に出力する。
【００４４】図４に、伝送路３上の電圧レベルの一例を
示す。図４の例では、図１の抵抗４のプルアップ電位Ｖ
TTが３Ｖ、電源電位ＶDDが５Ｖ、接地電位ＧＮＤが０Ｖ
に設定され、伝送路３上の電圧振幅Ｖａが１Ｖに設定さ
れている。抵抗４の抵抗値Ｒをたとえば１００Ωに設定
すれば、定電流源１１の電流値Ｉ0 は次式により決定さ
れる。
示す。図４の例では、図１の抵抗４のプルアップ電位Ｖ
TTが３Ｖ、電源電位ＶDDが５Ｖ、接地電位ＧＮＤが０Ｖ
に設定され、伝送路３上の電圧振幅Ｖａが１Ｖに設定さ
れている。抵抗４の抵抗値Ｒをたとえば１００Ωに設定
すれば、定電流源１１の電流値Ｉ0 は次式により決定さ
れる。
【００４５】 Ｉ0 ＝Ｖａ／Ｒ＝１［Ｖ］／１００［Ω］＝１０［ｍＡ］ したがって、定電流源１１が１０ｍＡの電流を供給する
ように設計が行なわれる。この場合、図２のトランジス
タＱ３，Ｑ４により構成されるカレントミラー回路のミ
ラー比１：ｎとして１：１００を選択すれば、トランジ
スタＱ８，Ｑ９に流れるバイアス電流の値ＩB は次式に
より決定される。
ように設計が行なわれる。この場合、図２のトランジス
タＱ３，Ｑ４により構成されるカレントミラー回路のミ
ラー比１：ｎとして１：１００を選択すれば、トランジ
スタＱ８，Ｑ９に流れるバイアス電流の値ＩB は次式に
より決定される。
【００４６】 ＩB ＝１０［ｍＡ］／１００＝１００［μＡ］ バンドギャップ電圧Ｖｂｇは１．２７Ｖ（シリコンのバ
ンドギャップ電圧）に近似的に等しいので、抵抗７２の
抵抗値ｒ１は次式により決定される。
ンドギャップ電圧）に近似的に等しいので、抵抗７２の
抵抗値ｒ１は次式により決定される。
【００４７】 ｒ１＝Ｖｂｇ／ＩB ＝１．２７［Ｖ］／１００［μＡ］＝１２．７［ｋΩ］ したがって、抵抗７２の抵抗値ｒ１は１２．７ｋΩに設
定される。一方、伝送路３上の電圧は２Ｖと３Ｖとの間
で振幅するので、図３の基準電位Ｖ R は２．５Ｖに設定
される。電流源５６の電流値Ｉ１を、たとえば１００μ
Ａに設定すると、抵抗５５の抵抗値ｒ２は２５ｋΩに設
定される。
定される。一方、伝送路３上の電圧は２Ｖと３Ｖとの間
で振幅するので、図３の基準電位Ｖ R は２．５Ｖに設定
される。電流源５６の電流値Ｉ１を、たとえば１００μ
Ａに設定すると、抵抗５５の抵抗値ｒ２は２５ｋΩに設
定される。
【００４８】図５に、出力回路１に入力されるデータＤ
IN、入力回路５から出力されるデータＤOUT および伝送
路３上の電圧の回路シミュレーション波形を示す。図５
に示すように、データＤINおよびデータＤOUT は、０Ｖ
と５Ｖとの間で振幅し、伝送路３上の電圧は２Ｖと３Ｖ
との間で振幅する。
IN、入力回路５から出力されるデータＤOUT および伝送
路３上の電圧の回路シミュレーション波形を示す。図５
に示すように、データＤINおよびデータＤOUT は、０Ｖ
と５Ｖとの間で振幅し、伝送路３上の電圧は２Ｖと３Ｖ
との間で振幅する。
【００４９】図２に示す出力回路１を高速に動作させる
場合には、次に示すようにトランジスタＱ２の単体のミ
ラー効果が問題になる可能性がある。図６を参照しなが
らこのミラー効果を説明する。
場合には、次に示すようにトランジスタＱ２の単体のミ
ラー効果が問題になる可能性がある。図６を参照しなが
らこのミラー効果を説明する。
【００５０】トランジスタＱ２が図２のトランジスタＱ
１を介することなく直接抵抗４に接続されているものと
する。トランジスタＱ２のゲートとドレインとの間には
寄生容量ＣGDが存在する。またトランジスタＱ２のゲー
トとソースとの間にも寄生容量が存在する。ここで、ト
ランジスタＱ２のゲートの電位ＶG が上昇すると、トラ
ンジスタＱ２に流れる電流も上昇する。そのため、抵抗
４による電圧降下が大きくなり、ノードｎ２の電位が低
下する。ノードｎ２の電位の変化は、寄生容量ＣGDによ
る容量結合により、トランジスタＱ２のゲートの電位を
変化させる。それにより、トランジスタＱ２のゲートの
電位ＶG の波形が乱れることになる。
１を介することなく直接抵抗４に接続されているものと
する。トランジスタＱ２のゲートとドレインとの間には
寄生容量ＣGDが存在する。またトランジスタＱ２のゲー
トとソースとの間にも寄生容量が存在する。ここで、ト
ランジスタＱ２のゲートの電位ＶG が上昇すると、トラ
ンジスタＱ２に流れる電流も上昇する。そのため、抵抗
４による電圧降下が大きくなり、ノードｎ２の電位が低
下する。ノードｎ２の電位の変化は、寄生容量ＣGDによ
る容量結合により、トランジスタＱ２のゲートの電位を
変化させる。それにより、トランジスタＱ２のゲートの
電位ＶG の波形が乱れることになる。
【００５１】図２の出力回路１においては出力パッド１
４の電位の変化がトランジスタＱ２に伝わりにくくする
ためにトランジスタＱ２と出力パッド１４との間にトラ
ンジスタＱ１が挿入されている。これにより、トランジ
スタＱ２のゲートとドレインとの間の寄生容量ＣGDの効
果が低減される。
４の電位の変化がトランジスタＱ２に伝わりにくくする
ためにトランジスタＱ２と出力パッド１４との間にトラ
ンジスタＱ１が挿入されている。これにより、トランジ
スタＱ２のゲートとドレインとの間の寄生容量ＣGDの効
果が低減される。
【００５２】
【発明の効果】以上のように、請求項１に係る発明で
は、出力側半導体装置の出力パッドと入力側半導体装置
の入力パッドとの間が信号伝送路で接続され、出力パッ
ドと第１の電位のラインとの間に、出力側半導体装置の
内部回路で生成されたデータ信号によって導通／非導通
状態にされる第１のトランジスタと、予め定められた電
流を流し得るように入力電圧が与えられた第２のトラン
ジスタとが直列接続され、入力パッドと第２の電位のラ
インとの間に終端抵抗が接続される。そして、入力パッ
ドの電位と基準電位とが比較され、比較結果に応じたデ
ータ信号が入力側半導体装置の内部回路に与えられる。
したがって、終端抵抗で終端した信号伝送路を介して信
号伝送を行なうので、インピーダンス整合を取ることが
でき、信号の反射を生じることなく高速の信号伝送を行
なうことができる。また、終端抵抗を介して信号伝送路
に第２の電位を与えるので、信号伝送路が高インピーダ
ンス状態となっていた従来に比べ、ノイズの影響が小さ
くなる。また、第１のトランジスタが導通状態のときは
信号伝送路および第２のトランジスタに予め定められた
電流が流れ、第１のトランジスタが非導通状態のときは
信号伝送路および第２のトランジスタに電流が流れない
ので、消費電流も小さく抑えられる。
は、出力側半導体装置の出力パッドと入力側半導体装置
の入力パッドとの間が信号伝送路で接続され、出力パッ
ドと第１の電位のラインとの間に、出力側半導体装置の
内部回路で生成されたデータ信号によって導通／非導通
状態にされる第１のトランジスタと、予め定められた電
流を流し得るように入力電圧が与えられた第２のトラン
ジスタとが直列接続され、入力パッドと第２の電位のラ
インとの間に終端抵抗が接続される。そして、入力パッ
ドの電位と基準電位とが比較され、比較結果に応じたデ
ータ信号が入力側半導体装置の内部回路に与えられる。
したがって、終端抵抗で終端した信号伝送路を介して信
号伝送を行なうので、インピーダンス整合を取ることが
でき、信号の反射を生じることなく高速の信号伝送を行
なうことができる。また、終端抵抗を介して信号伝送路
に第２の電位を与えるので、信号伝送路が高インピーダ
ンス状態となっていた従来に比べ、ノイズの影響が小さ
くなる。また、第１のトランジスタが導通状態のときは
信号伝送路および第２のトランジスタに予め定められた
電流が流れ、第１のトランジスタが非導通状態のときは
信号伝送路および第２のトランジスタに電流が流れない
ので、消費電流も小さく抑えられる。
【００５３】請求項２に係る発明では、請求項１に係る
発明に、定電流を生成する定電流源と、定電流源で生成
された定電流を流す第３のトランジスタとがさらに設け
られ、第２および第３のトランジスタは、第３のトラン
ジスタに流れる電流に応じた電流が第２のトランジスタ
に流れるように構成されたカレントミラー回路を構成す
る。この場合は、第２のトランジスタの入力電圧を容易
に設定できる。
発明に、定電流を生成する定電流源と、定電流源で生成
された定電流を流す第３のトランジスタとがさらに設け
られ、第２および第３のトランジスタは、第３のトラン
ジスタに流れる電流に応じた電流が第２のトランジスタ
に流れるように構成されたカレントミラー回路を構成す
る。この場合は、第２のトランジスタの入力電圧を容易
に設定できる。
【００５４】請求項３に係る発明では、請求項１または
２に係る発明に、出力パッドと第１のトランジスタの第
１の電極との間に接続され、その入力電極が所定の電位
を受け、第１のトランジスタの第１の電極の電位変化を
抑制するための第４のトランジスタがさらに設けられ
る。この場合は、第１のトランジスタの第１の電極と入
力電極との間の寄生容量に起因するノイズが軽減化され
る。請求項４に係る発明では、請求項１から３のいずれ
かに係る発明の第１および第２の電位間の電圧は、出力
側および入力側半導体装置の電源電圧よりも小さく設定
される。この場合は、信号伝送路の信号の振幅を小さく
抑えることができ、信号伝送速度の高速化および低消費
電力化を図ることができる。
２に係る発明に、出力パッドと第１のトランジスタの第
１の電極との間に接続され、その入力電極が所定の電位
を受け、第１のトランジスタの第１の電極の電位変化を
抑制するための第４のトランジスタがさらに設けられ
る。この場合は、第１のトランジスタの第１の電極と入
力電極との間の寄生容量に起因するノイズが軽減化され
る。請求項４に係る発明では、請求項１から３のいずれ
かに係る発明の第１および第２の電位間の電圧は、出力
側および入力側半導体装置の電源電圧よりも小さく設定
される。この場合は、信号伝送路の信号の振幅を小さく
抑えることができ、信号伝送速度の高速化および低消費
電力化を図ることができる。
【図１】この発明の一実施例によるインタフェースシス
テムの構成を示す図である。
テムの構成を示す図である。
【図２】出力回路の詳細な構成を示す回路図である。
【図３】入力回路の詳細な構成を示す回路図である。
【図４】同実施例のインタフェースシステムにおける電
圧レベルを示す図である。
圧レベルを示す図である。
【図５】同実施例のインタフェースシステムにおける電
圧の回路シミュレーション波形を示す図である。
圧の回路シミュレーション波形を示す図である。
【図６】トランジスタのミラー効果を説明するための図
である。
である。
【図７】従来のＣＭＯＳ出力回路の一例を示す図であ
る。
る。
【図８】インバータの構成を示す回路図である。
【図９】従来のＣＭＯＳ出力回路に抵抗性負荷を接続し
た場合の問題点を説明するための図である。
た場合の問題点を説明するための図である。
【図１０】従来のＣＭＯＳ出力回路の問題点を説明する
ための図である。
ための図である。
１…出力回路 ３…伝送路 ４…プルアップ用抵抗 ５…入力回路 １０…出力側ＩＣ １１…定電流源 １２…スイッチ １４…出力パッド ２０…入力側ＩＣ ５１…入力パッド ５２…増幅器 Ｑ１〜Ｑ４…ＮチャネルＭＯＳトランジスタ なお、各図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−179118（ＪＰ，Ａ) 特開 平２−90723（ＪＰ，Ａ) 特表 平２−500238（ＪＰ，Ａ) ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ Ｓ ＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴ Ｓ，ＶＯＬ．23，ＮＯ．１，ＦＥＢＲＵ ＡＲＹ 1988 Ｐ．139 Ｆｉｇ．11
Claims (4)
- 【請求項１】 出力側半導体装置の内部回路で生成され
たデータ信号を入力側半導体装置の内部回路に伝送する
ためのインタフェースシステムであって、 前記出力側半導体装置に設けられた出力パッド、 前記入力側半導体装置に設けられた入力パッド、 前記出力パッドと前記入力パッドの間に接続された信号
伝送路、 その第１の電極が前記出力パッドに接続され、前記出力
側半導体装置の内部回路で生成されたデータ信号に従っ
て導通状態または非導通状態となる第１のトランジス
タ、 前記第１のトランジスタの第２の電極と第１の電位のラ
インとの間に接続され、予め定められた電流を流し得る
ように入力電圧が与えられた第２のトランジスタ、 前記入力パッドと第２の電位のラインとの間に接続され
た終端抵抗、および 前記入力パッドの電位と前記第１および第２の電位間の
基準電位とを比較し、比較結果に応じたデータ信号を前
記入力側半導体装置の内部回路に与える比較手段を備え
る、インタフェースシステム。 - 【請求項２】 さらに、定電流を生成する定電流源、お
よび 前記定電流源で生成された定電流を流す第３のトランジ
スタを備え、 前記第２および第３のトランジスタは、前記第３のトラ
ンジスタに流れる電流に応じた電流が前記第２のトラン
ジスタに流れるように構成されたカレントミラー回路を
構成する 、請求項１に記載のインタフェースシステム。 - 【請求項３】 さらに、前記出力パッドと前記第１のト
ランジスタの第１の電極との間に接続され、その入力電
極が所定の電位を受け、前記第１のトランジスタの第１
の電極の電位変化を抑制するための第４のトランジスタ
を備える、請求項１または請求項２に記載のインタフェ
ースシステム。 - 【請求項４】 前記第１および第２の電位間の電圧は、
前記出力側および入力側半導体装置の電源電圧よりも小
さい、請求項１から請求項３のいずれかに記載のインタ
フェースシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3071802A JP2848500B2 (ja) | 1991-04-04 | 1991-04-04 | インタフェースシステム |
| US07/813,627 US5235222A (en) | 1991-04-04 | 1991-12-26 | Output circuit and interface system comprising the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3071802A JP2848500B2 (ja) | 1991-04-04 | 1991-04-04 | インタフェースシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04307896A JPH04307896A (ja) | 1992-10-30 |
| JP2848500B2 true JP2848500B2 (ja) | 1999-01-20 |
Family
ID=13471060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3071802A Expired - Lifetime JP2848500B2 (ja) | 1991-04-04 | 1991-04-04 | インタフェースシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5235222A (ja) |
| JP (1) | JP2848500B2 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5557221A (en) * | 1992-06-15 | 1996-09-17 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| SG52398A1 (en) * | 1992-06-26 | 1998-09-28 | Discovision Ass | Logic output driver |
| US5477362A (en) * | 1992-09-09 | 1995-12-19 | Hitachi, Ltd. | Optical switching system |
| US5329184A (en) * | 1992-11-05 | 1994-07-12 | National Semiconductor Corporation | Method and apparatus for feedback control of I/O characteristics of digital interface circuits |
| US5650739A (en) * | 1992-12-07 | 1997-07-22 | Dallas Semiconductor Corporation | Programmable delay lines |
| US5394026A (en) * | 1993-02-02 | 1995-02-28 | Motorola Inc. | Substrate bias generating circuit |
| US5461330A (en) * | 1993-06-18 | 1995-10-24 | Digital Equipment Corporation | Bus settle time by using previous bus state to condition bus at all receiving locations |
| US5418478A (en) * | 1993-07-30 | 1995-05-23 | Apple Computer, Inc. | CMOS differential twisted-pair driver |
| US5530386A (en) * | 1993-11-24 | 1996-06-25 | National Semiconductor Corporation | Storage charge reduction circuit for bipolar input/output devices |
| EP0666571B1 (en) * | 1994-01-28 | 2000-05-31 | STMicroelectronics S.r.l. | Charge pump circuit |
| US5530398A (en) * | 1994-04-11 | 1996-06-25 | Rockwell International Corporation | Accurate reference generation technique valid during system power-up transients |
| US6060945A (en) * | 1994-05-31 | 2000-05-09 | Texas Instruments Incorporated | Burn-in reference voltage generation |
| US5475336A (en) * | 1994-12-19 | 1995-12-12 | Institute Of Microelectronics, National University Of Singapore | Programmable current source correction circuit |
| US5654665A (en) * | 1995-05-18 | 1997-08-05 | Dynachip Corporation | Programmable logic bias driver |
| US5581197A (en) * | 1995-05-31 | 1996-12-03 | Hewlett-Packard Co. | Method of programming a desired source resistance for a driver stage |
| US6236238B1 (en) * | 1999-05-13 | 2001-05-22 | Honeywell International Inc. | Output buffer with independently controllable current mirror legs |
| US6404223B1 (en) * | 2001-01-22 | 2002-06-11 | Mayo Foundation For Medical Education And Research | Self-terminating current mirror transceiver logic |
| US6507218B1 (en) * | 2000-03-31 | 2003-01-14 | Intel Corporation | Method and apparatus for reducing back-to-back voltage glitch on high speed data bus |
| TW536066U (en) | 2001-03-13 | 2003-06-01 | Realtek Semiconductor Corp | Impedance matching circuit |
| US6577154B2 (en) * | 2001-05-03 | 2003-06-10 | International Business Machines Corporation | Constant impedance driver for high speed interface |
| US20050121480A1 (en) * | 2003-09-15 | 2005-06-09 | Erik Cooley | Systems and methods for providing a self-arresting device |
| DE102005039138B4 (de) * | 2005-08-18 | 2012-07-12 | Infineon Technologies Ag | Mittels eines Widerstandes programmierbare und eine Referenzstromquelle aufweisende Schaltung |
| TWI319198B (en) * | 2005-08-19 | 2010-01-01 | Via Tech Inc | Adjustable termination resistor device ued in ic chip |
| US8384472B2 (en) * | 2009-01-28 | 2013-02-26 | Xilinx, Inc. | Circuit for and method of reducing power consumption in input ports of an integrated circuit |
| US8330547B2 (en) * | 2009-06-30 | 2012-12-11 | Qualcomm, Incorporated | Gain control linearity in an RF driver amplifier transmitter |
| US8493136B2 (en) * | 2011-04-08 | 2013-07-23 | Icera Inc. | Driver circuit and a mixer circuit receiving a signal from the driver circuit |
| US8525554B2 (en) * | 2011-05-31 | 2013-09-03 | System General Corporation | High-side signal sensing circuit |
| JP2014104248A (ja) * | 2012-11-29 | 2014-06-09 | Nidek Co Ltd | 半導体回路及び該半導体回路を備える生体組織刺激装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3986041A (en) * | 1974-12-20 | 1976-10-12 | International Business Machines Corporation | CMOS digital circuits with resistive shunt feedback amplifier |
| JPS5463662A (en) * | 1977-10-28 | 1979-05-22 | Nec Corp | Current supply circuit |
| US4791326A (en) * | 1987-01-22 | 1988-12-13 | Intel Corporation | Current controlled solid state switch |
| US4912347A (en) * | 1987-08-25 | 1990-03-27 | American Telephone And Telegraph Company, At&T Bell Laboratories | CMOS to ECL output buffer |
| JPH02179118A (ja) * | 1988-12-29 | 1990-07-12 | Fujitsu Ltd | 半導体集積回路 |
| US4864216A (en) * | 1989-01-19 | 1989-09-05 | Hewlett-Packard Company | Light emitting diode array current power supply |
| US5030855A (en) * | 1990-05-08 | 1991-07-09 | Integrated Device Technology, Inc. | Current logic transceiver |
| US5019728A (en) * | 1990-09-10 | 1991-05-28 | Ncr Corporation | High speed CMOS backpanel transceiver |
-
1991
- 1991-04-04 JP JP3071802A patent/JP2848500B2/ja not_active Expired - Lifetime
- 1991-12-26 US US07/813,627 patent/US5235222A/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．２３，ＮＯ．１，ＦＥＢＲＵＡＲＹ １９８８ Ｐ．１３９ Ｆｉｇ．１１ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5235222A (en) | 1993-08-10 |
| JPH04307896A (ja) | 1992-10-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2848500B2 (ja) | インタフェースシステム | |
| US6686772B2 (en) | Voltage mode differential driver and method | |
| US5495184A (en) | High-speed low-power CMOS PECL I/O transmitter | |
| JP4766769B2 (ja) | 半導体集積回路 | |
| US7821297B2 (en) | Low power output driver | |
| KR100290725B1 (ko) | 에미터 결합 로직-바이폴라 상보형 금속 산화물 반도체/상보형 금속 산화물 반도체 트랜슬레이터 | |
| US5939922A (en) | Input circuit device with low power consumption | |
| EP0231062A1 (en) | Level conversion circuit | |
| JPH02290327A (ja) | デジタル・インタフェース回路、デジタル入力回路及びデジタル変換回路 | |
| JP2773692B2 (ja) | 入力バッファ回路 | |
| JPH06104725A (ja) | 半導体集積回路 | |
| JP3170980B2 (ja) | 半導体集積回路 | |
| JPH118542A (ja) | 出力回路 | |
| JP2910679B2 (ja) | 半導体集積回路 | |
| US6703864B2 (en) | Buffer circuit | |
| JP2549729B2 (ja) | 半導体集積回路 | |
| JP2821065B2 (ja) | 半導体集積回路 | |
| JP2779226B2 (ja) | Ｂｉ―ＣＭＯＳ出力回路 | |
| US5773992A (en) | Output buffer circuit capable of supressing ringing | |
| JPH04306915A (ja) | レベル変換回路 | |
| JP2808913B2 (ja) | 半導体集積回路間の接続回路 | |
| JPH0581088B2 (ja) | ||
| JP2830222B2 (ja) | 半導体集積回路装置 | |
| JPH04286419A (ja) | レベル変換回路 | |
| JPH08172350A (ja) | 低電力バッファー回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980407 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071106 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081106 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081106 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091106 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091106 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101106 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111106 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111106 Year of fee payment: 13 |