JP2830222B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2830222B2 JP2830222B2 JP1310120A JP31012089A JP2830222B2 JP 2830222 B2 JP2830222 B2 JP 2830222B2 JP 1310120 A JP1310120 A JP 1310120A JP 31012089 A JP31012089 A JP 31012089A JP 2830222 B2 JP2830222 B2 JP 2830222B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に関し、特に砒化ガリウ
ム基板上に主にショットキー接合型電界効果トランジス
タにより形成された低消費電力化の容易な半導体集積回
路装置に関する。
ム基板上に主にショットキー接合型電界効果トランジス
タにより形成された低消費電力化の容易な半導体集積回
路装置に関する。
従来、この種の半導体集積回路装置においては、シリ
コンバイポーラトランジスタから成る高速のエミッタ結
合型回路（以下ECL回路という）を含む集積回路（以下I
Cという）と、入出力論理レベル及び電源電圧の互換性
が求められている。
コンバイポーラトランジスタから成る高速のエミッタ結
合型回路（以下ECL回路という）を含む集積回路（以下I
Cという）と、入出力論理レベル及び電源電圧の互換性
が求められている。
一方、製造ばらつきに対する耐性の観点からは、全て
ディプレッション型電界効果トランジスタ（以下FETと
いう）から成るバッファードFETロジック回路（BFL回路
と略す）又は差動型回路との二種が広く用いられてい
る。
ディプレッション型電界効果トランジスタ（以下FETと
いう）から成るバッファードFETロジック回路（BFL回路
と略す）又は差動型回路との二種が広く用いられてい
る。
前述のECL回路との互換性の要求から、電源電圧とし
ては−2Vと−5.2V、又は−2Vと−4.5Vの対のいずれかが
採用されている。これら電源電圧と前記二種類の基本回
路との組合せにより数Gb/sの高速動作が実現されている
が、高速性を損わないため、負荷容量充電能力には下限
が存在する。
ては−2Vと−5.2V、又は−2Vと−4.5Vの対のいずれかが
採用されている。これら電源電圧と前記二種類の基本回
路との組合せにより数Gb/sの高速動作が実現されている
が、高速性を損わないため、負荷容量充電能力には下限
が存在する。
具体的には、前記二種の基本回路では、基本ゲート当
り消費電力を5mW程度以下にすると負荷駆動能力が劣化
する事が多い。この事は、半導体集積回路装置の高集積
化の妨げとなっていた。例えば、1kゲート相当の半導体
集積回路装置で高速性を損わないためには、消費電力は
5W以上となり問題である。
り消費電力を5mW程度以下にすると負荷駆動能力が劣化
する事が多い。この事は、半導体集積回路装置の高集積
化の妨げとなっていた。例えば、1kゲート相当の半導体
集積回路装置で高速性を損わないためには、消費電力は
5W以上となり問題である。
以上の問題は、第３図に示すDCFL回路と呼ばれる基本
回路を用いると緩和される。
回路を用いると緩和される。
この基本回路は、近年、0.5μｍ程度のサブミクロン
ゲートFETの併用により、BFL回路等の従来技術による回
路に劣らない高速性を実現し得る事が確認されている。
ゲートFETの併用により、BFL回路等の従来技術による回
路に劣らない高速性を実現し得る事が確認されている。
第３図において、Q7,Q5は負荷用のトランジスタであ
りディプレション型FETで形成される。又、Q6,Q8はドラ
イバ用のトランジスタでありエンハンスメント型FETで
ある。
りディプレション型FETで形成される。又、Q6,Q8はドラ
イバ用のトランジスタでありエンハンスメント型FETで
ある。
本回路ではレベルシフト回路が不要であり低電力化が
容易である。又、前述の様にECL回路との互換性の要求
から、電源電圧VDDは0V,電源電圧VSS1は−2Vに選定され
る事が多い。
容易である。又、前述の様にECL回路との互換性の要求
から、電源電圧VDDは0V,電源電圧VSS1は−2Vに選定され
る事が多い。
上述した従来の半導体集積回路装置は、DCFL回路を基
本回路として用い、電源電圧VSSとして−2Vに選定する
ことが多いので、次に示すような問題がある。
本回路として用い、電源電圧VSSとして−2Vに選定する
ことが多いので、次に示すような問題がある。
周知のように、FETのショットキー接合特性により、
ゲート・ソース間には整流作用があり、その障壁電位は
通常0.8〜0.9Vである。
ゲート・ソース間には整流作用があり、その障壁電位は
通常0.8〜0.9Vである。
従って、VSS1＝−2Vとした場合、前段回路（Q5,Q6）
の出力端子の電位が−1.1〜−1.2Vを越えると、トラン
ジスタQ5から次段回路（Q7,Q8）のトランジスタQ8のゲ
ートへ電流が流れる。即ち、DCFL回路１段の回路電流は
DCFL回路の論理の状態に拘らずほぼ一定となり、低消費
電力化が不十分となり、又、直流ファンアウト設計に制
限が付加されるという問題がある。
の出力端子の電位が−1.1〜−1.2Vを越えると、トラン
ジスタQ5から次段回路（Q7,Q8）のトランジスタQ8のゲ
ートへ電流が流れる。即ち、DCFL回路１段の回路電流は
DCFL回路の論理の状態に拘らずほぼ一定となり、低消費
電力化が不十分となり、又、直流ファンアウト設計に制
限が付加されるという問題がある。
具体的には、高速性を損わない範囲におけるDCFL回路
１段の消費電力は約2mW程度である。BFL回路，差動型回
路に比して1/2〜1/3の電力低減となるが、2kゲート〜3k
ゲートの集積度を想定すると、消費電力は４〜6Wとなり
上限に近い。
１段の消費電力は約2mW程度である。BFL回路，差動型回
路に比して1/2〜1/3の電力低減となるが、2kゲート〜3k
ゲートの集積度を想定すると、消費電力は４〜6Wとなり
上限に近い。
一方、トランジスタサイズの小型化により単位ゲート
当りの電流を制限すると、低消費電力化は可能であるが
速度特性は格段に劣化する。
当りの電流を制限すると、低消費電力化は可能であるが
速度特性は格段に劣化する。
又、第３図に示された従来の半導体集積回路におい
て、電源電圧VSS1を−1Vとすると、次段回路のトランジ
スタQ8のゲートへ流出する電流は格段に低下するがスイ
ッチング電流は不変のため、電源電圧VSS1が−2Vの場合
に比し、速度特性は劣化せず低消費電流化が実現でき
る。
て、電源電圧VSS1を−1Vとすると、次段回路のトランジ
スタQ8のゲートへ流出する電流は格段に低下するがスイ
ッチング電流は不変のため、電源電圧VSS1が−2Vの場合
に比し、速度特性は劣化せず低消費電流化が実現でき
る。
計算機シミュレーションによれば、VSS1＝−1Vとした
場合、速度特性を劣化させずに単位ゲート当り0.4〜0.5
mWまで低電力化が可能である。従って、論理的には10k
ゲート以上の高速集積回路が実現可能となる。
場合、速度特性を劣化させずに単位ゲート当り0.4〜0.5
mWまで低電力化が可能である。従って、論理的には10k
ゲート以上の高速集積回路が実現可能となる。
以上の説明から、DCFL回路から成る半導体集積回路装
置としては、電源電圧のECL回路との互換性を保つた
め、VSS1＝−2Vとする場合、及び低電力化のためVSS1＝
−1Vとする場合の両者に対し容易に動作し得る機能が付
与されていると有利である事は明白であり、利用者はそ
の用途に応じてVSS1の電位を選択し得る。
置としては、電源電圧のECL回路との互換性を保つた
め、VSS1＝−2Vとする場合、及び低電力化のためVSS1＝
−1Vとする場合の両者に対し容易に動作し得る機能が付
与されていると有利である事は明白であり、利用者はそ
の用途に応じてVSS1の電位を選択し得る。
本発明の目的は、−2.0V〜−1.0Vの電源電圧に応じる
ことができ、かつ高速性を損わず低消費電力化すること
ができ、高集積化することができる半導体集積回路装置
を提供することにある。
ことができ、かつ高速性を損わず低消費電力化すること
ができ、高集積化することができる半導体集積回路装置
を提供することにある。
本発明の半導体集積回路装置は、ドレインを第１の電
源電位を供給する第１の電源端子と接続し所定の特性を
もつ第１のトランジスタと、一端をそれぞれこの第１の
トランジスタのソースと接続する第１及び第２の負荷抵
抗素子と、ドレインをこれら第１及び第２の負荷抵抗素
子の他端とそれぞれ対応して接続しソースを共通接続し
ゲートに入力信号及び基準信号をそれぞれ対応して入力
する第２及び第３のトランジスタと、これら第２及び第
３のトランジスタのソースと第２の電源電位を供給する
第２の電源端子との間に接続された電流源回路とを備え
た差動回路と、一端を前記第１の電源端子と接続する第
３の負荷抵抗素子、ドレインをこの第３の負荷抵抗素子
の他端と接続しソースを第３の電源電位を供給する第３
の電源端子と接続しゲートを前記差動回路の第２及び第
３のトランジスタのドレインの一方と接続する第４のト
ランジスタ、一端を前記第１の電源端子と接続する第４
の負荷抵抗素子、及びドレインをこの第４の負荷抵抗素
子の他端と接続しソースを前記第３の電源端子と接続し
ゲートを前記第４のトランジスタのドレインと接続する
第５のトランジスタを備えた内部回路と、前記第１及び
第３の電源端子間に接続され前記第３の電源端子に供給
される第３の電源電位に対し所定のレベルだけ前記第１
の電源電位側にクランプされた基準電位を発生してこの
基準電位を前記第１のトランジスタのゲートに供給する
基準電位発生回路とを有している。
源電位を供給する第１の電源端子と接続し所定の特性を
もつ第１のトランジスタと、一端をそれぞれこの第１の
トランジスタのソースと接続する第１及び第２の負荷抵
抗素子と、ドレインをこれら第１及び第２の負荷抵抗素
子の他端とそれぞれ対応して接続しソースを共通接続し
ゲートに入力信号及び基準信号をそれぞれ対応して入力
する第２及び第３のトランジスタと、これら第２及び第
３のトランジスタのソースと第２の電源電位を供給する
第２の電源端子との間に接続された電流源回路とを備え
た差動回路と、一端を前記第１の電源端子と接続する第
３の負荷抵抗素子、ドレインをこの第３の負荷抵抗素子
の他端と接続しソースを第３の電源電位を供給する第３
の電源端子と接続しゲートを前記差動回路の第２及び第
３のトランジスタのドレインの一方と接続する第４のト
ランジスタ、一端を前記第１の電源端子と接続する第４
の負荷抵抗素子、及びドレインをこの第４の負荷抵抗素
子の他端と接続しソースを前記第３の電源端子と接続し
ゲートを前記第４のトランジスタのドレインと接続する
第５のトランジスタを備えた内部回路と、前記第１及び
第３の電源端子間に接続され前記第３の電源端子に供給
される第３の電源電位に対し所定のレベルだけ前記第１
の電源電位側にクランプされた基準電位を発生してこの
基準電位を前記第１のトランジスタのゲートに供給する
基準電位発生回路とを有している。
次に、本発明の実施例について図面を参照して声明す
る。
る。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、ドレインを第１の電源電位VDDを供給
する第１の電源端子T1と接続し所定の特性をもつ第１の
トランジスタQ1と、一端をそれぞれこの第１のトランジ
スタQ1のソースと接続する第１及び第２の負荷抵抗R1,R
2と、ドレインをこれら第１及び第２の負荷抵抗R1,R2の
他端とそれぞれ対応して接続しソースを共通接続しゲー
トに入力信号IN及び基準信号VRをそれぞれ対応して入力
する第２及び第３のトランジスタQ2,Q3と、ドレインを
これら第２及び第３のトランジスタのソースと接続しゲ
ート及びソースを第２の電源電位VSS2を供給する第２の
電源端子T2と接続し寸法及び特性が第１のトランジスタ
Q1と同一のトランジスタQ4による電流源回路とを備えた
差動回路１と、ドレインを第１の電源端子T1と接続する
第３の負荷抵抗素子のトランジスタQ5、ドレインをこの
トランジスタQ5のソース及びゲートと接続しソースを第
３の電源電位VSS1を供給する第３の電源端子T3と接続し
ゲートを差動回路１の第３のトランジスタQ3のドレイン
と接続しトランジスタQ5と共に入力段回路を形成する第
４のトランジスタQ6、ドレインを第１の電源端子T1と接
続する第４の負荷抵抗素子のトランジスタQ7、及びドレ
インをこのトランジスタQ7のソース及びゲートと接続し
ソースを第３の電源端子T3と接続しゲートをトランジス
タQ6のドレインと接続する第５のトランジスタQ8を備え
た内部回路２と、ソース及びゲートを第３の電源端子T3
と接続しドレインを第１のトランジスタQ1のゲートと接
続するエンハンスメント型の第６のトランジスタQ10、
ソースを第３の電源端子T3と接続しゲートをトランジス
タQ10のドレインと接続するエンハンスメント型の第７
のトランジスタQ12、及びこれらトランジスタQ10,Q12の
ドレインと第１の電源端子T1との間にそれぞれ対応して
接続された第５及び第６の負荷抵抗素子を形成するトラ
ンジスタQ9,Q11を備え、第３の電源端子T3に供給される
第３の電源電位VSS1に対し所定のレベルだけ第１の電源
電位VDD側にクランプされた基準電位V0を発生してこの
基準電位V0をトランジスタQ1のゲートに供給する基準電
位発生回路３とを有する構成となっている。
する第１の電源端子T1と接続し所定の特性をもつ第１の
トランジスタQ1と、一端をそれぞれこの第１のトランジ
スタQ1のソースと接続する第１及び第２の負荷抵抗R1,R
2と、ドレインをこれら第１及び第２の負荷抵抗R1,R2の
他端とそれぞれ対応して接続しソースを共通接続しゲー
トに入力信号IN及び基準信号VRをそれぞれ対応して入力
する第２及び第３のトランジスタQ2,Q3と、ドレインを
これら第２及び第３のトランジスタのソースと接続しゲ
ート及びソースを第２の電源電位VSS2を供給する第２の
電源端子T2と接続し寸法及び特性が第１のトランジスタ
Q1と同一のトランジスタQ4による電流源回路とを備えた
差動回路１と、ドレインを第１の電源端子T1と接続する
第３の負荷抵抗素子のトランジスタQ5、ドレインをこの
トランジスタQ5のソース及びゲートと接続しソースを第
３の電源電位VSS1を供給する第３の電源端子T3と接続し
ゲートを差動回路１の第３のトランジスタQ3のドレイン
と接続しトランジスタQ5と共に入力段回路を形成する第
４のトランジスタQ6、ドレインを第１の電源端子T1と接
続する第４の負荷抵抗素子のトランジスタQ7、及びドレ
インをこのトランジスタQ7のソース及びゲートと接続し
ソースを第３の電源端子T3と接続しゲートをトランジス
タQ6のドレインと接続する第５のトランジスタQ8を備え
た内部回路２と、ソース及びゲートを第３の電源端子T3
と接続しドレインを第１のトランジスタQ1のゲートと接
続するエンハンスメント型の第６のトランジスタQ10、
ソースを第３の電源端子T3と接続しゲートをトランジス
タQ10のドレインと接続するエンハンスメント型の第７
のトランジスタQ12、及びこれらトランジスタQ10,Q12の
ドレインと第１の電源端子T1との間にそれぞれ対応して
接続された第５及び第６の負荷抵抗素子を形成するトラ
ンジスタQ9,Q11を備え、第３の電源端子T3に供給される
第３の電源電位VSS1に対し所定のレベルだけ第１の電源
電位VDD側にクランプされた基準電位V0を発生してこの
基準電位V0をトランジスタQ1のゲートに供給する基準電
位発生回路３とを有する構成となっている。
次に、この実施例の構成の詳細及び動作について説明
する。
する。
まず、トランジスタQ9,Q11は、トランジスタQ5,Q7と
同一のしきい値（例えば−0.3〜−1V）で形成されたデ
ィプレション型のFETである。又、トランジスタQ10,Q12
は、トランジスタQ6,Q8と同一しきい値（例えば０〜＋
0.2V）で形成されたエンハンスメント型のFETである。
同一のしきい値（例えば−0.3〜−1V）で形成されたデ
ィプレション型のFETである。又、トランジスタQ10,Q12
は、トランジスタQ6,Q8と同一しきい値（例えば０〜＋
0.2V）で形成されたエンハンスメント型のFETである。
更にトランジスタQ9とQ10,トランジスタQ11とQ12のゲ
ート幅比、即ちインバータレシオはトランジスタQ5,Q6,
（Q7,Q8）のゲート幅比と同一に設定されている。
ート幅比、即ちインバータレシオはトランジスタQ5,Q6,
（Q7,Q8）のゲート幅比と同一に設定されている。
トランジスタQ10のゲートは電源端子T3（VSS1）に接
続されており、従ってトランジスタQ10のドレイン、即
ち基準電位発生回路３の出力電位（V0）は内部回路２の
論理ハイレベルと全く同一電位となる。
続されており、従ってトランジスタQ10のドレイン、即
ち基準電位発生回路３の出力電位（V0）は内部回路２の
論理ハイレベルと全く同一電位となる。
この基準電位発生回路３の出力電位、即ち基準電位V0
はトランジスタのしきい値変動及び−0.9〜−3V程度の
範囲では電源電位VSS1の値に依らず内部回路２の論理ハ
イレベルと全く同一である事は明かである。
はトランジスタのしきい値変動及び−0.9〜−3V程度の
範囲では電源電位VSS1の値に依らず内部回路２の論理ハ
イレベルと全く同一である事は明かである。
次に、差動回路１の電流源であるトランジスタQ4と、
トランジスタQ1とはしきい値及びゲート幅を含むトラン
ジスタサイズ及び特性が全く同一である様設定されてい
る。トランジスタQ1のゲートは基準電位発生回路３の出
力に接続されている。更にトランジスタQ4のゲート・ソ
ースは短絡されているため、トランジスタQ1のソース電
位、即ち差動回路２の論理ハイレベルは常に基準電位
V0、即ち内部回路２の論理ハイレベルに必ず等しくな
る。
トランジスタQ1とはしきい値及びゲート幅を含むトラン
ジスタサイズ及び特性が全く同一である様設定されてい
る。トランジスタQ1のゲートは基準電位発生回路３の出
力に接続されている。更にトランジスタQ4のゲート・ソ
ースは短絡されているため、トランジスタQ1のソース電
位、即ち差動回路２の論理ハイレベルは常に基準電位
V0、即ち内部回路２の論理ハイレベルに必ず等しくな
る。
電源電位VSS1が例えば−2V〜−1Vの間で変動した場
合、基準電位V0、即ち内部回路２の論理ハイレベルは次
段インバータ（Q11,Q12/Q7,Q8）のトランジスタQ12,Q8
のショットキー接合にクランプされ0.8V〜0.9Vの電位差
を持って電源電位VSS1に連動し変化する。即ち内部回路
２の論理ハイレベルは、−1.2V〜−0.2Vの範囲で電源電
位VSS1に連動する。
合、基準電位V0、即ち内部回路２の論理ハイレベルは次
段インバータ（Q11,Q12/Q7,Q8）のトランジスタQ12,Q8
のショットキー接合にクランプされ0.8V〜0.9Vの電位差
を持って電源電位VSS1に連動し変化する。即ち内部回路
２の論理ハイレベルは、−1.2V〜−0.2Vの範囲で電源電
位VSS1に連動する。
従って差動回路１の論理ハイレベルも電源電位VSS1に
完全に連動し内部回路２論理ハイレベルと同一電位とな
る事は既述の通りである。
完全に連動し内部回路２論理ハイレベルと同一電位とな
る事は既述の通りである。
この実施例では、差動回路１の回路電流と負荷抵抗
R1,R2の値は、その積、即ち論理振幅が1Vとなる様設定
している。
R1,R2の値は、その積、即ち論理振幅が1Vとなる様設定
している。
従って、差動回路１の論理レベルは （ハイレベル）＝（内部回路２の論理ハイレベル） （ロウレベル）＝（内部回路２の論理ロウレベル）−
1V となる。ここで、ショットキー接合の障壁電位をVf（＝
0.8V）とおけば、上記の関係は次の様に明確化される。
1V となる。ここで、ショットキー接合の障壁電位をVf（＝
0.8V）とおけば、上記の関係は次の様に明確化される。
（差動回路１の出力ハイレベル）＝（VSS1＋Vf）Ｖ （差動回路１の出力ロウレベル）＝（VSS1＋（Vf−
１））Ｖ Vfは通常1Vより小さいから、上記の関係式によれば、
差動回路１の出力電位は内部回路２をスイッチングする
に十分な論理レベルを提供している事が判る。さらに、
この関係は電源電位VSS1に完全に連動する事も判る。
１））Ｖ Vfは通常1Vより小さいから、上記の関係式によれば、
差動回路１の出力電位は内部回路２をスイッチングする
に十分な論理レベルを提供している事が判る。さらに、
この関係は電源電位VSS1に完全に連動する事も判る。
以上の様に本実施例によれば、内部回路２の電源電圧
VSS1変動に対し、入力のECLレベルの信号をレベル変換
する事が可能であり、具体的にはVSS1＝−2.5〜−0.8V
程度までの大きな変動に完全に応じることができる。
VSS1変動に対し、入力のECLレベルの信号をレベル変換
する事が可能であり、具体的にはVSS1＝−2.5〜−0.8V
程度までの大きな変動に完全に応じることができる。
なお、電源電圧VSS2は−4.5V〜−5.2Vの範囲で対応可
能である。
能である。
更に本実施例では回路の速度性能を決定する部分（内
部回路２等）は従来技術のままで対処可能であり、ま
た、差動回路１の負荷抵抗R1,R2には何らの寄生素子は
付加されないため速度特性の劣化を生ぜしめる要因がな
い事は明かである。特に差動回路１の出力電位は絶対に
内部回路２のドライバ用のトランジスタのゲート・ソー
ス間ショットキー接合の障壁電位を越えないため、流出
電流，消費電力は小さくファンアウト特性を劣化させる
事もない。
部回路２等）は従来技術のままで対処可能であり、ま
た、差動回路１の負荷抵抗R1,R2には何らの寄生素子は
付加されないため速度特性の劣化を生ぜしめる要因がな
い事は明かである。特に差動回路１の出力電位は絶対に
内部回路２のドライバ用のトランジスタのゲート・ソー
ス間ショットキー接合の障壁電位を越えないため、流出
電流，消費電力は小さくファンアウト特性を劣化させる
事もない。
第２図は本発明の第２の実施例を示す回路図である。
この実施例においては、電源電位VSS1に対するクラン
プ機能を、ディプレション型のトランジスタQ9とダイオ
ードD1とにより構成された基準電位発生回路3Aに持たせ
ている。
プ機能を、ディプレション型のトランジスタQ9とダイオ
ードD1とにより構成された基準電位発生回路3Aに持たせ
ている。
ダイオードD1はFETと同一構造を有するショットキー
接合により形成するため、その障壁電位もFETに対する
ものとほぼ同一であり、回路機能は第１の実施例と同一
となる。
接合により形成するため、その障壁電位もFETに対する
ものとほぼ同一であり、回路機能は第１の実施例と同一
となる。
この実施例によれば回路がより簡単化されるという利
点がある。
点がある。
以上説明したように本発明は、内部回路へ供給する電
源の第２の電源電位に対し所定のレベルだけ第１の電源
電位側にクランプされた基準電位を発生し、この基準電
位を、内部回路へ入力信号を伝達する差動回路へ第１の
電源電位を供給する第１のトランジスタのゲートへ供給
する構成とすることにより、−2.0V〜−1.0Vの電源電圧
の選択に十分応じることができ、かつ高速性を損うこと
なく低消費電力化することができ、従って高集積度化す
ることができる効果がある。
源の第２の電源電位に対し所定のレベルだけ第１の電源
電位側にクランプされた基準電位を発生し、この基準電
位を、内部回路へ入力信号を伝達する差動回路へ第１の
電源電位を供給する第１のトランジスタのゲートへ供給
する構成とすることにより、−2.0V〜−1.0Vの電源電圧
の選択に十分応じることができ、かつ高速性を損うこと
なく低消費電力化することができ、従って高集積度化す
ることができる効果がある。
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示す回路図、第３図は従来の半導体集積回路装置
の一例を示す回路図である。 １……差動回路、２……内部回路、3,3A……基準電位発
生回路、D1……ダイオード、Q1〜Q12……トランジス
タ。
施例を示す回路図、第３図は従来の半導体集積回路装置
の一例を示す回路図である。 １……差動回路、２……内部回路、3,3A……基準電位発
生回路、D1……ダイオード、Q1〜Q12……トランジス
タ。
Claims (3)
- 【請求項１】ドレインを第１の電源電位を供給する第１
の電源端子と接続し所定の特性をもつ第１のトランジス
タと、一端をそれぞれこの第１のトランジスタのソース
と接続する第１及び第２の負荷抵抗素子と、ドレインを
これら第１及び第２の負荷抵抗素子の他端とそれぞれ対
応して接続しソースを共通接続しゲートに入力信号及び
基準信号をそれぞれ対応して入力する第２及び第３のト
ランジスタと、これら第２及び第３のトランジスタのソ
ースと第２の電源電位を供給する第２の電源端子との間
に接続された電流源回路とを備えた差動回路と、一端を
前記第１の電源端子と接続する第３の負荷抵抗素子、ド
レインをこの第３の負荷抵抗素子の他端と接続しソース
を第３の電源電位を供給する第３の電源端子と接続しゲ
ートを前記差動回路の第２及び第３のトランジスタのド
レインの一方と接続する第４のトランジスタ、一端を前
記第１の電源端子と接続する第４の負荷抵抗素子、及び
ドレインをこの第４の負荷抵抗素子の他端と接続しソー
スを前記第３の電源端子と接続しゲートを前記第４のト
ランジスタのドレインと接続する第５のトランジスタを
備えた内部回路と、前記第１及び第３の電源端子間に接
続され前記第３の電源端子に供給される第３の電源電位
に対し所定のレベルだけ前記第１の電源電位側にクラン
プされた基準電位を発生してこの基準電位を前記第１の
トランジスタのゲートに供給する基準電位発生回路とを
有することを特徴とする半導体集積回路装置。 - 【請求項２】基準電位発生回路が、ソース及びゲートを
第３の電源端子と接続しドレインを第１のトランジスタ
のゲートと接続するエンハンスメント型の第６のトラン
ジスタと、ソースを前記第３の電源端子と接続しゲート
を前記第６のトランジスタのドレインと接続するエンハ
ンスメント型の第７のトランジスタと、前記第６及び第
７のトランジスタのドレインと第１の電源端子との間に
それぞれ対応して接続された第５及び第６の負荷抵抗素
子とを備えて構成された請求項１記載の半導体集積回路
装置。 - 【請求項３】基準電位発生回路が、第３の電源端子と第
１のトランジスタのゲートとの間に接続されたダイオー
ド素子と、第１の電源端子と前記第１のトランジスタの
ゲートとの間に接続された抵抗素子とを備えて構成され
た請求項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1310120A JP2830222B2 (ja) | 1989-11-28 | 1989-11-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1310120A JP2830222B2 (ja) | 1989-11-28 | 1989-11-28 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03169120A JPH03169120A (ja) | 1991-07-22 |
| JP2830222B2 true JP2830222B2 (ja) | 1998-12-02 |
Family
ID=18001419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1310120A Expired - Lifetime JP2830222B2 (ja) | 1989-11-28 | 1989-11-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2830222B2 (ja) |
-
1989
- 1989-11-28 JP JP1310120A patent/JP2830222B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03169120A (ja) | 1991-07-22 |
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