JPH0216063B2 - - Google Patents
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- JPH0216063B2 JPH0216063B2 JP56178162A JP17816281A JPH0216063B2 JP H0216063 B2 JPH0216063 B2 JP H0216063B2 JP 56178162 A JP56178162 A JP 56178162A JP 17816281 A JP17816281 A JP 17816281A JP H0216063 B2 JPH0216063 B2 JP H0216063B2
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- JP
- Japan
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- mos
- circuit
- complementary
- mos transistor
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- 239000008186 active pharmaceutical agent Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 5
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- 238000003199 nucleic acid amplification method Methods 0.000 description 3
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- 230000003247 decreasing effect Effects 0.000 description 1
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- 229920006395 saturated elastomer Polymers 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
Description
【発明の詳細な説明】
この発明は入出力に、TTL及びCMOS回路を
接続する事が可能で、しかも電源電圧が低下した
場合でも動作を保障することができる相補型
MOS論理回路に関する。
接続する事が可能で、しかも電源電圧が低下した
場合でも動作を保障することができる相補型
MOS論理回路に関する。
一般に相補型MOSトランジスタ（以下Ｃ−
MOSと称する）回路からなる集積回路は、低消
費電力、高雑音余裕度、および広動作電圧範囲等
の多くの利点を有している。ところで、このＣ−
MOS回路はバイポーラトランジスタによつて構
成されるTTL回路と比較して低速動作であるた
め、上記のような特徴をもちながら比較的低速動
作の応用面においてのみTTL回路に置き換え使
用されてきた。しかしながら、近年、微細加工技
術および回路技術等の進歩により高速動作の可能
なＣ−MOS回路が実現されるようになり、この
ような高速Ｃ−MOS回路の低消費電力特性を利
用してTTL回路の高電力消費素子と置換し比較
的低消費電力性を有するLS−TTL（Low Power
Schottky TTL）等のTTL回路と組み合せて、
低消費電力と高速動作等の利点を有する回路を構
成することが試みられている。ところで、LS−
TTL等のTTL回路の電気特性は、例えば電源電
圧VDD＝5Vの場合、出力電圧のハイレベル（「Ｈ」
レベル）VOHは最低が2V程度であり、また出力電
圧のローレベル（「Ｌ」レベル）VOLは最大が
0.8V前後である。これに対してＣ−MOS回路の
電気特性はVDD＝5Vの場合、入力電圧VIH（「Ｈ」
レベル）4V、入力電圧VIL1Vおよび回路閾
値電圧Vthc1/2VDD2.5Vである。従つて第１図
に示すように、全体のシステムがLS−TTL回路
１１で構成され、その中で消費電流が過大な部分
を高速Ｃ−MOS回路１２で置き換える場合には、
上記のようにTTL回路とＣ−MOS回路の電気特
性の相違から、Ｃ−MOS回路１２の前段に昇圧
回路等のインターフエース回路１３が必要とな
る。このインターフエース回路１３を不要とし
て、TTL回路との完全コンパチブル（適合）化
のできる高速Ｃ−MOS回路を実現するには、そ
の電気特性をTTL回路の出力特性に適合するよ
うに改善する必要があり、例えばVDD＝5Vの場
合、前記TTL回路の出力レベルに合わせるよう
にVIH2VおよびVIL0.8Vにすることが必要で
ある。
MOSと称する）回路からなる集積回路は、低消
費電力、高雑音余裕度、および広動作電圧範囲等
の多くの利点を有している。ところで、このＣ−
MOS回路はバイポーラトランジスタによつて構
成されるTTL回路と比較して低速動作であるた
め、上記のような特徴をもちながら比較的低速動
作の応用面においてのみTTL回路に置き換え使
用されてきた。しかしながら、近年、微細加工技
術および回路技術等の進歩により高速動作の可能
なＣ−MOS回路が実現されるようになり、この
ような高速Ｃ−MOS回路の低消費電力特性を利
用してTTL回路の高電力消費素子と置換し比較
的低消費電力性を有するLS−TTL（Low Power
Schottky TTL）等のTTL回路と組み合せて、
低消費電力と高速動作等の利点を有する回路を構
成することが試みられている。ところで、LS−
TTL等のTTL回路の電気特性は、例えば電源電
圧VDD＝5Vの場合、出力電圧のハイレベル（「Ｈ」
レベル）VOHは最低が2V程度であり、また出力電
圧のローレベル（「Ｌ」レベル）VOLは最大が
0.8V前後である。これに対してＣ−MOS回路の
電気特性はVDD＝5Vの場合、入力電圧VIH（「Ｈ」
レベル）4V、入力電圧VIL1Vおよび回路閾
値電圧Vthc1/2VDD2.5Vである。従つて第１図
に示すように、全体のシステムがLS−TTL回路
１１で構成され、その中で消費電流が過大な部分
を高速Ｃ−MOS回路１２で置き換える場合には、
上記のようにTTL回路とＣ−MOS回路の電気特
性の相違から、Ｃ−MOS回路１２の前段に昇圧
回路等のインターフエース回路１３が必要とな
る。このインターフエース回路１３を不要とし
て、TTL回路との完全コンパチブル（適合）化
のできる高速Ｃ−MOS回路を実現するには、そ
の電気特性をTTL回路の出力特性に適合するよ
うに改善する必要があり、例えばVDD＝5Vの場
合、前記TTL回路の出力レベルに合わせるよう
にVIH2VおよびVIL0.8Vにすることが必要で
ある。
第２図は通常の高速Ｃ−MOSインバータを示
すもので、電源電圧VDD（高電位）、VSS（低電位）
間にＰ型MOSトランジスタ（以下Ｐ−MOSと称
する）２１およびＮ型MOSトランジスタ（以下
Ｎ−MOSと称する）２２が直列挿入され、それ
ぞれのゲートには共通に入力信号INが供給され
る。さらにＮ−MOS２２のドレインとＰ−MOS
２１のドレインとの共通接続点から信号OUTが
出力される。このようなＣ−MOSインバータは
第３図に示すような入力電圧（VIN）−出力電圧
（VOUT）特性を有している。この回路では電源電
圧VDDにおいて出力レベルが反転するときの入力
電圧VINが回路閾値電圧Vthcとなる。そしてこの
回路閾値電圧VthcはＰ−MOS２１およびＮ−
MOS２２が飽和動作時において下記の様な式で
表現される。
すもので、電源電圧VDD（高電位）、VSS（低電位）
間にＰ型MOSトランジスタ（以下Ｐ−MOSと称
する）２１およびＮ型MOSトランジスタ（以下
Ｎ−MOSと称する）２２が直列挿入され、それ
ぞれのゲートには共通に入力信号INが供給され
る。さらにＮ−MOS２２のドレインとＰ−MOS
２１のドレインとの共通接続点から信号OUTが
出力される。このようなＣ−MOSインバータは
第３図に示すような入力電圧（VIN）−出力電圧
（VOUT）特性を有している。この回路では電源電
圧VDDにおいて出力レベルが反転するときの入力
電圧VINが回路閾値電圧Vthcとなる。そしてこの
回路閾値電圧VthcはＰ−MOS２１およびＮ−
MOS２２が飽和動作時において下記の様な式で
表現される。
VthN：Ｎ−MOSの閾値電圧
VthP：Ｐ−MOSの閾値電圧
さらにKP、KNはＰ−MOSおよびＮ−MOSの
ソース・ドレイン電流IDSの係数で、 KP＝１／２・WP／LP・εox／tox・μP ……(2) KN＝１／２・WN／LN・εox／tox・μN ……(3) である。
ソース・ドレイン電流IDSの係数で、 KP＝１／２・WP／LP・εox／tox・μP ……(2) KN＝１／２・WN／LN・εox／tox・μN ……(3) である。
WP、WN：Ｐ−MOSおよびＮ−MOSの各チヤ
ネル幅 LP、LN：Ｐ−MOSおよびＮ−MOSの各チヤネ
ル長 tox：ゲート酸化膜の長さ εox：誘電率 μP、μN：正孔および電子の各実効移動度 従つて上記の様に高速Ｃ−MOS回路（インバ
ータ）の入力電圧VIH、VILの電気特性を改善、例
えばVDD＝５として、VIH4Vを2Vにするには、
すなわちVthcを小さくするには上記式(1)から明ら
かな様に、｜VthP｜を大きくし、またKPを小さく
（Ｐ−MOS２１のコンダクタンスgnを小さく）す
ればよい。しかしながら、このように｜VthP｜を
大きく、およびKPを小さくするように電気特性
を変更させると、高速Ｃ−MOSインバータの動
作における例えば立上り時間trは電気特性の変更
前と比較して長くなり、高速性が失なわれること
になる。すなわち従来のＣ−MOS回路では高速
性およびTTL回路との完全適合性を共に有する
ことは困難であつた。
ネル幅 LP、LN：Ｐ−MOSおよびＮ−MOSの各チヤネ
ル長 tox：ゲート酸化膜の長さ εox：誘電率 μP、μN：正孔および電子の各実効移動度 従つて上記の様に高速Ｃ−MOS回路（インバ
ータ）の入力電圧VIH、VILの電気特性を改善、例
えばVDD＝５として、VIH4Vを2Vにするには、
すなわちVthcを小さくするには上記式(1)から明ら
かな様に、｜VthP｜を大きくし、またKPを小さく
（Ｐ−MOS２１のコンダクタンスgnを小さく）す
ればよい。しかしながら、このように｜VthP｜を
大きく、およびKPを小さくするように電気特性
を変更させると、高速Ｃ−MOSインバータの動
作における例えば立上り時間trは電気特性の変更
前と比較して長くなり、高速性が失なわれること
になる。すなわち従来のＣ−MOS回路では高速
性およびTTL回路との完全適合性を共に有する
ことは困難であつた。
そこで本発明者らは以前に、TTL回路との完
全適合性に対応する電気特性および高速動作が可
能な相補型MOS論理回路を開発した。この回路
は昭和56年特許願第26376号の出願に係る明細書
に記載されているものであるが、その構成は第４
図に示す通りである。すなわち、この回路はＣ−
MOSインバータであり、電源電圧VDD、VSS間に
Ｐ−MOS３１およびＮ−MOS３２を直列接続し
てなるＣ−MOS回路３３が設けられる。このＰ
−MOS３１およびＮ−MOS３２のそれぞれのゲ
ートには共通に入力信号INが供給され、またＮ
−MOS３２のドレインとＰ−MOS３１のドレイ
ンとの共通接続点から出力される信号φは出力バ
ツフア回路３４内のバイポーラ型のnpnトランジ
スタ３５のベースに供給される。この出力バツフ
ア回路３４はトランジスタ３５のコレクタに電源
VDDが供給され、そのエミツタがＮ−MOS３６を
介して電源電圧VSSに接続される様に構成され、
このＮ−MOS３６のゲートには入力信号INが供
給される。そして出力バツフア回路４４内のトラ
ンジスタ３５のエミツタとＮ−MOS３６のドレ
インとの接続点から信号OUTが出力される。
全適合性に対応する電気特性および高速動作が可
能な相補型MOS論理回路を開発した。この回路
は昭和56年特許願第26376号の出願に係る明細書
に記載されているものであるが、その構成は第４
図に示す通りである。すなわち、この回路はＣ−
MOSインバータであり、電源電圧VDD、VSS間に
Ｐ−MOS３１およびＮ−MOS３２を直列接続し
てなるＣ−MOS回路３３が設けられる。このＰ
−MOS３１およびＮ−MOS３２のそれぞれのゲ
ートには共通に入力信号INが供給され、またＮ
−MOS３２のドレインとＰ−MOS３１のドレイ
ンとの共通接続点から出力される信号φは出力バ
ツフア回路３４内のバイポーラ型のnpnトランジ
スタ３５のベースに供給される。この出力バツフ
ア回路３４はトランジスタ３５のコレクタに電源
VDDが供給され、そのエミツタがＮ−MOS３６を
介して電源電圧VSSに接続される様に構成され、
このＮ−MOS３６のゲートには入力信号INが供
給される。そして出力バツフア回路４４内のトラ
ンジスタ３５のエミツタとＮ−MOS３６のドレ
インとの接続点から信号OUTが出力される。
このようなＣ−MOSインバータにおいて、い
ま仮に電源電圧VDD＝5Vのとき、入力電圧VIH＝
2.0VおよびVIL＝0.8VであるTTL回路の出力レベ
ルに適合する条件で、Ｃ−MOS回路３３の正常
な回路動作がなされる様な電気特性が設定される
必要がある。すなわちＣ−MOS回路の閾値電圧
Vthcを小さくするものであるが、従来のＣ−
MOSプロセスによつてＣ−MOS回路が構成され
て、その回路閾値電圧Vthcが例えば１〜2V程度
に小さく設定される場合、上記式(1)よりＰ−
MOS３１およびＮ−MOS３２の閾値電圧｜VthP
｜およびVTHNが従来の状態（通常1V程度）で、
KPまたはKNのみを変更すると、入力信号（電圧）
IN＝VIH＝2.0Vでは、Ｐ−MOS３１およびＮ−
MOS３２は共にオン状態となり、直流貫通電流
が発生して、Ｃ−MOS本来の特性である低消費
電力性が失われることになる。そのためＰ−
MOS３１およびＮ−MOS３２それぞれの閾値電
圧｜VthP｜およびVthNの設定を工夫する必要があ
る。すなわち電圧VIN＝VIHのときＰ−MOS３１
がオフ（Ｃ−MOS回路３３の出力は「０」レベ
ル）となるには、 ｜VthP｜≧VDD−VIH ……(4) である。また、VIN＝VILのときＮ−MOS３２が
オフ（Ｃ−MOS回路３３の出力は「１」レベル）
となるには、 VthN≧VIL ……(5) であり、従つて具体的には、｜VthP｜≧3.0V、
NthN≧0.8Vに設定すればよいことになる。なお、
この｜VthP｜およびVthNはMOSトランジスタ３
１，３２の表面濃度コントロール等の作来技術に
よつて得ることができる。
ま仮に電源電圧VDD＝5Vのとき、入力電圧VIH＝
2.0VおよびVIL＝0.8VであるTTL回路の出力レベ
ルに適合する条件で、Ｃ−MOS回路３３の正常
な回路動作がなされる様な電気特性が設定される
必要がある。すなわちＣ−MOS回路の閾値電圧
Vthcを小さくするものであるが、従来のＣ−
MOSプロセスによつてＣ−MOS回路が構成され
て、その回路閾値電圧Vthcが例えば１〜2V程度
に小さく設定される場合、上記式(1)よりＰ−
MOS３１およびＮ−MOS３２の閾値電圧｜VthP
｜およびVTHNが従来の状態（通常1V程度）で、
KPまたはKNのみを変更すると、入力信号（電圧）
IN＝VIH＝2.0Vでは、Ｐ−MOS３１およびＮ−
MOS３２は共にオン状態となり、直流貫通電流
が発生して、Ｃ−MOS本来の特性である低消費
電力性が失われることになる。そのためＰ−
MOS３１およびＮ−MOS３２それぞれの閾値電
圧｜VthP｜およびVthNの設定を工夫する必要があ
る。すなわち電圧VIN＝VIHのときＰ−MOS３１
がオフ（Ｃ−MOS回路３３の出力は「０」レベ
ル）となるには、 ｜VthP｜≧VDD−VIH ……(4) である。また、VIN＝VILのときＮ−MOS３２が
オフ（Ｃ−MOS回路３３の出力は「１」レベル）
となるには、 VthN≧VIL ……(5) であり、従つて具体的には、｜VthP｜≧3.0V、
NthN≧0.8Vに設定すればよいことになる。なお、
この｜VthP｜およびVthNはMOSトランジスタ３
１，３２の表面濃度コントロール等の作来技術に
よつて得ることができる。
このような電気特性を有するＣ−MOS回路３
３において高速性を保持するために、上記の出力
バツフア回路３４が必要となる。まずＣ−MOS
回路３３の回路動作の速度、すなわちスイツチン
グの過度時間tSW（立上がり時間trおよび立下がり
時間tf）は一般に下記の様な関係式(6)が成立す
る。
３において高速性を保持するために、上記の出力
バツフア回路３４が必要となる。まずＣ−MOS
回路３３の回路動作の速度、すなわちスイツチン
グの過度時間tSW（立上がり時間trおよび立下がり
時間tf）は一般に下記の様な関係式(6)が成立す
る。
tSW∝CL／IDS ……(6)
CL：負荷容量
IDS：ソース・ドレイン電流
さらにIDSを飽和電流とすれば、
IDS＝Ｋ（VgS−Vth）2 ……(7)
VgS：ゲート・ソース間電圧
となる。従つて従来の高速Ｃ−MOS回路に対し
てtSWの増加を押え、高速性を保持するには、単
位負荷容量あたりのIDSを低下させない様にする
必要がある。具体的には、まず、立上り時間trに
ついて、すなわちVIN＝VILで、Ｐ−MOS３１が
オンの場合、そのゲート・ソース間電圧Vgspは、 ｜Vgsp｜＝VDD−VIL５−0.84.2V ……(8) となる。この｜Vgsp｜は従来の高速Ｃ−MOS
（4V：VIH4V、VIL1V）と比較した場合、ほ
とんど差がないため、上記式(7)よりVth、すなわ
ちＰ−MOS３１の｜Vthp｜の変化分がIDSの値、
つまり立上り時間trに影響する。ところで上記の
様に、低消費電力性の点から｜Vthp｜≧3.0Vと設
定されたが、いま｜Vthp｜＝3.0Vとすると、上記
式(7)、(8)より （｜VgS｜−｜Vthp｜）2＝（4.2−３）2＝1.44
……(9) となる。同様に従来の高速Ｃ−MOSでは （｜VgSp｜−｜Vthp｜）2＝（４−１）2９……(10) となる。ところで、通常Ｃ−MOSインバータの
（集積回路）の出力が直接IC外部素子を駆動する
には、負荷容量CLが大きな値となる。ここでは
CL20PFと仮定する。一方Ｃ−MOS回路３３の
負荷容量CLはIC内部であるから、その値は小さ
くCL1PFとする。従つて立上り時間trが従来の
高速Ｃ−MOSと同値であるには、従来のＰ−
MOSのIDSの係数をKP′とした場合、上記式(6)、
(7)、(9)、(10)よりＰ−MOS３１のKPは KP＝KP′・１／20・９／1.440.3KP′ ……(11) となる。ここで出力信号OUTの立上り時間trpは
トランジスタ３５を介するため、 KP＝0.6KP′ ……(12) とする。
てtSWの増加を押え、高速性を保持するには、単
位負荷容量あたりのIDSを低下させない様にする
必要がある。具体的には、まず、立上り時間trに
ついて、すなわちVIN＝VILで、Ｐ−MOS３１が
オンの場合、そのゲート・ソース間電圧Vgspは、 ｜Vgsp｜＝VDD−VIL５−0.84.2V ……(8) となる。この｜Vgsp｜は従来の高速Ｃ−MOS
（4V：VIH4V、VIL1V）と比較した場合、ほ
とんど差がないため、上記式(7)よりVth、すなわ
ちＰ−MOS３１の｜Vthp｜の変化分がIDSの値、
つまり立上り時間trに影響する。ところで上記の
様に、低消費電力性の点から｜Vthp｜≧3.0Vと設
定されたが、いま｜Vthp｜＝3.0Vとすると、上記
式(7)、(8)より （｜VgS｜−｜Vthp｜）2＝（4.2−３）2＝1.44
……(9) となる。同様に従来の高速Ｃ−MOSでは （｜VgSp｜−｜Vthp｜）2＝（４−１）2９……(10) となる。ところで、通常Ｃ−MOSインバータの
（集積回路）の出力が直接IC外部素子を駆動する
には、負荷容量CLが大きな値となる。ここでは
CL20PFと仮定する。一方Ｃ−MOS回路３３の
負荷容量CLはIC内部であるから、その値は小さ
くCL1PFとする。従つて立上り時間trが従来の
高速Ｃ−MOSと同値であるには、従来のＰ−
MOSのIDSの係数をKP′とした場合、上記式(6)、
(7)、(9)、(10)よりＰ−MOS３１のKPは KP＝KP′・１／20・９／1.440.3KP′ ……(11) となる。ここで出力信号OUTの立上り時間trpは
トランジスタ３５を介するため、 KP＝0.6KP′ ……(12) とする。
次に立下り時間tfについて、すなわちVIN＝VIH
でＮ−MOS３２がオンの場合には、Ｎ−MOS３
２のゲート・ソース間電圧VgSNは、 VgSN＝VIH2.0V ……（13） となる。このVgSNは従来の高速Ｃ−MOS（VIH
4V）と比較した場合、２倍以上の差があること
から立下り時間tfに大きく影響する。ところで上
記の様にVthN≧0.8VからVthN＝0.8Vとした場合、
上記式（13）より （VgSN−VthN）2（2.0−0.8）2＝1.44 ……（14） となる。同様に従来の高速Ｃ−MOS回路の VthN＝〔１〕Ｖとすれば、 （VgSN−VthN）2＝（４−１）5＝９……（15） となる。従つて立下り時間tfが従来の高速Ｃ−
MOS同値であるには、従来のＮ−MOS３のIDSの
係数をKN′とした場合、上記式(6)、(7)、（14）、
（15）よりＮ−MOS３２のKNは KN＝KN′・１／20・９／1.440.3KN′ ……（16） となる。
でＮ−MOS３２がオンの場合には、Ｎ−MOS３
２のゲート・ソース間電圧VgSNは、 VgSN＝VIH2.0V ……（13） となる。このVgSNは従来の高速Ｃ−MOS（VIH
4V）と比較した場合、２倍以上の差があること
から立下り時間tfに大きく影響する。ところで上
記の様にVthN≧0.8VからVthN＝0.8Vとした場合、
上記式（13）より （VgSN−VthN）2（2.0−0.8）2＝1.44 ……（14） となる。同様に従来の高速Ｃ−MOS回路の VthN＝〔１〕Ｖとすれば、 （VgSN−VthN）2＝（４−１）5＝９……（15） となる。従つて立下り時間tfが従来の高速Ｃ−
MOS同値であるには、従来のＮ−MOS３のIDSの
係数をKN′とした場合、上記式(6)、(7)、（14）、
（15）よりＮ−MOS３２のKNは KN＝KN′・１／20・９／1.440.3KN′ ……（16） となる。
このように、Ｃ−MOS回路３３の出力信号φ
の立上がり時間trおよび立下り時間tfが従来の高
速Ｃ−MOS回路に対応する様にＰ−MOS３１お
よびＮ−MOS３２のKPおよびKNを設定できる
が、外部素子を駆動する本来の出力信号OUTの
立上り時間trpおよび立下がり時間tfpは出力バツフ
ア回路３４によつて決定される。すなわちまず出
力信号OUTの立上がり時間trpは、信号φが供給
されるバイポーラトランジスタ３５の電流増幅率
β（この場合エミツタ接地増幅率）に依存し、そ
のトランジスタ３５の電流駆動力はKP・βに相
当する。通常npnトランジスタはＣ−MOS工程
で製造されるときのβ50〜100であるため、電
流駆動力は十分にあり、立上り時間trpをtrの値に
するのは容易にできるものである。さらに出力信
号OUTの立下がり時間tfpはＮ−MOS３６のIDSの
係数KN2に依存する。すなわち負荷容量CLを従来
のＣ−MOS回路と同値（20PF）とした場合、 KN2KN′・20／20・９／1.446KN′ ……（17） となる。そして通常のＣ−MOS工程では μP：μN１：２およびWP：WN２：１の様な
傾向があるため、上記式(2)、(3)、(12)、（16）によ
り、Ｐ−MOS３１、Ｎ−MOS３２およびＮ−
MOS４６の各KP、KN、KN2の比率、すなわちチ
ヤネル幅WP、WN、WN2に換算して WP：WN＝４：１ ……（18） WN：WN2＝１：20 ……（19） となる。なお、上記式（19）はVthN0.5V程度ま
で下げた場合には、WN：WN2＝１：12でもよい。
の立上がり時間trおよび立下り時間tfが従来の高
速Ｃ−MOS回路に対応する様にＰ−MOS３１お
よびＮ−MOS３２のKPおよびKNを設定できる
が、外部素子を駆動する本来の出力信号OUTの
立上り時間trpおよび立下がり時間tfpは出力バツフ
ア回路３４によつて決定される。すなわちまず出
力信号OUTの立上がり時間trpは、信号φが供給
されるバイポーラトランジスタ３５の電流増幅率
β（この場合エミツタ接地増幅率）に依存し、そ
のトランジスタ３５の電流駆動力はKP・βに相
当する。通常npnトランジスタはＣ−MOS工程
で製造されるときのβ50〜100であるため、電
流駆動力は十分にあり、立上り時間trpをtrの値に
するのは容易にできるものである。さらに出力信
号OUTの立下がり時間tfpはＮ−MOS３６のIDSの
係数KN2に依存する。すなわち負荷容量CLを従来
のＣ−MOS回路と同値（20PF）とした場合、 KN2KN′・20／20・９／1.446KN′ ……（17） となる。そして通常のＣ−MOS工程では μP：μN１：２およびWP：WN２：１の様な
傾向があるため、上記式(2)、(3)、(12)、（16）によ
り、Ｐ−MOS３１、Ｎ−MOS３２およびＮ−
MOS４６の各KP、KN、KN2の比率、すなわちチ
ヤネル幅WP、WN、WN2に換算して WP：WN＝４：１ ……（18） WN：WN2＝１：20 ……（19） となる。なお、上記式（19）はVthN0.5V程度ま
で下げた場合には、WN：WN2＝１：12でもよい。
上記の様に、TTLの電気特性（入出力電圧特
性）に完全適合性を得るために、Ｃ−MOS回路
の回路閾値電圧Vthcを小さくしても（例えば｜
Vthp｜を大きくし、KPを小さくする）、出力信号
立上り時間trpおよび立下り時間tfpは電流増幅率の
大きいバイポーラトランジスタ、およびＣ−
MOS回路のＮ−MOSのIDSの係数KNの大きいＮ
−MOSからなる出力バツフア回路によつて小さ
くすることができ、高速性を失うことのないＣ−
MOSインバータを構成できるものである。
性）に完全適合性を得るために、Ｃ−MOS回路
の回路閾値電圧Vthcを小さくしても（例えば｜
Vthp｜を大きくし、KPを小さくする）、出力信号
立上り時間trpおよび立下り時間tfpは電流増幅率の
大きいバイポーラトランジスタ、およびＣ−
MOS回路のＮ−MOSのIDSの係数KNの大きいＮ
−MOSからなる出力バツフア回路によつて小さ
くすることができ、高速性を失うことのないＣ−
MOSインバータを構成できるものである。
ところで上記第４図に示す回路において、VDD
＝5Vの時、入力信号INがVIH（＝2.0V）の場合、
Ｐ−MOS３１のゲートバイアスが（VDD−VIH）
3Vとなるため、Ｐ−MOS３１の閾値電圧｜
Vthp｜を3.0V以上に設定しないと前記した直流貫
通電流が発生することになる。したがつて、VDD
＝5Vに固定されている時、｜Vthp｜≧3.0Vに設定
すれば低消費電力性は保たれる。しかしながら、
何等かの原因で、たとえば電池による駆動の際に
電池の消耗が進んでVDDが5Vから3Vに低下する
と、第４図回路では動作を保障することができな
いという欠点がある。
＝5Vの時、入力信号INがVIH（＝2.0V）の場合、
Ｐ−MOS３１のゲートバイアスが（VDD−VIH）
3Vとなるため、Ｐ−MOS３１の閾値電圧｜
Vthp｜を3.0V以上に設定しないと前記した直流貫
通電流が発生することになる。したがつて、VDD
＝5Vに固定されている時、｜Vthp｜≧3.0Vに設定
すれば低消費電力性は保たれる。しかしながら、
何等かの原因で、たとえば電池による駆動の際に
電池の消耗が進んでVDDが5Vから3Vに低下する
と、第４図回路では動作を保障することができな
いという欠点がある。
この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、TTL
回路との完全適合性に対応する電気特性を有する
とともに電源電圧が正常の値から低下した場合で
も動作を保障することができかつ電力消費量も少
ない相補型MOS論理回路を提供することにある。
たものであり、その目的とするところは、TTL
回路との完全適合性に対応する電気特性を有する
とともに電源電圧が正常の値から低下した場合で
も動作を保障することができかつ電力消費量も少
ない相補型MOS論理回路を提供することにある。
以下、図面を参照してこの発明の一実施例を説
明する。第５図はこの発明に係る相補型MOS論
理回路を第４図と同様にＣ−MOSインバータに
実施したものであり、第４図の回路と対応する箇
所には同じ符号を付してその説明は省略する。こ
の回路が第４図の回路と異なるところは、Ｃ−
MOS回路３３の出力端であるＳ点と電源VDD印加
点との間に信号INをゲート入力とするもう１個
のＰ−MOS３７を挿入したところにあり、この
Ｐ−MOS３７の閾値電圧は製造プロセスによつ
てＣ−MOS回路３３内のＰ−MOS３１と異なる
ように設定される。すなわち、たとえば従来技術
によれば、Ｐ−MOS３１とＮ−MOS３２とのgn
比は４：１に設定され、かつＰ−MOS３１の閾
値電圧Vthp３１は−3.0V程度に、Ｎ−MOS３２
の閾値電圧VthN３２は0.8V程度にそれぞれ設定さ
れ、入力信号INの入力電圧VIH2.0V、VIL＝
0.8Vの条件の下で最適動作が行なわれるように
設計される。そして新たに追加されたＰ−MOS
３７の閾値電圧VthP３７は−1.0V程度に設定さ
れ、かつＰ−MOS３１、Ｐ−MOS３７のgn比
は、gnP３１：gnP３７＝４：１に設定される。
明する。第５図はこの発明に係る相補型MOS論
理回路を第４図と同様にＣ−MOSインバータに
実施したものであり、第４図の回路と対応する箇
所には同じ符号を付してその説明は省略する。こ
の回路が第４図の回路と異なるところは、Ｃ−
MOS回路３３の出力端であるＳ点と電源VDD印加
点との間に信号INをゲート入力とするもう１個
のＰ−MOS３７を挿入したところにあり、この
Ｐ−MOS３７の閾値電圧は製造プロセスによつ
てＣ−MOS回路３３内のＰ−MOS３１と異なる
ように設定される。すなわち、たとえば従来技術
によれば、Ｐ−MOS３１とＮ−MOS３２とのgn
比は４：１に設定され、かつＰ−MOS３１の閾
値電圧Vthp３１は−3.0V程度に、Ｎ−MOS３２
の閾値電圧VthN３２は0.8V程度にそれぞれ設定さ
れ、入力信号INの入力電圧VIH2.0V、VIL＝
0.8Vの条件の下で最適動作が行なわれるように
設計される。そして新たに追加されたＰ−MOS
３７の閾値電圧VthP３７は−1.0V程度に設定さ
れ、かつＰ−MOS３１、Ｐ−MOS３７のgn比
は、gnP３１：gnP３７＝４：１に設定される。
このような構成において、いま、VDD＝5V、入
力信号INが2.0V（＝VIH）の時、Ｐ−MOS３１は
完全にオフ、Ｎ−MOS３２は完全にオンとなる。
この時、Ｐ−MOS３７はオンするがＮ−MOS３
２に比べて十分にgn値が小さいため、Ｃ−MOS
回路３３の出力信号φはほぼ「０」レベルとな
る。なお、この時、Ｐ−MOS３７がオンしてい
るために直流貫通電流が生じるが、電圧VDD低下
時の動作を保障するためにＰ−MOS３７を設け
ずに、Ｐ−MOS３１の閾値電圧VthP３１を単純
に小さくした場合に比べれば十分に小さな値とす
ることができる。すなわち、直流貫通電流IDD（D.
C）は次のような比例式で表わすことができ、 IDD（D.C）∝gnP（VDD−VIH−｜VthP｜）2
……（20） Ｐ−MOS３１のgn値gnP３１はＰ−MOS３７
のgn値gnP３７の４倍であるために、Ｐ−MOS３
７を設けた場合に生じる貫通電流は設けない場合
に比べて小さくすることができる。
力信号INが2.0V（＝VIH）の時、Ｐ−MOS３１は
完全にオフ、Ｎ−MOS３２は完全にオンとなる。
この時、Ｐ−MOS３７はオンするがＮ−MOS３
２に比べて十分にgn値が小さいため、Ｃ−MOS
回路３３の出力信号φはほぼ「０」レベルとな
る。なお、この時、Ｐ−MOS３７がオンしてい
るために直流貫通電流が生じるが、電圧VDD低下
時の動作を保障するためにＰ−MOS３７を設け
ずに、Ｐ−MOS３１の閾値電圧VthP３１を単純
に小さくした場合に比べれば十分に小さな値とす
ることができる。すなわち、直流貫通電流IDD（D.
C）は次のような比例式で表わすことができ、 IDD（D.C）∝gnP（VDD−VIH−｜VthP｜）2
……（20） Ｐ−MOS３１のgn値gnP３１はＰ−MOS３７
のgn値gnP３７の４倍であるために、Ｐ−MOS３
７を設けた場合に生じる貫通電流は設けない場合
に比べて小さくすることができる。
次にVDDが低下して3.8Vになつた時に、入力信
号IN＝0.8（＝VIL）が入力すると、Ｐ−MOS３１
はオンしないが、Ｐ−MOS３７はオンする。す
なわち、電圧VDDが3.8Vに低下すると、Ｐ−
MOS３７を設けない場合には出力信号φは「１」
レベルとはならないが、Ｐ−MOS３７によつて
電流経路が作られるためφは「１」レベルとな
る。この時、Ｐ−MOS３７を流れる電流IDPS37
は、 IDSP37は、 IDSP37∝gnP37（VDD−VIL−｜VthP37｜）2∝４・
gnP31 ……（21） となる。
号IN＝0.8（＝VIL）が入力すると、Ｐ−MOS３１
はオンしないが、Ｐ−MOS３７はオンする。す
なわち、電圧VDDが3.8Vに低下すると、Ｐ−
MOS３７を設けない場合には出力信号φは「１」
レベルとはならないが、Ｐ−MOS３７によつて
電流経路が作られるためφは「１」レベルとな
る。この時、Ｐ−MOS３７を流れる電流IDPS37
は、 IDSP37は、 IDSP37∝gnP37（VDD−VIL−｜VthP37｜）2∝４・
gnP31 ……（21） となる。
一方、VDD＝5V、VIL＝0.8VではＰ−MOS３
１，３７がともにオンする時の各ドレイン電流
IDSP31、IDSP37は、 IDSP31∝1.44gnP31 ……（22） IDSP37∝10.24gnP37 ……（23） となり、この両ドレイン電流の和電流が流れるわ
けであるから、gnP31：gnP37＝４：１を代入して
VDD＝5Vの時とVDD＝3.8Vの時の駆動能力を比較
すると、 IDSP37（VDD＝3.8V）／IDSP31（VDD＝5V）＋IDSP37（
VDD＝5V） ４×１／1.44×４＋10.24×１１／４ ……（24） となる。すなわち、VDD＝5Vの時に比べてVDD＝
3.8Vの時のＰ−MOSの駆動能力は１／４となり、出 力信号φの立上り時間が大きくなるが、一般にＣ
−MOS回路に限らず、電源電圧が低下するとス
イツチング時間が増大することは当然のことであ
り問題とはならない。
１，３７がともにオンする時の各ドレイン電流
IDSP31、IDSP37は、 IDSP31∝1.44gnP31 ……（22） IDSP37∝10.24gnP37 ……（23） となり、この両ドレイン電流の和電流が流れるわ
けであるから、gnP31：gnP37＝４：１を代入して
VDD＝5Vの時とVDD＝3.8Vの時の駆動能力を比較
すると、 IDSP37（VDD＝3.8V）／IDSP31（VDD＝5V）＋IDSP37（
VDD＝5V） ４×１／1.44×４＋10.24×１１／４ ……（24） となる。すなわち、VDD＝5Vの時に比べてVDD＝
3.8Vの時のＰ−MOSの駆動能力は１／４となり、出 力信号φの立上り時間が大きくなるが、一般にＣ
−MOS回路に限らず、電源電圧が低下するとス
イツチング時間が増大することは当然のことであ
り問題とはならない。
また、上記の説明ではVDDが3.8Vまで低下した
場合であるが、VDD＞VIL−｜VthP37｜１・8Vの
関係を満たすようなVDDの値であれば動作を保障
でき、VthP37が上記と同様に−1.0Vに設定されて
いればVDDが2V程度に低下しても動作することに
なる。しかもＰ−MOS３１と３７のgn比の設定
により、入力レベル変化に伴なう直流貫通電流は
小さく押さえることができる。
場合であるが、VDD＞VIL−｜VthP37｜１・8Vの
関係を満たすようなVDDの値であれば動作を保障
でき、VthP37が上記と同様に−1.0Vに設定されて
いればVDDが2V程度に低下しても動作することに
なる。しかもＰ−MOS３１と３７のgn比の設定
により、入力レベル変化に伴なう直流貫通電流は
小さく押さえることができる。
このように上記実施例によれば、TTL回路と
の完全適合性に対応する電気特性を有するととも
に電源電圧が正常の値から低下した場合でも動作
を保障することができ、しかも電力消費量を小さ
くおさえることができる。
の完全適合性に対応する電気特性を有するととも
に電源電圧が正常の値から低下した場合でも動作
を保障することができ、しかも電力消費量を小さ
くおさえることができる。
第６図はこの発明の他の実施例の構成図であ
る。この実施例回路では上記バイポーラ型のnpn
トランジスタ３５の代りにダーリントントランジ
スタ３８を設けて、動作の高速化を図るようにし
たものである。
る。この実施例回路では上記バイポーラ型のnpn
トランジスタ３５の代りにダーリントントランジ
スタ３８を設けて、動作の高速化を図るようにし
たものである。
第７図および第８図はそれぞれこの発明の他の
実施例の構成図であり、第７図の実施例ではこの
発明をＣ−MOS NOR回路に、第８図の実施例
ではこの発明をＣ−MOS NAND回路にそれぞ
れ実施したものである。すなわち、第７図の回路
では直列接続された２個のＰ−MOS４１，４２
と並列接続された２個のＮ−MOS４３，４４か
らなるＣ−MOS NORゲート４５の出力端と、
電源VDDとの間に入力信号IN１、IN２をゲート
入力とする２個のＰ−MOS４６，４７を直列挿
入し、さらにnpnトランジスタ４８のコレクタを
電源VDDに、ベースを上記Ｃ−MOS NORゲート
４５の出力端にそれぞれ接続し、このトランジス
タ４８のエミツタと他方の電源VSSとの間に入力
信号IN１、IN２をゲート入力する２個のＮ−
MOS４９，５０を並列挿入して出力バツフア回
路５１を構成している。
実施例の構成図であり、第７図の実施例ではこの
発明をＣ−MOS NOR回路に、第８図の実施例
ではこの発明をＣ−MOS NAND回路にそれぞ
れ実施したものである。すなわち、第７図の回路
では直列接続された２個のＰ−MOS４１，４２
と並列接続された２個のＮ−MOS４３，４４か
らなるＣ−MOS NORゲート４５の出力端と、
電源VDDとの間に入力信号IN１、IN２をゲート
入力とする２個のＰ−MOS４６，４７を直列挿
入し、さらにnpnトランジスタ４８のコレクタを
電源VDDに、ベースを上記Ｃ−MOS NORゲート
４５の出力端にそれぞれ接続し、このトランジス
タ４８のエミツタと他方の電源VSSとの間に入力
信号IN１、IN２をゲート入力する２個のＮ−
MOS４９，５０を並列挿入して出力バツフア回
路５１を構成している。
また第８図の回路では並列接続された２個Ｐ−
MOS６１，６２と直列接続された２個のＮ−
MOS６３，６４とからなるＣ−MOS NANDゲ
ート６５の出力端と、電源VDDとの間に入力信号
IN１、IN２をゲート入力とする２個のＰ−MOS
６６，６７を並列挿入し、さらにnpnトランジス
タ６８のコレクタを電源VDDに、ベースを上記Ｃ
−MOS NANDゲート６５の出力端にそれぞれ
接続し、このトランジスタ６８のエミツタと他方
の電源VSSとの間に入力信号IN１、IN２をゲート
入力とする２個のＮ−MOS６９，７０を直列挿
入して出力バツフア回路７１を構成している。そ
して第７図に示す回路ではＰ−MOS４１，４２
の閾値電圧を等しく設定しかつＰ−MOS４６，
４７の閾値電圧を等しく設定した上で、Ｐ−
MOS４６，４７の閾値電圧をＰ−MOS４１，４
２のものよりも大きく（絶対値を小さく）設定す
ることによつて電源電圧VDD低下時の動作を保障
している。同様に第８図に示す回路でもＰ−
MOS６１，６２の閾値電圧を等しく設定しかつ
Ｐ−MOS６６，６７の閾値電圧を等しく設定し
た上で、Ｐ−MOS６６，６７の閾値電圧をＰ−
MOS６１，６２のものよりも大きく（絶対値を
小さく）設定することによつてVDD低下時におけ
る動作を保障している。なお、Ｐ−MOS４１，
４２，６１，６２それぞれとＰ−MOS４６，４
７，６６，６７それぞれのgn比を前記と同様に
Ｐ−MOS４１，４２，６１，６２が大きくなる
ように設定することによつて直流貫通電流を小さ
くし電力消費量をおさえることができる。
MOS６１，６２と直列接続された２個のＮ−
MOS６３，６４とからなるＣ−MOS NANDゲ
ート６５の出力端と、電源VDDとの間に入力信号
IN１、IN２をゲート入力とする２個のＰ−MOS
６６，６７を並列挿入し、さらにnpnトランジス
タ６８のコレクタを電源VDDに、ベースを上記Ｃ
−MOS NANDゲート６５の出力端にそれぞれ
接続し、このトランジスタ６８のエミツタと他方
の電源VSSとの間に入力信号IN１、IN２をゲート
入力とする２個のＮ−MOS６９，７０を直列挿
入して出力バツフア回路７１を構成している。そ
して第７図に示す回路ではＰ−MOS４１，４２
の閾値電圧を等しく設定しかつＰ−MOS４６，
４７の閾値電圧を等しく設定した上で、Ｐ−
MOS４６，４７の閾値電圧をＰ−MOS４１，４
２のものよりも大きく（絶対値を小さく）設定す
ることによつて電源電圧VDD低下時の動作を保障
している。同様に第８図に示す回路でもＰ−
MOS６１，６２の閾値電圧を等しく設定しかつ
Ｐ−MOS６６，６７の閾値電圧を等しく設定し
た上で、Ｐ−MOS６６，６７の閾値電圧をＰ−
MOS６１，６２のものよりも大きく（絶対値を
小さく）設定することによつてVDD低下時におけ
る動作を保障している。なお、Ｐ−MOS４１，
４２，６１，６２それぞれとＰ−MOS４６，４
７，６６，６７それぞれのgn比を前記と同様に
Ｐ−MOS４１，４２，６１，６２が大きくなる
ように設定することによつて直流貫通電流を小さ
くし電力消費量をおさえることができる。
第９図はこの発明の他の実施例の構成図であ
る。この実施例回路では前記第４図の回路におい
て、出力バツフア回路３４の出力端と電源VDDと
の間に入力信号INをゲート入力とするgn値の比
較的大きなＰ−MOS８１を挿入するようにした
ものである。すなわち、このＰ−MOS８１を挿
入することによつて、バイポーラ型のnpnトラン
ジスタ３５のベース・エミツタ間の順方向電位差
により出力信号OUTに生じるオフセツト電圧を
補正している。
る。この実施例回路では前記第４図の回路におい
て、出力バツフア回路３４の出力端と電源VDDと
の間に入力信号INをゲート入力とするgn値の比
較的大きなＰ−MOS８１を挿入するようにした
ものである。すなわち、このＰ−MOS８１を挿
入することによつて、バイポーラ型のnpnトラン
ジスタ３５のベース・エミツタ間の順方向電位差
により出力信号OUTに生じるオフセツト電圧を
補正している。
第１０図および第１１図はそれぞれこの発明の
他の実施例の構成図であり、前記第７図の回路お
よび第８図の回路に上記第９図の回路と同様に出
力信号OUTに生じるオフセツト電圧を補正する
FETを挿入するようにしたものである。すなわ
ち、第１０図の実施例回路では、出力バツフア回
路５１の出力端と電源VDDとの間に入力信号IN
１、IN２をゲート入力とするgn値の比較的大き
な２個のＰ−MOS８２，８３を直列挿入し、ま
た第１１図の実施例回路では、出力バツフア回路
７１の出力端と電源VDDとの間に入力信号IN１、
IN２をゲート入力とするgn値の比較的大きな２
個のＰ−MOS８４，８５を並列挿入することに
よつて、それぞれの目的を達成するようにしたも
のである。
他の実施例の構成図であり、前記第７図の回路お
よび第８図の回路に上記第９図の回路と同様に出
力信号OUTに生じるオフセツト電圧を補正する
FETを挿入するようにしたものである。すなわ
ち、第１０図の実施例回路では、出力バツフア回
路５１の出力端と電源VDDとの間に入力信号IN
１、IN２をゲート入力とするgn値の比較的大き
な２個のＰ−MOS８２，８３を直列挿入し、ま
た第１１図の実施例回路では、出力バツフア回路
７１の出力端と電源VDDとの間に入力信号IN１、
IN２をゲート入力とするgn値の比較的大きな２
個のＰ−MOS８４，８５を並列挿入することに
よつて、それぞれの目的を達成するようにしたも
のである。
なお、この発明は上記実施例に限定されるもの
ではなく、たとえば第７図および第１０図の実施
例回路において、それぞれ直列接続された各２個
のＰ−MOS４１，４２および４６，４７は電源
VDDとＣ−MOS NORゲート４５の出力端との間
で独立した電流経路を形成する場合について説明
したが、これはＰ−MOS４１，４２の直列接続
点とＰ−MOS４６，４７の直列接続点とを接続
するようにしてもよい。
ではなく、たとえば第７図および第１０図の実施
例回路において、それぞれ直列接続された各２個
のＰ−MOS４１，４２および４６，４７は電源
VDDとＣ−MOS NORゲート４５の出力端との間
で独立した電流経路を形成する場合について説明
したが、これはＰ−MOS４１，４２の直列接続
点とＰ−MOS４６，４７の直列接続点とを接続
するようにしてもよい。
以上説明したようにこの発明によれば、TTL
回路との完全適合性に対応する電気特性を有する
とともに電源電圧が正常の値から低下した場合で
も動作を保障でき、かつ電力消費量も少ない相補
型MOS論理回路を提供することができる。
回路との完全適合性に対応する電気特性を有する
とともに電源電圧が正常の値から低下した場合で
も動作を保障でき、かつ電力消費量も少ない相補
型MOS論理回路を提供することができる。
第１図は従来の高速Ｃ−MOS回路によるTTL
回路のコンパチブル化を説明するための図、第２
図は従来の高速Ｃ−MOSインバータの回路図、
第３図はその電気的特性を説明するための図、第
４図はこの発明の途中の過程で開発された相補型
MOS論理回路の構成図、第５図はこの発明の一
実施例の回路構成図、第６図ないし第１１図はそ
れぞれこの発明の他の実施例の構成図である。 ３１，３７，４１，４２，４６，４７，６１，
６２，６６，６７，８１，８２，８３，８４，８
５……Ｐ型MOSトランジスタ（Ｐ−MOS）、３
２，３６，４３，４４，４９，５０，６３，６
４，６９，７０……Ｎ型MOSトランジスタ（Ｎ
−MOS）、３３……Ｃ−MOS回路、３４，５１，
７１……出力バツフア回路、３５，４８，６８…
…バイポーラ型npnトランジスタ、３８……ダー
リントントランジスタ、４５……Ｃ−MOS
NORゲート、６５……Ｃ−MOS NANDゲー
ト。
回路のコンパチブル化を説明するための図、第２
図は従来の高速Ｃ−MOSインバータの回路図、
第３図はその電気的特性を説明するための図、第
４図はこの発明の途中の過程で開発された相補型
MOS論理回路の構成図、第５図はこの発明の一
実施例の回路構成図、第６図ないし第１１図はそ
れぞれこの発明の他の実施例の構成図である。 ３１，３７，４１，４２，４６，４７，６１，
６２，６６，６７，８１，８２，８３，８４，８
５……Ｐ型MOSトランジスタ（Ｐ−MOS）、３
２，３６，４３，４４，４９，５０，６３，６
４，６９，７０……Ｎ型MOSトランジスタ（Ｎ
−MOS）、３３……Ｃ−MOS回路、３４，５１，
７１……出力バツフア回路、３５，４８，６８…
…バイポーラ型npnトランジスタ、３８……ダー
リントントランジスタ、４５……Ｃ−MOS
NORゲート、６５……Ｃ−MOS NANDゲー
ト。
Claims (1)
- 【特許請求の範囲】 １ 少なくとも各１個のＰ型MOSトランジスタ
およびＮ型MOSトランジスタからなり、TTL論
理回路の入出力電圧特性に対応してＰ型MOSト
ランジスタとＮ型MOSトランジスタのコンダク
タンス比および各閾値電圧が設定された相補型
MOS回路と、 上記相補型MOS回路の出力端と高電位印加点
との間に挿入され、ゲートが上記相補型MOS回
路の入力端に接続され、その閾値電圧が上記相補
型MOS回路のＰ型MOSトランジスタよりも小さ
く設定されかつそのコンダクタンスが上記相補型
MOS回路のＰ型MOSトランジスタよりも十分に
小さく設定された少なくとも１個のＰ型MOSト
ランジスタと を具備したことを特徴とする相補型MOS論理回
路。 ２ 少なくとも各１個のＰ型MOSトランジスタ
およびＮ型MOSトランジスタからなり、TTL論
理回路の入出力電圧特性に対応してＰ型MOSト
ランジスタとＮ型MOSトランジスタのコンダク
タンス比および各閾値電圧が設定された相補型
MOS回路と、 上記相補型MOS回路の出力端と高電位印加点
との間に挿入され、ゲートが上記相補型MOS回
路の入力端に接続され、その閾値電圧が上記相補
型MOS回路のＰ型MOSトランジスタよりも小さ
く設定されかつそのコンダクタンスが上記相補型
MOS回路のＰ型MOSトランジスタよりも十分に
小さく設定された少なくとも１個のＰ型MOSト
ランジスタと、 上記相補型MOS回路の出力端の信号がベース
に供給されるバイポーラトランジスタおよび上記
相補型MOS回路の入力端の信号がゲートに供給
される少なくとも１個のMOSトランジスタとを
高電位印加点と低電位印加点との間に直列挿入し
てなり、上記相補型MOS回路の出力端における
論理信号に対応した信号を出力する出力バツフア
回路と を具備したことを特徴とする相補型MOS論理回
路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56178162A JPS5880929A (ja) | 1981-11-06 | 1981-11-06 | 相補型ｍｏｓ論理回路 |
| DE8282101282T DE3274039D1 (en) | 1981-02-25 | 1982-02-19 | Complementary mosfet logic circuit |
| EP82101282A EP0058958B1 (en) | 1981-02-25 | 1982-02-19 | Complementary mosfet logic circuit |
| CA000396984A CA1188755A (en) | 1981-02-25 | 1982-02-24 | Complementary mosfet logic circuit |
| US06/652,429 US4558234A (en) | 1981-02-25 | 1984-09-20 | Complementary MOSFET logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56178162A JPS5880929A (ja) | 1981-11-06 | 1981-11-06 | 相補型ｍｏｓ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5880929A JPS5880929A (ja) | 1983-05-16 |
| JPH0216063B2 true JPH0216063B2 (ja) | 1990-04-16 |
Family
ID=16043702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56178162A Granted JPS5880929A (ja) | 1981-02-25 | 1981-11-06 | 相補型ｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5880929A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS607226A (ja) * | 1983-06-27 | 1985-01-16 | Hitachi Ltd | 信号出力回路 |
| JPS60125015A (ja) * | 1983-12-12 | 1985-07-04 | Hitachi Ltd | インバ−タ回路 |
| JPS60217726A (ja) * | 1984-04-13 | 1985-10-31 | Hitachi Micro Comput Eng Ltd | 論理回路 |
| JP2586033B2 (ja) * | 1987-03-27 | 1997-02-26 | 日本電気株式会社 | 出力バツフア回路 |
| US5075577A (en) * | 1987-06-23 | 1991-12-24 | Mitsubishi Denki Kabushiki Kaisha | Tristate output circuit with input protection |
| JPH0355914A (ja) * | 1989-07-25 | 1991-03-11 | Fujitsu Ltd | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS522156A (en) * | 1975-06-24 | 1977-01-08 | Hitachi Ltd | Push-pull buffer circuit |
| JPS53125784A (en) * | 1977-04-08 | 1978-11-02 | Nec Corp | Semiconductor device |
-
1981
- 1981-11-06 JP JP56178162A patent/JPS5880929A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS522156A (en) * | 1975-06-24 | 1977-01-08 | Hitachi Ltd | Push-pull buffer circuit |
| JPS53125784A (en) * | 1977-04-08 | 1978-11-02 | Nec Corp | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5880929A (ja) | 1983-05-16 |
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