JPH0355914A - 半導体装置 - Google Patents

半導体装置

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JPH0355914A
JPH0355914A JP1192031A JP19203189A JPH0355914A JP H0355914 A JPH0355914 A JP H0355914A JP 1192031 A JP1192031 A JP 1192031A JP 19203189 A JP19203189 A JP 19203189A JP H0355914 A JPH0355914 A JP H0355914A
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JP
Japan
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transistor
level
channel transistor
turned
gate
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JP1192031A
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English (en)
Inventor
Shinnosuke Kamata
心之介 鎌田
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 本発明の原理説明 本発明の第１実施例 本発明の第２実施例 発明の効果 （第４図） （第１図） （第２図） （第３図） 〔概要〕 半導体装置に関し、 貫通電流をなくすことができ、消費電流の大幅な低減を
図ることのできるレベル変換回路を含む半導体装置を提
供することを目的とし、第１の電源と第２の電源の間に
設けられ、ＥＣＬレベルの入力信号をゲートに受けるＰ
チャネルトランジスタと、該Ｐチャネルトランジスタに
直列に接続されたＮチャネルトランジスタとを備え、こ
れらトランジスタをＯＮ／ＯＦＦさせてＥＣＬレベルの
入力信号をＴＴＬレベルの出力信号にレベル変換し、該
Ｐチャネルトランジスタと該Ｎチャネルトランジスタの
接続点から取り出す半導体装置において、前記Ｎチャネ
ルトランジスタと直列に所定のトランジスタを介挿し、
該トランジスタのゲートは前記Ｐチャネルトランジスタ
のゲートに結線して、前記ＰチャネルトランジスタがＯ
Ｎしたと同時に該トランジスタがＯＦＦするように構成
し、それにより前記第１の電源と第２の電源との間に貫
通電流が流れないように構戒する。
〔産業上の利用分野〕
本発明は、異なった論理信号のレベルを変換するレヘル
変換回路を含む半導体装置に係り、特に、ＥＣＬレベル
の論理信号をＴＴＬレベルの論理信号に変換するＥＣＬ
／ＴＴＬレベル変換回路を含む半導体装置に関する。
一般にデジタル回路素子は、汎用性をもたせる必要から
、いわゆる標準ロジック（Ｓｔａｎｄａｒｄ　Ｌｏ−ｇ
ｉｃ）が定められており、ＥＣＬ系、ＴＴＬ系、ＣＭＯ
Ｓ系等に分類される。これらの標準ロジックは例えば、
ＥＣＬ系は信号伝達特性に優れている特徴からＣＰＵ等
の高速演算素子に用いられ、方、ＴＴＬ系は雑音余裕度
を活かして誤動作のない論理回路を構成するために広く
用いられている。
また、これらの標準ロジックは、例えばＥＣＬ系は、−
４．５　Ｖ　（あるいは−５．２Ｖ）のマイナス側定電
源Ｖ０と、接地側定電源ＧＮＤの間に論理レベルが存在
し、一方、ＴＴＬ系は、＋５Ｖのプラス側定電源ＶＣＣ
と、接地側定電源ＣＨＤの間に論理レベルが存在する。
したがって、異なった標準ロジック間での信号伝達には
論理レベル変換を必要とし、このような目的、すなわち
、異なった標準ロジック間における論理レベルの整合に
レベル変換回路が用いられる。特に、近年、半導体装置
は、これを搭載した装置（例えば、コンピュータシステ
ムなど）の発展により高速化および高集積化が要求され
ている。このため、半導体装置は消費電流が増える傾向
にあるが、半導体装置を搭載した装置は消費電流を小さ
くしたい。よって、半導体装置は消費電流を少しでも小
さくする必要がある。
〔従来の技術〕
従来のＥＣＬ／ＴＴＬレベル変換回路としては、例えば
第４図に示すようなものがある。第４図において、ｌは
マイナス電源使用のレベル変換回路であり、レベル変換
回路１は、ゲートにＥＣＬレベルの入力信号ＩＮが入力
され、そのドレインが出力端子ＯＵＴを介してＮチャネ
ルＭＯＳ｝ランジスタＮ２のゲートに接続されるＰチャ
ネルＭＯＳトランジスタＰＩと、ＰＬに直列接続され、
ゲートが出力端子ＯＵＴを介してＰチャネルＭＯＳトラ
ンジスタＰ１のドレインに接続されるＮチャネルＭＯＳ
｝ランジスタＮ１と、ゲートにＥＣＬレベルの入力信号
ＩＮのコンブリメント信号ＩＮが入力され、そのドレイ
ンが出力端子ＯＵＴを介してＮｌのゲートに接続される
ＰチャネルＭＯＳトランジスタＰ２と、Ｐ２に直列接続
され、ゲートが出力端子ＯＵＴを介してＰ１のドレイン
に接続されるＮチャネルＭＯＳトランジスタＮ２と、に
より構成される。同図中ＩＮはＥＣＬレベルの入力信号
、ＩＮはそのコンブリメントであり、また、ＯＵＴはＴ
ＴＬレベルの出力信号、ＯＵＴはそのコンブリメントで
ある。なお、ＶＣＣは正電源（ＧＮＤ）　、Ｖｌ！Ｅは
負電源を示す。
この構或において、入力ＩＮに“′Ｌ゛レヘル、ＩＮに
“Ｉ１”レベルが入力されているものとすると、Ｐ１と
Ｎ２がＯＮとなり、Ｐ２とＮ１がＯＦＦとなる。このた
め、ＰＬ，Ｐ２，ＮｌおよびＮ２によるフリップフロツ
プが安定した状態となって出力ＯＵＴは約０■となる。
一方、入力ＩＮに“Ｈ”レベル、ＩＮに“Ｌ”レベルが
供給されると、Ｐ２とＮｌがＯＮとなり、ｐｔとＮ２が
ＯＦＦとなる。このため、ＰＬ，Ｐ２，ＮｌおよびＮ２
によるフリップフロップが安定した状態となって出力Ｏ
ＵＴはＶｔｉ（約−５．２Ｖ）となる。
（発明が解決しようとする課題〕 しかしながら、このような従来の半導体装置にあっては
、以下に述べる理由によりスイッチングの際に貫通電流
が流れ、消費電流を低減させることができないという問
題点があった。
すなわち、初めに入力ＩＮに“Ｌ　Ｉ＋レベル、ＩＫに
“Ｉ｛”レベルが入力されているものとすると、ＯＮＬ
，ているトランジスタはＰ１．Ｎ２であり、ＯＦＦＬて
いるトランジスタはＰ２，Ｎｌである。
次に、入力の位相が反転したとすると、トランジスタの
スイッチング順序は、まずＰチャネルトランジスタＰ１
がＯＦＦ，Ｐ２がＯＮＬ，た後にＮチャネルトランジス
タＮ１がＯＮ，Ｎ２がＯＦＦになる。そのため、位相反
転時にＰ２とＮ２がＯＮしている状態になり、正電源Ｖ
ＣＣから負電源■．にスイッチングには関係のない貫通
電流が流れる。
したがって、スイッチングのために必要な電流にスイッ
チングには関係のない貫通電流を加えたものが消費電流
となることから、消費電流が増大し好ましくない。
そこで本発明は、貫通電流をなくすことができ、消費電
流の大幅な低減を図ることのできるレベル変換回路を含
む半導体装置を提供することを目的としている。
〔課題を解決するための手段〕
本発明による半導体装置は上記目的達成のため、第１の
電源と第２の電源の間に設けられ、ＥＣＬレベルの人力
信号をゲートに受けるＰチャネルトランジスタと、該Ｐ
チャネルトランジスタに直列に接続されたＮチャネルト
ランジスタとを備え、これらトランジスタをＯＮ／ＯＦ
ＦさせてＥＣＬレベルの入力信号をＴＴＬレベルの出力
信号にレベノレ変換し、＝亥Ｐチャネノレトランジスタ
と富亥Ｎチャネルトランジスタの接続点から取り出す半
導体装置において、前記Ｎチャネルトランジスタと直列
に所定のトランジスタを介挿し、該トランジスタのゲー
トは前記Ｐチャネルトランジスタのゲートに結線して、
前記ＰチャネルトランジスタがＯＮしたと同時に該トラ
ンジスタがＯＦＦするように構成し、それにより前記第
１の電源と第２の電源との間に貫通雷流が流れないよう
に構戒する。
（作用） 本発明では、ＰチャネルトランジスタおよびＮチャネル
トランジスタを含むレベル変換回路のＮチャネルトラン
ジスタに直列に所定のトランジスタが介挿され、該トラ
ンジスタのゲートは該Ｐチャネルトランジスタのゲート
と共通に結線される。
したがって、入力信号の位相が反転することによってＰ
チャネルトランジスタがＯＮ／ＯＦＦＬ，、それに伴っ
てＮチャネルトランジスタがＯ　Ｎ／ＯＦＦする場合、
Ｐチャネルトランジスタのスイッチングにわずかに遅れ
てＮチャネノレトランジスタがスイッチングしても介挿
した所定のトランジスタによりＰチャネルトランジスタ
およびＮチャネルトランジスタを通る貫通電流は適切に
遮断される。その結果、消費電流の増大が防止される。
〔原理説明〕
最初に、本発明の原理から説明する。第１図は本発明の
原理を示す図であり、従来例として示した第４図と同一
構或部分には同一符号を付して重複説明を省略する。
第１図において、１１はレベル変換回路（半導体装置）
であり、ＮチャネルＭＯＳ｝ランジスタＮ１　（Ｎチャ
ネルトランジスタ）と■。との間にはＮチャネルＭＯＳ
｝ランジスタＮ３（所定のトランシスタ）が介挿され、
ＮチャネルＭＯＳトランジスタＮ２　（Ｎチャネルトラ
ンジスタ）とＶＥＥとの間にはＮチャネルＭＯＳＩ−ラ
ンジスタＮ４（所定のトランジスタ）が介挿されている
。この場合、Ｎ３のゲートにはＥＣＬレベルの入力信号
ＩＮが入力され、Ｎ４のゲートには入力信号ＩＮが入力
される。すなわち、Ｎｌ，Ｎ２にそれぞれ直列にＮチャ
ネルＭＯＳトランジスタＮ３，Ｎ４が接続され、Ｎ３の
ゲートにはＰチャネルＭＯＳ｝ランジスタＰｉ（Ｐチャ
ネルトランジスタ）と同じ入力信号ＩＮが入力され、Ｎ
４のゲートにはＰチャネルＭＯＳトランジスタＰ２ＣＰ
チャネルトランジスタ）と同じ入力信号ＩＮが人力され
る。
以上の構成において、まず、入力ＩＮに“Ｌ”レベル、
ＩＮに“Ｈ”レベルが入力されているものとすると、Ｏ
ＮＬているトランジスタはＰｌ，Ｐ２およびＮ４であり
、ＯＦＦＬているトランジスタはＰ２，ＮｌおよびＮ３
である．次に、入力信号の位相が反転し、ＩＮに“Ｉ１
”レベル、ＩＮに“Ｌ　Ｉ１レベルが入力されたとする
と、トランジスタのスイッチング順序は、まずＰＩ，Ｎ
４がＯＦＦ，Ｐ２，Ｎ３がＯＮＬ，た後にＮ１がＯＮ，
Ｎ２がＯＦＦになる。したがって、入力位相反転時にＮ
２のＯＦＦがＰ２のＯＮより遅れてもＮ４はＰ２がＯＮ
するのと同時にＯＦＦするためＰ２，Ｎ２を通る貫通電
流をなくすことができる。
［実施例］ 以下、本発明を図面に基づいて説明する。
第２図は上記原理に基づく本発明の第１実施例を示す図
である。本実施例の説明にあたり、第１図と同一構或部
分には同一符号を付している。
第２図において、２１はレベル変換回路（半導体装置）
であり、レベル変換回路２１はドライブ能力を上げるた
めにバイポーラトランジスタＱｌ，Ｑ２およびＮチャネ
ルＭＯＳＩ−ランジスタＮ５，Ｎ７が１段設けられてい
るものである。第１図の原理説明と同様に、Ｎ５とＶＥ
ｔとの間にはＮチャネルＭＯＳトランジスタＮ６が直列
に介挿され、Ｎ７とＶ．との間にはＮチャネルＭＯＳト
ランジスタＮ８が直列に介挿されるとともに、Ｎ３およ
びＮ６のゲートにはＰ１と同じ入力信号ＩＮが人力され
、Ｎ４およびＮ８のゲートにはＰ２と同じ入力信号ＩＮ
が入力される。したがって、レベル変換回路２１は図示
しない従来のＰ１、Ｐ２、Ｎｌ、Ｎ２、Ｎ５、Ｎ７、Ｑ
ｌおよびＱ２からなるレベル変換回路に貫通電流を防ぐ
ためのトランジスタＮ３．Ｎ６，Ｎ４，Ｎ８を挿入した
回路構成となっている。
以上の構戒において、初めにＩＮに“Ｌ”レベルを入れ
、ＩＮに″Ｈ”レベルを入力しているものとすると、Ｏ
ＮＬているトランジスタはＰＩ，Ｑｌ，Ｎ２．Ｎ４，Ｎ
７およびＮ８であり、ＯＦＦしているトランジスタはＰ
２，Ｎｌ．Ｎ３，Ｎ５およびＮ６である。次に、入力位
相を反転しＩＮに゛トＩ′゛レベル、ＩＮに゜“Ｌ”レ
ベルヲ入力スると、トランジスタのスイッチング順序は
まず、Ｐ２，Ｎ３，Ｎ６がＯＮ，ＰＩ，Ｎ４，Ｎ８がＯ
ＦＦＬた後にＱ２．Ｎｌ，Ｎ５がＯＮ，Ｑｌ，Ｎ２，Ｎ
７がＯＦＦになる。したがって、Ｐ２がＯＮになると同
時にＮ４，Ｎ８がＯＦＦすることにより、Ｐ２，Ｎ２，
Ｎ４およびＰ２，Ｑ２，Ｎ７，Ｎ８を通る貫通電流をな
くすことができる。
以上説明したように、本実施例によればレベル変換回路
２ｌの貫通電流をなくすことができ、それによりレベル
変換回路２１の消費電流を小さくする効果を奏し、半導
体装置の性能向上に寄与するところが大きい。
上記第１実施例の回路は貫通電流をなくすためのトラン
ジスタＮ３、Ｎ４、Ｎ６、Ｎ８をＮチャネルＭＯＳトラ
ンジスタのソース側に付けている例であるが、貫通電流
をなくすトランジスタＮ３、Ｎ４、Ｎ６、Ｎ８をＮチャ
ネルＭＯＳＩ−ランジスタのドレイン側に付けるように
してもよく、この実施例を第２実施例により説明する。
第３図は本発明に係る半導体装置の第２実施例を示す図
であり、第１図の第１実施例と同一構或部分には同一符
号を付している。
第３図において、３１はレベル変換回路半導体装置であ
り、レベル変換回路３１は貫通電流をなくすトランジス
タＮ３，Ｎ６，Ｎ８，Ｎ４を、ＮＭＯＳトランジスタＮ
ｌ，Ｎ５，Ｎ７，Ｎ２のトレイン側に付けるようにして
いる。
したがって、このレベル変換回路３１も第１実施例と同
様な動作を行う。すなわち、（ＰＬ，Ｎ３，Ｎ６）、（
Ｐ２，Ｎ４，Ｎ８）が同時にスイッチングするために貫
通雷流をなくすことができ、第１実施例と同様の効果を
得ることができる。
（発明の効果〕 本発明によれば、貫通電流をなくすことにより、消費Ｔ
Ｌ流の大幅な低減を図ることができ、半導体装置の性能
を向上させることができる。
【図面の簡単な説明】
第１図は本発明の原理を示す回路図、 第２図は本発明に係る半導体装置の第１実施例の回路図
、 第３図は本発明に係る半導体装置の第２実施例の回路図
、 第４図は従来のレベル変換回路の回路図である。 １１　　２１．　３１・・・・・・レベル変換回路（半
導体装置）、ＰＩ，Ｐ２・・・・・・ＰチャネルＭＯＳ
｝ランジスタ（Ｐチャネルトランジスタ）、 Ｎｌ，Ｎ２，Ｎ５，Ｎ７ ・・・・・・ＮチャネルＭＯＳ｝ランジスタ（Ｐチャネ
ルトランジスタ） Ｑｌ，Ｑ２・・・・・・バイポーラトランジスタ、Ｎ３
，Ｎ４，Ｎ６，Ｎ８ ・・・・・・ＮヂャネルＭＯＳ｝ランジスタ（所定のト
ランジスタ）、 ＩＮ，ＩＮ・・・・・・入力信号、 ＯＵＴ，σＵＴ・・・・・・出力信号。 ／ｌ１．レベル変換回路 本発明の原理を示す回路図 第 １ 図 ／２１．レベル変換回路 第１実施例の回路図 第 ２ 図 ／３１．レベル変換回路 第２実施例の回路図 第 ３ 図 従来例の回路図 第 ４ 図

Claims (1)

  1. 【特許請求の範囲】 第１の電源と第２の電源の間に設けられ、ＥＣＬレベル
    の入力信号をゲートに受けるＰチャネルトランジスタと
    、 該Ｐチャネルトランジスタに直列に接続されたＮチャネ
    ルトランジスタとを備え、 これらトランジスタをＯＮ／ＯＦＦさせてＥＣＬレベル
    の入力信号をＴＴＬレベルの出力信号にレベル変換し、
    該Ｐチャネルトランジスタと該Ｎチャネルトランジスタ
    の接続点から取り出す半導体装置において、 前記Ｎチャネルトランジスタと直列に所定のトランジス
    タを介挿し、 該トランジスタのゲートは前記Ｐチャネルトランジスタ
    のゲートに結線して、前記ＰチャネルトランジスタがＯ
    Ｎしたと同時に該トランジスタがＯＦＦするように構成
    し、それにより前記第１の電源と第２の電源との間に貫
    通電流が流れないようにしたことを特徴とする半導体装
    置。
JP1192031A 1989-07-25 1989-07-25 半導体装置 Pending JPH0355914A (ja)

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EP19900402145 EP0410885A3 (en) 1989-07-25 1990-07-25 Level-conversion semiconductor device
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US5241225A (en) * 1990-12-26 1993-08-31 Fujitsu Limited Level conversion circuit having improved control and speed of switching from high to low level converter outputs

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