JPH01117417A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH01117417A JPH01117417A JP62273481A JP27348187A JPH01117417A JP H01117417 A JPH01117417 A JP H01117417A JP 62273481 A JP62273481 A JP 62273481A JP 27348187 A JP27348187 A JP 27348187A JP H01117417 A JPH01117417 A JP H01117417A
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- 230000000694 effects Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
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- G11C—STATIC STORES
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
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- H03K3/356104—Bistable circuits using complementary field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
入出力がＥＣＬレベルで内部がＭＯＳレベルであるＢ１
ＣＭＯＳメモリなどに使用されるレベル変換回路に関し
、 電源マージンの改善とレベル変換の高速化を目的とし、 第１導電型の４個のＭＯ３Ｉ−ランジスタによってブリ
ッジ回路が構成され、該ブリフジ回路において互に対辺
をなす２個のＭ、ＯＳトランジスタの各ゲートの組がそ
れぞれ共通接続されていてこれらの各組に第１の相補的
信号が供給され、該ブリッジ回路の第１の対角線上にあ
る各接続点にはそれぞれｃｎｏｓインバータ回路の出力
側が接続されてその入力側にそれぞれＭＯＳ振幅の第２
の相補的信号が供給され、該ブリッジ回路の第２の対角
線上にある各接続点間に１対の第２導電型のＭＯＳトラ
ンジスタからなるフリツブフロップ回路が接続され、該
ブリッジ回路の第２の対角線上にある各接続点から該第
２の相補的信号の値に応じて位相反転可能な第３の相補
的信号が出力されるように構成される。
ＣＭＯＳメモリなどに使用されるレベル変換回路に関し
、 電源マージンの改善とレベル変換の高速化を目的とし、 第１導電型の４個のＭＯ３Ｉ−ランジスタによってブリ
ッジ回路が構成され、該ブリフジ回路において互に対辺
をなす２個のＭ、ＯＳトランジスタの各ゲートの組がそ
れぞれ共通接続されていてこれらの各組に第１の相補的
信号が供給され、該ブリッジ回路の第１の対角線上にあ
る各接続点にはそれぞれｃｎｏｓインバータ回路の出力
側が接続されてその入力側にそれぞれＭＯＳ振幅の第２
の相補的信号が供給され、該ブリッジ回路の第２の対角
線上にある各接続点間に１対の第２導電型のＭＯＳトラ
ンジスタからなるフリツブフロップ回路が接続され、該
ブリッジ回路の第２の対角線上にある各接続点から該第
２の相補的信号の値に応じて位相反転可能な第３の相補
的信号が出力されるように構成される。
本発明は入出力がＥＣＬレベルで内部がＭＯＳレベルで
あるＢ ｉ ＣＭＯＳメモリなどに使用されるレベル変
換回路に関し、特に記憶された不良アドレスなどに応じ
て冗長セルに切換える場合に出力信号の位相が反転され
るレベル変換回路に関する。
あるＢ ｉ ＣＭＯＳメモリなどに使用されるレベル変
換回路に関し、特に記憶された不良アドレスなどに応じ
て冗長セルに切換える場合に出力信号の位相が反転され
るレベル変換回路に関する。
第３図は従来技術におけるこの種のレベル変換回路を例
示するもので、ｒは冗長時アドレス反転可能なＥＣＬア
ドレスバッファで菖り、２は該アドレスバッファｒから
出力されるＥＣＬレベルの相補信号をＭＯＳレベルの相
補信号に変換するレベルコンバータである。
示するもので、ｒは冗長時アドレス反転可能なＥＣＬア
ドレスバッファで菖り、２は該アドレスバッファｒから
出力されるＥＣＬレベルの相補信号をＭＯＳレベルの相
補信号に変換するレベルコンバータである。
ここで該アドレスバッファｒは、アドレス反転非反転制
御回路ごからの相補的出力信号Ｒ，Ｈに出力その出力側
（ｅ点およびｆ点）の位相が反転されるシリーズゲート
によって構成されており、該アドレス反転非反転ｔｌｊ
１ｍ回路３からの出力信号Ｒ，ＲはＦＲＯＭ等に記憶さ
れた不良アドレス情報に応じてその出力信号Ｒ，Ｒの位
相が反転される。
御回路ごからの相補的出力信号Ｒ，Ｈに出力その出力側
（ｅ点およびｆ点）の位相が反転されるシリーズゲート
によって構成されており、該アドレス反転非反転ｔｌｊ
１ｍ回路３からの出力信号Ｒ，ＲはＦＲＯＭ等に記憶さ
れた不良アドレス情報に応じてその出力信号Ｒ，Ｒの位
相が反転される。
いま仮に第３図に示されるように、該アドレスバッファ
ｒに入力されるアドレス信号（例えばハイレベルが一〇
、 ８ Ｖ 、ロウレベルが−１，６Ｖ）がハイレベル
であるとすると、トランジスタＴ１を介して該ハイレベ
ルの信号がトランジスタＴ、およびＴ、′のベースに供
給される。一方、該トランジスタＴ寞とエミッタカップ
ルされたトランジスタＴ３および該トランジスタＴ３’
とエミッタカップルされたトランジスタＴ２′には基準
信号Ｖｒｅｆが供給される。一方、該トランジスタＴ８
゜Ｔ、およびトランジスタＴ、 ？ 、 ７ 、 Ｉと
それぞれシリーズゲートを構成するトランジスタＴ、、
Ｔ。
ｒに入力されるアドレス信号（例えばハイレベルが一〇
、 ８ Ｖ 、ロウレベルが−１，６Ｖ）がハイレベル
であるとすると、トランジスタＴ１を介して該ハイレベ
ルの信号がトランジスタＴ、およびＴ、′のベースに供
給される。一方、該トランジスタＴ寞とエミッタカップ
ルされたトランジスタＴ３および該トランジスタＴ３’
とエミッタカップルされたトランジスタＴ２′には基準
信号Ｖｒｅｆが供給される。一方、該トランジスタＴ８
゜Ｔ、およびトランジスタＴ、 ？ 、 ７ 、 Ｉと
それぞれシリーズゲートを構成するトランジスタＴ、、
Ｔ。
のベースには、それぞれ上記アドレス反転非反転制御回
路ごからの出力信号Ｒ，Ｔが供給される。
路ごからの出力信号Ｒ，Ｔが供給される。
したがって仮に該出力信号Ｒ，Ｒが該ＰＲＯ？１の記憶
情報に応じてそれぞれハイレベルおよびロウレベルであ
るとすると、該シリーズゲートを構成するトランジスタ
Ｔ！およびＴ＆がともにオン状態となり、該トランジス
タＴ！ 、Ｔ６を流れる電流によって抵抗Ｒ１に所定の
電圧降下を生じ、これに出力トランジスタＴ４のベース
電位、更にはそのエミッタ側のｅ点の電位がロウレベル
（例えば−２，４Ｖ）となる、一方、トランジスタＴｓ
のベース電位はアース電位のままとなり、そのエミッタ
側のｆ点の電位はハイレベル（例えば−０，８Ｖ）とな
る、なお■、乃至Ｉ４は定電流源を示す。
情報に応じてそれぞれハイレベルおよびロウレベルであ
るとすると、該シリーズゲートを構成するトランジスタ
Ｔ！およびＴ＆がともにオン状態となり、該トランジス
タＴ！ 、Ｔ６を流れる電流によって抵抗Ｒ１に所定の
電圧降下を生じ、これに出力トランジスタＴ４のベース
電位、更にはそのエミッタ側のｅ点の電位がロウレベル
（例えば−２，４Ｖ）となる、一方、トランジスタＴｓ
のベース電位はアース電位のままとなり、そのエミッタ
側のｆ点の電位はハイレベル（例えば−０，８Ｖ）とな
る、なお■、乃至Ｉ４は定電流源を示す。
次いで該アドレスバッファ回路ｒの出力はレベルコンバ
ータ２に入り、ここでＥＣＬ振幅からＭＯＳ振幅に変換
される。すなわち該レベルコンバータ２には４個のＰチ
ャネル形ＭＯ３トランジスタＴｌｌ乃至Ｔｌ４（これら
４個のＭＯＳ トランジスタＴ１１乃至Ｔ ｌａは第２
図（＾）に示されるようなブリッジ回路を構成している
）及び２個のＮチャネル形ＭＯ３トランジスタ’ｒ１９
． Ｔｆｆｉｂからなるフリップフロップが設けられ、
該ｅ点の電位が該ＭＯＳトランジスタＴ、およびＴ’＋
ｇの各ゲートに供給され、一方、該ｆ点の電位が該ＭＯ
３トランジスタＴ’ｔｓおよびＴＩ４の各ゲートに供給
される。なお該各ＭＯ３トランジスタＴ、乃至７１４が
Ｐチャネル形であることを示すために、該各トランジス
タＴ１乃至Ｔ １ ａには符号Ｐが付されている。
ータ２に入り、ここでＥＣＬ振幅からＭＯＳ振幅に変換
される。すなわち該レベルコンバータ２には４個のＰチ
ャネル形ＭＯ３トランジスタＴｌｌ乃至Ｔｌ４（これら
４個のＭＯＳ トランジスタＴ１１乃至Ｔ ｌａは第２
図（＾）に示されるようなブリッジ回路を構成している
）及び２個のＮチャネル形ＭＯ３トランジスタ’ｒ１９
． Ｔｆｆｉｂからなるフリップフロップが設けられ、
該ｅ点の電位が該ＭＯＳトランジスタＴ、およびＴ’＋
ｇの各ゲートに供給され、一方、該ｆ点の電位が該ＭＯ
３トランジスタＴ’ｔｓおよびＴＩ４の各ゲートに供給
される。なお該各ＭＯ３トランジスタＴ、乃至７１４が
Ｐチャネル形であることを示すために、該各トランジス
タＴ１乃至Ｔ １ ａには符号Ｐが付されている。
したがって上述したように、該アドレスバッファ回路ｒ
の出力側のうち、ｅ点の電位がロウレベル、ｆ点の電位
がハイレベルの場合には、該ｅ点の電位が供給される２
個のＰチャネルトランジスタＴ、およびＴ１８がオンと
なり、該トランジスタＴ、を通して流れる電流ｌによっ
て該ブリッジ回路の出力側のｇ点の電位を持ち上げると
ともに、該トランジスタＴ１！を通して流れる電流ｉｔ
によって１点の電位を引き下げ、これに出力、フリップ
フロップを構成するＮチャネル形のＭＯＳトランジスタ
Ｔｌ１ｌ ’ｒｚ。のうちＴ１．がオフとなり’ｒｔ＋
ｅがオンとなる。このようにして該ブリッジ回路の出力
側（ｇ点およびｊ点）の電位は、ハイレベルがＶＣＣレ
ベル（例えばＯｖ）、ロウレベルがＶ□レベル（例えば
−５，２Ｖ）となり、このようにＭＯ３振幅に変換され
、てＭＯＳ系のデコーダへ出力される。
の出力側のうち、ｅ点の電位がロウレベル、ｆ点の電位
がハイレベルの場合には、該ｅ点の電位が供給される２
個のＰチャネルトランジスタＴ、およびＴ１８がオンと
なり、該トランジスタＴ、を通して流れる電流ｌによっ
て該ブリッジ回路の出力側のｇ点の電位を持ち上げると
ともに、該トランジスタＴ１！を通して流れる電流ｉｔ
によって１点の電位を引き下げ、これに出力、フリップ
フロップを構成するＮチャネル形のＭＯＳトランジスタ
Ｔｌ１ｌ ’ｒｚ。のうちＴ１．がオフとなり’ｒｔ＋
ｅがオンとなる。このようにして該ブリッジ回路の出力
側（ｇ点およびｊ点）の電位は、ハイレベルがＶＣＣレ
ベル（例えばＯｖ）、ロウレベルがＶ□レベル（例えば
−５，２Ｖ）となり、このようにＭＯ３振幅に変換され
、てＭＯＳ系のデコーダへ出力される。
上述した例では、アドレス反転非反転制御回路Ｊからの
出力信号Ｒ，Ｒがそれぞれハイレベルおよびロウレベル
の場合について説明したが、上記ＦＲＯＭに記憶された
情報に応じて上記出力信号Ｒ６百が逆にロウレベルおよ
びハイレベルとなった場合には、該レベルコンバータに
おけるトランジスタＴＩ３およびＴ、４がオンとなり、
その出力側のｇ点およびｊ点の電位がそれぞれ上記と逆
の電位に反転することは明らかである。
出力信号Ｒ，Ｒがそれぞれハイレベルおよびロウレベル
の場合について説明したが、上記ＦＲＯＭに記憶された
情報に応じて上記出力信号Ｒ６百が逆にロウレベルおよ
びハイレベルとなった場合には、該レベルコンバータに
おけるトランジスタＴＩ３およびＴ、４がオンとなり、
その出力側のｇ点およびｊ点の電位がそれぞれ上記と逆
の電位に反転することは明らかである。
しかしながら上記従来技術においては上記ＦＲＯＭ等に
記憶された情報を取り込むのにＥＣＬのシリーズゲート
が用いられているが、このようなシリーズゲート構成の
アドレスバッファでは電源マージンが小さく、またその
出力振幅を大きくとることができないため、次段のレベ
ルコンバータの動作が遅くなるという問題点がある。
記憶された情報を取り込むのにＥＣＬのシリーズゲート
が用いられているが、このようなシリーズゲート構成の
アドレスバッファでは電源マージンが小さく、またその
出力振幅を大きくとることができないため、次段のレベ
ルコンバータの動作が遅くなるという問題点がある。
本発明はかかる問題点を解決するためになされたもので
、冗長時等におけるアドレス反転をレベルコンバータ内
で行ない、上記ＥＣＬアドレスバッファ自体は通常のカ
レントスイッチにしてそのロウレベル出力を充分低くと
れる（例えば−３，２Ｖまで低下しうる）ようにし、こ
れに出力電源マージンの改善とレベル変換の高速化をは
かったものである。
、冗長時等におけるアドレス反転をレベルコンバータ内
で行ない、上記ＥＣＬアドレスバッファ自体は通常のカ
レントスイッチにしてそのロウレベル出力を充分低くと
れる（例えば−３，２Ｖまで低下しうる）ようにし、こ
れに出力電源マージンの改善とレベル変換の高速化をは
かったものである。
上記問題点を解決するために本発明においては、第１導
電型の４個のＭＯＳトランジスタによってブリッジ回路
が構成され、該ブリッジ回路において互に府道をなす２
個のＭＯＳトランジスタの各ゲートの組がそれぞれ共通
接続されていてこれらの各組に第１の相補的信号が供給
され、該ブリッジ回路の第１の対角線上にある各接続点
にはそれぞれＣＭＯＳインバータ回路の出力側が接続さ
れてその入力側にそれぞれＭＯ３振幅の第２の相補的信
号が供給され、該ブリッジ回路の第２の対角線上にある
各接続点間に１対の第２導電型ＭＯ３トランジスタから
なるフリッププロップ回路が接続され該ブリッジ回路の
第２の対角線上にある各接続点から該第２の相補的信号
の値に応じて位相反転可能な第３の相補的゛信号が出力
されるレベル変換回路が捉供される。
電型の４個のＭＯＳトランジスタによってブリッジ回路
が構成され、該ブリッジ回路において互に府道をなす２
個のＭＯＳトランジスタの各ゲートの組がそれぞれ共通
接続されていてこれらの各組に第１の相補的信号が供給
され、該ブリッジ回路の第１の対角線上にある各接続点
にはそれぞれＣＭＯＳインバータ回路の出力側が接続さ
れてその入力側にそれぞれＭＯ３振幅の第２の相補的信
号が供給され、該ブリッジ回路の第２の対角線上にある
各接続点間に１対の第２導電型ＭＯ３トランジスタから
なるフリッププロップ回路が接続され該ブリッジ回路の
第２の対角線上にある各接続点から該第２の相補的信号
の値に応じて位相反転可能な第３の相補的゛信号が出力
されるレベル変換回路が捉供される。
上記構成によれば該１対のＣＭＯＳインバータ回路の入
力側に供給される第２の相補的信号の値に応じて該第１
の対角線上にある各接続点の電位が反転し、該第１の相
補的信号によってそのときオン状態となっている１組の
ＭＯＳトランジスタを通して、該第２の対角線上にある
各接続点から出力される第３の相補的信号の位相も反転
される。
力側に供給される第２の相補的信号の値に応じて該第１
の対角線上にある各接続点の電位が反転し、該第１の相
補的信号によってそのときオン状態となっている１組の
ＭＯＳトランジスタを通して、該第２の対角線上にある
各接続点から出力される第３の相補的信号の位相も反転
される。
第１図は本発明の１実施例としてのレベル変換回路を示
すもので、ｌは通常のＥＣＬアドレスバッファ、２は冗
長時アドレス反転可能なレベルコンバータであって上記
ブリッジ回路を構成するＰチャネル形ＭＯＳトランジス
タＴ、とＴｌとの接続点Ｃには、Ｐチャネル形ＭＯ５ト
ランジスタＴＩｓとＮチャネル形ＭＯ３’トランジスタ
Ｔｌ＆とからなるＣＭＯＳインバータ回路の出力側が接
続されており、一方Ｐチャネル形ＭＯ３トランジスタＴ
＋ｔとＴｌ４との接続点ｄには、Ｐチャネル形ＭＯＳト
ランジスタＴ８．とＮチャネル形ＭＯＳトランジスタＴ
１．とからなるＣＭＯＳインバータ回路の出力側が接続
されている。
すもので、ｌは通常のＥＣＬアドレスバッファ、２は冗
長時アドレス反転可能なレベルコンバータであって上記
ブリッジ回路を構成するＰチャネル形ＭＯＳトランジス
タＴ、とＴｌとの接続点Ｃには、Ｐチャネル形ＭＯ５ト
ランジスタＴＩｓとＮチャネル形ＭＯ３’トランジスタ
Ｔｌ＆とからなるＣＭＯＳインバータ回路の出力側が接
続されており、一方Ｐチャネル形ＭＯ３トランジスタＴ
＋ｔとＴｌ４との接続点ｄには、Ｐチャネル形ＭＯＳト
ランジスタＴ８．とＮチャネル形ＭＯＳトランジスタＴ
１．とからなるＣＭＯＳインバータ回路の出力側が接続
されている。
この場合、該ＣＭＯＳインバータを構成する各ＭＯ３ト
ランジスタＴ１ｓ乃至Ｔ、のサイズが充分大であればそ
のオン抵抗は無視できるから、該ＣＭＯＳインバータ回
路にそれぞれ入力される相補的信号ａ、ｂのレベルに応
じて、該接続点ｃ、ｄはそれぞれほぼ直接的にＶＣＣ側
又はｖ０側につながれた状態になり、第２図（＾）およ
び（！Ｉ）に示されるように、該信号ａ、ｂの値に応じ
て該接続点ｃ、 ｄに対する該電源端子ｖｃｅとｖｏ
との入れ換えが行われることになる。
ランジスタＴ１ｓ乃至Ｔ、のサイズが充分大であればそ
のオン抵抗は無視できるから、該ＣＭＯＳインバータ回
路にそれぞれ入力される相補的信号ａ、ｂのレベルに応
じて、該接続点ｃ、ｄはそれぞれほぼ直接的にＶＣＣ側
又はｖ０側につながれた状態になり、第２図（＾）およ
び（！Ｉ）に示されるように、該信号ａ、ｂの値に応じ
て該接続点ｃ、 ｄに対する該電源端子ｖｃｅとｖｏ
との入れ換えが行われることになる。
３は例えば不良アドレスを記憶し、該接続点ｃ、ｄに供
給される上記相補的信号（アドレス反転制御信号）ａ、
ｂを出力するアドレス反転非反転制御回路であって、符
号Ｍで示される部分には、例えばレーザで切断されるポ
リシリコン層、フユーズ、あるいはＦＲＯＭ等に出力冗
長ＲＯＭが形成される。
給される上記相補的信号（アドレス反転制御信号）ａ、
ｂを出力するアドレス反転非反転制御回路であって、符
号Ｍで示される部分には、例えばレーザで切断されるポ
リシリコン層、フユーズ、あるいはＦＲＯＭ等に出力冗
長ＲＯＭが形成される。
したがって該ＲＯＭ部分Ｍが接続された状態にある場合
には、Ｐチャネル形トランジスタＴ”ｇ＋とＮチャネル
形トランジスタＴ。とからなるインバータの入力側がハ
イレベルとなり、その出力側からロウレベルの信号ａが
出力されるとともに、該信号ａがＰチャネル形トランジ
スタＴ０とＮチャネル形トランジスタＴｔ４とからなる
インバータに出力更に反転されて、その出力側からハイ
レベルの信号すが出力される。
には、Ｐチャネル形トランジスタＴ”ｇ＋とＮチャネル
形トランジスタＴ。とからなるインバータの入力側がハ
イレベルとなり、その出力側からロウレベルの信号ａが
出力されるとともに、該信号ａがＰチャネル形トランジ
スタＴ０とＮチャネル形トランジスタＴｔ４とからなる
インバータに出力更に反転されて、その出力側からハイ
レベルの信号すが出力される。
したがってレベルコンバータ２においては、該ロウレベ
ルの信号ａに出力Ｐチャネル形トランジスタＴ１５がオ
ンとなって接続点Ｃの電位がＶＣＣレベルとなり、一方
、該ハイレベルの信号すに出力Ｎチャネル形トランジス
タＴ’ｔｓがオンとなって該接続点ｄの電位が■。レベ
ルとなって第２図（＾）に示される回路と等価になる。
ルの信号ａに出力Ｐチャネル形トランジスタＴ１５がオ
ンとなって接続点Ｃの電位がＶＣＣレベルとなり、一方
、該ハイレベルの信号すに出力Ｎチャネル形トランジス
タＴ’ｔｓがオンとなって該接続点ｄの電位が■。レベ
ルとなって第２図（＾）に示される回路と等価になる。
したがって上述したようにアドレスバッファｌに入力さ
れるアドレス入力がハイレベルのときには、トランジス
タＴ８がオン、トランジスタＴ３がオフとなることによ
って上述したように０点の電位がロウレベル、ｆ点の電
位がハイレベルとなす、該レベルコンバータ内のＰチャ
ネルトランジスタＴ１１１ ’ｒａｔがオンとなって、
該５点の電位がハイレベル（Ｖｃｃレベル）、ｊ点の電
位がロウレベル（Ｖｉａレベル）となってＭＯＳ系のデ
コーダへ出力される。
れるアドレス入力がハイレベルのときには、トランジス
タＴ８がオン、トランジスタＴ３がオフとなることによ
って上述したように０点の電位がロウレベル、ｆ点の電
位がハイレベルとなす、該レベルコンバータ内のＰチャ
ネルトランジスタＴ１１１ ’ｒａｔがオンとなって、
該５点の電位がハイレベル（Ｖｃｃレベル）、ｊ点の電
位がロウレベル（Ｖｉａレベル）となってＭＯＳ系のデ
コーダへ出力される。
一方、該ＲＯＭ部分Ｍが切断された場合には、上記と逆
に該制御回路３から出力される相補的信号ａ、ｂがそれ
ぞれハイレベルおよびロウレベルに反転される。
に該制御回路３から出力される相補的信号ａ、ｂがそれ
ぞれハイレベルおよびロウレベルに反転される。
したがってレベルコンバータ２においては、該ハイレベ
ルの信号ａに出力Ｎチャネル形トランジスタＴＩ＆がオ
ンとなって接続点Ｃの電位がＶｔｔレベルとなり、一方
、該ロウレベルの信号すに出力Ｐチャネル形トランジス
タＴｌ？がオンとなって接続点ｄの電位がｖｅｃレベル
となって第２図（８１に示される回路と等価になる。
ルの信号ａに出力Ｎチャネル形トランジスタＴＩ＆がオ
ンとなって接続点Ｃの電位がＶｔｔレベルとなり、一方
、該ロウレベルの信号すに出力Ｐチャネル形トランジス
タＴｌ？がオンとなって接続点ｄの電位がｖｅｃレベル
となって第２図（８１に示される回路と等価になる。
したがって上述したようにアドレスバッファ１に入力さ
れるアドレス入力がハイレベルのままで該レベルコンバ
ータ内のＰチャネルトランジスタＴｌ１ｌ Ｔｔｔがオ
ンとなっている場合にも、該５点の電位がロウレベル（
Ｖｙえレベル）に引下げられ、ｊ点の電位がハイレベル
（Ｖｏ、レベル）に持上げられる。なお第２図中、ｌは
Ｎチャネルフリップフロップ（トランジスタ７１９とＴ
□。とに出力構成される）を駆動する電流であり、ｉｔ
は電位の立下りを速める電流で、それぞれ第３図のｉお
よび１１に対応する。
れるアドレス入力がハイレベルのままで該レベルコンバ
ータ内のＰチャネルトランジスタＴｌ１ｌ Ｔｔｔがオ
ンとなっている場合にも、該５点の電位がロウレベル（
Ｖｙえレベル）に引下げられ、ｊ点の電位がハイレベル
（Ｖｏ、レベル）に持上げられる。なお第２図中、ｌは
Ｎチャネルフリップフロップ（トランジスタ７１９とＴ
□。とに出力構成される）を駆動する電流であり、ｉｔ
は電位の立下りを速める電流で、それぞれ第３図のｉお
よび１１に対応する。
このようにアドレス反転非反転制御回路３から出力され
る相補的信号ａ、ｂの値に応じてレベルコンバータ内で
その出力側の位相反転・非反転を制御することができる
ため、アドレスバッファ回路としては単に通常の回路を
用いるのみでよく、したがって従来技術におけるような
シリーズゲート構成のアドレスバッファ回路を用いた場
合に比し、その出力振幅を大きくとることができ（上述
したように例えばハイレベル側が一〇、８Ｖ、ロウレベ
ル側カー ３．２ Ｖ） 、それだけレベルコンバータ
への入力振幅が大きくなってその動作を高速化すること
ができる。
る相補的信号ａ、ｂの値に応じてレベルコンバータ内で
その出力側の位相反転・非反転を制御することができる
ため、アドレスバッファ回路としては単に通常の回路を
用いるのみでよく、したがって従来技術におけるような
シリーズゲート構成のアドレスバッファ回路を用いた場
合に比し、その出力振幅を大きくとることができ（上述
したように例えばハイレベル側が一〇、８Ｖ、ロウレベ
ル側カー ３．２ Ｖ） 、それだけレベルコンバータ
への入力振幅が大きくなってその動作を高速化すること
ができる。
本発明によれば冗長時等におけるアドレス反転がレベル
コンバータ内で行われるため、アドレスバッファとして
シリーズゲート構成のものを必要とせず、それだけ該レ
ベルコンバータへの入力振幅が大きくとれることになり
、電源マージンの改善とレベル変換動作の高速化をはか
ることができる。
コンバータ内で行われるため、アドレスバッファとして
シリーズゲート構成のものを必要とせず、それだけ該レ
ベルコンバータへの入力振幅が大きくとれることになり
、電源マージンの改善とレベル変換動作の高速化をはか
ることができる。
第１図は、本発明の１実施例としてのレベル変換回路の
全体構成を示す図、 第２図は、第１図におけるレベルコンバータの等価回路
図、 第３図は、従来技術におけるレベル変換回路を例示する
図である。 （符号の説明） １、ｒ：ＥＣＬアドレスバッファ、 ２．２’ｊレベルコンバータ、 ３、’３：：アドレス反転非反転制御回路。
全体構成を示す図、 第２図は、第１図におけるレベルコンバータの等価回路
図、 第３図は、従来技術におけるレベル変換回路を例示する
図である。 （符号の説明） １、ｒ：ＥＣＬアドレスバッファ、 ２．２’ｊレベルコンバータ、 ３、’３：：アドレス反転非反転制御回路。
Claims (1)
- 【特許請求の範囲】 １、第１導電型の４個のＭＯＳトランジスタによってブ
リッジ回路が構成され、該ブリッジ回路において互に対
辺をなす２個のＭＯＳトランジスタの各ゲートの組がそ
れぞれ共通接続されていてこれらの各組に第１の相補的
信号が供給され、該ブリッジ回路の第１の対角線上にあ
る各接続点にはそれぞれＣＭＯＳインバータ回路の出力
側が接続されてその入力側にそれぞれＭＯＳ振幅の第２
の相補的信号が供給され、該ブリッジ回路の第２の対角
線上にある各接続点間に１対の第２導電型のＭＯＳトラ
ンジスタからなるフリップフロップ回路が接続され、該
ブリッジ回路の第２の対角線上にある各接続点から該第
２の相補的信号の値に応じて位相反転可能な第３の相補
的信号が出力されることを特徴とするレベル変換回路。 ２、該第１の相補的信号がＥＣＬ振幅の信号であり、該
第３の相補的信号がＭＯＳ振幅の信号である、特許請求
の範囲第１項記載のレベル変換回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62273481A JPH01117417A (ja) | 1987-10-30 | 1987-10-30 | レベル変換回路 |
| US07/261,298 US4893274A (en) | 1987-10-30 | 1988-10-24 | Semiconductor memory device having level converters |
| EP88310060A EP0314455B1 (en) | 1987-10-30 | 1988-10-26 | Semiconductor memory devices having level converters |
| DE88310060T DE3888628D1 (de) | 1987-10-30 | 1988-10-26 | Halbleiterspeicheranordnungen mit Pegelumformern. |
| KR1019880014125A KR910005598B1 (ko) | 1987-10-30 | 1988-10-29 | 레벨변환기를 구비한 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62273481A JPH01117417A (ja) | 1987-10-30 | 1987-10-30 | レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01117417A true JPH01117417A (ja) | 1989-05-10 |
Family
ID=17528510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62273481A Pending JPH01117417A (ja) | 1987-10-30 | 1987-10-30 | レベル変換回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4893274A (ja) |
| EP (1) | EP0314455B1 (ja) |
| JP (1) | JPH01117417A (ja) |
| KR (1) | KR910005598B1 (ja) |
| DE (1) | DE3888628D1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0355914A (ja) * | 1989-07-25 | 1991-03-11 | Fujitsu Ltd | 半導体装置 |
| JP2556208B2 (ja) * | 1991-03-19 | 1996-11-20 | 富士通株式会社 | レベル変換回路 |
| FR2961978B1 (fr) | 2010-06-25 | 2013-11-22 | St Microelectronics Sa | Circuit bistable en logique cml |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2840329C2 (de) * | 1978-09-15 | 1981-10-15 | Siemens AG, 1000 Berlin und 8000 München | Adreßpuffer in MOS-Technik |
| DE2962107D1 (en) * | 1978-12-23 | 1982-03-18 | Fujitsu Ltd | Semiconductor integrated circuit device including a reference voltage generator feeding a plurality of loads |
| JPS57150190A (en) * | 1981-02-27 | 1982-09-16 | Hitachi Ltd | Monolithic storage device |
| JPS585029A (ja) * | 1981-06-30 | 1983-01-12 | Fujitsu Ltd | レベル変換回路 |
-
1987
- 1987-10-30 JP JP62273481A patent/JPH01117417A/ja active Pending
-
1988
- 1988-10-24 US US07/261,298 patent/US4893274A/en not_active Expired - Fee Related
- 1988-10-26 DE DE88310060T patent/DE3888628D1/de not_active Expired - Lifetime
- 1988-10-26 EP EP88310060A patent/EP0314455B1/en not_active Expired - Lifetime
- 1988-10-29 KR KR1019880014125A patent/KR910005598B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0314455A3 (en) | 1990-12-05 |
| KR890007290A (ko) | 1989-06-19 |
| EP0314455A2 (en) | 1989-05-03 |
| EP0314455B1 (en) | 1994-03-23 |
| US4893274A (en) | 1990-01-09 |
| DE3888628D1 (de) | 1994-04-28 |
| KR910005598B1 (ko) | 1991-07-31 |
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