JPH063468B2 - 電流比較回路 - Google Patents
電流比較回路Info
- Publication number
- JPH063468B2 JPH063468B2 JP61003752A JP375286A JPH063468B2 JP H063468 B2 JPH063468 B2 JP H063468B2 JP 61003752 A JP61003752 A JP 61003752A JP 375286 A JP375286 A JP 375286A JP H063468 B2 JPH063468 B2 JP H063468B2
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- Japan
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- mos transistor
- gate
- drain
- current
- transistor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、同一極性を持って２個のMOSトランジスタか
らなるカレンミラー回路を用いた電流比較回路に関し、
特に第１，第２の定電流の大きさを比較し、その大小に
よって出力を「H」レベルまたは「L」レベルとする電流
比較回路においてその切替わり時の応答速度を速めた電
流比較回路に関するものである。
らなるカレンミラー回路を用いた電流比較回路に関し、
特に第１，第２の定電流の大きさを比較し、その大小に
よって出力を「H」レベルまたは「L」レベルとする電流
比較回路においてその切替わり時の応答速度を速めた電
流比較回路に関するものである。
従来、この種の電流比較回路としては第４図に示すもの
がある。同図において、T1は第１の信号電流I1が定電流
として供給される第１の信号端子、T2は第２の信号電流
I2が同じく定電流として供給される第２の信号端子、Q1
は第１のMOSトランジスタ、Q2は第２のMOSトランジス
タ、Q3は第３のMOSトランジスタ、T3は出力端子であ
る。また、ILは第３のMOSトランジスタQ3の負荷となる
負荷定電流源である。
がある。同図において、T1は第１の信号電流I1が定電流
として供給される第１の信号端子、T2は第２の信号電流
I2が同じく定電流として供給される第２の信号端子、Q1
は第１のMOSトランジスタ、Q2は第２のMOSトランジス
タ、Q3は第３のMOSトランジスタ、T3は出力端子であ
る。また、ILは第３のMOSトランジスタQ3の負荷となる
負荷定電流源である。
ここで、第１のMOSトランジスタQ1と第２のMOSトランジ
スタQ2は通常のカレンミラー回路を構成しており、第２
のMOSトランジスタQ2が能動域で動作している場合、こ
のMOSトランジスタQ2のドレイン電流は第１のMOSトラン
ジスタQ1に供給される第１の信号電流I1と等しくなる。
そして、第１の信号電流I1と第２の信号電流I2とがI2>I
1にあるとき、出力端子T3は「L」レベルとなり、I2<I1に
あるときは「H」レベルとなる。
スタQ2は通常のカレンミラー回路を構成しており、第２
のMOSトランジスタQ2が能動域で動作している場合、こ
のMOSトランジスタQ2のドレイン電流は第１のMOSトラン
ジスタQ1に供給される第１の信号電流I1と等しくなる。
そして、第１の信号電流I1と第２の信号電流I2とがI2>I
1にあるとき、出力端子T3は「L」レベルとなり、I2<I1に
あるときは「H」レベルとなる。
ところが、第４図に示す従来の回路においては、I2>I1
の場合、第３のMOSトランジスタQ3のゲート電圧は上昇
し、出力端子T3の出力は「L」レベルとなる。この時、第
３のMOSトランジスタQ3のゲート電圧は第２の信号電流I
2つまり定電流源I2が供給できる最大電圧V2maxまで上昇
する。この状態からI2<I1になった時、出力端子T3の出
力は「H」レベルとなるが、「H」レベルとなりはじめるの
は、第３のMOSトランジスタQ3のゲート電圧がその閾値
電圧V3TH以下となってからである。それ故、このMOSト
ランジスタQ3のゲートには、そのトランジスタQ3のゲー
ト，ドレイン間，ゲート，ソース間，ゲート基板間及び
第２のMOSトランジスタQ2のドレイン，ゲート間、ドレ
イン基板間及び信号源の浮遊容量など多くの浮遊容量が
接続されており、上記最大電圧V2maxから閾値電圧V3TH
に到るまで、これらの浮遊容量をI1-I2の電流で放電す
る遅れ時間を生じるという問題点があった。
の場合、第３のMOSトランジスタQ3のゲート電圧は上昇
し、出力端子T3の出力は「L」レベルとなる。この時、第
３のMOSトランジスタQ3のゲート電圧は第２の信号電流I
2つまり定電流源I2が供給できる最大電圧V2maxまで上昇
する。この状態からI2<I1になった時、出力端子T3の出
力は「H」レベルとなるが、「H」レベルとなりはじめるの
は、第３のMOSトランジスタQ3のゲート電圧がその閾値
電圧V3TH以下となってからである。それ故、このMOSト
ランジスタQ3のゲートには、そのトランジスタQ3のゲー
ト，ドレイン間，ゲート，ソース間，ゲート基板間及び
第２のMOSトランジスタQ2のドレイン，ゲート間、ドレ
イン基板間及び信号源の浮遊容量など多くの浮遊容量が
接続されており、上記最大電圧V2maxから閾値電圧V3TH
に到るまで、これらの浮遊容量をI1-I2の電流で放電す
る遅れ時間を生じるという問題点があった。
本発明は、上記した従来のものの電流切替わり時の遅れ
時間を短かくして応答速度を速めた電流比較回路を提供
することを目的とする。
時間を短かくして応答速度を速めた電流比較回路を提供
することを目的とする。
本発明に係る電流比較回路は、第１の信号電流が供給さ
れる第１の信号端子にドレインとゲートが共通に接続さ
れた第１のMOSトランジスタと、第２の信号電流が供給
される第２の信号端子にドレインが接続されかつ上記第
１のMOSトランジスタのゲートにゲートが接続された該
第１のMOSトランジスタと同一極性を有する第２のMOSト
ランジスタからなるカレントミラー回路と、上記第２の
信号端子にゲートが、ドレインが負荷にそれぞれ接続さ
れた第３のMOSトランジスタと、上記第３のMOSトランジ
スタのゲートとドレインとの間に順方向に接続されたク
ランピング用のダイオード素子とから構成し、上記第
１，第２および第３のMOSトランジスタのソースを共通
に接続して、上記第３のMOSトランジスタのドレイン側
より出力を取り出すようにしたものである。
れる第１の信号端子にドレインとゲートが共通に接続さ
れた第１のMOSトランジスタと、第２の信号電流が供給
される第２の信号端子にドレインが接続されかつ上記第
１のMOSトランジスタのゲートにゲートが接続された該
第１のMOSトランジスタと同一極性を有する第２のMOSト
ランジスタからなるカレントミラー回路と、上記第２の
信号端子にゲートが、ドレインが負荷にそれぞれ接続さ
れた第３のMOSトランジスタと、上記第３のMOSトランジ
スタのゲートとドレインとの間に順方向に接続されたク
ランピング用のダイオード素子とから構成し、上記第
１，第２および第３のMOSトランジスタのソースを共通
に接続して、上記第３のMOSトランジスタのドレイン側
より出力を取り出すようにしたものである。
本発明の電流比較回路においては、出力段の第３のMOS
トランジスタのゲート，ドレイン間にクランピング用の
ダイオード素子を挿入することにより、このダイオード
素子によって上記第３のMOSトランジスタのゲート電圧
をそのMOSトランジスタの飽和電圧と上記ダイオード素
子の順方向電圧降下との電位以上または以下にならない
ように固定できる。これによって、第１の信号電流I1と
第２の信号電流I2がI2>I1の状態からI2<I1になり、第３
のMOSトランジスタのゲート電圧がその閾値電圧に到る
までの時間を大幅に短縮することができる。
トランジスタのゲート，ドレイン間にクランピング用の
ダイオード素子を挿入することにより、このダイオード
素子によって上記第３のMOSトランジスタのゲート電圧
をそのMOSトランジスタの飽和電圧と上記ダイオード素
子の順方向電圧降下との電位以上または以下にならない
ように固定できる。これによって、第１の信号電流I1と
第２の信号電流I2がI2>I1の状態からI2<I1になり、第３
のMOSトランジスタのゲート電圧がその閾値電圧に到る
までの時間を大幅に短縮することができる。
以下、本発明を図面に示す実施例に基づいて説明する。
第１図は本発明の一実施例による電流比較回路を示す基
本的な回路構成図である。この実施例の電流比較回路
は、同一極性を持つ第１のMOSトランジスタQ1と第２のM
OSトランジスタQ2からカレンミラー回路を構成し、その
出力段の第３のMOSトランジスタQ3のゲートが、第２のM
OSトランジスタQ2に第２の信号電流I2が供給される第２
の信号端子T2に接続され、かつそのドレインが負荷定電
流言ILに接続されている点は、第４図に示す従来例のも
のと同様であるが、上記第３のMOSトランジスタQ3のゲ
ートにアノードが、そして該MOSトランジスタQ3のドレ
インにカソードがそれぞれ接続されたクランピング用の
ダイオード素子D1を設けたものである。なお、図中、同
一符号は同一または相当部分を示している。
本的な回路構成図である。この実施例の電流比較回路
は、同一極性を持つ第１のMOSトランジスタQ1と第２のM
OSトランジスタQ2からカレンミラー回路を構成し、その
出力段の第３のMOSトランジスタQ3のゲートが、第２のM
OSトランジスタQ2に第２の信号電流I2が供給される第２
の信号端子T2に接続され、かつそのドレインが負荷定電
流言ILに接続されている点は、第４図に示す従来例のも
のと同様であるが、上記第３のMOSトランジスタQ3のゲ
ートにアノードが、そして該MOSトランジスタQ3のドレ
インにカソードがそれぞれ接続されたクランピング用の
ダイオード素子D1を設けたものである。なお、図中、同
一符号は同一または相当部分を示している。
上記実施例の電流比較回路によると、第１の信号電流I1
と第２の信号電流I2とがI2>I1の状態において、第３のM
OSトランジスタQ3のゲート電圧が上昇すると、このMOS
トランジスタQ3はオンし、出力端子T3の出力「L」レベル
となる。この状態で、第３のMOSトランジスタQ3のゲー
ト電圧は、そのMOSトランジスタQ3の飽和電圧V3SAT，ダ
イオード素子D1の順方向電圧降下をVDFとすると、V3SAT
+VDF以上には上昇しない。これにより上記ダイオードD1
で構成される回路は、第３のMOSトランジスタQ3がオン
しはじめると働くため、上記V3SAT+VDFは当該MOSトラン
ジスタQ3の閾値電圧V3THにきわめて近い値となる。した
がって、I2>I1の状態からI1>I2になり、第３のMOSトラ
ンジスタQ3のゲート電圧がその閾値電圧V3THに到るまで
の時間は大幅に短かくできる。これにより、上記した従
来のものに比べて、電流切替わり時の遅れ時間を短縮し
て応答速度を速めることができる。すなわち、出力端子
T3を「Ｌ」レベルにするためには、第３のMOSトランジ
スタＱ３のゲートにそれがオンするために十分な電圧を
与えなければならない。一方、第３のMOSトランジスタ
Ｑ３のゲートに印加する電圧が高すぎると、第３のMOS
トランジスタＱ３をオン状態からオフ状態とする閾値電
圧に達するまでの時間が長くなる。
と第２の信号電流I2とがI2>I1の状態において、第３のM
OSトランジスタQ3のゲート電圧が上昇すると、このMOS
トランジスタQ3はオンし、出力端子T3の出力「L」レベル
となる。この状態で、第３のMOSトランジスタQ3のゲー
ト電圧は、そのMOSトランジスタQ3の飽和電圧V3SAT，ダ
イオード素子D1の順方向電圧降下をVDFとすると、V3SAT
+VDF以上には上昇しない。これにより上記ダイオードD1
で構成される回路は、第３のMOSトランジスタQ3がオン
しはじめると働くため、上記V3SAT+VDFは当該MOSトラン
ジスタQ3の閾値電圧V3THにきわめて近い値となる。した
がって、I2>I1の状態からI1>I2になり、第３のMOSトラ
ンジスタQ3のゲート電圧がその閾値電圧V3THに到るまで
の時間は大幅に短かくできる。これにより、上記した従
来のものに比べて、電流切替わり時の遅れ時間を短縮し
て応答速度を速めることができる。すなわち、出力端子
T3を「Ｌ」レベルにするためには、第３のMOSトランジ
スタＱ３のゲートにそれがオンするために十分な電圧を
与えなければならない。一方、第３のMOSトランジスタ
Ｑ３のゲートに印加する電圧が高すぎると、第３のMOS
トランジスタＱ３をオン状態からオフ状態とする閾値電
圧に達するまでの時間が長くなる。
本発明を用いれば、第３のMOSトランジスタＱ３がオン
し、これのドレインの電圧が「Ｌ」になると、それに連
動してダイオードＤ１が動作し、これにより第３のMOS
トランジスタＱ３のゲート電圧の上昇を抑制することが
できる。
し、これのドレインの電圧が「Ｌ」になると、それに連
動してダイオードＤ１が動作し、これにより第３のMOS
トランジスタＱ３のゲート電圧の上昇を抑制することが
できる。
したがって、第３のMOSトランジスタＱ３のゲート電圧
は、自動的に必要最小限の電圧まで上昇させることがで
き、この結果、、I2>I1からI1>I2となった時の遅れ時間
を最小の値とすることができる。
は、自動的に必要最小限の電圧まで上昇させることがで
き、この結果、、I2>I1からI1>I2となった時の遅れ時間
を最小の値とすることができる。
第２図は本発明の他の実施例を示すもので、第１図との
異なる点は、第３のMOSトランジスタQ3のゲート，ドレ
イン間に挿入するダイオード素子として、ドレインおよ
びゲートを共通にして上記MOSトランジスタQ3のゲート
に接続するとともに、ソースをそのMOSトランジスタQ3
のドレインに接続した該MOSトランジスタQ3と同じ極性
を持つダイオード構造のＮチャネルMOSトランジスタD2
を構成したものである。この実施例においても第１図の
実施例と同様の作用，効果を奏することができる。
異なる点は、第３のMOSトランジスタQ3のゲート，ドレ
イン間に挿入するダイオード素子として、ドレインおよ
びゲートを共通にして上記MOSトランジスタQ3のゲート
に接続するとともに、ソースをそのMOSトランジスタQ3
のドレインに接続した該MOSトランジスタQ3と同じ極性
を持つダイオード構造のＮチャネルMOSトランジスタD2
を構成したものである。この実施例においても第１図の
実施例と同様の作用，効果を奏することができる。
第３図は本発明による電流比較回路をCMOSコンパレータ
回路に適用したときの具体的な回路構成図である。同図
において、第１図ないし第２図と同等部分は同一符号を
示し、Q4,Q5は、コンパレータの入力信号端子IN1,IN2に
与えられる入力信号電圧差によりバイアス電流を第１，
第２のMOSトランジスタQ1,Q2に分配するＰチャネルMOS
トランジスタ、IAは定電流源、OUTは出力端子、VDDは高
電位電源である。かかる構成のコンパレータ回路によれ
ば、上述した実施例と同様に、浮遊容量による遅れ時間
をできるだけ少なくするため不必要に出力段の第３のMO
SトランジスタQ3のゲート電圧が上昇しないように構成
されるので、その応答速度を非常に速めることができる
利点を奏する。
回路に適用したときの具体的な回路構成図である。同図
において、第１図ないし第２図と同等部分は同一符号を
示し、Q4,Q5は、コンパレータの入力信号端子IN1,IN2に
与えられる入力信号電圧差によりバイアス電流を第１，
第２のMOSトランジスタQ1,Q2に分配するＰチャネルMOS
トランジスタ、IAは定電流源、OUTは出力端子、VDDは高
電位電源である。かかる構成のコンパレータ回路によれ
ば、上述した実施例と同様に、浮遊容量による遅れ時間
をできるだけ少なくするため不必要に出力段の第３のMO
SトランジスタQ3のゲート電圧が上昇しないように構成
されるので、その応答速度を非常に速めることができる
利点を奏する。
なお、上述の実施例では第１，第２および第３のMOSト
ランジスタがＮチャネルの場合について示したが、本発
明はこれに限定されるものではなく、それらがＰチャネ
ルの場合にはクランピング用のダイオード素子のカソー
ド，アノードをそれぞれ第３のＰチャネルMOSトランジ
スタのゲート，ドレインに接続することにより、上記実
施例と同様の作用，効果が得られる。また、上記ダイオ
ード素子としては、上記実施例のものに限らず、第３の
MOSトランジスタがＰチャネルの場合、ＰチャネルMOSト
ランジスタのソースをアノードとし、それらドレインお
よびゲートを共通に接続した電極側をカソードとしたダ
イオード構造のものを使用することもできる。
ランジスタがＮチャネルの場合について示したが、本発
明はこれに限定されるものではなく、それらがＰチャネ
ルの場合にはクランピング用のダイオード素子のカソー
ド，アノードをそれぞれ第３のＰチャネルMOSトランジ
スタのゲート，ドレインに接続することにより、上記実
施例と同様の作用，効果が得られる。また、上記ダイオ
ード素子としては、上記実施例のものに限らず、第３の
MOSトランジスタがＰチャネルの場合、ＰチャネルMOSト
ランジスタのソースをアノードとし、それらドレインお
よびゲートを共通に接続した電極側をカソードとしたダ
イオード構造のものを使用することもできる。
以上のように本発明の電流比較回路によれば、出力段の
MOSトランジスタのゲート，ドレイン間に順方向にクラ
ンピング用のダイオード素子を設けることにより、この
MOSトランジスタのゲート電圧を自動的に必要最小限の
値までしか上昇させないようにしたため、比較電源の電
源切替わり時の浮遊容量に基づく遅れ時間を短かくして
応答速度を速めることができる効果がある。
MOSトランジスタのゲート，ドレイン間に順方向にクラ
ンピング用のダイオード素子を設けることにより、この
MOSトランジスタのゲート電圧を自動的に必要最小限の
値までしか上昇させないようにしたため、比較電源の電
源切替わり時の浮遊容量に基づく遅れ時間を短かくして
応答速度を速めることができる効果がある。
第１図は本発明の一実施例を示す基本的な回路図、第２
図は本発明の他の実施例を示す第２図相当の回路図、第
３図は本発明をCMOSコンパレータ回路に適用したときの
具体的な回路図、第４図は従来の一例を示す回路図であ
る。 T1・・・・第１の信号端子、T2・・・・第２の信号端
子、Q1・・・・第１のMOSトランジスタ、Q2・・・・第
２のMOSトランジスタ、Q3・・・・第３のMOSトランジス
タ、D1・・・・ダイオード素子、D2・・・・ダイオード
構造のＮチャネルMOSトランジスタ、T3・・・・出力端
子。
図は本発明の他の実施例を示す第２図相当の回路図、第
３図は本発明をCMOSコンパレータ回路に適用したときの
具体的な回路図、第４図は従来の一例を示す回路図であ
る。 T1・・・・第１の信号端子、T2・・・・第２の信号端
子、Q1・・・・第１のMOSトランジスタ、Q2・・・・第
２のMOSトランジスタ、Q3・・・・第３のMOSトランジス
タ、D1・・・・ダイオード素子、D2・・・・ダイオード
構造のＮチャネルMOSトランジスタ、T3・・・・出力端
子。
Claims (2)
- 【請求項１】第１の信号電流が供給される第１の信号端
子にドレインとゲートが共通に接続された第１のMOSト
ランジスタと、第２の信号電流が供給される第２の信号
端子にドレインが接続されかつ上記第１のMOSトランジ
スタのゲートにゲートが接続された該第１のMOSトラン
ジスタと同一極性を有する第２のMOSトランジスタから
なるカレントミラー回路と、上記第２の信号端子にゲー
トが、ドレインが負荷にそれぞれ接続された第３のMOS
トランジスタと、上記第３のMOSトランジスタのゲート
とドレインとの間に順方向に接続されたクランピング用
のダイオード素子とから構成し、上記第１，第２および
第３のMOSトランジスタのソースを共通に接続して、上
記第３のMOSトランジスタのドレイン側より出力を取り
出すことを特徴とする電流比較回路。 - 【請求項２】ダイオード素子として、第３のMOSトラン
ジスタがＮチャネルの場合、ＮチャネルMOSトランジス
タのドレインおよびゲートを共通に接続した電極側をア
ノードとするとともに、そのソースをカソードとし、あ
るいは第３のMOSトランジスタがＰチャネルの場合、Ｐ
チャネルMOSトランジスタのソースをアノードとすると
ともに、それらドレインおよびゲートを共通に接続した
電極側をカソードとしたダイオード構造のものを用いる
ことを特徴とする特許請求の範囲第１項記載の電流比較
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61003752A JPH063468B2 (ja) | 1986-01-10 | 1986-01-10 | 電流比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61003752A JPH063468B2 (ja) | 1986-01-10 | 1986-01-10 | 電流比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62162972A JPS62162972A (ja) | 1987-07-18 |
| JPH063468B2 true JPH063468B2 (ja) | 1994-01-12 |
Family
ID=11565923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61003752A Expired - Lifetime JPH063468B2 (ja) | 1986-01-10 | 1986-01-10 | 電流比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063468B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2683015B2 (ja) * | 1988-03-14 | 1997-11-26 | キヤノン株式会社 | 電流比較回路 |
| JP3760863B2 (ja) * | 2001-12-27 | 2006-03-29 | 富士電機デバイステクノロジー株式会社 | 電流増幅型コンパレータ |
| CN110190852B (zh) * | 2019-06-12 | 2021-06-15 | 成都微光集电科技有限公司 | 一种高速比较器及其形成的模数转换器和读出电路 |
-
1986
- 1986-01-10 JP JP61003752A patent/JPH063468B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62162972A (ja) | 1987-07-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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