JPH09326687A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH09326687A JPH09326687A JP8141837A JP14183796A JPH09326687A JP H09326687 A JPH09326687 A JP H09326687A JP 8141837 A JP8141837 A JP 8141837A JP 14183796 A JP14183796 A JP 14183796A JP H09326687 A JPH09326687 A JP H09326687A
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Abstract
(57)【要約】
【課題】電圧の異なる複数の電源を使用する半導体集積
回路において、消費電流の増大を抑えつつ高速動作を可
能にするレベルシフト回路を提供する。 【解決手段】ＰチャネルＭＩＳＦＥＴと、ＮチャネルＭ
ＩＳＦＥＴと、ダイオードと、入力インピーダンスの非
常に高い遅延回路と、バッファ回路と、コンデンサと、
インバータ回路とで構成する。
回路において、消費電流の増大を抑えつつ高速動作を可
能にするレベルシフト回路を提供する。 【解決手段】ＰチャネルＭＩＳＦＥＴと、ＮチャネルＭ
ＩＳＦＥＴと、ダイオードと、入力インピーダンスの非
常に高い遅延回路と、バッファ回路と、コンデンサと、
インバータ回路とで構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に一定時間内に変化するデジタル電圧信号の電
圧振幅を入力信号の電圧振幅の２倍未満の電圧振幅に変
換し容量性の負荷を駆動する回路、すなわちレベルシフ
ト回路に関する。
関し、特に一定時間内に変化するデジタル電圧信号の電
圧振幅を入力信号の電圧振幅の２倍未満の電圧振幅に変
換し容量性の負荷を駆動する回路、すなわちレベルシフ
ト回路に関する。
【０００２】
【従来の技術】図３（ｂ）に従来のレベルシフト回路を
含む回路図を示し、動作をレベルシフト回路を含まない
図３（ａ）の回路図と対比させながら説明する。図の回
路は負の電位の電源で動作する回路である。
含む回路図を示し、動作をレベルシフト回路を含まない
図３（ａ）の回路図と対比させながら説明する。図の回
路は負の電位の電源で動作する回路である。
【０００３】まず、半導体集積回路におけるレベルシフ
ト回路の役割を説明する。図３（ａ）の回路は電圧の相
異なる電源によって動作する２つのインバーターをつな
げた構成をＭＩＳＦＥＴすなわち金属−絶縁物−シリコ
ン構造電解効果トランジスタで書き表した回路図であ
る。以下、金属−絶縁物−シリコン構造電解効果トラン
ジスタをＭＩＳＦＥＴとする。
ト回路の役割を説明する。図３（ａ）の回路は電圧の相
異なる電源によって動作する２つのインバーターをつな
げた構成をＭＩＳＦＥＴすなわち金属−絶縁物−シリコ
ン構造電解効果トランジスタで書き表した回路図であ
る。以下、金属−絶縁物−シリコン構造電解効果トラン
ジスタをＭＩＳＦＥＴとする。
【０００４】Ｐチャネル型の金属−絶縁物−シリコン構
造の電界効果型トランジスタ、すなわちＰチャネルＭＩ
ＳＦＥＴ３１とＮチャネル型の金属−絶縁物−シリコン
構造の電界効果型トランジスタ、すなわちＮチャネルＭ
ＩＳＦＥＴ３２は負の電位の電源電圧Ｖｓｓ９、Ｐチャ
ネルＭＩＳＦＥＴ３３とスレッショルド電圧がＶｔｎで
あるＮチャネルＭＩＳＦＥＴ３４はＶｓｓよりもＶｔｎ
以上低い負電位である負の電圧の電源電圧ＶＰＰ１２で
動作し、基準電位ＶＤＤ８は０Ｖで共通である。
造の電界効果型トランジスタ、すなわちＰチャネルＭＩ
ＳＦＥＴ３１とＮチャネル型の金属−絶縁物−シリコン
構造の電界効果型トランジスタ、すなわちＮチャネルＭ
ＩＳＦＥＴ３２は負の電位の電源電圧Ｖｓｓ９、Ｐチャ
ネルＭＩＳＦＥＴ３３とスレッショルド電圧がＶｔｎで
あるＮチャネルＭＩＳＦＥＴ３４はＶｓｓよりもＶｔｎ
以上低い負電位である負の電圧の電源電圧ＶＰＰ１２で
動作し、基準電位ＶＤＤ８は０Ｖで共通である。
【０００５】以下、Ｐチャネル型の金属−絶縁物−シリ
コン構造の電界効果型トランジスタをＰチャネルＭＩＳ
ＦＥＴ、Ｎチャネル型の金属−絶縁物−シリコン構造の
電界効果型トランジスタをＮチャネルＭＩＳＦＥＴとす
る。
コン構造の電界効果型トランジスタをＰチャネルＭＩＳ
ＦＥＴ、Ｎチャネル型の金属−絶縁物−シリコン構造の
電界効果型トランジスタをＮチャネルＭＩＳＦＥＴとす
る。
【０００６】ＭＩＳＦＥＴは通常の論理回路に使用され
るものと同じであり、インバーターのスレッショルド電
圧Ｖｔは電源電圧の２分の１になるように設計されてい
る。
るものと同じであり、インバーターのスレッショルド電
圧Ｖｔは電源電圧の２分の１になるように設計されてい
る。
【０００７】ここで入力３５に０Ｖを入力した場合を考
えると次のようになる。
えると次のようになる。
【０００８】すなわちＰチャネルＭＩＳＦＥＴ３１がオ
フ、ＮチャネルＭＩＳＦＥＴ３２がオンする事によって
配線３６の電位はＶｓｓに等しくなる。これをゲートに
入力されたＰチャネルＭＩＳＦＥＴ３３はオンするが、
一方でゲートとソースおよびバルクの間にスレッショル
ド電圧以上の電圧を与えられたＮチャネルＭＩＳＦＥＴ
３４もオン状態になる。
フ、ＮチャネルＭＩＳＦＥＴ３２がオンする事によって
配線３６の電位はＶｓｓに等しくなる。これをゲートに
入力されたＰチャネルＭＩＳＦＥＴ３３はオンするが、
一方でゲートとソースおよびバルクの間にスレッショル
ド電圧以上の電圧を与えられたＮチャネルＭＩＳＦＥＴ
３４もオン状態になる。
【０００９】このことからＭＩＳＦＥＴ３３とＭＩＳＦ
ＥＴ３４とからなるインバーターのスレッショルド電圧
が入力信号の電位に近いために電流枝３８には貫通電流
が流れ、出力信号３７の電圧はＭＩＳＦＥＴ３３とＭＩ
ＳＦＥＴ３４の抵抗比で決まる中間的な電圧となる。
ＥＴ３４とからなるインバーターのスレッショルド電圧
が入力信号の電位に近いために電流枝３８には貫通電流
が流れ、出力信号３７の電圧はＭＩＳＦＥＴ３３とＭＩ
ＳＦＥＴ３４の抵抗比で決まる中間的な電圧となる。
【００１０】この様な構成の回路は、中間的な電圧を入
力された論理回路において不必要な貫通電流が流れ続け
るために望ましくない。また、ＭＩＳＦＥＴ３３とＭＩ
ＳＦＥＴ３４の設計次第では論理を正しく伝えることが
出来なくなることも明らかである。
力された論理回路において不必要な貫通電流が流れ続け
るために望ましくない。また、ＭＩＳＦＥＴ３３とＭＩ
ＳＦＥＴ３４の設計次第では論理を正しく伝えることが
出来なくなることも明らかである。
【００１１】そこでＶｓｓ電源の回路からＶＰＰ電源の
回路へ論理を正しく伝え、不必要な電流を消費しないレ
ベルシフト回路が必要となる。従来用いられている基本
的なレベルシフト回路の基本的構成を図３（ｂ）におい
て説明する。
回路へ論理を正しく伝え、不必要な電流を消費しないレ
ベルシフト回路が必要となる。従来用いられている基本
的なレベルシフト回路の基本的構成を図３（ｂ）におい
て説明する。
【００１２】従来のレベルシフト回路の構成と動作を以
下に説明する。
下に説明する。
【００１３】Ｖｓｓ９を電源とするＰチャネルＭＩＳＦ
ＥＴ４１とＮチャネルＭＩＳＦＥＴ４２からなるインバ
ータから出力された信号は、ＶＰＰ１２を電源とする抵
抗器４３及びＮチャネルＭＩＳＦＥＴ４４からなるレベ
ルシフト回路に入力される。
ＥＴ４１とＮチャネルＭＩＳＦＥＴ４２からなるインバ
ータから出力された信号は、ＶＰＰ１２を電源とする抵
抗器４３及びＮチャネルＭＩＳＦＥＴ４４からなるレベ
ルシフト回路に入力される。
【００１４】レベルシフト回路の動作は、入力４６が０
電位すなわちＨの時にはＮチャネルＭＩＳＦＥＴ４４が
オンして抵抗器４３に比べてインピーダンスが低くなる
ことでＶＰＰ電位すなわち”Ｌ”を出力し、入力がＶｓ
ｓ電位すなわちＬの場合にはＮチャネルＭＩＳＦＥＴ４
４がオフして抵抗器よりも非常に高いインピーダンスに
なる事で基準電位すなわち”Ｈ”を出力するインバータ
としての動作になる。
電位すなわちＨの時にはＮチャネルＭＩＳＦＥＴ４４が
オンして抵抗器４３に比べてインピーダンスが低くなる
ことでＶＰＰ電位すなわち”Ｌ”を出力し、入力がＶｓ
ｓ電位すなわちＬの場合にはＮチャネルＭＩＳＦＥＴ４
４がオフして抵抗器よりも非常に高いインピーダンスに
なる事で基準電位すなわち”Ｈ”を出力するインバータ
としての動作になる。
【００１５】このときインバーターとしてのスレッショ
ルド電圧は入力信号電位の中間値すなわちＶｓｓ／２に
なるように設計される。このことからＶｓｓを電源とす
る回路からのデジタル信号は波形を変化させることなく
ＶＰＰを電源とする回路のデジタル信号に変換される。
ルド電圧は入力信号電位の中間値すなわちＶｓｓ／２に
なるように設計される。このことからＶｓｓを電源とす
る回路からのデジタル信号は波形を変化させることなく
ＶＰＰを電源とする回路のデジタル信号に変換される。
【００１６】次に、従来のレベルシフト回路の動作特性
を図４を用いて以下に説明する。
を図４を用いて以下に説明する。
【００１７】図４は、図３（ｂ）のレベルシフト回路に
信号を入力した場合の出力信号電圧波形と消費電流波形
の概略図である。レベルシフト回路の出力には容量性の
負荷４８を接続したものとする。
信号を入力した場合の出力信号電圧波形と消費電流波形
の概略図である。レベルシフト回路の出力には容量性の
負荷４８を接続したものとする。
【００１８】このとき入力信号が変化してから出力信号
がＶＰＰ／２まで変化するのに要する時間、すなわち信
号伝達時間ｔは抵抗器４３またはＭＩＳＦＥＴ４４のオ
ン抵抗ｒと負荷容量４８の容量ｃとの時定数ｒｃで決ま
る。
がＶＰＰ／２まで変化するのに要する時間、すなわち信
号伝達時間ｔは抵抗器４３またはＭＩＳＦＥＴ４４のオ
ン抵抗ｒと負荷容量４８の容量ｃとの時定数ｒｃで決ま
る。
【００１９】このことから信号伝達時間を短くするため
にはｒすなわちレベルシフト回路の出力抵抗を下げなけ
ればならない。
にはｒすなわちレベルシフト回路の出力抵抗を下げなけ
ればならない。
【００２０】ところが図３（ｂ）のレベルシフト回路に
おいては電流枝４９において貫通電流が常に存在するた
めに抵抗値を下げるとそれに従って大きく消費電流を増
加させることになる。逆に消費電流を減少させようとｒ
を大きくすると信号伝達時間ｔは増加する。
おいては電流枝４９において貫通電流が常に存在するた
めに抵抗値を下げるとそれに従って大きく消費電流を増
加させることになる。逆に消費電流を減少させようとｒ
を大きくすると信号伝達時間ｔは増加する。
【００２１】
【発明が解決しようとする課題】半導体集積回路におい
ては目的の動作を達成するために複数の電源を用いて論
理回路を構成する場合が多い。このとき電圧の低い電源
で動作する回路の論理信号を電圧の高い電源で動作する
回路の論理信号に変換するレベルシフト回路が必要にな
る。
ては目的の動作を達成するために複数の電源を用いて論
理回路を構成する場合が多い。このとき電圧の低い電源
で動作する回路の論理信号を電圧の高い電源で動作する
回路の論理信号に変換するレベルシフト回路が必要にな
る。
【００２２】このときにレベルシフト回路の信号伝達遅
延時間が長いとシステムの動作速度を低下させる原因と
なる。またレベルシフト回路の貫通電流がＣＭＯＳ回路
における消費電流に占める割合は少なくないためにレベ
ルシフト回路の消費電流を下げる必要がある。
延時間が長いとシステムの動作速度を低下させる原因と
なる。またレベルシフト回路の貫通電流がＣＭＯＳ回路
における消費電流に占める割合は少なくないためにレベ
ルシフト回路の消費電流を下げる必要がある。
【００２３】図３（ｂ）に示した従来のレベルシフト回
路においては電流枝４９の貫通電流と信号伝達遅延時間
とは完全にトレードオフの関係にあり、貫通電流を少な
くしようとすると信号伝達遅延時間が増大し、信号伝達
遅延時間を短くしようとすると貫通電流を急激に増大さ
せる事になるという問題があるために、レベルシフト回
路の信号伝達遅延時間を増大させないまま消費電流を小
さくするという課題があった。
路においては電流枝４９の貫通電流と信号伝達遅延時間
とは完全にトレードオフの関係にあり、貫通電流を少な
くしようとすると信号伝達遅延時間が増大し、信号伝達
遅延時間を短くしようとすると貫通電流を急激に増大さ
せる事になるという問題があるために、レベルシフト回
路の信号伝達遅延時間を増大させないまま消費電流を小
さくするという課題があった。
【００２４】この課題を解決するために本発明の目的
は、信号伝達時間を増大させることなく消費電流を減少
したレベルシフト回路を提供することにある。
は、信号伝達時間を増大させることなく消費電流を減少
したレベルシフト回路を提供することにある。
【００２５】
【課題を解決するための手段】本発明では上記課題を解
決するために以下のような構成の半導体集積回路を採用
する。
決するために以下のような構成の半導体集積回路を採用
する。
【００２６】本発明の負の電圧の電源で動作する半導体
集積回路であるレベルシフト回路は、ＰチャネルＭＩＳ
ＦＥＴと、ＮチャネルＭＩＳＦＥＴと、ダイオードと、
入力インピーダンスの非常に高い遅延回路と、バッファ
回路と、コンデンサと、インバータ回路とを有し、レベ
ルシフト回路の入力端子はＰチャネルＭＩＳＦＥＴのゲ
ート端子とＮチャネルＭＩＳＦＥＴのゲート端子に接続
し、ＮチャネルＭＩＳＦＥＴのソース端子はダイオード
のアノード端子に接続し、ＮチャネルＭＩＳＦＥＴのバ
ルク端子はダイオードのアノード端子に接続し電源には
接続しないものとし、ダイオードのカソード端子は負の
電圧をもつ第一の電源に接続し、ＰチャネルＭＩＳＦＥ
Ｔのソース端子は電源の基準電位に接続し、Ｐチャネル
ＭＩＳＦＥＴのバルク端子は電源の基準電位に接続し、
ＮチャネルＭＩＳＦＥＴのドレイン端子はＰチャネルＭ
ＩＳＦＥＴのドレイン端子と遅延回路の入力端子とコン
デンサの一方の端子とインバータ回路の入力端子とに接
続し、遅延回路の出力端子はバッファ回路の入力端子に
接続し、バッファ回路の出力端子はコンデンサの他方の
端子に接続し、インバータ回路の出力端子はレベルシフ
ト回路の出力端子であり、遅延回路とバッファー回路は
第一の電源電圧により動作するものとし、インバータ回
路は第一の電源電圧よりも低い電位を持つ第二の電源電
圧により動作する事を特徴とする。
集積回路であるレベルシフト回路は、ＰチャネルＭＩＳ
ＦＥＴと、ＮチャネルＭＩＳＦＥＴと、ダイオードと、
入力インピーダンスの非常に高い遅延回路と、バッファ
回路と、コンデンサと、インバータ回路とを有し、レベ
ルシフト回路の入力端子はＰチャネルＭＩＳＦＥＴのゲ
ート端子とＮチャネルＭＩＳＦＥＴのゲート端子に接続
し、ＮチャネルＭＩＳＦＥＴのソース端子はダイオード
のアノード端子に接続し、ＮチャネルＭＩＳＦＥＴのバ
ルク端子はダイオードのアノード端子に接続し電源には
接続しないものとし、ダイオードのカソード端子は負の
電圧をもつ第一の電源に接続し、ＰチャネルＭＩＳＦＥ
Ｔのソース端子は電源の基準電位に接続し、Ｐチャネル
ＭＩＳＦＥＴのバルク端子は電源の基準電位に接続し、
ＮチャネルＭＩＳＦＥＴのドレイン端子はＰチャネルＭ
ＩＳＦＥＴのドレイン端子と遅延回路の入力端子とコン
デンサの一方の端子とインバータ回路の入力端子とに接
続し、遅延回路の出力端子はバッファ回路の入力端子に
接続し、バッファ回路の出力端子はコンデンサの他方の
端子に接続し、インバータ回路の出力端子はレベルシフ
ト回路の出力端子であり、遅延回路とバッファー回路は
第一の電源電圧により動作するものとし、インバータ回
路は第一の電源電圧よりも低い電位を持つ第二の電源電
圧により動作する事を特徴とする。
【００２７】本発明の正の電圧の電源で動作する半導体
集積回路であるレベルシフト回路は、ＰチャネルＭＩＳ
ＦＥＴと、ＮチャネルＭＩＳＦＥＴと、ダイオードと、
入力インピーダンスの非常に高い遅延回路と、バッファ
回路と、コンデンサと、インバータ回路とを有し、レベ
ルシフト回路の入力端子はＰチャネルＭＩＳＦＥＴのゲ
ート端子とＮチャネルＭＩＳＦＥＴのゲート端子に接続
し、ＰチャネルＭＩＳＦＥＴのソース端子はダイオード
のカソード端子に接続し、ＰチャネルＭＩＳＦＥＴのバ
ルク端子はダイオードのカソード端子に接続し電源には
接続しないものとし、ダイオードのアノード端子は正の
電圧をもつ第一の電源に接続し、ＮチャネルＭＩＳＦＥ
Ｔのソース端子は電源の基準電位に接続し、Ｎチャネル
ＭＩＳＦＥＴのバルク端子は電源の基準電位に接続し、
ＮチャネルＭＩＳＦＥＴのドレイン端子はＰチャネルＭ
ＩＳＦＥＴのドレイン端子と遅延回路の入力端子とコン
デンサの一方の端子とインバータ回路の入力端子とに接
続し、遅延回路の出力端子はバッファ回路の入力端子に
接続し、バッファ回路の出力端子はコンデンサの他方の
端子に接続し、インバータ回路の出力端子はレベルシフ
ト回路の出力端子であり、遅延回路とバッファー回路は
第一の電源電圧により動作するものとし、インバータ回
路は第一の電源電圧よりも高い電位を持つ第二の電源電
圧により動作する事を特徴とする。
集積回路であるレベルシフト回路は、ＰチャネルＭＩＳ
ＦＥＴと、ＮチャネルＭＩＳＦＥＴと、ダイオードと、
入力インピーダンスの非常に高い遅延回路と、バッファ
回路と、コンデンサと、インバータ回路とを有し、レベ
ルシフト回路の入力端子はＰチャネルＭＩＳＦＥＴのゲ
ート端子とＮチャネルＭＩＳＦＥＴのゲート端子に接続
し、ＰチャネルＭＩＳＦＥＴのソース端子はダイオード
のカソード端子に接続し、ＰチャネルＭＩＳＦＥＴのバ
ルク端子はダイオードのカソード端子に接続し電源には
接続しないものとし、ダイオードのアノード端子は正の
電圧をもつ第一の電源に接続し、ＮチャネルＭＩＳＦＥ
Ｔのソース端子は電源の基準電位に接続し、Ｎチャネル
ＭＩＳＦＥＴのバルク端子は電源の基準電位に接続し、
ＮチャネルＭＩＳＦＥＴのドレイン端子はＰチャネルＭ
ＩＳＦＥＴのドレイン端子と遅延回路の入力端子とコン
デンサの一方の端子とインバータ回路の入力端子とに接
続し、遅延回路の出力端子はバッファ回路の入力端子に
接続し、バッファ回路の出力端子はコンデンサの他方の
端子に接続し、インバータ回路の出力端子はレベルシフ
ト回路の出力端子であり、遅延回路とバッファー回路は
第一の電源電圧により動作するものとし、インバータ回
路は第一の電源電圧よりも高い電位を持つ第二の電源電
圧により動作する事を特徴とする。
【００２８】以下に本発明の半導体集積回路であるレベ
ルシフト回路について負の電圧の電源での動作を図１を
もちいて説明する。図１は本発明の負の電圧の電源で動
作するレベルシフト回路の構成を示す概略図である。
ルシフト回路について負の電圧の電源での動作を図１を
もちいて説明する。図１は本発明の負の電圧の電源で動
作するレベルシフト回路の構成を示す概略図である。
【００２９】本発明の負の電圧の電源で動作するレベル
シフト回路は図１に示すように、ＰチャネルＭＩＳＦＥ
Ｔ１と、ＮチャネルＭＩＳＦＥＴ２と、ダイオード３
と、入力インピーダンスの非常に高い遅延回路４と、バ
ッファ回路５と、コンデンサ６と、インバータ回路７と
を有し、レベルシフト回路の入力端子１０はＰチャネル
ＭＩＳＦＥＴ１のゲート端子とＮチャネルＭＩＳＦＥＴ
２のゲート端子に接続し、ＮチャネルＭＩＳＦＥＴ２の
ソース端子はダイオード３のアノード端子に接続し、Ｎ
チャネルＭＩＳＦＥＴ２のバルク端子はダイオード３の
アノード端子に接続し電源には接続しないものとし、ダ
イオード３のカソード端子は、負の電圧をもちレベルシ
フト回路の入力端子に入力される論理信号の低い方の電
位と等しい第一の電源９に接続し、ＰチャネルＭＩＳＦ
ＥＴ１のソース端子は電源の基準電位８に接続し、Ｐチ
ャネルＭＩＳＦＥＴ１のバルク端子は電源の基準電位８
に接続し、ＮチャネルＭＩＳＦＥＴ２のドレイン端子は
ＰチャネルＭＩＳＦＥＴ１のドレイン端子と遅延回路４
の入力端子とコンデンサ６の一方の端子とインバータ回
路７の入力端子とに接続し、遅延回路４の出力端子はバ
ッファ回路５の入力端子に接続し、バッファ回路５の出
力端子はコンデンサ６の他方の端子に接続し、インバー
タ回路７の出力端子はレベルシフト回路の出力端子１１
であり、遅延回路とバッファー回路は第一の電源電圧に
より動作するものとし、インバータ回路は第一の電源電
圧よりも低い電位を持つ第二の電源電圧により動作す
る。
シフト回路は図１に示すように、ＰチャネルＭＩＳＦＥ
Ｔ１と、ＮチャネルＭＩＳＦＥＴ２と、ダイオード３
と、入力インピーダンスの非常に高い遅延回路４と、バ
ッファ回路５と、コンデンサ６と、インバータ回路７と
を有し、レベルシフト回路の入力端子１０はＰチャネル
ＭＩＳＦＥＴ１のゲート端子とＮチャネルＭＩＳＦＥＴ
２のゲート端子に接続し、ＮチャネルＭＩＳＦＥＴ２の
ソース端子はダイオード３のアノード端子に接続し、Ｎ
チャネルＭＩＳＦＥＴ２のバルク端子はダイオード３の
アノード端子に接続し電源には接続しないものとし、ダ
イオード３のカソード端子は、負の電圧をもちレベルシ
フト回路の入力端子に入力される論理信号の低い方の電
位と等しい第一の電源９に接続し、ＰチャネルＭＩＳＦ
ＥＴ１のソース端子は電源の基準電位８に接続し、Ｐチ
ャネルＭＩＳＦＥＴ１のバルク端子は電源の基準電位８
に接続し、ＮチャネルＭＩＳＦＥＴ２のドレイン端子は
ＰチャネルＭＩＳＦＥＴ１のドレイン端子と遅延回路４
の入力端子とコンデンサ６の一方の端子とインバータ回
路７の入力端子とに接続し、遅延回路４の出力端子はバ
ッファ回路５の入力端子に接続し、バッファ回路５の出
力端子はコンデンサ６の他方の端子に接続し、インバー
タ回路７の出力端子はレベルシフト回路の出力端子１１
であり、遅延回路とバッファー回路は第一の電源電圧に
より動作するものとし、インバータ回路は第一の電源電
圧よりも低い電位を持つ第二の電源電圧により動作す
る。
【００３０】レベルシフト回路の第一の電源端子９に０
Ｖを基準電位とする負の電位Ｖｓｓの電源電圧を接続
し、インバータ回路７の電源端子１２をＶｓｓよりも低
い電位ＶＰＰを持つ負の電源電圧に接続すると回路中の
各構成要素の接続点は０ＶからＶｓｓまでの間の一定電
位になる。なお、ダイオード３のスレッショルド電圧を
Ｖｄとすると、ＮチャネルＭＩＳＦＥＴ２のバルクの電
位はＶｓｓ＋Ｖｄ程度になる。
Ｖを基準電位とする負の電位Ｖｓｓの電源電圧を接続
し、インバータ回路７の電源端子１２をＶｓｓよりも低
い電位ＶＰＰを持つ負の電源電圧に接続すると回路中の
各構成要素の接続点は０ＶからＶｓｓまでの間の一定電
位になる。なお、ダイオード３のスレッショルド電圧を
Ｖｄとすると、ＮチャネルＭＩＳＦＥＴ２のバルクの電
位はＶｓｓ＋Ｖｄ程度になる。
【００３１】ここでレベルシフト回路の入力端子１０に
Ｖｓｓ電位の信号を入力すると、入力を受けたＰチャネ
ルＭＩＳＦＥＴ１はオンし、ＮチャネルＭＩＳＦＥＴ２
はオフするためにＰチャネルＭＩＳＦＥＴ１のドレイン
端子とＮチャネルＭＩＳＦＥＴ２のドレイン端子の電位
は０Ｖになり、両ＭＩＳＦＥＴのドレイン端子と接続し
たインバータ回路７の入力端子は０Ｖになる。
Ｖｓｓ電位の信号を入力すると、入力を受けたＰチャネ
ルＭＩＳＦＥＴ１はオンし、ＮチャネルＭＩＳＦＥＴ２
はオフするためにＰチャネルＭＩＳＦＥＴ１のドレイン
端子とＮチャネルＭＩＳＦＥＴ２のドレイン端子の電位
は０Ｖになり、両ＭＩＳＦＥＴのドレイン端子と接続し
たインバータ回路７の入力端子は０Ｖになる。
【００３２】これによりインバータ回路７の出力端子、
すなわちレベルシフタ回路の出力端子１１の電位がＶｓ
ｓになる。また、遅延回路４の遅延時間をｔとすると、
電源端子に電源電圧を与えてからｔ以上の時間が経過す
ればバッファー回路５の入力端子の電７位が０Ｖに確定
し、バッファー回路５の出力端子に接続しているコンデ
ンサ６の一方の端子の電位も０Ｖになる。
すなわちレベルシフタ回路の出力端子１１の電位がＶｓ
ｓになる。また、遅延回路４の遅延時間をｔとすると、
電源端子に電源電圧を与えてからｔ以上の時間が経過す
ればバッファー回路５の入力端子の電７位が０Ｖに確定
し、バッファー回路５の出力端子に接続しているコンデ
ンサ６の一方の端子の電位も０Ｖになる。
【００３３】次にレベルシフト回路の入力端子１０の電
位をＶｓｓに変化させる。
位をＶｓｓに変化させる。
【００３４】レベルシフト回路の入力端子１０に接続さ
れているＰチャネルＭＩＳＦＥＴ１はオフし、Ｎチャネ
ルＭＩＳＦＥＴ２はオンする。
れているＰチャネルＭＩＳＦＥＴ１はオフし、Ｎチャネ
ルＭＩＳＦＥＴ２はオンする。
【００３５】この瞬間のＮチャネルＭＩＳＦＥＴ２のド
レイン端子の電位は０Ｖであり、オン状態のＮチャネル
ＭＩＳＦＥＴ２のソース端子と負の電源電位に接続され
ているダイオード３には順方向電流が流れる。
レイン端子の電位は０Ｖであり、オン状態のＮチャネル
ＭＩＳＦＥＴ２のソース端子と負の電源電位に接続され
ているダイオード３には順方向電流が流れる。
【００３６】この結果、ＰチャネルＭＩＳＦＥＴ１のド
レイン端子とＮチャネルＭＩＳＦＥＴ２のドレイン端子
の電位はＶｓｓよりもダイオード３のスレッショルド電
圧Ｖｄだけ高いＶｓｓ＋Ｖｄに変化し、同時に遅延回路
４の入力端子とコンデンサ６の一方の端子とインバータ
回路７の入力端子の電位もＶｓｓ＋Ｖｄになる。また、
この状態においてコンデンサ６の他方の端子の電位は０
Ｖである。
レイン端子とＮチャネルＭＩＳＦＥＴ２のドレイン端子
の電位はＶｓｓよりもダイオード３のスレッショルド電
圧Ｖｄだけ高いＶｓｓ＋Ｖｄに変化し、同時に遅延回路
４の入力端子とコンデンサ６の一方の端子とインバータ
回路７の入力端子の電位もＶｓｓ＋Ｖｄになる。また、
この状態においてコンデンサ６の他方の端子の電位は０
Ｖである。
【００３７】遅延回路４の入力電位が０ＶからＶｓｓ＋
Ｖｄに変化してから遅延時間ｔの後に遅延回路４の出力
はＶｓｓに変化し、バッファ回路５の出力もまた０Ｖか
らＶｓｓへと変化する。
Ｖｄに変化してから遅延時間ｔの後に遅延回路４の出力
はＶｓｓに変化し、バッファ回路５の出力もまた０Ｖか
らＶｓｓへと変化する。
【００３８】するとバッファ回路５の出力に接続された
コンデンサ６の電極の電位も０ＶからＶｓｓへと変化す
るために、既にＶｓｓ＋Ｖｄの電位になっていたコンデ
ンサ６の他方の電極の電位はＶｓｓ＋Ｖｄから２Ｖｓｓ
＋Ｖｄへと変化する。
コンデンサ６の電極の電位も０ＶからＶｓｓへと変化す
るために、既にＶｓｓ＋Ｖｄの電位になっていたコンデ
ンサ６の他方の電極の電位はＶｓｓ＋Ｖｄから２Ｖｓｓ
＋Ｖｄへと変化する。
【００３９】以上から、負の電圧を電源とする本発明の
レベルシフト回路は、レベルシフト回路を構成するイン
バータ回路と、レベルシフト回路の出力端子に接続する
他の回路の電源の電位をＶＰＰとすると、ＶＰＰよりも
２Ｖｓｓ＋Ｖｄが低い電位である場合にレベルシフト回
路として完全に動作する。
レベルシフト回路は、レベルシフト回路を構成するイン
バータ回路と、レベルシフト回路の出力端子に接続する
他の回路の電源の電位をＶＰＰとすると、ＶＰＰよりも
２Ｖｓｓ＋Ｖｄが低い電位である場合にレベルシフト回
路として完全に動作する。
【００４０】
【発明の実施の形態】ＰチャネルＭＩＳＦＥＴと、Ｎチ
ャネルＭＩＳＦＥＴと、ダイオードと、入力インピーダ
ンスの非常に高い遅延回路と、バッファ回路と、コンデ
ンサと、インバータ回路とから構成され、入力端子をＰ
チャネルＭＩＳＦＥＴのゲート端子とＮチャネルＭＩＳ
ＦＥＴのゲート端子に接続し、ＮチャネルＭＩＳＦＥＴ
のソース端子をダイオードのアノード端子に接続し、Ｎ
チャネルＭＩＳＦＥＴのバルク端子をダイオードのアノ
ード端子に接続し、ダイオードのカソード端子を負の電
圧の第一の電源に接続し、ＰチャネルＭＩＳＦＥＴのソ
ース端子を電源の基準電位に接続し、ＰチャネルＭＩＳ
ＦＥＴのバルク端子を電源の基準電位に接続し、Ｎチャ
ネルＭＩＳＦＥＴのドレイン端子をＰチャネルＭＩＳＦ
ＥＴのドレイン端子と遅延回路の入力端子とコンデンサ
の一方の端子とインバータ回路の入力端子とに接続し、
遅延回路の出力端子をバッファ回路の入力端子に接続
し、バッファ回路の出力端子をコンデンサの他方の端子
に接続し、インバータ回路の出力を出力端子に接続して
なり、遅延回路とバッファー回路は第一の電源電圧によ
り動作し、インバータ回路は第一の電源電圧よりも低い
電位を持つ第二の電源電圧により動作する事を特徴とす
る半導体集積回路である。
ャネルＭＩＳＦＥＴと、ダイオードと、入力インピーダ
ンスの非常に高い遅延回路と、バッファ回路と、コンデ
ンサと、インバータ回路とから構成され、入力端子をＰ
チャネルＭＩＳＦＥＴのゲート端子とＮチャネルＭＩＳ
ＦＥＴのゲート端子に接続し、ＮチャネルＭＩＳＦＥＴ
のソース端子をダイオードのアノード端子に接続し、Ｎ
チャネルＭＩＳＦＥＴのバルク端子をダイオードのアノ
ード端子に接続し、ダイオードのカソード端子を負の電
圧の第一の電源に接続し、ＰチャネルＭＩＳＦＥＴのソ
ース端子を電源の基準電位に接続し、ＰチャネルＭＩＳ
ＦＥＴのバルク端子を電源の基準電位に接続し、Ｎチャ
ネルＭＩＳＦＥＴのドレイン端子をＰチャネルＭＩＳＦ
ＥＴのドレイン端子と遅延回路の入力端子とコンデンサ
の一方の端子とインバータ回路の入力端子とに接続し、
遅延回路の出力端子をバッファ回路の入力端子に接続
し、バッファ回路の出力端子をコンデンサの他方の端子
に接続し、インバータ回路の出力を出力端子に接続して
なり、遅延回路とバッファー回路は第一の電源電圧によ
り動作し、インバータ回路は第一の電源電圧よりも低い
電位を持つ第二の電源電圧により動作する事を特徴とす
る半導体集積回路である。
【００４１】
【実施例】図１は本発明の実施例を示すものであり、図
２は図１に示すレベルシフト回路を構成する遅延回路内
部の構成の一例を示す回路図である。図１と図２を用い
て本発明の半導体集積装置であるレベルシフト回路の実
施例を説明する。
２は図１に示すレベルシフト回路を構成する遅延回路内
部の構成の一例を示す回路図である。図１と図２を用い
て本発明の半導体集積装置であるレベルシフト回路の実
施例を説明する。
【００４２】図１に示す本発明の負の電圧の電源で動作
するレベルシフト回路は、ＰチャネルＭＩＳＦＥＴ１
と、ＮチャネルＭＩＳＦＥＴ２と、ダイオード３と、遅
延回路４と、バッファ回路５と、コンデンサ６と、イン
バータ回路７とからなる。また、遅延回路４は図２に示
すように出力インピーダンスが比較的高い偶数個のＣ−
ＭＩＳインバータ回路を縦列に接続したもので構成す
る。
するレベルシフト回路は、ＰチャネルＭＩＳＦＥＴ１
と、ＮチャネルＭＩＳＦＥＴ２と、ダイオード３と、遅
延回路４と、バッファ回路５と、コンデンサ６と、イン
バータ回路７とからなる。また、遅延回路４は図２に示
すように出力インピーダンスが比較的高い偶数個のＣ−
ＭＩＳインバータ回路を縦列に接続したもので構成す
る。
【００４３】コンデンサ６はＭＩＳＦＥＴのゲート容量
を用いて容量値を２ｐＦとする。ダイオード３は本発明
の実施の形態であるレベルシフト回路の動作時に電流の
逆流を防止するために設けるものであり、通常ＭＩＳＦ
ＥＴを作成する際に形成しうるＰＮ接合ダイオードを用
い、スレッショルド電圧Ｖｄは０．６Ｖである。遅延回
路４は図２に示すように出力インピーダンスが比較的高
い偶数個のインバータ回路を縦列に接続したものからな
り、入力と出力との間にｔｄ＝５ｎｓの時間遅れを生じ
させるための回路である。
を用いて容量値を２ｐＦとする。ダイオード３は本発明
の実施の形態であるレベルシフト回路の動作時に電流の
逆流を防止するために設けるものであり、通常ＭＩＳＦ
ＥＴを作成する際に形成しうるＰＮ接合ダイオードを用
い、スレッショルド電圧Ｖｄは０．６Ｖである。遅延回
路４は図２に示すように出力インピーダンスが比較的高
い偶数個のインバータ回路を縦列に接続したものからな
り、入力と出力との間にｔｄ＝５ｎｓの時間遅れを生じ
させるための回路である。
【００４４】次に、レベルシフト回路の各構成要素の接
続状況を図１と図２を用いて説明する。レベルシフト回
路の入力端子１０はＰチャネルＭＩＳＦＥＴ１のゲート
端子とＮチャネルＭＩＳＦＥＴ２のゲート端子に接続
し、ＮチャネルＭＩＳＦＥＴ２のソース端子はダイオー
ド３のアノード端子に接続し、ＮチャネルＭＩＳＦＥＴ
２のバルク端子はダイオード３のアノード端子に接続し
電源には接続しないものとしする。ダイオード３のカソ
ード端子は、レベルシフト回路の入力端子に入力される
論理信号の低い方の電位と等しい−３．３Ｖの第一の電
源９、すなわちＶｓｓに接続する。ＰチャネルＭＩＳＦ
ＥＴ１のソース端子とバルク端子は電源の基準電位であ
る０Ｖの端子８、すなわちＶＤＤに接続する。
続状況を図１と図２を用いて説明する。レベルシフト回
路の入力端子１０はＰチャネルＭＩＳＦＥＴ１のゲート
端子とＮチャネルＭＩＳＦＥＴ２のゲート端子に接続
し、ＮチャネルＭＩＳＦＥＴ２のソース端子はダイオー
ド３のアノード端子に接続し、ＮチャネルＭＩＳＦＥＴ
２のバルク端子はダイオード３のアノード端子に接続し
電源には接続しないものとしする。ダイオード３のカソ
ード端子は、レベルシフト回路の入力端子に入力される
論理信号の低い方の電位と等しい−３．３Ｖの第一の電
源９、すなわちＶｓｓに接続する。ＰチャネルＭＩＳＦ
ＥＴ１のソース端子とバルク端子は電源の基準電位であ
る０Ｖの端子８、すなわちＶＤＤに接続する。
【００４５】ＮチャネルＭＩＳＦＥＴ２のドレイン端子
はＰチャネルＭＩＳＦＥＴ１のドレイン端子と遅延回路
４の入力端子とコンデンサ６の一方の端子とインバータ
回路７の入力端子とに接続し、遅延回路４の出力端子は
バッファ回路５の入力端子に接続し、バッファ回路５の
出力端子はコンデンサ６の他方の端子に接続する。イン
バータ回路７の出力端子はレベルシフト回路の出力端子
１１である。
はＰチャネルＭＩＳＦＥＴ１のドレイン端子と遅延回路
４の入力端子とコンデンサ６の一方の端子とインバータ
回路７の入力端子とに接続し、遅延回路４の出力端子は
バッファ回路５の入力端子に接続し、バッファ回路５の
出力端子はコンデンサ６の他方の端子に接続する。イン
バータ回路７の出力端子はレベルシフト回路の出力端子
１１である。
【００４６】遅延回路とバッファー回路は−３．３Ｖの
第一の電源電圧により動作するものとし、インバータ回
路はレベルシフト回路の出力に接続する外部の論理回路
の電源と同一の−５Ｖの第二の電源電圧、すなわちＶＰ
Ｐにより動作する。
第一の電源電圧により動作するものとし、インバータ回
路はレベルシフト回路の出力に接続する外部の論理回路
の電源と同一の−５Ｖの第二の電源電圧、すなわちＶＰ
Ｐにより動作する。
【００４７】次に、本発明の実施の形態を表すレベルシ
フト回路の動作を図１と図２と図５とを用いて説明す
る。図５は本発明の実施の形態を表すレベルシフト回路
の入力および出力端子の電位変化を模式的に表す図であ
る。図１に示すａ、ｂの各接続点の電位もまた図５に示
す。
フト回路の動作を図１と図２と図５とを用いて説明す
る。図５は本発明の実施の形態を表すレベルシフト回路
の入力および出力端子の電位変化を模式的に表す図であ
る。図１に示すａ、ｂの各接続点の電位もまた図５に示
す。
【００４８】図５に示すように、はじめにレベルシフト
回路の入力Ｖｓｓ、すなわち−３．３Ｖが入力されてい
る。このときの出力端子の電位は図５に示すようにＶＰ
Ｐ、すなわち−５Ｖである。
回路の入力Ｖｓｓ、すなわち−３．３Ｖが入力されてい
る。このときの出力端子の電位は図５に示すようにＶＰ
Ｐ、すなわち−５Ｖである。
【００４９】入力端子１０の電位は時刻ｔ０においてＶ
ＤＤに変化する。入力電位がＶＤＤに変化したためにＰ
チャネルＭＩＳＦＥＴ１がオフするとともにＮチャネル
ＭＩＳＦＥＴ２がオンする。この後ダイオード３にはａ
点とＶｓｓの電位の差に応じて順方向電流が流れるため
にａ点の電位はＶｓｓ＋Ｖｄ、すなわち−２．７Ｖを飽
和点として下がっていく。
ＤＤに変化する。入力電位がＶＤＤに変化したためにＰ
チャネルＭＩＳＦＥＴ１がオフするとともにＮチャネル
ＭＩＳＦＥＴ２がオンする。この後ダイオード３にはａ
点とＶｓｓの電位の差に応じて順方向電流が流れるため
にａ点の電位はＶｓｓ＋Ｖｄ、すなわち−２．７Ｖを飽
和点として下がっていく。
【００５０】ＰチャネルＭＩＳＦＥＴ１のオン抵抗が１
ＫΩ程度、ＮチャネルＭＩＳＦＥＴ２のオン抵抗とダイ
オード３の順方向抵抗の合計が平均して１ＫΩ程度にな
るように設計を行うと、ｔ０からａ点の電位が飽和する
までの時間は４ｎｓ程度になる。
ＫΩ程度、ＮチャネルＭＩＳＦＥＴ２のオン抵抗とダイ
オード３の順方向抵抗の合計が平均して１ＫΩ程度にな
るように設計を行うと、ｔ０からａ点の電位が飽和する
までの時間は４ｎｓ程度になる。
【００５１】これは遅延回路４の遅延時間ｔｄ＝５ｎｓ
よりも短いために、ａ点の電位が約−２．７Ｖに飽和す
るまでの間はバッファー回路５の入力端子の電位は遅延
回路４のために変化を起こさず、バッファー回路５の出
力端子とバッファー回路５の出力端子に接続したコンデ
ンサ６の端子の電位は０Ｖのままで変化しない。
よりも短いために、ａ点の電位が約−２．７Ｖに飽和す
るまでの間はバッファー回路５の入力端子の電位は遅延
回路４のために変化を起こさず、バッファー回路５の出
力端子とバッファー回路５の出力端子に接続したコンデ
ンサ６の端子の電位は０Ｖのままで変化しない。
【００５２】次に、ｔ０からｔｄ＝５ｎｓが経過すると
ａ点の電位は−２．７Ｖで飽和した状態で、遅延回路４
の出力電位がＶｓｓに変化する。
ａ点の電位は−２．７Ｖで飽和した状態で、遅延回路４
の出力電位がＶｓｓに変化する。
【００５３】遅延回路４の出力電位がＶｓｓに変化した
ためにバッファー回路５の出力がＶｓｓすなわち−３．
３Ｖに変化し、バッファー回路５の出力端子に接続した
コンデンサ６の一方の端子の電位は０Ｖから−３．３Ｖ
へと変化する。
ためにバッファー回路５の出力がＶｓｓすなわち−３．
３Ｖに変化し、バッファー回路５の出力端子に接続した
コンデンサ６の一方の端子の電位は０Ｖから−３．３Ｖ
へと変化する。
【００５４】このときバッファ回路５の出力に接続され
たコンデンサ６の電極の電位も０ＶからＶｓｓへと変化
するために、既にＶｓｓ＋Ｖｄの電位になっていたコン
デンサ６の他方の電極の電位はＶｓｓ＋Ｖｄから２Ｖｓ
ｓ＋Ｖｄ、すなわち約−６Ｖへと変化する。
たコンデンサ６の電極の電位も０ＶからＶｓｓへと変化
するために、既にＶｓｓ＋Ｖｄの電位になっていたコン
デンサ６の他方の電極の電位はＶｓｓ＋Ｖｄから２Ｖｓ
ｓ＋Ｖｄ、すなわち約−６Ｖへと変化する。
【００５５】この電位は電源電位のＶｓｓよりも低い電
位であるが、電流経路であるＮチャネルＭＩＳＦＥＴ２
およびダイオード３には、ダイオード３に対して逆バイ
アスがかかるために電流は流れない。このためにａ点す
なわちインバータ回路の入力端子に接続したコンデンサ
の端子電位は２Ｖｓｓ＋Ｖｄに保たれ、インバータの出
力端子の電圧はＶＤＤとなり目的とする動作が行われ
る。
位であるが、電流経路であるＮチャネルＭＩＳＦＥＴ２
およびダイオード３には、ダイオード３に対して逆バイ
アスがかかるために電流は流れない。このためにａ点す
なわちインバータ回路の入力端子に接続したコンデンサ
の端子電位は２Ｖｓｓ＋Ｖｄに保たれ、インバータの出
力端子の電圧はＶＤＤとなり目的とする動作が行われ
る。
【００５６】ただし２Ｖｓｓ＋Ｖｄの電位にあるコンデ
ンサの電荷は、電極に接続されている配線容量やＮチャ
ネルＭＩＳＦＥＴのバルクの接合容量等に分配されるた
め、それらの容量に比べてコンデンサの容量が十分に大
きくなくてはならない。上記の実施の形態においてはコ
ンデンサの容量が電荷は、電極に接続されている配線容
量やＮチャネルＭＩＳＦＥＴのバルクの接合容量等に比
べて大きいために時刻ｔｅにおけるａ点の電位は−６Ｖ
近い電位まで下がることが出来る。
ンサの電荷は、電極に接続されている配線容量やＮチャ
ネルＭＩＳＦＥＴのバルクの接合容量等に分配されるた
め、それらの容量に比べてコンデンサの容量が十分に大
きくなくてはならない。上記の実施の形態においてはコ
ンデンサの容量が電荷は、電極に接続されている配線容
量やＮチャネルＭＩＳＦＥＴのバルクの接合容量等に比
べて大きいために時刻ｔｅにおけるａ点の電位は−６Ｖ
近い電位まで下がることが出来る。
【００５７】動作時の本発明の実施形態のレベルシフト
回路の消費電流を、従来のレベルシフト回路の消費電流
と本発明のレベルシフタの消費電流を模式的に表した図
６を用いて説明する。
回路の消費電流を、従来のレベルシフト回路の消費電流
と本発明のレベルシフタの消費電流を模式的に表した図
６を用いて説明する。
【００５８】本発明のレベルシフト回路の消費電流波形
の概略図を図６（ｂ）に、回路構成を図３（ｂ）示した
従来のレベルシフト回路の消費電流波形の概略図を図６
（ｃ）にしめす。図６（ａ）は各レベルシフト回路に入
力する電圧信号波形である。
の概略図を図６（ｂ）に、回路構成を図３（ｂ）示した
従来のレベルシフト回路の消費電流波形の概略図を図６
（ｃ）にしめす。図６（ａ）は各レベルシフト回路に入
力する電圧信号波形である。
【００５９】従来のレベルシフト回路では図３（ｂ）の
回路構成を見ても明らかなようにＮチャネルＭＩＳＦＥ
Ｔがオンしている間は定常的にＭＩＳＦＥＴのオン抵抗
と抵抗器の抵抗値で決まる貫通電流が流れる。
回路構成を見ても明らかなようにＮチャネルＭＩＳＦＥ
Ｔがオンしている間は定常的にＭＩＳＦＥＴのオン抵抗
と抵抗器の抵抗値で決まる貫通電流が流れる。
【００６０】一方、本発明のレベルシフト回路では入力
信号が変化する際に、コンデンサ６の充放電電流と各回
路構成要素の過渡的な貫通電流が流れるのみである。こ
のために消費電流の積算値は従来のレベルシフト回路に
比べて非常に低い。
信号が変化する際に、コンデンサ６の充放電電流と各回
路構成要素の過渡的な貫通電流が流れるのみである。こ
のために消費電流の積算値は従来のレベルシフト回路に
比べて非常に低い。
【００６１】次に本発明のレベルシフト回路について、
入力が変化してから出力が変化するまでの伝達遅延時間
について図１を用いて説明する。
入力が変化してから出力が変化するまでの伝達遅延時間
について図１を用いて説明する。
【００６２】本発明のレベルシフト回路の伝達遅延時間
ｔは、入力端子の信号が変化してからＰチャネルＭＩＳ
ＦＥＴ１またはＮチャネルＭＩＳＦＥＴ２がコンデンサ
６の一方の端子などを充電するのに要する時間ｔｉと、
遅延回路４の遅延時間ｔｄと、遅延回路４の出力が変化
してからバッファー回路５がコンデンサ６の他方の端子
を充電するのに要する時間ｔｂで決まる。
ｔは、入力端子の信号が変化してからＰチャネルＭＩＳ
ＦＥＴ１またはＮチャネルＭＩＳＦＥＴ２がコンデンサ
６の一方の端子などを充電するのに要する時間ｔｉと、
遅延回路４の遅延時間ｔｄと、遅延回路４の出力が変化
してからバッファー回路５がコンデンサ６の他方の端子
を充電するのに要する時間ｔｂで決まる。
【００６３】回路要素の各パラメータをｔｉ＝ｔｄにな
るように設計するとレベルシフト回路の伝達遅延時間ｔ
は最小となり、ｔ＝ｔｉ＋ｔｂである。
るように設計するとレベルシフト回路の伝達遅延時間ｔ
は最小となり、ｔ＝ｔｉ＋ｔｂである。
【００６４】すなわち、本発明のレベルシフト回路の伝
達遅延時間ｔはコンデンサ６の容量値とＰチャネルＭＩ
ＳＦＥＴ１のオン抵抗またはＮチャネルＭＩＳＦＥＴ２
のオン抵抗とダイオード３の順方向抵抗の合計した抵抗
値、およびバッファー回路５の出力インピーダンスで決
まる。
達遅延時間ｔはコンデンサ６の容量値とＰチャネルＭＩ
ＳＦＥＴ１のオン抵抗またはＮチャネルＭＩＳＦＥＴ２
のオン抵抗とダイオード３の順方向抵抗の合計した抵抗
値、およびバッファー回路５の出力インピーダンスで決
まる。
【００６５】コンデンサ６の容量値はＮチャネルＭＩＳ
ＦＥＴ１のバルク容量および配線容量などに比べて十分
に大きい必要があるために１ｐＦ以上は必要であり極端
には小さくできないが、ＰチャネルＭＩＳＦＥＴ１とＮ
チャネルＭＩＳＦＥＴ２のオン抵抗、ダイオード３の順
方向抵抗、およびバッファー回路５の出力インピーダン
スは下げることが可能なため、伝達遅延時間の短いレベ
ルシフト回路を設計することが可能である。
ＦＥＴ１のバルク容量および配線容量などに比べて十分
に大きい必要があるために１ｐＦ以上は必要であり極端
には小さくできないが、ＰチャネルＭＩＳＦＥＴ１とＮ
チャネルＭＩＳＦＥＴ２のオン抵抗、ダイオード３の順
方向抵抗、およびバッファー回路５の出力インピーダン
スは下げることが可能なため、伝達遅延時間の短いレベ
ルシフト回路を設計することが可能である。
【００６６】また、伝達遅延時間を短くするためにＰチ
ャネルＭＩＳＦＥＴとＮチャネルＭＩＳＦＥＴのオン抵
抗やバッファー回路の出力インピーダンスを下げても従
来のレベルシフト回路の様に急激に消電が増加すること
もない。
ャネルＭＩＳＦＥＴとＮチャネルＭＩＳＦＥＴのオン抵
抗やバッファー回路の出力インピーダンスを下げても従
来のレベルシフト回路の様に急激に消電が増加すること
もない。
【００６７】以上の事から、本発明のレベルシフト回路
は一定期間内に入力信号が変化する回路、例えば各種シ
ステムクロックの源振回路からの信号の電位を変換した
い際等に低い消費電力で動作できるために有用である。
時計回路、発振回路、液晶表示回路、各種サンプリング
回路内での使用に適する。
は一定期間内に入力信号が変化する回路、例えば各種シ
ステムクロックの源振回路からの信号の電位を変換した
い際等に低い消費電力で動作できるために有用である。
時計回路、発振回路、液晶表示回路、各種サンプリング
回路内での使用に適する。
【００６８】
【発明の効果】上記記載の本発明の半導体集積回路によ
れば、一定時間内に変化するデジタル信号の電圧振幅を
入力電圧振幅の２倍未満の電圧振幅に変換し容量性の負
荷を駆動するレベルシフト回路は、従来のレベルシフト
回路と比較して信号伝達時間を短く保ったままで消費電
流を小さくすることが出来る。また、逆に従来のレベル
シフト回路と比較して消費電流を増大することなく信号
伝達時間を短くすることが出来る。
れば、一定時間内に変化するデジタル信号の電圧振幅を
入力電圧振幅の２倍未満の電圧振幅に変換し容量性の負
荷を駆動するレベルシフト回路は、従来のレベルシフト
回路と比較して信号伝達時間を短く保ったままで消費電
流を小さくすることが出来る。また、逆に従来のレベル
シフト回路と比較して消費電流を増大することなく信号
伝達時間を短くすることが出来る。
【図１】本発明の半導体集積回路であるレベルシフト回
路の構成を示す図である。
路の構成を示す図である。
【図２】図１に示す本発明のレベルシフト回路に用いる
遅延回路の例である。
遅延回路の例である。
【図３】図３（ａ）はレベルシフト回路を必要とする回
路の構成を表す図であり、図３（ｂ）は従来のレベルシ
フト回路を含む構成図である。
路の構成を表す図であり、図３（ｂ）は従来のレベルシ
フト回路を含む構成図である。
【図４】図４は図３（ｂ）に示す従来のレベルシフト回
路の動作時の電圧波形および消費電流波形を表す概略図
である。図４（ａ）は入力する電圧波形であり、図４
（ｂ）は出力電圧波形であり、図４（ｃ）は消費電流波
形である。
路の動作時の電圧波形および消費電流波形を表す概略図
である。図４（ａ）は入力する電圧波形であり、図４
（ｂ）は出力電圧波形であり、図４（ｃ）は消費電流波
形である。
【図５】図５は図１に示す本発明のレベルシフト回路の
動作時の電圧波形を表す概略図である。図５（ａ）は入
力する電圧波形であり、図５（ｂ）は出力電圧波形であ
り、図５（ｃ）は図１内のｂ点の電位変化を表す図であ
り、図５（ｄ）は図１内のａ点の電位変化を表す図であ
る。
動作時の電圧波形を表す概略図である。図５（ａ）は入
力する電圧波形であり、図５（ｂ）は出力電圧波形であ
り、図５（ｃ）は図１内のｂ点の電位変化を表す図であ
り、図５（ｄ）は図１内のａ点の電位変化を表す図であ
る。
【図６】図６は従来のレベルシフト回路の消費電流波形
と本発明のレベルシフト回路の消費電流波形を比較した
概略図である。図６（ａ）は各レベルシフト回路に入力
する電圧波形であり、図６（ｂ）は本発明のレベルシフ
ト回路の消費電流波形であり、図６（ｃ）は従来のレベ
ルシフト回路の消費電流波形である。
と本発明のレベルシフト回路の消費電流波形を比較した
概略図である。図６（ａ）は各レベルシフト回路に入力
する電圧波形であり、図６（ｂ）は本発明のレベルシフ
ト回路の消費電流波形であり、図６（ｃ）は従来のレベ
ルシフト回路の消費電流波形である。
３ 逆流防止用ダイオード ４ 遅延回路 ６ 昇圧コンデンサ ９ 第１の電源 １０ 第２の電源
Claims (2)
- 【請求項１】 ＰチャネルＭＩＳＦＥＴと、Ｎチャネル
ＭＩＳＦＥＴと、ダイオードと、入力インピーダンスの
非常に高い遅延回路と、バッファ回路と、コンデンサ
と、インバータ回路とから構成され、入力端子をＰチャ
ネルＭＩＳＦＥＴのゲート端子とＮチャネルＭＩＳＦＥ
Ｔのゲート端子に接続し、ＮチャネルＭＩＳＦＥＴのソ
ース端子をダイオードのアノード端子に接続し、Ｎチャ
ネルＭＩＳＦＥＴのバルク端子をダイオードのアノード
端子に接続し、ダイオードのカソード端子を負の電圧の
第一の電源に接続し、ＰチャネルＭＩＳＦＥＴのソース
端子を電源の基準電位に接続し、ＰチャネルＭＩＳＦＥ
Ｔのバルク端子を電源の基準電位に接続し、Ｎチャネル
ＭＩＳＦＥＴのドレイン端子をＰチャネルＭＩＳＦＥＴ
のドレイン端子と遅延回路の入力端子とコンデンサの一
方の端子とインバータ回路の入力端子とに接続し、遅延
回路の出力端子をバッファ回路の入力端子に接続し、バ
ッファ回路の出力端子をコンデンサの他方の端子に接続
し、インバータ回路の出力を出力端子に接続してなり、
遅延回路とバッファー回路は第一の電源電圧により動作
し、インバータ回路は第一の電源電圧よりも低い電位を
持つ第二の電源電圧により動作する事を特徴とする半導
体集積回路。 - 【請求項２】 ＰチャネルＭＩＳＦＥＴと、Ｎチャネル
ＭＩＳＦＥＴと、ダイオードと、入力インピーダンスの
非常に高い遅延回路と、バッファ回路と、コンデンサ
と、インバータ回路とから構成され、入力端子をＰチャ
ネルＭＩＳＦＥＴのゲート端子とＮチャネルＭＩＳＦＥ
Ｔのゲート端子に接続し、ＰチャネルＭＩＳＦＥＴのソ
ース端子をダイオードのカソード端子に接続し、Ｐチャ
ネルＭＩＳＦＥＴのバルク端子をダイオードのカソード
端子に接続し、ダイオードのアノード端子を正の電圧の
第一の電源に接続し、ＮチャネルＭＩＳＦＥＴのソース
端子を電源の基準電位に接続し、ＮチャネルＭＩＳＦＥ
Ｔのバルク端子を電源の基準電位に接続し、Ｎチャネル
ＭＩＳＦＥＴのドレイン端子をＰチャネルＭＩＳＦＥＴ
のドレイン端子と遅延回路の入力端子とコンデンサの一
方の端子とインバータ回路の入力端子とに接続し、遅延
回路の出力端子をバッファ回路の入力端子に接続し、バ
ッファ回路の出力端子をコンデンサの他方の端子に接続
し、インバータ回路の出力を出力端子に接続してなり、
遅延回路とバッファー回路は第一の電源電圧により動作
し、インバータ回路は第一の電源電圧よりも低い電位を
持つ第二の電源電圧により動作する事を特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8141837A JPH09326687A (ja) | 1996-06-04 | 1996-06-04 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8141837A JPH09326687A (ja) | 1996-06-04 | 1996-06-04 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09326687A true JPH09326687A (ja) | 1997-12-16 |
Family
ID=15301304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8141837A Pending JPH09326687A (ja) | 1996-06-04 | 1996-06-04 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09326687A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100465082B1 (ko) * | 2001-03-29 | 2005-01-06 | 가부시끼가이샤 도시바 | 반도체 집적 회로 장치 및 펄스폭 변경 회로 |
| JP2012175437A (ja) * | 2011-02-22 | 2012-09-10 | Rohm Co Ltd | 信号伝達回路及びこれを用いたスイッチ駆動装置 |
| JP2016178680A (ja) * | 2016-05-23 | 2016-10-06 | ローム株式会社 | 信号伝達回路及びこれを用いたスイッチ駆動装置 |
-
1996
- 1996-06-04 JP JP8141837A patent/JPH09326687A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100465082B1 (ko) * | 2001-03-29 | 2005-01-06 | 가부시끼가이샤 도시바 | 반도체 집적 회로 장치 및 펄스폭 변경 회로 |
| JP2012175437A (ja) * | 2011-02-22 | 2012-09-10 | Rohm Co Ltd | 信号伝達回路及びこれを用いたスイッチ駆動装置 |
| JP2016178680A (ja) * | 2016-05-23 | 2016-10-06 | ローム株式会社 | 信号伝達回路及びこれを用いたスイッチ駆動装置 |
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