JP2888513B2

JP2888513B2 - 論理回路

Info

Publication number: JP2888513B2
Application number: JP8108277A
Authority: JP
Inventors: 昭松澤
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1995-04-26
Filing date: 1996-04-26
Publication date: 1999-05-10
Anticipated expiration: 2016-04-26
Also published as: JPH0918331A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は論理回路に関してお
り、特に低電圧電源で高速動作する論理回路に関する。

【０００２】

【従来の技術】キャパシタを用いることで電源電圧以上
の電圧をトランジスタのゲ−ト−ソ−ス間に印加して動
作速度を向上させることは、例えば特開平5-14166号公
報に記載がある。図３１は、従来技術による論理回路の
回路図である。３１０１は論理入力端、３１２０は出力
端、３１１０は電圧Ｖｄｄを供給する電源を表す。３１
０８および３１０９はそれぞれＰチャネルＦＥＴおよび
ＮチャネルＦＥＴを表す。３１０６および３１０７は、
電圧Ｖｓを供給するバイアス電源である。３１０２およ
び３１０３は、キャパシタを表す。３１０４および３１
０５は、それぞれＮチャネルＦＥＴおよびＰチャネルＦ
ＥＴを表す。

【０００３】

【発明が解決しようとする課題】しかしながら上述の従
来技術においては、次に示す問題があった。すなわち、
ＦＥＴ３１０８および３１０９がオフの状態で、リ−ク
電流が流れる。また、ＦＥＴ３１０８および３１０９を
十分にドライブしたり、逆に深い逆電圧をそのゲートに
印加することによって、十分にカットオフすることがで
きないという問題を有する。その結果、消費電力が増大
するとともに、低い電圧での高速動作が不可能であっ
た。

【０００４】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、低電源電圧
で高速動作を実現できる論理回路を提供することにあ
る。

【０００５】

【課題を解決するための手段】本発明による論理回路
は、制御端子に印加される電圧に応じて、少なくとも２
つの端子間の導通状態を変化させるメインスイッチング
手段と、入力端子の電圧を変換し、変換された電圧を前
記制御端子に出力する電圧変換手段とを備えた論理回路
であって、前記論理回路の状態は、前記メインスイッチ
ング手段を非導通状態にする第１状態であるか、前記メ
インスイッチング手段を導通状態にする第２状態である
かのいずれかであり、前記電圧変換手段は、前記第２状
態において、前記入力端子の電圧を前記メインスイッチ
ング手段の駆動能力を高める電圧に変換し、前記電圧変
換手段は、第１端子と第２端子とを有し、前記第１端子
が前記入力端子に接続されたキャパシタと、所定の電圧
を発生させる電圧発生手段と、前記第１状態において、
前記キャパシタの前記第２端子を前記電圧発生手段に接
続し、前記第２状態において、前記キャパシタの前記第
２端子を前記メインスイッチング手段の前記制御端子に
接続するサブスイッチング手段とを含んでおり、そのこ
とにより、上記目的が達成される。前記メインスイッチ
ング手段は、ＮチャネルＭＯＳＦＥＴを有していてもよ
い。前記メインスイッチング手段は、ＰチャネルＭＯＳ
ＦＥＴを有していてもよい。本発明による他の論理回路
は、制御端子に印加される電圧に応じて、少なくとも２
つの端子間の導通状態を変化させるメインスイッチング
手段と、入力端子の電圧を変換し、変換された電圧を前
記制御端子に出力する電圧変換手段とを備えた論理回路
であって、前記論理回路の状態は、前記メインスイッチ
ング手段を非導通状態にする第１状態であるか、前記メ
インスイッチング手段を導通状態にする第２状態である
かのいずれかであり、前記電圧変換手段は、前記第１状
態において、前記入力端子の電圧を前記メインスイッチ
ング手段が十分にカットオフされる電圧に変換し、その
ことにより上記目的が達成される。前記電圧変換手段
は、第１端子と第２端子とを有し、前記第１端子が前記
入力端子に接続されたキャパシタと、所定の電圧を発生
させる電圧発生手段と、前記第１状態において、前記キ
ャパシタの前記第２端子を前記メインスイッチング手段
の前記制御端子に接続し、前記第２状態において、前記
キャパシタの前記第２端子を前記電圧発生手段に接続す
るサブスイッチング手段とを含んでいてもよい。前記サ
ブスイッチング手段は、ＳＯＩ構造を有していてもよ
い。前記電圧発生手段は、キャパシタ、電池、強誘電体
のうちの少なくとも１つを有していてもよい。前記電圧
変換手段は、前記第２状態において、前記入力端子の電
圧を前記メインスイッチング手段の駆動能力を高める電
圧に変換してもよい。前記電圧変換手段は、第１端子と
第２端子とを有し、前記第１端子が前記入力端子に接続
された第１キャパシタと、第１端子と第２端子とを有
し、前記第１端子が前記入力端子に接続された第２キャ
パシタと、所定の第１電圧を発生させる第１電圧発生手
段と、前記所定の第１電圧より高い所定の第２電圧を発
生させる第２電圧発生手段と、前記第１状態において、
前記第１キャパシタの前記第２端子を前記メインスイッ
チング手段の前記制御端子に接続し、前記第２状態にお
いて、前記第１キャパシタの前記第２端子を前記第１電
圧発生手段に接続する第１サブスイッチング手段と、前
記第１状態において、前記第２キャパシタの前記第２端
子を前記第２電圧発生手段に接続し、前記第２状態にお
いて、前記第２キャパシタの前記第２端子を前記メイン
スイッチング手段の前記制御端子に接続する第２サブス
イッチング手段とを含んでいてもよい。前記第１サブス
イッチング手段および前記第２サブスイッチング手段
は、ＳＯＩ構造を有していてもよい。前記第２電圧発生
手段は、キャパシタ、電池、強誘電体のうちの少なくと
も１つを有していてもよい。前記メインスイッチング手
段は、ＮチャネルＭＯＳＦＥＴを有していてもよい。前
記メインスイッチング手段は、ＰチャネルＭＯＳＦＥＴ
を有していてもよい。前記メインスイッチング手段は、
相補形ＭＯＳＦＥＴであってもよい。

【０００６】

【０００７】

【０００８】

【０００９】

【００１０】

【００１１】

【００１２】

【００１３】

【００１４】

【００１５】

【００１６】

【００１７】

【００１８】

【００１９】以下に、作用を説明する。本発明による論
理回路は、キャパシタに電圧を印加することによって電
荷をキャパシタに蓄積する。キャパシタに蓄積されたこ
の電荷による電圧と、入力端子に供給された電圧との和
をスイッチング素子のゲートに加える。それにより、ゲ
ートに供給される電圧をＶｄｄより高く、またはグラウ
ンドレベルより低くすることができる。そのため、低い
電源電圧であっても、スイッチング素子を十分にドライ
ブしたり、十分にカットオフすることができる。結果と
して、オフリ−ク電流を生じることなく、十分に低いオ
ン抵抗を実現できるので、低電圧駆動および低消費電力
の論理回路が実現できる。

【００２０】

【発明の実施の形態】以下、本発明による論理回路を図
面を参照しながら説明する。同じ参照符号は、同じ構成
要素を示す。本明細書において、ノードを表す参照符号
が後に続く「Ｖ」は、グラウンドに対するそのノードの
電位を示す。例えば「電圧Ｖ１」は、グラウンドに対す
る「ノード１」の電位を表す。簡単のため、グラウンド
に対するノードの電位を「ノードの電圧」または「ノー
ドのレベル」ともいう。

【００２１】本明細書では、理想的な状態では、論理ロ
ウレベル（以下「Ｌレベル」という）は、０Ｖ（つまり
グラウンドの電位）に等しいとし、「論理ハイレベル」
（以下「Ｈレベル」という）は、グラウンドから電源電
圧Ｖｄｄだけ高い電位に等しいとする。理想的には論理
回路のノード（特に出力ノード）は、ＨレベルかＬレベ
ルかのどちらかであるべきであって、ＨレベルおよびＬ
レベルの間のレベルをとるべきではない。しかし実際の
論理回路の動作においては、ノードの電圧は、過渡的に
中間的な電圧レベルをとることがある。

【００２２】図１は、本発明による論理回路１の構成図
である。論理回路１は、電圧変換器１０およびメインス
イッチング素子２０を有する。電圧変換器１０は、ノー
ド１１の電圧に応じて、メインスイッチング素子２０を
駆動する。メインスイッチング素子２０は、ノード２１
〜２３をもつ能動素子であり、ノード２１の電圧に応じ
て、ノード２２および２３間の導通状態が変化する。本
明細書では、スイッチング素子が導通する状態を「オ
ン」状態であるといい、導通しない状態を「オフ」状態
であるという。メインスイッチング素子２０としては、
例えばＦＥＴ（電界効果トランジスタ）を用いることが
できる。メインスイッチング素子２０としてＦＥＴが用
いられる場合、ノード２１、２２および２３は、それぞ
れゲート、ドレインおよびソースに対応する。

【００２３】ノード１４には、電源電圧Ｖｄｄが供給さ
れている。抵抗１３は、論理回路１の出力端子として機
能するノード１２を電源電圧Ｖｄｄにプルアップする。
メインスイッチング素子２０がオン状態であるときに
は、ノード１２はＬレベルであり、メインスイッチング
素子２０がオフ状態であるときには、ノード１２はＨレ
ベルである。図１では、ノード２２がプルアップされ、
ノード２３がグラウンドに接続されているが、このよう
な接続には限られない。例えば、メインスイッチング素
子２０として、トランスファゲートを構成するように接
続された複数のスイッチング素子を用いることもでき
る。

【００２４】電圧変換器１０は、ノード１１の電圧を変
換して、ノード２１に出力することによって、メインス
イッチング素子２０のスイッチング特性を改善する。こ
の改善には、具体的には、スイッチング速度を速めるこ
と（つまり過渡特性の改善）と、スイッチング素子のオ
ン抵抗を下げること（つまり定常特性の改善）とが含ま
れる。本発明による論理回路１に用いる電圧変換器１０
には、以下のタイプ１〜タイプ３がある。

【００２５】タイプ１は、ノード１１がＬレベル（つま
りグラウンドレベル）のとき、ノード２１はグラウンド
レベルであり、ノード１１がＨレベル（つまりＶｄｄレ
ベル）のとき、ノード２１は（Ｖｄｄ＋Ｖｏｖ１）のレ
ベルである。ここでＶｄｄおよびＶｏｖ１は、正の電圧
である。よってタイプ１の論理回路１は、ノード２１の
電圧がＨレベルであるときに、すなわちメインスイッチ
ング素子２０がオン状態であるときに、メインスイッチ
ング素子２０をオーバドライブする。言い換えれば、メ
インスイッチング素子２０がオンであるときに、その制
御端子であるノード２１には、Ｖｄｄより高い電圧が供
給される。これにより、メインスイッチング素子２０の
ターンオン時間を短縮することと、メインスイッチング
素子２０のターンオン抵抗（つまりオン状態のドレイン
−ソース間電圧ＶＤＳ（sat）に対応する抵抗）を減少
することとが可能となる。タイプ１の論理回路１に用い
られるメインスイッチング素子２０としては、そのスレ
ッショルド電圧Ｖｔが０．３５Ｖ以上であるＦＥＴを用
いるのが好ましい。

【００２６】タイプ２は、ノード１１がＬレベル（つま
りグラウンドレベル）のとき、ノード２１は−Ｖｏｖ２
レベルであり、ノード１１がＨレベル（つまりＶｄｄレ
ベル）のとき、ノード２１はＶｄｄのレベルである。こ
こでＶｏｖ２は、正の電圧である。よってタイプ２の論
理回路１は、ノード２１の電圧がＬレベルであるとき
に、すなわちメインスイッチング素子２０がオフ状態で
あるときに、メインスイッチング素子２０を十分にカッ
トオフする。言い換えれば、メインスイッチング素子２
０がオフであるときに、その制御端子であるノード２１
には、グラウンドレベルより低い電圧が供給される。こ
れにより、メインスイッチング素子２０のターンオフ時
間を短縮することと、メインスイッチング素子２０のタ
ーンオフ抵抗を増大することとが可能となる。タイプ２
の論理回路１に用いられるメインスイッチング素子２０
としては、そのスレッショルド電圧Ｖｔが０．３５Ｖ以
下であるＦＥＴを用いるのが好ましい。

【００２７】タイプ３は、ノード１１がＬレベル（つま
りグラウンドレベル）のとき、ノード２１は−Ｖｏｖ２
レベルであり、ノード１１がＨレベル（つまりＶｄｄレ
ベル）のとき、ノード２１は（Ｖｄｄ＋Ｖｏｖ１）のレ
ベルである。よってタイプ３の論理回路１は、ノード２
１の電圧がＨレベルであるときに、すなわちメインスイ
ッチング素子２０がオン状態であるときに、メインスイ
ッチング素子２０をオーバドライブする。言い換えれ
ば、メインスイッチング素子２０がオンであるときに、
その制御端子であるノード２１には、Ｖｄｄより高い電
圧が供給される。これにより、メインスイッチング素子
２０のターンオン時間を短縮することと、メインスイッ
チング素子２０のターンオン抵抗（つまりオン状態のド
レイン−ソース間電圧ＶＤＳ（sat）に対応する抵抗）
を減少することとが可能となる。

【００２８】タイプ３の論理回路１においては、ノード
２１の電圧がＬレベルであるときに、すなわちメインス
イッチング素子２０がオフ状態であるときに、メインス
イッチング素子２０を十分にカットオフする。言い換え
れば、メインスイッチング素子２０がオフであるとき
に、その制御端子であるノード２１には、グラウンドレ
ベルより低い電圧が供給される。これにより、メインス
イッチング素子２０のターンオフ時間を短縮すること
と、メインスイッチング素子２０のターンオフ抵抗を増
大することとが可能となる。タイプ３の論理回路１に用
いられるメインスイッチング素子２０としては、そのス
レッショルド電圧Ｖｔが０．３５Ｖ以下であるＦＥＴを
用いるのが好ましい。

【００２９】（実施例１）図２の(a)〜(c)は、本発明に
よる論理回路の第１の実施例の回路図である。第１の実
施例の論理回路は、上述のタイプ１に分類される。

【００３０】以下に図２の(a)に示す論理回路の動作を
説明する。図２の(a)の論理回路は、電圧変換器２１０
およびメインスイッチング素子２２０を備えている。ノ
ード２１１は、外部から入力信号を受け取ることによっ
て、ＨレベルまたはＬレベルに設定される。本明細書に
おいては、メインスイッチング素子（第１の実施例にお
いては、２２０）がオフの状態を状態Ｉとし、オンの状
態を状態ＩＩと定義する。状態ＩＩにおいて、電圧変換
器２１０は、ノード２１１に供給された電圧Ｖｄｄより
も高い電圧（Ｖｄｄ＋Ｖｏｖ１）をノード２２１に出力
する。その結果、メインスイッチング素子２２０のスイ
ッチング特性が改善される。メインスイッチング素子２
２０としてはＭＯＳ（metal-oxide-semiconductor）Ｆ
ＥＴが用いられており、ノード２２１、２２２および２
２３は、それぞれゲート、ドレインおよびソースであ
る。以下の実施例において、メインスイッチング素子と
して、ＳＯＩ（semiconductor-on-insulator）トランジ
スタ、ＭＥＳ（metal-semiconductor）ＦＥＴ、バイポ
ーラトランジスタ、ＴＦＴ（thin film transistor）な
どを用いてもよい。

【００３１】電圧変換器２１０は、スイッチＳ２０およ
びＳ２１、電圧発生器２１４およびキャパシタ２１２を
有する。スイッチＳ２０およびＳ２１は、複数のＦＥＴ
で実現することができる。第１の実施例では電圧発生器
２１４として電源電圧Ｖｄｄを用いるが、電圧発生器２
１４が供給する電圧値はこれには限られない。また第１
の実施例では電圧発生器２１４として、外部に設けられ
た電源を用いるがこれには限られない。すべての実施例
において、電圧発生器として、キャパシタまたは電池を
用いてもよい。キャパシタ２１２や電圧発生器２１４の
ようなキャパシタとしては、強誘電体材料を用いたキャ
パシタを用いるのが好ましい。この理由は、後で詳述す
る。

【００３２】状態ＩにおいてスイッチＳ２０は、接点Ｃ
１が接点Ｃ２に接続されるように設定され、状態ＩＩに
おいてスイッチＳ２０は、接点Ｃ１が接点Ｃ３に接続さ
れるように設定される。状態ＩにおいてスイッチＳ２１
は、接点Ｃ１が接点Ｃ２に接続されるように設定され、
状態ＩＩにおいてスイッチＳ２１は、接点Ｃ１が接点Ｃ
２に接続されないように設定される。よって図２の(a)
は、状態Ｉを示している。図２の(b)は、状態Ｉにおけ
る図２の(a)に示す回路の等価回路である。図２の(c)
は、状態ＩＩにおける図２の(a)に示す回路の等価回路
である。

【００３３】図２の(b)に示すように、状態Ｉにおいて
は、ノード２１１はＬレベルである。状態Ｉにおいて、
キャパシタ２１２の一端が接続されているノード２１１
は、グラウンドに接続されており、キャパシタ２１２の
他端は、電圧発生器２１４に接続されている。その結
果、キャパシタ２１２は、電圧発生器２１４の電圧Ｖｄ
ｄによって充電される。状態Ｉにおいて、メインスイッ
チング素子２２０のゲートであるノード２２１はグラウ
ンドに接続されるので、メインスイッチング素子２２０
のゲートの電荷が放電される。その結果、メインスイッ
チング素子２２０のターンオフ時間が短縮される。

【００３４】図２の(c)に示すように、状態ＩＩにおい
ては、ノード２１１は、Ｈレベルである。状態ＩＩにお
いて、キャパシタ２１２の一端が接続されているノード
２１１は、電源電圧であるＶｄｄにプルアップされてお
り、キャパシタ２１２の他端は、ノード２２１に接続さ
れている。その結果、メインスイッチング素子２２０の
ゲートであるノード２２１には、電圧（Ｖｄｄ＋Ｖｏｖ
１）が供給される。ここでＶｏｖ１は、正の電圧であ
り、電圧発生器２１４によって供給される電圧およびメ
インスイッチング素子２２０のゲート−ソース間容量に
よって決まる。キャパシタ２１２のキャパシタンスおよ
びメインスイッチング素子２２０のゲート−ソース間容
量を、それぞれＣ２１２およびＣｇｓとするとき、Ｃ２
１２＞＞Ｃｇｓであることが好ましい。

【００３５】図３は、ＮチャネルＦＥＴおよびＰチャネ
ルＦＥＴを用いて実現した本発明の論理回路の第１の実
施例の回路図である。電圧変換器３１０およびメインス
イッチング素子３２０は、それぞれ電圧変換器２１０お
よびメインスイッチング素子２２０に対応する。インバ
ータ３３０は、ノード３０１において与えられる電圧を
反転してノード３０２に出力する。すなわち、ノード３
０１がＨレベルのとき、ノード３０２はＬレベルであ
り、ノード３０１がＬレベルのとき、ノード３０２はＨ
レベルである。キャパシタ３１２および電圧発生器３１
４は、それぞれキャパシタ２１２および電圧発生器２１
４に対応する。ＦＥＴ３３２および３３４は、スイッチ
Ｓ２０の機能を実現し、ＦＥＴ３３６は、スイッチＳ２
１の機能を実現する。メインスイッチング素子３２０
は、メインスイッチング素子２２０に対応しており、ノ
ード３０４、３２２および３２３は、それぞれノード２
２１、２２２および２２３に対応する。図３の論理回路
は、インバータ３３０のために、ノード３０１がＨレベ
ルのときにメインスイッチング素子３２０はオフ状態で
あり、ノード３０１がＬレベルのときにメインスイッチ
ング素子３２０はオン状態になる（すなわちノード３０
１の論理が反転される）点を除いて、図２を参照して説
明したのと同様に動作する。すなわち図３のノード３０
２は、図２のノード２１１に対応する。これは、以下の
すべての実施例についていえる。ここでインバータを用
いること自体は本発明の本質ではなく、電圧変換器のス
イッチング素子を所定の位相でスイッチングさせるため
にインバータが必要となるだけである。

【００３６】図４は、状態Ｉおよび状態ＩＩにおける図
３のノード３０１〜３０４の電圧を示す図である。メイ
ンスイッチング素子３２０のゲートであるノード３０４
の電圧Ｖ３０４は、状態ＩＩにおいて、（Ｖｄｄ＋Ｖｏ
ｖ１）である。この電圧Ｖ３０４によってメインスイッ
チング素子３２０は、十分にドライブされる。その結
果、ターンオン時間およびターンオン抵抗の減少が可能
となる。

【００３７】ここでメインスイッチング素子３２０とし
て用いられるＮチャネルＭＯＳトランジスタのゲート−
ソース間電圧Ｖｇｓとドレイン電流Ｉｄとの関係は、次
式で表される。

【００３８】Ｉｄ＝Ｋ（Ｖｇｓ−Ｖｔ）² ここで、Ｋは正の定数、ＶｔはＮチャネルＦＥＴのスレ
ッショルド電圧である。今後、ＬＳＩ（大規模集積回
路）の動作電圧は、信頼性や消費電力の低減のためにま
すます低下することが予想される。ここで電源電圧Ｖｄ
ｄを１．０Ｖ、Ｖｔを０．３５Ｖとし、電圧発生器３１
４は、電源電圧Ｖｄｄを供給すると仮定する。本発明に
よる論理回路のメインスイッチング素子３２０のドレイ
ン電流の、従来技術による論理回路におけるドレイン電
流に対する比は、以下のようになる。

【００３９】（1.0＋1.0−0.35）²／（1.0−0.35）²＝６．４４この式からわかるように、本発明によれば、メインスイ
ッチング素子３２０のドレイン電流を増加させることが
でき、より高速な動作が可能になる。

【００４０】図５の(a)は、図２の(a)に示す回路のＮチ
ャネルＦＥＴであるメインスイッチング素子２２０の代
わりにＰチャネルＦＥＴを用いた論理回路の回路図であ
り、図５の(b)は、図５の(a)の回路における２つのスイ
ッチをＦＥＴによって実現した論理回路の回路図であ
る。電圧変換器５１０およびメインスイッチング素子５
２０は、それぞれ電圧変換器２１０およびメインスイッ
チング素子２２０に対応する。ノード５１１、５２１〜
５２３は、それぞれノード２１１、２２１〜２２３に対
応する。スイッチＳ５０およびＳ５１、キャパシタ５１
２、電圧発生器５１４は、それぞれスイッチＳ２０およ
びＳ２１、キャパシタ２１２、電圧発生器２１４に対応
する。電源５１６は、メインスイッチング素子５２０を
介してノード５２３に出力電圧を供給する。電圧発生器
５１４は、電源５１６が供給する電圧と同じＶｄｄを供
給するが、この電圧値には限られない。

【００４１】図５の(a)に示す回路の動作を説明する。
状態ＩにおいてスイッチＳ５０は、接点Ｃ１が接点Ｃ２
に接続されるように設定され、状態ＩＩにおいてスイッ
チＳ５０は、接点Ｃ１が接点Ｃ３に接続されるように設
定される。状態ＩにおいてスイッチＳ５１は、接点Ｃ１
が接点Ｃ２に接続されるように設定され、状態ＩＩにお
いてスイッチＳ５１は、接点Ｃ１が接点Ｃ２に接続され
ないように設定される。状態Ｉにおいて、ノード５１１
に接続されたキャパシタ５１２の端子はＨレベルであ
り、スイッチＳ５０の接点Ｃ１に接続されたキャパシタ
５１２の端子はグラウンドレベルである。よって状態Ｉ
において、キャパシタ５１２は充電される。いっぽうメ
インスイッチング素子５２０のゲート（つまりノード５
２１）は、Ｈレベルに設定される。

【００４２】状態ＩＩにおいて、ノード５１１はＬレベ
ルになり、キャパシタ５１２のいっぽうの端子はノード
５２１に接続される。その結果、ノード５２１には、−
Ｖｏｖ１（Ｖｏｖ１は正の電圧）の電圧が供給される。

【００４３】図５の(b)において、ＦＥＴ５５０は、ス
イッチＳ５１に対応し、ＦＥＴ５５１および５５２は、
スイッチＳ５０に対応する。例えばＦＥＴ５５０のゲー
トに与えられる信号「Ｄバー」は、信号Ｄの反転を表
す。図５の(b)に示す回路は、図３の回路に相補的な回
路であり、その動作も図３の回路の動作と同様である。

【００４４】（実施例２）図６の(a)〜(c)は、本発明に
よる論理回路の第２の実施例の回路図である。第２の実
施例の論理回路は、上述のタイプ２に分類される。

【００４５】以下に図６の(a)に示す論理回路の動作を
説明する。図６の(a)の論理回路は、電圧変換器６１０
およびメインスイッチング素子６２０を備えている。ノ
ード６１１は、外部から入力信号を受け取ることによっ
て、ＨレベルまたはＬレベルに設定される。状態Ｉにお
いて、電圧変換器６１０は、ノード６１１に供給された
電圧０Ｖよりも低い電圧−Ｖｏｖ２をノード６２１に出
力する。その結果、メインスイッチング素子６２０のス
イッチング特性が改善される。メインスイッチング素子
６２０としてはＭＯＳ（metal-oxide-semiconductor）
ＦＥＴが用いられており、ノード６２１、６２２および
６２３は、それぞれゲート、ドレインおよびソースであ
る。

【００４６】電圧変換器６１０は、スイッチＳ６０およ
びＳ６１、およびキャパシタ６１２を有する。スイッチ
Ｓ６０およびＳ６１は、複数のＦＥＴで実現することが
できる。第２の実施例では、スイッチＳ６０の接点Ｃ３
は、グラウンドに接続されているが、接点Ｃ３に与えら
れる電圧値はこれには限られない。しかし後述する動作
からわかるように、接点Ｃ３はグラウンドに接続される
ことが好ましい。

【００４７】状態ＩにおいてスイッチＳ６０は、接点Ｃ
１が接点Ｃ２に接続されるように設定され、状態ＩＩに
おいてスイッチＳ６０は、接点Ｃ１が接点Ｃ３に接続さ
れるように設定される。状態ＩにおいてスイッチＳ６１
は、接点Ｃ１が接点Ｃ２に接続されないように設定さ
れ、状態ＩＩにおいてスイッチＳ６１は、接点Ｃ１が接
点Ｃ２に接続されるように設定される。よって図６の
(a)は、状態Ｉを示している。図６の(b)は、状態Ｉにお
ける図６の(a)に示す回路の等価回路である。図６の(c)
は、状態ＩＩにおける図６の(a)に示す回路の等価回路
である。

【００４８】図６の(b)に示すように、状態Ｉにおいて
は、ノード６１１は、Ｌレベルである。状態Ｉにおい
て、キャパシタ６１２の一端が接続されているノード６
１１は、グラウンドレベルである０Ｖにプルダウンされ
ており、キャパシタ６１２の他端は、ノード６２１に接
続されている。その結果、メインスイッチング素子６２
０のゲートであるノード６２１には、電圧−Ｖｏｖ２が
供給される。ここでＶｏｖ２は、正の電圧であり、ノー
ド６１１に供給される電圧およびメインスイッチング素
子６２０のゲート−ソース間容量によって決まる。キャ
パシタ６１２のキャパシタンスおよびメインスイッチン
グ素子６２０のゲート−ソース間容量を、それぞれＣ６
１２およびＣｇｓとするとき、Ｃ６１２＞＞Ｃｇｓであ
ることが好ましい。

【００４９】図６の(c)に示すように、状態ＩＩにおい
て、キャパシタ６１２の一端が接続されているノード６
１１は、Ｈレベル（つまりＶｄｄレベル）であり、キャ
パシタ６１２の他端は、グラウンドに接続されている。
その結果、キャパシタ６１２は、ノード６１１に接続さ
れた外部から供給される電圧Ｖｄｄによって充電され
る。

【００５０】図７は、ＮチャネルＦＥＴおよびＰチャネ
ルＦＥＴを用いて実現した本発明の論理回路の第２の実
施例の回路図である。電圧変換器７１０およびメインス
イッチング素子７２０は、それぞれ電圧変換器６１０お
よびメインスイッチング素子６２０に対応する。インバ
ータ７３０は、ノード７０１において与えられる電圧を
反転してノード７０２に出力する。すなわち、ノード７
０１がＨレベルのとき、ノード７０２はＬレベルであ
り、ノード７０１がＬレベルのとき、ノード７０２はＨ
レベルである。キャパシタ７１２は、キャパシタ６１２
に対応する。ＦＥＴ７３２および７３４は、スイッチＳ
６０の機能を実現し、ＦＥＴ７３６は、スイッチＳ６１
の機能を実現する。メインスイッチング素子７２０は、
メインスイッチング素子６２０に対応しており、ノード
７０４、７２２および７２３は、それぞれノード６２
１、６２２および６２３に対応する。図７の論理回路
は、図６を参照して説明したのと同様に動作する。

【００５１】図８は、状態Ｉおよび状態ＩＩにおける図
７のノード７０１〜７０４の電圧を示す図である。メイ
ンスイッチング素子７２０のゲートであるノード７０４
の電圧Ｖ７０４は、状態Ｉにおいて、−Ｖｏｖ２であ
る。この電圧Ｖ７０４によってメインスイッチング素子
７２０は、十分にカットオフされる。その結果、ターン
オフ時間の減少およびターンオフ抵抗の増大が可能とな
る。

【００５２】（実施例３）図９の(a)〜(c)は、本発明に
よる論理回路の第３の実施例の回路図である。第３の実
施例の論理回路は、上述のタイプ３に分類される。

【００５３】以下に図９の(a)に示す論理回路の動作を
説明する。図９の(a)の論理回路は、電圧変換器９１０
およびメインスイッチング素子９２０を備えている。ノ
ード９１１は、外部から入力信号を受け取ることによっ
て、ＨレベルまたはＬレベルに設定される。状態Ｉにお
いて、電圧変換器９１０は、ノード９１１に供給された
電圧０Ｖよりも低い電圧−Ｖｏｖ２をノード９２１に出
力する。状態ＩＩにおいて、電圧変換器９１０は、ノー
ド９１１に供給された電圧Ｖｄｄよりも高い電圧（Ｖｄ
ｄ＋Ｖｏｖ１）をノード９２１に出力する。その結果、
メインスイッチング素子９２０のスイッチング特性が改
善される。メインスイッチング素子９２０としてはＭＯ
Ｓ（metal-oxide-semiconductor）ＦＥＴが用いられて
おり、ノード９２１、９２２および９２３は、それぞれ
ゲート、ドレインおよびソースである。

【００５４】電圧変換器９１０は、スイッチＳ９０およ
びＳ９１、電圧発生器９１４およびキャパシタ９１２お
よび９１３を有する。スイッチＳ９０およびＳ９１は、
複数のＦＥＴで実現することができる。第３の実施例で
は電圧発生器９１４として電源電圧Ｖｄｄを用いるが、
電圧発生器９１４が供給する電圧値はこれには限られな
い。また第３の実施例では電圧発生器９１４として、外
部に設けられた電源を用いるがこれには限られない。例
えば、強誘電体材料を用いたキャパシタを電圧発生器９
１４として用いてもよい。

【００５５】状態ＩにおいてスイッチＳ９０は、接点Ｃ
１が接点Ｃ２に接続されるように設定され、状態ＩＩに
おいてスイッチＳ９０は、接点Ｃ１が接点Ｃ３に接続さ
れるように設定される。状態ＩにおいてスイッチＳ９１
は、接点Ｃ１が接点Ｃ２に接続されるように設定され、
状態ＩＩにおいてスイッチＳ９１は、接点Ｃ１が接点Ｃ
３に接続されるように設定される。よって図９の(a)
は、状態Ｉを示している。図９の(b)は、状態Ｉにおけ
る図９の(a)に示す回路の等価回路である。図９の(c)
は、状態ＩＩにおける図９の(a)に示す回路の等価回路
である。

【００５６】図９の(b)に示すように、状態Ｉにおいて
は、ノード９１１はＬレベルである。状態Ｉにおいて、
キャパシタ９１２の一端が接続されているノード９１１
は、グラウンドに接続されており、キャパシタ９１２の
他端は、電圧発生器９１４に接続されている。その結
果、キャパシタ９１２は、電圧発生器９１４の電圧Ｖｄ
ｄによって充電される。状態Ｉにおいて、メインスイッ
チング素子９２０のゲートであるノード９２１は、キャ
パシタ９１３を介してグラウンドに接続される。キャパ
シタ９１３は、後述するように状態ＩＩにおいて充電さ
れているのでＶｏｖ２なる電圧をノード９１１および９
２１の間に供給する。よって、ノード９２１の電圧は、
−Ｖｏｖ２である。ここでＶｏｖ２は、正の電圧であ
り、ノード９１１に供給される電圧（つまりＶｄｄ）お
よびメインスイッチング素子９２０のゲート−ソース間
容量によって決まる。キャパシタ９１３のキャパシタン
スおよびメインスイッチング素子９２０のゲート−ソー
ス間容量を、それぞれＣ９１３およびＣｇｓとすると
き、Ｃ９１３＞＞Ｃｇｓであることが好ましい。

【００５７】図９の(c)に示すように、状態ＩＩにおい
ては、ノード９１１はＨレベルである。状態ＩＩにおい
て、キャパシタ９１３の一端が接続されているノード９
１１は、電源電圧Ｖｄｄ受け取り、キャパシタ９１３の
他端は、グラウンドに接続されている。その結果、キャ
パシタ９１３は、電源電圧Ｖｄｄによって充電される。
状態ＩＩにおいて、メインスイッチング素子９２０のゲ
ートであるノード９２１は、キャパシタ９１２を介して
ノード９１１に接続される。キャパシタ９１２は、前述
したように状態Ｉにおいて充電されているのでＶｏｖ１
なる電圧をノード９１１および９２１の間に供給する。
よって、ノード９２１の電圧は、（Ｖｄｄ＋Ｖｏｖ１）
である。ここでＶｏｖ１は、正の電圧であり、電圧発生
器９１４によって供給される電圧（つまりＶｄｄ）およ
びメインスイッチング素子９２０のゲート−ソース間容
量によって決まる。キャパシタ９１２のキャパシタンス
およびメインスイッチング素子９２０のゲート−ソース
間容量を、それぞれＣ９１２およびＣｇｓとするとき、
Ｃ９１２＞＞Ｃｇｓであることが好ましい。

【００５８】図１０は、ＮチャネルＦＥＴおよびＰチャ
ネルＦＥＴを用いて実現した本発明の論理回路の第３の
実施例の回路図である。電圧変換器１０１０およびメイ
ンスイッチング素子１０２０は、それぞれ電圧変換器９
１０およびメインスイッチング素子９２０に対応する。
インバータ１０３０は、ノード１００１において与えら
れる電圧を反転してノード１００２に出力する。すなわ
ち、ノード１００１がＨレベルのとき、ノード１００２
はＬレベルであり、ノード１００１がＬレベルのとき、
ノード１００２はＨレベルである。キャパシタ１０１２
および１０１３、および電圧発生器１０１４は、それぞ
れキャパシタ９１２および９１３、および電圧発生器９
１４に対応する。ＦＥＴ１０３２および１０３４は、ス
イッチＳ９０の機能を実現し、ＦＥＴ１０３３および１
０３６は、スイッチＳ９１の機能を実現する。メインス
イッチング素子１０２０は、メインスイッチング素子９
２０に対応しており、ノード１００５、１０２２および
１０２３は、それぞれノード９２１、９２２および９２
３に対応する。図１０の論理回路は、図９を参照して説
明したのと同様に動作する。

【００５９】図１１は、状態Ｉおよび状態ＩＩにおける
図１０のノード１００１〜１００５の電圧を示す図であ
る。メインスイッチング素子１０２０のゲートであるノ
ード１００５の電圧Ｖ１００５は、状態Ｉにおいて、−
Ｖｏｖ２であり、状態ＩＩにおいて、（Ｖｄｄ＋Ｖｏｖ
１）である。これにより、メインスイッチング素子は、
十分にドライブされ、かつ十分にカットオフされる。こ
の電圧Ｖ１００５によってメインスイッチング素子１０
２０は、ターンオン時間およびターンオフ時間の減少と
ともに、ターンオン抵抗の減少とターンオフ抵抗の増大
が可能となる。

【００６０】図１２は、図１０のメインスイッチング素
子１０２０の代わりに用いるのに適した構成の回路図で
ある。ノード１２０５は、ノード１００５に対応し、電
圧変換器１０１０からの出力を受け取る。ノード１２２
５は、電源電圧Ｖｄｄにプルアップされている。ＦＥＴ
１２２０および１２２１は、交互にターンオンすること
によって、ノード１２２２の電圧を変化させる。すなわ
ち、ノード１２０５がＨレベルのときは、ＦＥＴ１２２
０がオフし、ＦＥＴ１２２１がオンすることによって、
ノード１２２２は、Ｌレベルになる。ノード１２０５が
Ｌレベルのときは、ＦＥＴ１２２０がオンし、ＦＥＴ１
２２１がオフすることによって、ノード１２２２は、Ｈ
レベルになる。第３の実施例の論理回路の電圧変換器
は、状態Ｉにおいては−Ｖｏｖ２（＜０）を出力し、お
よび状態ＩＩにおいては（Ｖｄｄ＋Ｖｏｖ１）（＞Ｖｄ
ｄ）を出力する。その結果、図１２に示す相補的なＦＥ
Ｔを直列に接続した構成をもつメインスイッチング素子
を効率よくドライブすることができる。

【００６１】再び図９の(a)を参照すれば、電圧発生器
９１４は電源電圧Ｖｄｄを発生し、ノード９１１のＨレ
ベルも電源電圧Ｖｄｄに等しいとしている。したがっ
て、キャパシタ９１２および９１３は、電圧Ｖｄｄによ
って充電されるがこの電圧値には限られない。制御端子
により高い電圧を加えてメインスイッチング素子をオー
バドライブするには、電圧発生器９１４の発生する電圧
は高いことが好ましい。また、スイッチＳ９１の接点Ｃ
３は、グラウンドに接続されているが、グラウンドレベ
ルとは異なる電圧を設定されてもよい。メインスイッチ
ング素子をより深くカットオフするためには、接点Ｃ３
は、グラウンドレベルよりさらに低い電圧を供給される
のが好ましい。

【００６２】（実施例４）図１３は、本発明の論理回路
の第４の実施例の回路図である。第４の実施例は、第１
の実施例および第２の実施例の構成を含む。まず電圧変
換器１３１０およびＦＥＴ１３３１の動作を説明する。
ＦＥＴ１３３１がオフの状態を状態Ｉとし、ＦＥＴ１３
３１がオンの状態を状態ＩＩとする。状態Ｉにおいて、
スイッチ１３１２は、キャパシタ１３１１を電圧発生器
１３１３に接続するように設定され、スイッチ１３１５
は、ＦＥＴ１３３１のゲートを電源１３８０に接続する
ように設定される。状態ＩＩにおいて、スイッチ１３１
２は、キャパシタ１３１１をＦＥＴ１３３１に接続する
ように設定され、スイッチ１３１５は、ＦＥＴ１３３１
のゲートを電源１３８０に接続しないように設定され
る。その結果、状態Ｉにおいて、ＦＥＴ１３３１のゲー
トには、０Ｖよりも低い電圧が供給される。この電圧
は、実施例２について説明した−Ｖｏｖ２に相当する。

【００６３】次に電圧変換器１３２０およびＦＥＴ１３
３２の動作を説明する。ＦＥＴ１３３２がオフの状態を
状態Ｉとし、ＦＥＴ１３３２がオンの状態を状態ＩＩと
する。状態Ｉにおいて、スイッチ１３２２は、キャパシ
タ１３２１を電圧発生器１３２３に接続するように設定
され、スイッチ１３２５は、ＦＥＴ１３３２のゲートを
グラウンドに接続するように設定される。状態ＩＩにお
いて、スイッチ１３２２は、キャパシタ１３２１をＦＥ
Ｔ１３３２に接続するように設定され、スイッチ１３２
５は、ＦＥＴ１３３２のゲートをグラウンドに接続しな
いように設定される。その結果、状態ＩＩにおいて、Ｆ
ＥＴ１３３２のゲートには、電源電圧Ｖｄｄよりも高い
電圧が供給される。この電圧は、実施例１について説明
した（Ｖｄｄ＋Ｖｏｖ１）に相当する。

【００６４】第４の実施例においては、電源電圧Ｖｄｄ
を供給する電源１３８０と、電圧発生器１３１３および
１３２３とを用いる。電圧発生器１３１３および１３２
３は、例えば電圧Ｖｄｄを発生する。電圧発生器１３１
３の代わりにグラウンドを、また電圧発生器１３２３と
して電源１３８０を用いてもよい。この場合、電圧発生
器１３１３の負極に接続された接点は、グラウンドに接
続され、電圧発生器１３２３の正極に接続された接点
は、電源１３８０の正極に接続される。その結果、１種
類の電源（つまり電源１３８０）だけしか必要ではな
い。これは、他の実施例についてもあてはまる。

【００６５】ノード１３０１がＨレベルのとき、ノード
１３９０はＬレベルになり、ノード１３０１がＬレベル
のとき、ノード１３９０はＨレベルになる。言い換えれ
ば図１３に示す回路は、インバータとして機能する。

【００６６】図１４は、図１３の回路における４つのス
イッチをＦＥＴによって実現した論理回路の回路図であ
る。ＦＥＴ１４１２および１４１４は、スイッチ１３１
２に、ＦＥＴ１４２２および１４２４は、スイッチ１３
２２に対応する。ＦＥＴ１４１５および１４２５は、そ
れぞれスイッチ１３１５および１３２５に対応する。図
１４の回路は、図１３の回路について説明したのと同様
に動作する。

【００６７】（実施例５）図１５は、本発明による論理
回路の第５の実施例の回路図である。図１５の回路は、
ＦＥＴ１３３１および１３３２がＦＥＴ１５３１および
１５３２によって置き換えられ、ノード１３０１がノー
ド１５０１および１５０２によって置き換えられた点を
除き、図１３と同様の構成をもつ。スイッチ１３１２、
１３１５、１３２２および１３２５は、図１３を用いて
説明したのと同様に動作する。

【００６８】ノード１５０２が受け取る入力信号をＤと
すると、ノード１５０１は、Ｄバーを入力信号として受
け取る。ＦＥＴ１５３１および１５３２は、同時にオ
ン、オフし、その結果、ノード１５９１および１５９２
の導通状態が変化する。例えばノード１５０１および１
５０２が、それぞれＬレベルおよびＨレベルであると
き、ＦＥＴ１５３１および１５３２はともにオン状態で
ある。逆にノード１５０１および１５０２が、それぞれ
ＨレベルおよびＬレベルであるとき、ＦＥＴ１５３１お
よび１５３２はともにオフ状態である。言い換えれば、
第５の実施例は、本発明による論理回路をトランスファ
ゲートに適用している。

【００６９】図１６は、図１５の回路における４つのス
イッチをＦＥＴによって実現した論理回路の回路図であ
る。図１６の回路は、図１５の回路について説明したの
と同様に動作する。

【００７０】（実施例６）図１７は、本発明による論理
回路の第６の実施例の回路図である。図１７の論理回路
は、図１０を参照して説明した第３の実施例における電
圧変換器１０１０によって、ＦＥＴ１７３１および１７
３２をドライブする。ノード１７０１がＬレベルのと
き、ノード１７０５および１７０６は、それぞれ（Ｖｄ
ｄ＋Ｖｏｖ１）および−Ｖｏｖ２となり、その結果、ノ
ード１７９１および１７９２は導通する。ノード１７０
１がＨレベルのとき、ノード１７０５および１７０６
は、それぞれ−Ｖｏｖ２および（Ｖｄｄ＋Ｖｏｖ１）と
なり、その結果、ノード１７９１および１７９２は非導
通になる。

【００７１】第６の実施例によれば、ＦＥＴ１７３１お
よび１７３２がオフであるときに、その制御端子である
ノード１７０５および１７０６に−Ｖｏｖ２および（Ｖ
ｄｄ＋Ｖｏｖ１）をそれぞれ与えることができる。これ
により、ＦＥＴ１７３１および１７３２は、完全にター
ンオフさせることができる。またＶｔが低いＦＥＴを用
いることができ、動作電圧を低くすることができる。

【００７２】（実施例７）図１８は、本発明による論理
回路の第７の実施例の回路図である。図１８において、
ノード１８０１および１８０２は、入力としてＤ１およ
びＤ２を受け取り、受け取ったＤ１およびＤ２にＮＡＮ
Ｄ演算を施し、ノード１８３４にその演算結果を出力す
る。言い換えると、ノード１８０１および１８０２がと
もにＬレベルであるときだけ、ノード１８３４は、Ｈレ
ベルになる。ＦＥＴ１８３０および１８３１は、図５の
(b)の電圧変換器によってドライブされる。ＦＥＴ１８
３２および１８３３は、図３の電圧変換器によってドラ
イブされる。その結果、メインのスイッチング素子をド
ライブする能力を高めることができ、低い電圧において
高速な動作が可能になる。

【００７３】（実施例８）図１９は、本発明による論理
回路の第８の実施例の回路図である。第８の実施例の論
理回路の動作を説明する。ノード１９０１がＨレベルの
とき、ＦＥＴ１９０３はオン状態であり、ＦＥＴ１９１
３はオフ状態である。したがってこのとき、ＦＥＴ１９
１５がオン状態であり、ＦＥＴ１９０５がオフ状態であ
り、その結果ノード１９３１は、Ｌレベルになる。電圧
発生器１９０４が電圧Ｖｓを発生し、電源１９８１が電
源電圧Ｖｄｄを供給し、ノード１９０１には電圧Ｖｄｄ
が与えられるとすると、キャパシタ１９０２は、（Ｖｄ
ｄ−Ｖｓ）なる電圧によって充電される。ＦＥＴ１９１
５のゲートには、ノード１９０１の電圧（Ｈレベル）
と、キャパシタ１９１２に充電された電荷による電圧
（後述する）との和が与えられる。

【００７４】ノード１９０１がＬレベルのとき、ＦＥＴ
１９０３はオフ状態であり、ＦＥＴ１９１３はオン状態
である。したがってこのとき、ＦＥＴ１９１５がオフ状
態であり、ＦＥＴ１９０５がオン状態であり、その結果
ノード１９３１は、Ｈレベルになる。電圧発生器１９１
４が電圧Ｖｓを発生し、電源１９８１が電源電圧Ｖｄｄ
を供給し、ノード１９０１はグラウンドレベルであると
すると、キャパシタ１９１２は、−Ｖｓなる電圧によっ
て充電される。ＦＥＴ１９０５のゲートには、ノード１
９０１の電圧（Ｌレベル）と、キャパシタ１９０２に充
電された電荷による電圧との和が与えられる。

【００７５】上述のいずれの場合もＦＥＴ１９０５およ
び１９１５のうちのオン状態にあるＦＥＴのゲートに
は、Ｖｄｄ以上の電圧が与えられ、ＦＥＴ１９０５およ
び１９１５のうちのオフ状態にあるＦＥＴのゲートに
は、グラウンドレベル以下の電圧が与えられる。その結
果、低い電圧における動作時に、動作速度を改善するこ
とができる。第８の実施例によれば、回路構成が簡単に
なり、集積回路におけるチップ面積を低減させることが
できる。

【００７６】上述の第１〜第８の実施例の論理回路の電
圧変換器において用いられるＦＥＴは、ＳＯＩＦＥＴで
あることが好ましい。その理由を以下に説明する。図２
０は、ＮチャネルＭＯＳＦＥＴの構造およびその等価回
路を示す図である。図２１は、ＰチャネルＭＯＳＦＥＴ
の構造およびその等価回路を示す図である。通常のＭＯ
Ｓトランジスタは、図２０および図２１に示すように、
ドレインおよびソースとバックゲートとの間には、接合
容量Ｃｊおよびダイオードが形成されている。

【００７７】図２２の(a)は、図３に示す第１の実施例
の論理回路のうち一部を示す図であり、図２２の(b)
は、図２２の(a)の等価回路を示す図である。キャパシ
タＣｃにＶｄｄの電圧が印加された後に、キャパシタＣ
ｃの端子のうちドットが付されていない端子がＶｄｄに
プルアップされるとする。接合容量ＣｊとＭＯＳＦＥＴ
のゲート容量Ｃｇとによって、電荷が再配分された後の
ゲート電圧Ｖｇを求める。初期状態における電荷Ｑ＝Ｖ
ｄｄＣｃは、再配分された後において、キャパシタＣｃ
に蓄えられる電荷（Ｖｇ−Ｖｄｄ）Ｃｃと、容量（Ｃｇ
＋２Ｃｊ）に蓄えられる電荷Ｖｇ（Ｃｇ＋２Ｃｊ）との
和に等しい。すなわち、以下の式が得られる。

【００７８】ＶｄｄＣｃ＝（Ｖｇ−Ｖｄｄ）Ｃｃ＋Ｖｇ
（Ｃｇ＋２Ｃｊ）この式をＶｇについて解けば、Ｖｇ＝２ＣｃＶｄｄ／（Ｃｃ＋Ｃｇ＋２Ｃｊ）が得られる。すなわちＣｃ＞＞Ｃｇ＋２Ｃｊの場合、本
発明の効果が得られる。逆にＣｃ＜Ｃｇ＋２Ｃｊの場合
は、効果が小さい。よって、Ｃｃ＞＞Ｃｇ＋２Ｃｊにな
るようにＣｃを設定することが必要である。接合容量Ｃ
ｊは小さいほど、本発明の効果は大きい。

【００７９】ダイオードの順方向電圧をＶｆとすると、
Ｖｇ≧Ｖｄｄ＋Ｖｆの場合は、寄生ダイオードに電流が
流れ、電圧ＶｇはＶｇ＝Ｖｄｄ＋Ｖｆにクランプされ
る。その結果、ゲート電圧Ｖｇをこのクランプされた値
より高くすることができない。

【００８０】ＳＯＩ構造をもつトランジスタを用いれ
ば、上述の接合容量および寄生ダイオードの問題が解決
される。したがってＳＯＩ構造をもつトランジスタは本
発明の効果を最大限にする。図２３は、ＳＯＩ構造をも
つＮチャネルトランジスタおよびＰチャネルトランジス
タの構造を示す図である。

【００８１】以下に本発明による論理回路が高速動作を
可能にできる理由をさらに詳細に説明する。ＦＥＴのド
レイン電流Ｉｄは、一般に次の式で表される。

【００８２】Ｉｄ＝β（Ｖｇｓ−Ｖｔ）^α ここでα＝１．４〜２．０であり、βは定数、Ｖｇｓは
ゲート−ソース間電圧、Ｖｔはスレッショルド電圧であ
る。回路の遅延時間τｄは、次式で表される。

【００８３】τｄ＝γ・ＣＬ・Ｖｄｄ／Ｉｄ＝γ・ＣＬ
・Ｖｄｄ／（β（Ｖｇｓ−Ｖｔ）^α）ここでγ＝比例定数であり、ＣＬ＝負荷容量である。

【００８４】論理回路を用いるシステムの動作速度が１
／τｄに比例すると仮定すれば、システムの速度ｆは、
次式で表される。なお簡単のため、α＝２とする。

【００８５】ｆ＝１／τｄ＝（β／（γ・ＣＬ））・
（（Ｖｇｓ／Ｖｄｄ）²−２Ｖｔ（Ｖｇｓ／Ｖｄｄ）−
（Ｖｔ／Ｖｄｄ）²）ここでＶｇｓ＝ηＶｄｄであり、η＝１＋Ｖｏｖ１／Ｖ
ｄｄ（＞１．０）であるとすると、（Ｖｔ／Ｖｄｄ）²
＜＜１であるから、次式のように表される。

【００８６】ｆ＝（β／（γ・ＣＬ））・（η²−２Ｖ
ｔη）＝β・η（η−２Ｖｔ）／（γ・ＣＬ）よって、システムの動作速度を高めるには、ηを大きく
し、Ｖｔを小さくすることが必要である。

【００８７】いっぽう、トランジスタがオフ状態におけ
るリーク電流Ｉｄleakは、次式で表される。

【００８８】Ｉｄleak＝λｗ・１０^(Vgs-Vt)/S ここでλ＝比例定数であり、ｗ＝トランジスタのゲート
幅である。Ｓは、約７０ｍＶである。

【００８９】ここで、Ｖｇｓ＝０とすると、次式が得ら
れる。

【００９０】Ｉｄleak＝λｗ・１０^(-Vt/S) 上式からわかるように、リーク電流Ｉｄleakを小さくす
るには、Ｖｔを大きくしなければならない。

【００９１】本発明においては、電圧変換器によってゲ
ートに印加する電圧を大きくすることによって、ηを大
きくするとともに、通常のＶｔ（０．５Ｖ程度）であっ
ても動作速度を向上することができる。またメインスイ
ッチング素子がオフであるときには、ゲートはグラウン
ドレベルであるのでリーク電流を抑えることができる。

【００９２】また第３の実施例においては、メインスイ
ッチング素子がオフであるときには、ゲートの電圧は−
Ｖｏｖ２である。このとき、リーク電流Ｉｄleakは、λ
ｗ・１０^(-Vov2-Vt/S)である。その結果、Ｖｔが０．３
５Ｖ以下であっても、−Ｖｏｖ２は、約−０．３Ｖであ
るので、十分にリーク電流Ｉｄleakを抑えることができ
る。このことは、より低いＶｔをもつトランジスタをメ
インスイッチング素子として用いることができることを
意味する。したがって、小さいＶｔによって増加したド
ライブ電流でメインスイッチング素子をドライブでき、
その結果、本発明による論理回路の動作速度が速くなる
という優れた効果が得られる。

【００９３】本発明による論理回路がトランスファゲー
トタイプのスイッチに適用されるときの効果を以下に説
明する。図２４の(a)は、トランスファゲートタイプの
スイッチを示す図であり、図２４の(b)は、トランスフ
ァゲートのドレイン−ソース間のコンダクタンスＧｏｎ
をソース電圧Ｖｓの関数として示す図である。図２４の
(b)において、ＶｔｎおよびＶｔｐは、それぞれＮチャ
ネルＦＥＴおよびＰチャネルＦＥＴのスレッショルド電
圧である。トランスファゲートタイプのスイッチは、図
２４の(a)に示すように、ソースおよびドレインの電位
が固定されていない。そのため、ソース電圧は、電源電
圧Ｖｄｄに等しい場合がある。このときＦＥＴをターン
オンさせるためには（Ｖｄｄ＋Ｖｔ）以上の電圧が必要
であり、通常のロジックゲートよりも高い電圧が必要と
なる。図２５は、ソース電圧Ｖｓが低いときのトランス
ファゲートのドレイン−ソース間のコンダクタンスＧｏ
ｎをソース電圧Ｖｓの関数として示す図である。ソース
電圧Ｖｓが約１．０Ｖ程度になると、２つの相補的なＦ
ＥＴがともにターンオンしない領域が生じる。本発明に
よる論理回路の電圧変換器は、電源電圧Ｖｄｄ以上の電
圧をメインスイッチング素子のゲートに出力することが
でき、メインスイッチング素子のスレッショルド電圧Ｖ
ｔが低くてもＶｇｓに深い逆バイアスを与えることがで
きる。その結果、低い動作電圧における高速な動作が可
能である。

【００９４】第１〜第８の実施例において、電圧発生器
およびキャパシタとしては、強誘電体材料を用いたキャ
パシタを用いることができる。図２６は、強誘電体材料
を絶縁体として用いるキャパシタの分極を印加電圧の関
数として表す図である。強誘電体キャパシタは、図２６
に示すような分極特性をもつ。強誘電体キャパシタに印
加される電圧が抗電圧Ｖｃを越えると、自発分極が発生
する。その結果、強誘電体キャパシタは、外部から電圧
を印加されなくても、一定の電圧を保持する。また誘電
率が極めて大きいため、小さな面積で大きな容量を実現
できる。そのため、電荷再配分に伴う電圧のドロップも
少なく、本発明による論理回路に用いれば、効率的な動
作が実現できる。

【００９５】以下に図１４に示す本発明による論理回路
の性能を従来技術による論理回路と比較して説明する。
図２７は、比較される従来技術による論理回路の回路図
である。図２８の(a)および(b)は、それぞれ出力信号の
立ち上がりエッジにおける従来技術の論理回路の電圧Ｖ
ａおよびＶｃと、本発明の論理回路の電圧ＶａおよびＶ
ｃとを示す図である。図２８の(c)および(d)は、それぞ
れ出力信号の立ち下がりエッジにおける従来技術の論理
回路の電圧ＶｂおよびＶｃと、本発明の論理回路の電圧
ＶｂおよびＶｃとを示す図である。図２８の(a)〜(d)に
おいて、電源電圧Ｖｄｄは、１．０Ｖである。図２８の
(a)を参照すると、従来技術によれば、メインスイッチ
ング素子のオフ状態において電圧Ｖａが電源電圧Ｖｄｄ
よりも約０．１Ｖだけ低い。その結果、メインスイッチ
ング素子のオフ状態において、リーク電流が流れる。ま
たメインスイッチング素子のオン状態においては、Ｖａ
は−０．０５Ｖであるので、ドライブ能力が不足してい
るのがわかる。図２８の(a)においては、ゲート遅延時
間は１．２ｎｓである。

【００９６】いっぽう図２８の(b)を参照すると、本発
明によれば、メインスイッチング素子のオフ状態におい
て、ＶａはＶｄｄに等しい。そのため、リーク電流が流
れない。またメインスイッチング素子のオン状態におい
て、Ｖａは、−０．３Ｖであるので、ドライブ能力は向
上している。図２８の(b)においては、ゲート遅延時間
は０．９ｎｓである。

【００９７】図２８の(c)を参照すると、従来技術にお
いては、メインスイッチング素子のオフ状態において、
Ｖｂが０．１Ｖであるのでリーク電流が流れる。またメ
インスイッチング素子のオン状態において、ＶｂはＶｄ
ｄより０．１Ｖだけ高い。したがってドライブ能力は、
不足している。ゲート遅延時間は１．０ｎｓである。

【００９８】いっぽう図２８の(d)を参照すると、本発
明によれば、メインスイッチング素子のオフ状態におい
て、Ｖｂは０Ｖに等しいので、リーク電流は流れない。
メインスイッチング素子のオン状態において、Ｖｂは、
Ｖｄｄより０．３Ｖも高い。その結果、ドライブ能力は
大きく向上する。ゲート遅延時間は０．７５ｎｓであ
る。

【００９９】以下に図２９に示す本発明による論理回路
の性能を従来技術による論理回路と比較して説明する。
図２９は、本発明による論理回路の回路図である。従来
技術による論理回路としては、通常のＣＭＯＳインバー
タを用いている。本発明による論理回路および従来技術
による論理回路においては、Ｖｄｄとして０．５Ｖを用
いる。図３０の(a)は、出力信号の立ち上がりエッジに
おける本発明の論理回路の電圧ＶａおよびＶｂを示す図
である。図３０の(b)は、出力信号の立ち上がりエッジ
における従来技術の論理回路のメインスイッチング素子
のゲート電圧Ｖｇおよび出力信号Ｖｏｕｔを示す図であ
る。図３０の(c)は、出力信号の立ち下がりエッジにお
ける本発明の論理回路の電圧ＶａおよびＶｂを示す図で
ある。図３０の(d)は、出力信号の立ち下がりエッジに
おける従来技術の論理回路のメインスイッチング素子の
ゲート電圧Ｖｇおよび出力信号Ｖｏｕｔを示す図であ
る。

【０１００】図３０の(a)を参照すると、メインスイッ
チング素子のオフ状態において、ＶａはＶｄｄより０．
５Ｖ高いので、十分にカットオフされている。またメイ
ンスイッチング素子のオン状態において、Ｖａはグラウ
ンドレベルより０．３Ｖ低いので、ドライブ能力が向上
している。ゲート遅延時間は、１．６３ｎｓである。い
っぽう図３０の(b)に示すように、従来技術によればゲ
ート遅延時間は、５．６ｎｓである。

【０１０１】図３０の(c)および(d)を参照すると、立ち
下がりエッジにおいても、本発明のゲート遅延時間は、
従来技術のゲート遅延時間より小さい。具体的には、本
発明のゲート遅延時間が１．８８ｎｓであるのに対し
て、従来技術のゲート遅延時間は６．４ｎｓである。

【０１０２】以上のシミュレーション結果からわかるよ
うに、本発明によれば、特に低い電圧の領域において、
動作速度の向上が可能になる。

【０１０３】第１〜第８の実施例において、入力信号を
受け取るノードに接続されていないキャパシタの端子
は、Ｖｄｄまたはグラウンドレベル以外の電位に設定さ
れてもよい。例えば図１３の回路においては、電源１３
８０とは別に電圧発生器１３１３および１３２３を設け
ている。電圧発生器１３１３および１３２３の発生する
電圧は、Ｖｄｄに限られない。また、電圧発生器１３１
３の代わりにグラウンドを、電圧発生器１３２３の代わ
りに電源１３８０を用いてもよい。すなわち電圧発生器
１３１３の負極に接続されている接点をグラウンドに接
続し、電圧発生器１３２３の正極に接続されている接点
を電源１３８０の正極に接続してもよい。

【０１０４】本発明の論理回路において、メインスイッ
チング素子の制御端子以外の端子（つまりＦＥＴの場
合、ドレインおよびソース）は、必要に応じて例えばプ
ルアップすればよい。例えば、図２の(a)においては、
メインスイッチング素子２２０のノード２２２は、フロ
ーティング状態であるが、実際には電源電圧Ｖｄｄにプ
ルアップしてもよい。また、ノード２２３をグラウンド
に接続せずに、ノード２２２および２２３を出力端子と
してもよい。

【０１０５】本発明の論理回路において、電圧変換器に
含まれるＦＥＴのドレインもしくはソース電圧がそのト
ランジスタの基板に対して順方向電圧となり、好ましく
ない電圧となるが、本発明が有効となる電源電圧は１．
０Ｖ以下であろうことから、この電源電圧以下ではドレ
インもしくはソース電圧深く順方向にはならないものと
考えられる。また各トランジスタの基板電位を制御し、
たとえばＰチャネルＭＯＳＦＥＴの基板(Ｎウエル）は
電源電圧よりも高い電位に、ＮチャネルＭＯＳＦＥＴの
基板(Ｐウエル）は接地電位よりも低い電位にバイアス
することにより防ぐことができる。またＳＯＩ技術を用
いて基板をフローティングにすることでも防ぐことがで
きる。またドレインもしくはソース電圧がそのトランジ
スタの基板に対して順方向電圧になるに伴い、スイッチ
回路を構成するトランジスタがオフ時にソースドレイン
間にある程度の電圧が印加され、この部分のオフリーク
電流が生じる懸念があるが、スイッチ用のトランジスタ
であり、ゲート幅が小さいので、従来例ほどの問題は生
じにくい、またスイッチ回路を構成するトランジスタの
スレッショルド電圧Ｖｔを高く設定することによっても
防ぐことができる。

【０１０６】

【発明の効果】本発明は、少なくとも以下の効果を有す
る。すなわち、低い電源電圧で高速に動作し、かつリー
ク電流の小さな（つまり低消費電力の）論理回路を実現
できる。そのため本発明による論理回路は、特に電池駆
動のポータブル機器の高速化、低消費電力化に有効であ
る。

【図面の簡単な説明】

【図１】本発明による論理回路１の構成図である。

【図２】本発明による論理回路の第１の実施例の回路図
である。

【図３】ＮチャネルＦＥＴおよびＰチャネルＦＥＴを用
いて実現した本発明の論理回路の第１の実施例の回路図
である。

【図４】状態Ｉおよび状態ＩＩにおける図３のノード３
０１〜３０４の電圧を示す図である。

【図５】図２の(a)に示す回路のメインスイッチング素
子２２０の代わりにＰチャネルＦＥＴを用いた論理回路
の回路図およびこの論理回路における２つのスイッチを
ＦＥＴによって実現した論理回路の回路図である。

【図６】本発明による論理回路の第２の実施例の回路図
である。

【図７】ＮチャネルＦＥＴおよびＰチャネルＦＥＴを用
いて実現した本発明の論理回路の第２の実施例の回路図
である。

【図８】状態Ｉおよび状態ＩＩにおける図７のノード７
０１〜７０４の電圧を示す図である。

【図９】本発明による論理回路の第３の実施例の回路図
である。

【図１０】ＮチャネルＦＥＴおよびＰチャネルＦＥＴを
用いて実現した本発明の論理回路の第３の実施例の回路
図である。

【図１１】状態Ｉおよび状態ＩＩにおける図１０のノー
ド１００１〜１００５の電圧を示す図である。

【図１２】図１０のメインスイッチング素子１０２０の
代わりに用いるのに適した構成の回路図である。

【図１３】本発明による論理回路の第４の実施例の回路
図である。

【図１４】図１３の回路における４つのスイッチをＦＥ
Ｔによって実現した論理回路の回路図である。

【図１５】本発明による論理回路の第５の実施例の回路
図である。

【図１６】図１５の回路における４つのスイッチをＦＥ
Ｔによって実現した論理回路の回路図である。

【図１７】本発明による論理回路の第６の実施例の回路
図である。

【図１８】本発明による論理回路の第７の実施例の回路
図である。

【図１９】本発明による論理回路の第８の実施例の回路
図である。

【図２０】ＮチャネルＭＯＳＦＥＴの構造およびその等
価回路を示す図である。

【図２１】ＰチャネルＭＯＳＦＥＴの構造およびその等
価回路を示す図である。

【図２２】図３に示す第１の実施例の論理回路のうち一
部を示す図およびその一部の等価回路を示す図である。

【図２３】ＳＯＩ構造をもつＮチャネルトランジスタお
よびＰチャネルトランジスタの構造を示す図である。

【図２４】トランスファゲートタイプのスイッチを示す
図およびトランスファゲートのドレイン−ソース間のコ
ンダクタンスＧｏｎをソース電圧Ｖｓの関数として示す
図である。

【図２５】ソース電圧Ｖｓが低いときのトランスファゲ
ートのドレイン−ソース間のコンダクタンスＧｏｎをソ
ース電圧Ｖｓの関数として示す図である。

【図２６】強誘電体材料を絶縁体として用いるキャパシ
タの分極を印加電圧の関数として表す図である。

【図２７】従来技術による論理回路の回路図である。

【図２８】出力信号の立ち上がりおよび立ち下がりエッ
ジにおける従来技術および本発明の論理回路の電圧波形
を示す図である。

【図２９】本発明による論理回路の回路図である。

【図３０】出力信号の立ち上がりおよび立ち下がりエッ
ジにおける従来技術および本発明の論理回路の電圧波形
を示す図である。

【図３１】従来技術による論理回路の回路図である。

【符号の説明】

１論理回路１０電圧変換器１１、１２、１４、２１、２２、２３ノード１３抵抗２０メインスイッチング素子

Claims

(57)【特許請求の範囲】

【請求項１】制御端子に印加される電圧に応じて、少
なくとも２つの端子間の導通状態を変化させるメインス
イッチング手段と、入力端子の電圧を変換し、変換された電圧を前記制御端
子に出力する電圧変換手段とを備えた論理回路であって、前記論理回路の状態は、前記メインスイッチング手段を
非導通状態にする第１状態であるか、前記メインスイッ
チング手段を導通状態にする第２状態であるかのいずれ
かであり、前記電圧変換手段は、前記第２状態において、前記入力
端子の電圧を前記メインスイッチング手段の駆動能力を
高める電圧に変換し、前記電圧変換手段は、第１端子と第２端子とを有し、前記第１端子が前記入力
端子に接続されたキャパシタと、所定の電圧を発生させる電圧発生手段と、前記第１状態において、前記キャパシタの前記第２端子
を前記電圧発生手段に接続し、前記第２状態において、
前記キャパシタの前記第２端子を前記メインスイッチン
グ手段の前記制御端子に接続するサブスイッチング手段
とを含む、論理回路。
【請求項２】前記メインスイッチング手段は、Ｎチャ
ネルＭＯＳＦＥＴを有する、請求項１に記載の論理回
路。
【請求項３】前記メインスイッチング手段は、Ｐチャ
ネルＭＯＳＦＥＴを有する、請求項１に記載の論理回
路。
【請求項４】制御端子に印加される電圧に応じて、少
なくとも２つの端子間の導通状態を変化させるメインス
イッチング手段と、入力端子の電圧を変換し、変換された電圧を前記制御端
子に出力する電圧変換手段とを備えた論理回路であっ
て、前記論理回路の状態は、前記メインスイッチング手段を
非導通状態にする第１状態であるか、前記メインスイッ
チング手段を導通状態にする第２状態であるかのいずれ
かであり、前記電圧変換手段は、前記第１状態において、前記入力
端子の電圧を前記メインスイッチング手段が十分にカッ
トオフされる電圧に変換する、論理回路。
【請求項５】前記電圧変換手段は、第１端子と第２端子とを有し、前記第１端子が前記入力
端子に接続されたキャパシタと、所定の電圧を発生させる電圧発生手段と、前記第１状態において、前記キャパシタの前記第２端子
を前記メインスイッチング手段の前記制御端子に接続
し、前記第２状態において、前記キャパシタの前記第２
端子を前記電圧発生手段に接続するサブスイッチング手
段とを含む、請求項４に記載の論理回路。
【請求項６】前記サブスイッチング手段は、ＳＯＩ構
造を有する、請求項５に記載の論理回路。
【請求項７】前記電圧発生手段は、キャパシタ、電
池、強誘電体のうちの少なくとも１つを有する、請求項
５に記載の論理回路。
【請求項８】前記電圧変換手段は、前記第２状態にお
いて、前記入力端子の電圧を前記メインスイッチング手
段の駆動能力を高める電圧に変換する、請求項４に記載
の論理回路。
【請求項９】前記電圧変換手段は、第１端子と第２端子とを有し、前記第１端子が前記入力
端子に接続された第１キャパシタと、第１端子と第２端子とを有し、前記第１端子が前記入力
端子に接続された第２キャパシタと、所定の第１電圧を発生させる第１電圧発生手段と、前記所定の第１電圧より高い所定の第２電圧を発生させ
る第２電圧発生手段と、前記第１状態において、前記第１キャパシタの前記第２
端子を前記メインスイッチング手段の前記制御端子に接
続し、前記第２状態において、前記第１キャパシタの前
記第２端子を前記第１電圧発生手段に接続する第１サブ
スイッチング手段と、前記第１状態において、前記第２キャパシタの前記第２
端子を前記第２電圧発生手段に接続し、前記第２状態に
おいて、前記第２キャパシタの前記第２端子を前記メイ
ンスイッチング手段の前記制御端子に接続する第２サブ
スイッチング手段とを含む、請求項４に記載の論理回
路。
【請求項１０】前記第１サブスイッチング手段および
前記第２サブスイッチング手段は、ＳＯＩ構造を有す
る、請求項９に記載の論理回路。
【請求項１１】前記第２電圧発生手段は、キャパシ
タ、電池、強誘電体のうちの少なくとも１つを有する、
請求項９に記載の論理回路。
【請求項１２】前記メインスイッチング手段は、Ｎチ
ャネルＭＯＳＦＥＴを有する、請求項５または請求項９
に記載の論理回路。
【請求項１３】前記メインスイッチング手段は、Ｐチ
ャネルＭＯＳＦＥＴを有する、請求項５または請求項９
に記載の論理回路。
【請求項１４】前記メインスイッチング手段は、相補
形ＭＯＳＦＥＴである、請求項９に記載の論理回路。