KR100465082B1

KR100465082B1 - 반도체 집적 회로 장치 및 펄스폭 변경 회로

Info

Publication number: KR100465082B1
Application number: KR10-2002-0017305A
Authority: KR
Inventors: 도다하루끼; 쯔찌다겐지; 에또사또시; 가와바따구니노리
Original assignee: 가부시끼가이샤 도시바
Priority date: 2001-03-29
Filing date: 2002-03-29
Publication date: 2005-01-06
Also published as: JP2002300012A; US20020140459A1; KR20020077237A; US6753695B2; JP3782312B2; TWI269527B

Abstract

반도체 집적 회로 장치는, 복수의 MIS 트랜지스터, 및 상기 복수의 MIS 트랜지스터의 조합에 의해 구성되는 논리 게이트 회로를 포함하는 집적 회로부를 포함한다. MIS 트랜지스터 각각은, 용량 및 저항이 병렬 접속된 등가 회로로 표현되는 회로 요소를 포함하는 게이트를 갖는다.

Description

반도체 집적 회로 장치 및 펄스폭 변경 회로{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND PULSE WIDTH CHANGING CIRCUIT}

본 발명은 반도체 집적 회로 장치에 관한 것으로, 특히 입력 펄스의 펄스폭을 축소하는 반도체 집적 회로 장치에 관한 것이다.

종래, 펄스폭을 변경하는 펄스폭 변경 회로는, 회로 시스템 내에서 사용되는 펄스폭을 변경하기 위해, 논리 게이트 회로를 이용하였다. 이러한 펄스폭 변경 회로의 예를, 도 13의 (a) 및 (b), 그리고 도 14의 (a) 및 (b)에 도시한다.

도 13의 (a)는 입력 펄스폭을 축소하는 회로를 나타내는 회로도이고, 도 13의 (b)는 그 동작을 나타내는 파형도이다. 도 14의 (a)는 입력 펄스의 펄스폭을 확대하는 회로를 나타내는 회로도이고, 도 14의 (b)는 그 동작을 나타내는 파형도이다.

도 13의 (a)에 도시한 회로는, 지연 회로(101)와 AND 게이트(102)를 포함한다. 지연 회로(101)는, 짝수개의 인버터 회로(103)에 의해 구성되는 것이 통상적이다. 따라서, 지연 회로(101)의 지연 d의 양은, 인버터 회로(103)의 게이트 지연량의 정수배이다.

그 동작은, 도 13의 (b)에 도시한 바와 같이, 입력 "in"이 "0"으로부터 "1"로 된 후, 지연 회로(101)의 지연 d가 경과하면, AND 게이트(102)의 두 입력이 "1"로 된다. 이 후, AND 게이트(102)의 게이트 지연량이 경과하면, 출력 "out"이 "1"로 된다.

다음에, 입력 "in"이 "1"로부터 "0"으로 되돌아가고, AND 게이트(102)의 게이트 지연량이 경과하면, 출력 "out"은 "0"으로 되돌아간다.

이와 같이 도 13의 (a)에 도시한 회로에 따르면, 펄스의 전연부가 지연 회로(101)의 지연 d만큼 지연되므로, 입력 "in"의 펄스폭을 지연 d만큼 축소할 수 있다.

도 14의 (a)에 도시한 회로는, 도 13의 (a)에서와 동일한 지연 회로(101)와 OR 게이트(104)에 의해 구성된다.

그 동작은, 도 14의 (b)에 도시한 바와 같이, 입력 "in"이 "0"으로부터 "1"이 되면, OR 게이트(104)의 한쪽의 입력이 "1"로 된다. OR 게이트(104)의 게이트 지연량이 경과하면, 출력 "out"이 "1"로 된다.

다음에, 입력 "in"이 "1"로부터 "0"으로 되돌아가고, 지연 회로(101)의 지연 d가 경과하면, OR 게이트(104)의 두 입력이 모두 "0"으로 된다. OR 게이트(104)의 게이트 지연량이 경과한 후, 출력 "out"은 "0"으로 되돌아간다.

도 14의 (a)에 도시한 회로에서는, 펄스의 후연부가, 지연 회로(101)의 지연 d만큼 지연되기 때문에, 입력 펄스의 펄스폭을 지연 d만큼 확대할 수 있다.

긴 입력 펄스를 축소하는 종래의 회로를 도 15의 (a) 및 (b)에 도시한다.

이 회로는, 도 15의 (a)에 도시한 바와 같이, 도 13의 (a)에 도시한 회로를 종속 접속한 것으로, 각각의 회로는 지연 회로(101)의 지연 d만큼 펄스폭을 축소한다. 이 때문에, 임의의 위치로부터 펄스를 추출하면, 다양한 펄스폭을 입력 펄스로부터 형성할 수 있다. 도 15의 (b)에 각 노드(NODE0∼NODE2)에서의 출력 펄스를 지연 상태와 함께 도시했다.

그러나, 도 13의 (a) 및 (b), 도 14의 (a) 및 (b), 도 15의 (a) 및 (b)에 도시한 종래 회로는, 지연 회로(101)의 지연 d보다도 펄스폭이 큰 입력 펄스에 대해서만 유효하다. 또한, 지연 d의 양은, 인버터 회로(103) 등의 논리 게이트 회로의 게이트 지연량과 동등 이상의 크기이다.

이 때문에, 종래에는, 지연 회로(101)의 지연 d보다 작은 양으로 펄스폭을 미세하게 축소하는 것, 즉 논리 게이트 회로의 게이트 지연량보다도 작은 양으로 펄스폭을 축소하는 것은 원리적으로 불가능하였다.

종래의 회로는, 복수의 논리 게이트 회로를 포함하는 지연 회로(101), AND 게이트 또는 OR 게이트의 조합에 의해 구성되기 때문에, 회로 소자수가 증가하고 대규모이다. 이 때문에, 반도체 집적 회로 장치의 고집적화나, 칩 면적의 축소화를 방해하고 있다.

본 발명의 목적은, 논리 게이트 회로의 게이트 지연량보다도 작은 양으로 펄스폭을 축소하는 것이 가능한 반도체 집적 회로 장치 및 펄스폭 변경 회로를 제공하는 것이다.

도 1의 (a)는 본 발명의 제1 실시예에 따른 펄스폭 변경 회로를 구성하는 기본 유닛 소자의 등가 회로도.

도 1의 (b)는 도 1의 (a)의 기본 유닛 소자를 기호로 나타낸 도면.

도 2의 (a)는 NMOS2측 복합 소자의 회로도.

도 2의 (b)는 NMOS2측 복합 소자의 동작을 나타내는 파형도.

도 3의 (a)는 PMOS3측 복합 소자의 회로도.

도 3의 (b)는 PMOS3측 복합 소자의 동작을 나타내는 파형도.

도 4는 기본 유닛 소자의 동작을 나타내는 동작 파형도.

도 5는 기본 유닛 소자의 지연과 입력 펄스의 펄스폭과의 관계를 나타내는 도면.

도 6의 (a)는 본 발명의 제1 실시예에 따른 펄스폭 변경 회로의 일례를 나타내는 회로도.

도 6의 (b)∼도 6의 (e)는 각각 입력 펄스의 펄스폭과 출력 펄스의 펄스폭과의 관계를 개략적으로 나타낸 도면.

도 7의 (a)는 종속 접속된 인버터 회로에 의해 얻어지는 종래의 지연 회로를나타내는 회로도.

도 7의 (b)는 본 발명의 제1 실시예에 따른 펄스폭 변경 회로를 나타내는 회로도.

도 7의 (c)는 펄스폭이 작은 입력이 도 7의 (a)에 도시된 지연 회로에 입력되는 경우에서의 출력 파형예를 나타내는 도면.

도 7의 (d)는 펄스폭이 작은 입력이 도 7의 (b)에 도시된 펄스폭 변경 회로에 입력되는 경우에서의 출력 파형예를 나타내는 도면.

도 7의 (e)는 펄스폭이 작은 입력이 도 7의 (a)에 도시된 지연 회로와 도 7의 (b)에 도시된 펄스폭 변경 회로에 입력되는 경우에서의 출력 파형예를 나타내는 도면.

도 8의 (a)는 본 발명의 제2 실시예에서 이용되는 MOS 트랜지스터의 일례를 나타내는 단면도.

도 8의 (b)는 도 8의 (a)에 도시된 MOS 트랜지스터의 등가 회로도.

도 9는 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 일례를 나타내는 블록도.

도 10은 산화막 두께 환산으로 나타낸 용량 C와 펄스 감소율과의 관계를 저항 R마다 나타낸 도면.

도 11은 기본 유닛 소자의 다른 예를 나타내는 등가 회로도.

도 12는 기본 유닛 소자의 또 다른 예를 나타내는 등가 회로도.

도 13의 (a)는 펄스폭을 감소시키기 위한 종래의 회로를 나타내는 회로도.

도 13의 (b)는 도 13의 (a)에 도시된 펄스폭 감소 회로의 동작을 나타내는 파형도.

도 14의 (a)는 펄스폭을 확대하기 위한 종래의 회로를 나타내는 회로도.

도 14의 (b)는 도 14의 (a)에 도시된 펄스폭 확대 회로의 동작을 나타내는 파형도.

도 15의 (a)는 긴 입력 펄스를 축소시키기 위한 종래의 회로를 나타내는 회로도.

도 15의 (b)는 도 15의 (a)에 도시한 회로의 출력 파형예를 나타내는 파형도.

〈도면의 주요 부분에 대한 부호의 설명〉

1 : 기본 유닛 소자

2 : N 채널 MOS 트랜지스터

3 : P 채널 MOS 트랜지스터

4 : 병렬로 접속된 용량 및 저항을 포함하는 회로 요소

5 : 펄스폭 변경 회로

6 : IC칩

7 : 지연선

8 : 모니터 회로

상기 목적을 달성하기 위해, 본 발명의 제1 실시예에 따른 반도체 집적 회로장치는, 각각 용량 및 저항이 병렬 접속된 등가 회로로 표현되는 회로 요소를 포함하는 게이트를 갖는 복수의 MIS 트랜지스터; 및 복수의 MIS 트랜지스터의 조합에 의해 구성되는 논리 게이트 회로를 포함하는 집적 회로부를 포함한다.

MIS 트랜지스터가 게이트에 포함되는 용량의 크기와 저항의 크기에 따라 결정되는 있는 펄스폭 이하의 펄스를 수신하면, 전연부에는 종래의 논리 게이트 회로와 동등한 게이트 지연이 제공된다. 그러나, 그 후연부에는 종래의 논리 게이트 회로보다 적은 지연을 받는다. 이 특성으로부터, 입력된 펄스의 펄스폭은, 상기 집적 회로부를 전파함에 따라, 전연부의 지연과 후연부의 지연간의 차에 따른 양이 축소되어 간다. 이에 따라, 종래에는 원리적으로 불가능하던, 논리 게이트 회로의 지연량보다도 작은 양으로 펄스폭을 축소하는 것이 가능하게 된다.

이러한 발견에 기초하여, 본 발명은, 입력 펄스의 펄스폭에 따라, 이 입력 펄스의 펄스폭을 논리 게이트 회로의 지연량보다도 작은 양으로 펄스폭을 축소하는 기능, 입력 펄스를 소멸시키는 기능, 입력된 펄스폭을 유지하는 기능, 또한 입력된 펄스폭을 유지하면서 상기 논리 게이트 회로의 게이트 지연량에 따라 지연시키는 기능 등의 기능을 다양하게 조합하여 갖는 반도체 집적 회로 장치도 얻을 수 있다.

상기 목적을 달성하기 위해, 본 발명의 제2 실시예에 따른 펄스폭 변경 회로는, 종속 접속된 논리 게이트 회로를 포함하며, 논리 게이트 회로의 게이트 지연량보다 작은 양으로 펄스폭을 축소한다.

전술한 것과 그 이외의 본 발명의 목적 및 이점은 이하의 상세한 설명에 개시되며, 부분적으로는 이하의 설명으로부터 명백하고, 또한 본 발명의 실시에 의해 알 수 있다. 본 발명의 목적 및 이점은 이하에 상세하게 설명되는 구성들 및 그 조합에 의해 실현될 수 있다.

종래에는 불가능했지만, 만일 펄스폭이 논리 게이트 회로의 게이트 지연량보다 적은 양으로 감소될 수 있다면, 역시 종래에는 불가능했던 미세한 펄스폭의 설정 및 회로 시스템의 정교한 조정이 실현될 수 있다.

이러한 이점들은 동작 속도의 증가가 예상되는 회로 시스템에 대해서 매우 효과적이다.

이하에는, 본 발명의 실시예를 도면을 참조하여 설명한다. 이하의 설명에서, 전 도면에 걸쳐, 공통되는 부분에는 공통되는 참조 부호를 부여한다.

〈제1 실시예〉

도 1의 (a)는, 본 발명의 제1 실시예에 따른 펄스폭 변경 회로를 구성하는 기본 유닛 소자의 등가 회로도이다.

도 1의 (a)에 도시한 바와 같이, 기본 유닛 소자(1)는 기본적으로 종래의 인버터 회로와 마찬가지로, 고전위 전원 Vdd와 저전위 전원 Vss(예를 들면 접지 전위) 사이에, N 채널 MOS 트랜지스터(이하 NMOS)(2) 및 P 채널 MOS 트랜지스터(이하 PMOS)(3)를 각각 직렬로 접속한 구성을 갖는다.

본 발명에 따른 기본 유닛 소자(1)는, 그 NMOS(2) 및 PMOS(3)의 게이트 각각이, 등가 회로로서 용량 C 및 저항 R이 병렬 접속된 회로 요소(4)를 포함하고 있으며, NMOS(2) 및 PMOS(3)의 각각이 회로 요소(4)와의 복합 소자로서 구성되어 있다는 점에서 종래의 인버터 회로와 다르다. 본 명세서에서, 기본 유닛 소자(1)를 나타내는 기호를 도 1의 (b)에 도시해 놓는다.

다음에, NMOS(2)측 복합 소자 및 PMOS(3)측 복합 소자의 동작을 각각 설명한다.

도 2의 (a)는 NMOS(2)측 복합 소자를 나타내는 도면이고, 도 2의 (b)는 그동작의 파형도이다. 마찬가지로 도 3의 (a)는 PMOS(3)측 복합 소자를 나타내는 도면이고, 도 3의 (b)는 그 동작의 파형도이다. 또, 도 2 및 도 3의 파형도는 각각 충분히 긴 입력 펄스를 받는 경우를 상정하여 나타내고 있다. 이러한 충분히 긴 입력 펄스를 수신한 경우를 가정하면, 입력 펄스의 전연부와 후연부의 동작에 의해, 입력 펄스의 극성에는 상관없이 펄스가 짧은 경우라도 예측을 할 수 있기 때문이다.

〔NMOS(2)측 복합 소자의 동작〕

도 2의 (b)에 도시한 바와 같이, 우선, 입력 "in"이 "0"으로부터 "1"로 천이한다. 이 때, NMOS(2)는 오프 상태이기 때문에, 그 게이트 용량 Cg은 매우 작다. 이 때문에, 게이트 전위 Vg는, 용량 C에 의한 커플링에 의해, NMOS(2)의 임계값 Vth까지 급격하게 상승한다.

이 상태에서의 등가 회로는, 용량 C만으로 이루어진다고 간주된다.

게이트 전위 Vg가 NMOS(2)의 임계값 Vth에 도달하고, NMOS(2)가 온(on) 상태로 되면, 그 게이트 용량 Cg가 커지고, 또한 출력 "out"의 전위가 방전에 의해 내려가기 시작한다. 커플링은, 상승하려고 하는 게이트 전위 Vg를 반대로 하강시키는 방향으로 기능하기 때문에, 실효적인 게이트 용량 Cg는 훨씬 커진다. 이 때의 게이트 전위 Vg는, 저항 R과 게이트 용량 Cg에 의해 결정되는 RCg 시상수에서 상승한다.

이 상태에서의 등가 회로는, 용량 C를 무시할 수 있고, 저항 R과 NMOS(2)의 게이트 용량 Cg로 이루어진다고 간주된다.

또한, 게이트 전위 Vg가 입력 "in"과 동일한 "1" 레벨이 될 때까지는 긴 시간이 필요하고, 그 동안 입력 "in"도 "1"을 유지하지 않으면 안된다. 입력 "in"의 양의 펄스가 짧으면, 게이트 전위 Vg는 충분히 상승될 수 없다.

다음에, 입력 "in"이 "1"로부터 "0"으로 천이한다. 게이트 용량 Cg는 NMOS(2)가 오프(off)될 때까지 존재한다. 게이트 전위 Vg는, 저항 R과 게이트 용량 Cg에 의해 결정되는 RCg 시상수에 따라 하강한다.

그동안, 출력 "out"의 전위는, 도 2의 (b)에 점선으로 도시된 바와 같이, PMOS(3)측 복합 소자에 의해 충전되어 상승한다. 이 상승도 커플링을 유발한다. 그러나, NMOS(2)가 온 상태로 되는 경우에 비해, 오프 상태로 향하는 경우의 NMOS(2)의 저항은 급격히 상승하기 때문에, 상기 커플링은 급속히 감소한다. 실효적인 게이트 용량 Cg는 거의 증가하지 않는다. RCg 시상수는, 게이트 전위 Vg가 상승하는 경우에 비해 실효적으로 작아지며, 게이트 전위 Vg의 변화도 급격해진다.

게이트 전위 Vg가 NMOS(2)의 임계값 Vth보다도 내려가고, NMOS(2)가 오프 상태로 되면, 그 게이트 용량 Cg는 무시할 수 있게 된다. 이 때문에, 용량 C에 남아 있는 전하는 저항 R을 통해 방전하게만 되어, 게이트 전위 Vg는 급속히 "0"을 향해 내려가게 된다.

〔PMOS(3)측 복합 소자의 동작〕

도 3의 (b)에 도시한 바와 같이, 입력 "in"이 "0"으로부터 "1"로 천이한다. 이 때, PMOS(3)는 온 상태에 있기 때문에, 게이트 용량 Cg이 존재하고, 게이트 전위 Vg는 저항 R과 게이트 용량 Cg에 의해 결정되는 RCg 시상수에 따라 상승한다.

그동안, 출력 "out"은, 도 3의 (b) 중에 점선으로 도시된 바와 같이,NMOS(2)측 복합 소자로부터 방전되어 하강한다. 커플링에 의해 실효적인 게이트 용량 Cg가 커진다. 그러나, 게이트 전위 Vg는 PMOS(3)를 오프시키도록 상승하고 있다. 커플링은 비교적 작고, 게이트 전위 Vg는 PM0S(3)를 온 상태로 하는 경우에 비해 급속하게 상승한다.

이 상태에서의 등가 회로는, 저항 R과 게이트 용량 Cg만으로 이루어진다고 간주된다.

게이트 전위 Vg가 PMOS(3)의 임계값 Vth를 초과하고, PMOS(3)가 오프하면, 그 게이트 용량 Cg가 사라지게 된다. 따라서, 게이트 전위 Vg는, 저항 R을 통해 용량 C를 충전하도록 상승하게 된다. 이 저항 R과 용량 C에 의한 RC 시상수는 작아, 게이트 전위 Vg는 급격히 "1"을 향해 상승한다.

입력 "in"이 "1"로부터 "0"으로 천이하면, PMOS(3)가 온 상태로 될 때까지는, 그 게이트 용량 Cg는 무시할 수 있게 된다. 이 때문에, 게이트 전위 Vg는, 용량 C에 의한 커플링에 의해, PMOS(3)의 임계값 Vth까지 입력 "in"에 따라 하강한다.

게이트 전위 Vg가 PMOS(3)의 임계값 Vth에 도달하고, PMOS(3)가 온 상태로 되면, 그 게이트 용량 Cg가 증가하고, 출력 "out"의 충전이 시작된다. 커플링은 하강하려고 하는 게이트 전위 Vg를 반대로 상승시키는 방향으로 기능하기 때문에, 실효적인 게이트 용량 Cg는 커지고, 실효적인 RCg 시상수도 커진다. 따라서, 게이트 전위 Vg의 하강은 비교적 완만한 것으로 된다.

게이트 전위 Vg가 입력 "in"과 동일한 "0"이 되기 위해서는, 충분히 긴 시간동인 입력 "in"을 "0" 레벨로 유지해 둘 필요가 있다. 이 때문에, 입력 "in"에 짧은 음(negative)의 펄스를 제공한 경우에, 게이트 전위 Vg는 충분히 "0"까지 내려갈 수 없다.

도 4는, NMOS(2)측 복합 소자 및 PMOS(3)측 복합 소자 각각의 게이트 전위 Vg의 동작에 기초하여, 입력 "in"의 펄스폭이 짧은 경우에 대하여, 기본 유닛 소자(1)의 출력 "out"의 상태를 나타낸 것이다.

〔양의 펄스인 경우〕

도 4에서 "양의 펄스"로 도시한 바와 같이, NMOS(2)의 게이트 전위 Vg는, 그 임계값까지, 회로 요소(4)의 용량 C에 의한 커플링에 의해서, 입력 "in"과 동일하게 상승한다. 출력 "out"이 "0"을 향하여 하강되는 때에는, 종래의 인버터 회로와 동일한 게이트 지연 D1이 존재한다. 그 후, 충분한 시간동안 "1" 레벨이 유지되지 않기 때문에, NMOS(2) 및 PMOS(3)의 게이트 전위 Vg는 충분한 "1"에 도달하기 전에 "0"으로 천이한다.

입력 "in"이 "0"에 도달한 때, PMOS(3)의 게이트 전위 Vg는, 회로 요소(4)의 용량 C에 의한 커플링에 의해, 입력 "in"과 동일하게 변화한다. 게이트 전위 Vg가 충분히 "1"에 도달하기 전에 변화가 시작되기 때문에, 게이트 전위 Vg는 PMOS(3)의 임계값에 곧 도달한다. 출력 "out"은 종래의 인버터 회로의 경우에 비교하여 적은 지연 D2로 "1"을 향해 변화하기 시작한다.

이와 같이 기본 유닛 소자(1)에서, 출력 "out"의 음의 펄스의 전연부는 종래의 인버터 회로와 거의 동일한 게이트 지연 D1로 하강하지만, 그 후연부는 종래의인버터 회로보다 짧은 지연 D2로 상승한다.

도 5는, 기본 유닛 소자(1)의 지연 D1, D2와 입력 펄스의 펄스폭 간의 관계를 나타낸 그래프이다.

도 5에 도시한 바와 같이, 지연 D2는 입력 "in"의 펄스폭이 "1"인 시간이 짧아짐에 따라 급속하게 감소한다. 주어진 펄스폭 W0 이하에서, PM0S(3)는 오프하지 않는다.

또, 입력 "in"의 펄스폭이 "1"인 시간이 충분히 긴 펄스폭 W1 이상인 경우에는, PMOS(3)의 게이트 전위 Vg가 충분히 "1"이 된 후에 하강한다. 따라서, 지연 D2는 게이트 지연 D1과 실질적으로 같게 된다.

〔음의 펄스인 경우〕

도 4에서 "음의 펄스"에 의해 도시한 바와 같이, PMOS(3)의 게이트 전위 Vg는, 그 임계값까지, 회로 요소(4)의 용량 C에 의한 커플링에 의해서, 입력 "in"과 동일하게 하강한다. 출력 "out"이 "1"을 향해 상승될 때에, 종래의 인버터 회로와 동일한 게이트 지연 D1이 존재한다. 그 후, 양의 펄스인 경우와 마찬가지로, 충분한 시간동안 "0" 레벨이 유지되지 않기 때문에, NMOS(2) 및 PMOS(3)의 게이트 전위 Vg가 충분히 "0"에 도달하기 전에, 입력 "in"이 "1"로 천이한다.

입력 "in"이 "1"에 도달하면, NMOS(2)의 게이트 전위 Vg는, 회로 요소(4)의 용량 C에 의한 커플링에 의해, 입력 "in"과 동일하게 변화한다. 게이트 전위 Vg가 충분히 "0"에 도달하기 전에 변화가 시작되기 때문에, 게이트 전위 Vg는 NMOS(2)의 임계값에 곧 도달한다. 출력 "out"은 종래의 인버터 회로의 경우에 비해 적은 지연 D2에서 "0"을 향해 변화를 시작한다.

입력 "in"에서의 음의 펄스인 경우에 비해, 출력 "out"에서의 양의 펄스의 전연부는, 종래의 인버터 회로와 거의 동일한 지연 D1로 출력되지만, 그 후연부는 종래의 인버터 회로보다 짧은 지연 D2로 출력된다.

이 지연 D2도, 도 5에 도시되는 바와 같이, 입력 펄스의 "0"의 부분이 적어짐에 따라 급속하게 작아진다. 주어진 펄스폭 W0 이하에서, NMOS(2)는 오프하지 않는다.

이상과 같이, 양의 펄스 및 음의 펄스 양자 모두의 펄스의 후연부에서, 종래의 인버터 회로보다도 지연이 적어진다. 이에 따라, 펄스폭의 축소량이, 게이트 지연 D1보다도 작게 설계될 수 있다.

입력 펄스의 펄스폭이 짧아짐에 따라서, 펄스의 전연부와 후연부에서의 지연 차가 커지고, 펄스폭의 축소율은 커진다. 펄스폭의 축소율은, 접속되어 있는 기본 유닛 소자(1)의 개수에 의해 조절될 수 있다.

또한, 입력 펄스의 펄스폭이 임의의 펄스폭 이하로 되면, 펄스가 소멸될 수 있다.

이러한 특성을 갖는 기본 유닛 소자(1) 몇 개를 종속 접속하면, 종래에는 원리적으로 불가능하던, 인버터 회로(논리 게이트 회로)의 게이트 지연보다도 작은 지연으로 펄스폭을 축소할 수 있는 펄스폭 변경 회로를 만들 수 있다. 도 6의 (a) 내지 (e) 및 도 7의 (a) 내지 (e)에는, 이 펄스폭 변경 회로의 일례를 나타낸다.

도 6의 (a)는 본 발명의 제1 실시예에 따른 펄스폭 변경 회로의 일례를 나타내는 회로도이다.

도 6의 (a)에 도시한 바와 같이, 제1 실시예에 따른 펄스폭 변경 회로(5)는, 기본 유닛 소자(1)를 6개 종속 접속한 것이다. 제1 기본 유닛 소자(1)의 입력단(NODE0)은 입력 "in"을 수신하고, 제2, 제4 및 제6 기본 유닛 소자(1)의 출력단(NODE1∼NODE3)은 출력 "out1" 내지 "out3"를 출력된다.

도 6의 (b) 내지 (e)는 각각 상기 펄스폭 변경 회로(5)에서의 입력 "in"의 펄스폭과 출력 "out1" 내지 "out3"의 펄스폭 간의 관계를 개략적으로 나타낸 도면이다.

또, 도 6 (b) 내지 (e)는, 기본 유닛 소자(1)의 게이트 지연에 의한 지연은 생략하고, 펄스폭의 축소만을 도시하고 있다.

〔W1 ≤입력 펄스폭 Wa〕

도 6의 (b)에 도시한 바와 같이, 본 경우에서는, N0DE0에, 지연 D1과 지연 D2가 실질적으로 같게 되는 펄스폭 W1(도 5 참조) 이상의 펄스폭 Wa를 갖는 입력 "in"을 수신한다.

이 경우, NODE1 내지 NODE3는, 입력 "in"의 펄스폭 Wa와 동일한 펄스폭 Wa를 갖는 출력 "out1"∼"out3"이 출력된다.

펄스폭 변경 회로(5)에, 상기 펄스폭 W1 이상의 펄스폭 Wa를 갖는 입력 "in"을 입력함으로써, 그 펄스폭 Wa를 유지하는 출력 "out1"∼"out3"을 출력할 수 있다.

〔WO < 입력 펄스폭 Wb < W; Wb < Wa〕

도 6의 (c)에 도시한 바와 같이, 이 경우에서, NODE0은 상기 펄스폭 W1 미만이고 지연 D2가 소멸되는 펄스폭 W0보다 큰 펄스폭 Wb를 갖는 입력 "in"을 수신한다.

이 경우에, NODE1∼NODE3 출력단은, 입력 "in"의 펄스폭 Wb보다 짧은 펄스폭 Wb1∼Wb3을 갖는 출력 "out1" 내지 "out3"을 출력한다. 또한, 펄스폭 Wb1∼Wb3은 "Wb3 <Wb2 <Wb1"을 만족시킨다.

펄스폭 변경 회로(5)에, 펄스폭 W1 미만이고 상기 펄스폭 W0보다 큰 펄스폭 Wb를 갖는 입력 "in"을 입력하면, 펄스폭 변경 회로(5)는 펄스폭 Wb보다 작은 펄스폭을 갖는 출력 "out1"∼"out3"을 출력할 수 있다.

출력 "out1"∼"out3"의 펄스폭 Wb1∼Wb3은 "Wb3 < Wb2 <Wb1 < Wb"을 만족시키기 때문에, 입력 "in"의 펄스폭 Wb를 단계적으로 축소될 수 있다.

또한, 출력 "out1"∼"out3"은 적절하게 추출될 수 있기 때문에, 단계적으로 축소된 펄스폭 Wb1∼Wb3은 임의로 추출될 수 있다. 펄스폭 변경 회로(5)는, 펄스폭 Wb1∼Wb3을 임의로 선택하고, 임의의 개수의 출력을 얻을 수 있다.

〔W0 < 입력 펄스폭 Wc < W1 ; Wc < Wb〕

도 6의 (d)에 도시한 바와 같이, 이 경우, 도 6의 (c)에 도시한 경우와 마찬가지로, NODE0는 펄스폭 W1 미만이고 상기 펄스폭 W0을 초과하는 펄스폭 Wc를 갖는 입력 "in"을 수신한다. 도 6의 (d)에 도시된 경우는, 펄스폭 Wc가 펄스폭 Wb보다 작다는 점에서, 도 6의 (c)에 도시한 경우와 다르다.

이 경우, NODE1 및 NODE2 출력단은, 입력 "in"의 펄스폭 Wc보다 짧은 펄스폭Wc1, Wc2를 갖는 출력 "out1" 및 "out2"를 출력한다. NODE3에서는 펄스가 소멸한다.

이 경우에서와 같이, 펄스폭 변경 회로(5)는, 펄스폭 W0 내지 펄스폭 W1의 범위(펄스폭 W0 및 펄스폭 W1은 제외) 내에서 입력 펄스폭을 변화시킴으로서, 펄스를 소멸시킬 수 있다.

이 경우에서, 출력 "out1" 및 "out2"의 펄스폭 Wc1 및 Wc2는, 도 6의 (c)에 도시한 경우와 마찬가지로 "Wc2 < Wc1 < Wc"를 만족시킨다. 입력 "in"의 펄스폭 Wc는 단계적으로 축소될 수 있다.

출력 "out1" 및 "out2"는 적절하게 추출될 수 있기 때문에, 도 6의 (c)에 도시한 경우와 마찬가지로, 단계적으로 축소된 펄스폭 Wc1 및 Wc2는 임의로 추출될 수 있다.

〔입력 펄스폭 Wd < W0〕

도 6의 (e)에 도시한 바와 같이, 이 경우에서, NODE0는 펄스폭 W0 이하의 펄스폭 Wd를 갖는 입력 "in"을 수신한다.

이 경우, NODE1∼NODE3 중 어느 것에서도 펄스가 소멸한다.

펄스폭 변경 회로(5)에서, 입력 펄스폭이 상기 펄스폭 W0 이하일 때, NODE1∼NODE3 중 어느 것에서도 펄스가 소멸한다.

도 6의 (e)에 도시한 특성으로부터, 펄스폭 변경 회로(5)는 펄스폭을 축소하는 기능은 물론, 필터 기능도 갖는 것을 알 수 있다.

즉, 기본 유닛 소자(1)를 종속 접속하여 구성된 회로는, 필터 기능을 갖는펄스폭 변경 회로로서, 또는 단순히 필터 회로로서도 사용할 수 있다.

도 7의 (a) 내지 (e)는 제1 실시예에 따른 펄스폭 변경 회로의 특징을, 종래의 인버터 회로를 종속 접속한 지연 회로와 비교하여 나타낸 도면이다.

도 7의 (a)는 인버터 회로를 종속 접속한 종래의 지연 회로(101)의 회로도이다. 도 7의 (b)는 제1 실시예에 따른 펄스폭 변경 회로(5)의 회로도이다.

도 7의 (c) 및 (d)는, 작은 펄스폭을 갖는 입력을, 도 7의 (a)에 도시한 지연 회로(101)의 NODE0과, 도 7의 (b)에 도시한 펄스폭 변경 회로(5)의 NODE0에 입력했을 때의 각단(NODE0∼NODE3)에서의 파형을 비교한 것이다.

도 7의 (c)에 도시한 바와 같이, 지연 회로(101)의 NODE0이 작은 펄스폭(예를 들어 W0 < 펄스폭 < W1 , 도 5 참조)을 갖는 입력을 수신하더라도, 펄스는 변형되지 않고, 미리 정해진 지연만을 받을 뿐이다.

이에 반하여, 도 7의 (d)에 도시한 바와 같이, 마찬가지로 펄스폭 변경 회로(5)의 NODE0가 작은 펄스폭을 갖는 입력을 수신한 경우에, 펄스가 지연되는 양은 지연 회로(101)와 동일하지만, 그 펄스폭은 급속히 축소된다.

도 7의 (e)에 도시한 바와 같이, 지연 회로(101) 및 펄스폭 변경 회로(5)가 어느 정도 큰 펄스폭(예를 들어, W1 ≤펄스폭, 도 5 참조)을 갖는 입력을 수신한 경우에, 지연 회로(101) 및 펄스폭 변경 회로(5) 양자 모두에서 펄스는 지연될 뿐이고, 펄스폭이 축소되지 않는다.

이러한 특징은, 종래의 논리 게이트 회로로 조립된 펄스폭 변환 회로에서는 실현할 수 없는 특징이다.

도 7의 (e)에 도시한 특성으로부터, 상기 펄스폭 변경 회로(5)는, 펄스폭을 축소하는 기능 및 필터 기능뿐만 아니라, 지연 기능도 갖는 것을 알 수 있다.

즉, 기본 유닛 소자(1)를 종속 접속하여 구성된 회로는, 지연 기능을 갖는 펄스폭 변경 회로로서, 또는 지연 기능 및 필터 기능을 갖는 펄스폭 변경 회로로서, 또는 지연 기능을 갖는 필터 회로로서, 또는 단순히 지연 회로나 지연선으로서도 사용할 수 있다.

〈제2 실시예〉

본 발명의 기본 유닛 소자(1)를 구성하는 복합 소자는, 용량이나 저항을 이용한 복합 회로로서 조립될 수 있다. 그러나, 단순한 소자에 의해 형성될 수 있는 복합 소자의 특징은 충분히 발휘될 수 없다. 제2 실시예에서, 복합 소자의 특징은, 단일 트랜지스터의 게이트의 전기적인 특성으로서 실현된다.

도 8의 (a)는 제2 실시예에 이용되는 MOS 트랜지스터의 일례의 단면도이고, 도 8의 (b)는 그 등가 회로도이다.

도 8의 (a)에 도시된 바와 같이, MOS 트랜지스터의 게이트 구조는, 폴리실리콘(poly-Si) 상에 적층된 텅스텐 등의 메탈(metal)로 구성된다. 이러한 게이트 구조는, 종래의 게이트 특성과 함께 메탈의 저저항을 이용할 수 있기 때문에, 게이트의 저항을 감소시키고, 고속의 트랜지스터를 구현할 수 있다. 또한, 폴리실리콘과 메탈과의 계면에 얇은 산화막(thin oxide)이 형성될 수 있다.

이러한 구조의 게이트는, 메탈측에서 MOS 트랜지스터의 채널 영역(channel)을 볼 때, MIS 구조를 갖는다. 이 구조의 전기 특성을 나타내는 등가 회로는, 용량 C와 저항 R을 서로 병렬 접속하여 이루어진다.

도 8의 (b)에 도시한 바와 같이, 이 등가 회로는 제1 실시예에 기재된 복합 소자의 회로 요소(4)의 등가 회로와 동일하다. 용량 C는, 메탈 및 폴리실리콘을 각각 한쪽과 다른 쪽의 전극으로 하고, 얇은 산화막을 유전체막으로 함으로써 생성된다. 저항 R은, 메탈과 폴리실리콘 사이의 얇은 산화막을 통한 터널 효과에 의해 생성될 수 있다.

이러한 게이트 구조는, MOS 트랜지스터의 게이트를 형성하는 공정에서, 폴리실리콘과 메탈 간의 계면에 얇은 산화막을 형성하는 것만으로 얻어진다. 그 형성 과정은 통상의 MOS 트랜지스터와 거의 동일하며, 형상도 또한 완전히 동일하다.

〈제3 실시예〉

예를 들면 제2 실시예와 같이, 트랜지스터의 게이트 중에 회로 요소(4)를 만들어 복합 소자를 얻은 경우, 그 특성을 조사하기 위해서, IC칩 내에 모니터를 설치할 필요가 있는 경우가 있다. 제3 실시예는 이러한 구성과 관련된 것이다.

도 9는, 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 일례를 나타내는 블록도이다.

도 8의 (a) 및 (b)에 도시한 게이트 구조를 갖는 MOS 트랜지스터를 일부분만이라도 이용한 IC 트랜지스터의 특성을 조사하기 위해, IC칩(6)의 일부에, 기본 유닛 소자(1)를 종속 접속하여 형성된 지연선(7)을 포함하는 모니터 회로(8)가 형성된다. 펄스의 축소율을 모니터하기 위해, 펄스폭이 짧은 펄스가 지연선(7)에 통과된다.

이와 같이 원하는 펄스의 축소율이 얻어지는지를 모니터함으로써 얻어진 정보는, IC의 제조 공정에 피드백되거나 회로 시스템의 조절에 이용될 수 있다.

회로 시스템의 조절에 있어서, 퓨즈 등의 소자를 이용하여 회로의 스위칭을 행하거나, 레지스터를 프로그래밍함으로써, 회로 시스템에 대해 기본 유닛 소자(1)나 복합 소자 등의 특성에 맞는 동작이 선택된다.

도 10은, 임의의 지연선 상의 모든 기본 유닛 소자(1)의 회로 요소(4)에서 용량 C와 저항 R을 일제히 변경한 경우에서의 펄스의 축소율의 결과를 나타낸 것이다.

종축은, 2ns의 펄스를 지연선에 입력했을 때의 펄스의 감소율을 %로 나타낸 것으로, 100%는 펄스가 소멸된 것을 나타낸다. 횡축은 용량 C를 산화막 두께(Teffect@SiO₂)로 환산하여, Å(옹스트롱) 단위로 나타낸 것이다. 각 저항 R은 컨택트 저항으로서 단위 면적(㎛²)당의 저항 kΩ으로 나타낸다. 면적이 증가할수록 저항은 작아진다.

이 계산 결과로부터, 지연선의 저항 R이 10kΩ·㎛²이하이면, 용량 C에 상관없이 펄스의 감소율은 작고, 기본 유닛 소자(1)로서의 특성이 약한 것을 알 수 있다. 반대로, 저항 R이 10kΩ·㎛²를 초과하면, 기본 유닛 소자(1)로서의 특성이 강하다.

지연선의 구성에 따라 용량 C나 저항 R의 값은 다르지만, 이 계산으로부터 값에 따라 여러 가지 감소율이 얻어지는 것을 알 수 있다. 도 9에 도시한 바와 같은 지연선(7)을 포함하는 모니터 회로(8)를 설치해 둠으로써 특성을 유효하게 파악할 수 있다.

펄스폭 축소의 효과를 이용하지 않는 회로 또는 LSI에 대해서, 모니터 회로(8)에 의해 펄스폭 축소 효과를 조사하고, 제조 프로세스를 제어하여 용량 C 또는 저항 R의 값을 조절하여, 펄스폭 축소가 무시될 수 있는 시스템을 만들도록 할 수도 있다.

또한, 펄스폭 축소의 효과가 LSI의 각 부분마다 달라지는 시스템을 구성하는 것도 가능해진다.

이상 설명한 제1 내지 제3 실시예에서, 각각 하기와 같은 효과를 얻을 수 있다.

제1 실시예에 따르면, 기본 유닛 소자(1)는 등가 회로로서 용량 C 및 저항 R이 병렬 접속된 회로 요소(4)를 포함하는 게이트를 갖는 NMOS(2) 및 PMOS(3)로 구성된다. 기본 유닛 소자(1)는, 입력 펄스의 펄스폭에 따라, 그 후연부의 지연 D2를 전연부의 지연 D1보다 작게 할 수 있다. 이 특성을 이용함으로써, 종래에는 원리적으로 불가능하던, 논리 게이트 회로의 게이트 지연량보다 작은 양으로 펄스폭을 축소하는 펄스폭 변경 회로(5)를 구현하는 것이 가능해진다.

이러한 펄스폭 변경 회로(5)는, 종래에는 불가능하던, 보다 미세한 펄스폭의 설정이나 회로 시스템의 보다 미세한 튜닝을 실현시킬 수 있다. 이것은, 동작의 고속화의 진전이 예상되는 회로 시스템에서 대단히 유용하다. 또한, 펄스폭 변경회로(5)는, 아날로그적인 미소한 양으로 펄스폭을 축소하는 시스템을 구성할 수 있다. 또한, 펄스폭 변경 회로(5)는 펄스폭을 선택적으로 감소시킬 수도 있고, 펄스 자체를 소멸시킬 수도 있다.

종래의 펄스폭 변경 회로는, 도 13의 (a) 및 (b), 도 14의 (a) 및 (b), 도 15의 (a) 및 (b)에 도시한 바와 같이, 복수의 논리 게이트 회로를 포함하는 지연 회로(101), AND 또는 OR 게이트의 조합에 의해 구성되기 때문에, 회로 소자 수가 증가하고 대규모이다.

그러나, 제1 실시예에 의해 설명된 펄스폭 변경 회로(5)는, 기본 유닛 소자(1)를 종속 접속함으로써 얻어질 수 있기 때문에, 종래의 펄스폭 변경 회로에 비해 회로 소자 수를 삭감할 수 있다. 제1 실시예에서 설명한 펄스폭 변경 회로(5)는, 종래의 펄스폭 변경 회로에 비해, 반도체 집적 회로 장치의 고집적화나 칩 면적의 축소화에도 유리하다.

또한, 제2 실시예에 따르면, MOS 트랜지스터의 게이트는 도전성 폴리실리콘층과 금속층의 다층 구조를 갖는다. 또한, 도전성 폴리실리콘층과 금속층 간의 계면에 용량 성분 및 저항 성분이 제공된다.

이러한 게이트 구조를 갖는 MOS 트랜지스터에 따르면, 등가 회로로서 용량 C 및 저항 R이 병렬 접속된 회로 요소(4)는, 단순히 게이트를 형성하는 것만으로 얻어질 수 있다. 따라서, 제1 실시예에 의해 설명된 펄스폭 변경 회로(5)를, 추가의 회로를 부가하지 않고도 얻을 수 있다.

또한, 제3 실시예에 따르면, 제2 실시예에 의해 설명된 MIS 트랜지스터에 의해 형성된 모니터 회로(8)가 IC칩(6)의 일부의 영역에 설치되고, 모니터 회로(8)를 구성하는 MIS 트랜지스터의 용량 C 및 저항 R을 모니터한다. 그리고, 모니터 결과, 즉 모니터 회로(8)로부터 얻은 정보에 기초하여, IC칩(6) 내에 설치된 펄스 지연선의 펄스폭의 감소량이 제어된다.

모니터 회로(8)를 갖는 IC칩(6)에 의하면, 모니터 회로(8)로부터 얻은 정보에 기초하여, 펄스폭 감소가 무시되거나 제어될 수 있다.

이상, 본 발명을 제1 내지 제3 실시예에 의해 설명하였지만, 본 발명이 이들 실시예에 한정되는 것은 아니다. 본 발명은 그 취지 및 범위를 일탈하지 않는 범위에서 다양하게 수정하는 것이 가능하다.

예를 들면, 상기 실시예에서는, 도 1의 (a) 및 (b)에 도시한 바와 같이, 기본 유닛 소자(1)를 종래의 인버터 회로와 마찬가지의 구성으로 하였다. 대안적으로, 기본 유닛 소자(1)는 도 11에 도시한 바와 같이 NAND 게이트와 마찬가지의 구성으로 하여도 되고, 도 12에 도시한 바와 같이 NOR 게이트와 마찬가지의 구성으로 하여도 좋다.

상기 실시예에서, 트랜지스터는 MOS(Metal-Oxide-Semiconductor) 트랜지스터이다. 그러나, 그 게이트 절연막은 산화막으로 한정되는 것이 아니며, 게이트와 채널을 절연할 수 있는 것이면 어느 것이나 상관없다. 즉, 트랜지스터는 MIS (Metal-Insulator-Semiconductor) 트랜지스터이기만 하다면, 어떠한 유형의 것이라도 상관없다.

상기 실시예는 적절하게 조합하여 실시할 수도 있다.

상기 실시예에는, 다양한 단계의 발명이 포함되고 있으며, 상기 실시예에서 개시한 복수의 구성 요건이 적절한 조합에 의해, 다양한 단계의 발명을 추출하는 것도 가능하다.

본 기술 분야의 숙련된 기술자라면, 전술한 것 이외의 이점 및 변형을 용이하게 생각해낼 수 있을 것이다. 따라서, 본 발명은 그 다양한 양태에 있어서 본 명세서에 기재되어 있는 상세한 설명과 대표적인 실시예로 한정되지 않는다. 따라서, 첨부된 특허 청구 범위 및 그 균등물에 의해 정의된 것과 같은 일반적인 기술적 사상의 취지 또는 범위를 일탈하지 않고서, 다양한 변형이 이루어질 수 있다.

이상 설명한 바와 같이, 본 발명에 따르면, 논리 게이트 회로의 지연량보다도 작은 양으로 펄스폭을 축소하는 것이 가능한 반도체 집적 회로 장치 및 펄스폭 변경 회로를 제공할 수 있다.

Claims

반도체 집적 회로 장치에 있어서,

각각 용량 및 저항이 병렬 접속된 등가 회로로 표현되는 회로 요소를 포함하는 게이트를 갖는 복수의 MIS 트랜지스터; 및

상기 복수의 MIS 트랜지스터의 조합에 의해 구성되는 논리 게이트 회로를 포함하는 집적 회로부를 포함하고,

상기 MIS 트랜지스터의 게이트는 도전성 폴리실리콘층 및 금속층을 포함하고,

상기 도전성 폴리실리콘층과 상기 금속층의 계면은 용량 성분 및 저항 성분을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서,

상기 복수의 MIS 트랜지스터는 P 채널 MIS 트랜지스터 및 N 채널 MIS 트랜지스터를 포함하고,

상기 논리 게이트 회로는 상기 P 채널 MIS 트랜지스터와 상기 N 채널 MIS 트랜지스터의 조합에 의해 구성된 인버터 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서,

상기 복수의 MIS 트랜지스터는 P 채널 MIS 트랜지스터 및 N 채널 MIS 트랜지스터 양자 모두를 포함하고,

상기 논리 게이트 회로는 상기 P 채널 MIS 트랜지스터와 상기 N 채널 MIS 트랜지스터를 이용하여 구성된 NAND 게이트 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서,

상기 복수의 MIS 트랜지스터는 P 채널 MIS 트랜지스터 및 N 채널 MIS 트랜지스터를 포함하고,

상기 논리 게이트 회로는 상기 P 채널 MIS 트랜지스터와 상기 N 채널 MIS 트랜지스터를 이용하여 구성된 NOR 게이트 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서,

상기 집적 회로부는, 입력 펄스의 펄스폭에 따라, 상기 입력 펄스의 상기 펄스폭이 변경되는 펄스폭 변경 기능을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서,

상기 집적 회로부는, 입력 펄스의 펄스폭에 따라, 상기 입력 펄스의 상기 펄스폭을 축소할 것인지, 또는 상기 입력 펄스를 소멸시킬 것인지를 선택할 수 있는 펄스폭 변경 기능을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서,

상기 집적 회로부는, 입력 펄스의 펄스폭에 따라, 상기 입력 펄스의 상기 펄스폭을 유지할 것인지, 또는 상기 입력 펄스의 상기 펄스폭을 축소할 것인지를 선택할 수 있는 펄스폭 변경 기능을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서,

상기 집적 회로부는, 입력 펄스의 펄스폭에 따라, 상기 입력 펄스의 상기 펄스폭을 유지할 것인지, 상기 입력 펄스의 상기 펄스폭을 축소할 것인지, 또는 상기 입력 펄스를 소멸시킬 것인지를 선택할 수 있는 펄스폭 변경 기능을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서,

상기 집적 회로부는, 입력 펄스의 펄스폭에 따라, 상기 입력 펄스를 통과시킬 것인지 또는 통과시키지 않을 것인지를 선택할 수 있는 필터 기능을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서,

상기 집적 회로부는, 입력 펄스의 펄스폭에 따라, 상기 입력 펄스의 상기 펄스폭을 축소하여 통과시킬 것인지, 또는 상기 입력 펄스를 통과시키지 않을 것인지를 선택할 수 있는 펄스폭 변경 기능 및 필터 기능을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서,

상기 집적 회로부는, 입력 펄스의 펄스폭에 따라, 상기 입력 펄스의 상기 펄스폭을 유지하여 통과시킬지, 상기 입력 펄스의 상기 펄스폭을 축소하여 통과시킬지, 또는 상기 입력 펄스를 통과시키지 않을지를 선택할 수 있는 펄스폭 변경 기능 및 필터 기능을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서,

상기 집적 회로부는, 입력 펄스의 펄스폭에 따라, 상기 입력 펄스의 상기 펄스폭을 유지하면서 상기 논리 게이트 회로의 게이트 지연량에 따라 상기 입력 펄스를 지연시킬지, 또는 상기 입력 펄스를 통과시키지 않을지를 선택할 수 있는 지연 기능 및 필터 기능을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서,

상기 집적 회로부는, 입력 펄스의 펄스폭에 따라, 상기 입력 펄스의 상기 펄스폭을 유지하면서 상기 논리 게이트 회로의 게이트 지연량에 따라 상기 입력 펄스를 지연시킬지, 또는 상기 입력 펄스의 상기 펄스폭을 축소하여 통과시킬지를 선택할 수 있는 지연 기능 및 펄스폭 변경 기능을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서,

상기 집적 회로부는, 입력 펄스의 펄스폭에 따라, 상기 입력 펄스의 상기 펄스폭을 유지하면서 상기 논리 게이트 회로의 게이트 지연량에 따라 상기 입력 펄스를 지연시킬지, 상기 입력 펄스의 상기 펄스폭을 축소하여 통과시킬지, 또는 상기 입력 펄스를 통과시키지 않을 것인지를 선택할 수 있는 지연 기능, 펄스폭 변경 기능 및 필터 기능을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
제5항에 있어서,

상기 펄스폭 변경 기능은, 상기 논리 게이트 회로의 게이트 지연량보다 작은 양으로 입력 펄스의 펄스폭을 축소하는 것을 특징으로 하는 반도체 집적 회로 장치.
제15항에 있어서,

상기 펄스폭 변경 기능은, 상기 입력 펄스의 펄스폭을 단계적으로 축소하는 기능을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
제16항에 있어서,

상기 단계적으로 축소된 펄스폭은 임의로 추출될 수 있는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서,

상기 논리 게이트 회로는 종속 접속되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
삭제
제1항에 있어서,

상기 용량 성분 및 저항 성분은, 상기 도전성 폴리실리콘층과 상기 금속층 간의 계면에 존재하는 절연층에 의해 얻어지는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서,

상기 복수의 MIS 트랜지스터를 포함하며, 상기 MIS 트랜지스터들의 상기 용량 성분 및 저항 성분을 모니터할 수 있는 모니터 회로를 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
제21항에 있어서,

상기 논리 게이트 회로의 조합으로 구성되는 펄스 지연선을 더 포함하며,

상기 펄스 지연선의 펄스 감소량은 상기 MIS 트랜지스터의 상기 용량 성분 및 저항 성분에 대한 모니터 결과에 기초하여 제어되는 것을 특징으로 하는 반도체 집적 회로 장치.
제21항에 있어서,

상기 모니터 회로는 상기 논리 게이트 회로가 종속 접속되어 이루어진 펄스 지연선을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서,

상기 저항 성분의 저항은 10kΩ·㎛²보다 큰 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서,

상기 저항 성분의 저항은 10kΩ·㎛²이하인 것을 특징으로 하는 반도체 집적 회로 장치.
삭제