TWI269527B - Semiconductor integrated circuit device and pulse width changing circuit - Google Patents

Description

1269527 A7 B7 五、發明説明（ 發明背景 1·發明範疇 本發明相關於半導體積體電路裝置，特別相關於用以縮 小輸入脈衝之脈衝寬度的半導體積體電路裝置。 2·相關技藝說明 用以改變脈衝寬度的習用脈衝寬度改變電路，為了改變· 電路系統中所使用的脈衝寬度，會使用一邏輯閘極電路。 在圖13A、13B、14A及14B中說明脈衝寬度改變電路的例子。 圖13A以電路圖說明用以縮小輸入脈衝寬度的電路，而 圖13B以波形圖說明其操作。圖14A以電路圖說明用以加寬 輸入脈衝寬度的電路，而圖14b以波形圖說明其操作。 圖13A所示電路包括一延遲電路i〇1&anD閘極102，通 常’延遲電路101由偶數個反相電路1〇3所組成，延遲電路 101的延遲量d為反相電路1〇3的閘延遲量的整數倍。 至於操作，如圖13B所示，AND閘極102的兩個輸入變成 1’而延遲電路101的延遲d在輸入in之後，從〇變成1 ^ 一旦 AND閘極102閘延遲量時間一過，一輸出〇ut即變成1。 然後，輸入in由1回復到〇，而一旦AND閘極1〇2閘延遲量 時間一過，輸出out即回復至〇。 圖13A所示電路中，脈衝的前導邊緣延遲了延遲電路 的延遲d，俾使可由延遲d縮小輸入匕的脈衝寬度。 圖14A所示電路包括一與圖所示電路包括一同於圖13A 的延遲電路101，及一 OR閘極104。 至於操作’如圖14B所示’輸入in從〇變成1 ,然後閘 -5 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 1269527 A7 -— _____B7 五、發明説明（2 ) 極104的一輸入變成1，一旦〇R閘極1 〇4的閘延遲量時間一 過，輸出out即變成1。 輸入in從1回復至〇，及一旦延遲電路1〇1的延遲d時間一 過’ OR閘極104的兩輸入，即變成〇。〇R閘極1〇4的閘延遲 量時間經過之後，輸出out即回復至〇。 在圖14A的電路中，脈衝的尾巴邊緣延遲了延遲電路1〇1 -的延遲d，俾可由延遲d加寬輸入脈衝的脈衝寬度。 圖15A及15B說明縮小長輸入脈衝的習用電路。 如圖15A所示，此電路如圖Isa所示的串聯電路所構成， 各電路由延漣電路101的延遲d縮小脈衝寬度，因此可藉由 從一隨意位置抽取一脈衝而由輸入脈衝形成不同的脈衝寬 度。圖15B說明在個別節點（節點〇至節點2)的輸出脈·衝，及 延遲狀態。 圖13A、13B、14A、14B、15A及15B所示習用電路，只 在輸入脈衝的脈衝寬度大於延遲電路1〇丨的延遲d時才有 效。此外，延遲d的量等於或大於如反相電路丨〇3等類邏輯 閘極電路的閘延遲量^ 原則上，習用電路無法藉由小於延遲電路1〇1的延遲4量 稍微縮小脈衝寬度’即無法藉由小於邏輯閘極電路的閘延 遲量縮小脈衝寬度。 由於習用電路藉由合併一 AND或OR閘極，及一包括複數 個閘極電路的延遲電路配置而成，所以需要大量的電路元 件，且極為笨重，這抑制半導體積體電路裝置增加整合程 度’及縮小晶片面積。 -6 - 1269527 A7 B7 五、發明説明（3 ) 發明總結 本發明目的是提供一半導體積體電路裝置及脈衝寬度改 變電路，可藉由小於邏輯閘極電路閘延遲量的量而縮小脈 衝寬度。 為達成目的，根據本發明第一概念，半導體積體電路裝 置中包括：複數個MIS電晶體，各MIS電晶體具有一包括電 路元件之閘極，此電路元件由其中並聯電容及電阻之等效 電路所代表；及包括邏輯閘極電路之積體電路單元，邏輯 閘極電路配置成合併複數個MIS電晶體。 當MIS電晶體接收一具有已知脈衝寬度的脈衝，或少於 由含有閘極的電容及電阻所判定的脈衝時，即給予前導邊 緣一閘延遲，相當於習用邏輯閘極電路閘延遲；惟給予尾 巴邊緣的延遲卻少於習用邏輯閘極電路的延遲。由此特 性，以對應至前導邊緣及尾巴邊緣延遲間的差異量，作為 經積體電路單元的脈衝傳導，而縮小輸入脈衝的脈衝寬 度，而可藉由小於邏輯閘極電路的延遲量而縮小脈衝寬 度，原則上這在先前技藝中是不可能的。 基於此發現，本發明可提供一積體電路裝置，其合併以 下不同功能：根據輸入脈衝寬度，以小於邏輯閘極電路延 遲量的量縮小輸入脈衝寬度；消除輸入脈衝；維持輸入脈 衝；以及在維持輸入脈衝寬度的同時，根據邏輯閘極電路 的閘延遲量延遲輸入脈衝等功能。 為達成此目的，根據本發明第二概念的一脈衝寬度改變 電路包括：串聯邏輯閘極電路，其中脈衝宽度改變電路藉 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1269527 A7 B7 ) 五、發明説明（4 由小於邏輯閘極電路延遲量的閘延遲量，而縮小脈衝寬度。 本發明其他目的及優點將在以下說明中闡明，部分在說 明中即可明瞭，或可由本發明的實作中得知。本發明的^ 的及優點可由以下特別提出的裝置及併用方式而獲得。 附圖簡單說明 圖1A為一等效電路圖，說明根據本發明第一實例用於脈· 衝寬度改變電路之基本單元元件； 圖1B說明本說明書中圖丨八之基本單元元件之代表符號； 圖2A以電路圖說明一 NMOS·侧複合元件； 圖2B以波％圖說明NMOS-側複合元件之操作； 圖3A以電路圖說明一 PMOS-側複合元件； 圖3B為顯示PMOS側複合元件之操作之波形圖表；· 圖4以波形圖說明基本單元元件之操作； 圖5以曲線圖說明基本單元元件延遲與輸入脈衝脈衝寬 度間之關係； 圖6A以電路圖說明根據本發明第一實例之脈衝寬度改 變電路範例； 圖6B、6C、6D及6E以示意圖表說明輸入及輸出脈衝之脈 衝寬度間之關係； 圖7 A以電路圖說明由串聯反相電路所獲取之習用延遲 電路； 、圖7B.以電路圖說明根據本务明第一實例之脈衝寬度改 變電路；

圖7C以圖形說明將一具有小脈衝寬度之輸入輸入圖7A -8 - 本紙張尺度適用中國國豕標準(CNS) A4規格(210X297公爱) 1269527 A7 B7 五、發明説明（5 ) 所示之延遲電路時，其輸出波形的範例； 圖7D以圖形說明將一具有小脈衝寬度之輸入輸入圖7B 所示之脈衝寬度改變電路時，其輸出波形的範例； 圖7E以圖形說明將一具有大脈衝寬度之輸入輸入圖7A 所示之延遲電路及圖7B所示之脈衝寬度改變電路時，其輸 出波形的範例； 圖8A以側面圖說明用於本發明第二實例之MOS電晶體 範例； 圖8B為圖8A所示MOS電晶體之等效電路圖； 圖9以方瑰圖說明根據本發明第三實例之半導體積體電 路裝置範例； 圖10以曲線圖說明電容C轉換一氧化物膜厚度與各電阻 R脈衝降低間之關係； 圖11為一等效電路圖，說明基本單元元件另一範例； 圖12為一等效電路圖，再說明基本單元元件另一範例； 圖13A以電路圖說明用以縮小脈衝寬度之習用電路； 圖13B以波形圖說明圖13A所示脈衝寬度縮小電路之操 作； 圖14A以電路圖說明用以加寬脈衝寬度之習用電路； 圖14B以波形圖說明圖14A所示脈衝寬度加寬電路之操 作； 圖15 A以電路圖說明用以縮小長輸入脈衝之習用電路； 及 圖15B以波形圖說明圖15A所示電路輸出波形之範例。 -9 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 1269527 A7 ' B7 五、發明説明（6 ) 發明詳細說明 如果可藉小於邏輯閘極電路閘延遲量的量減低脈衝寬度 (通常不可能發生），則可實行一電路系統的較小脈衝寬度 及微調設定。 對一預期要增加操作速度的電路系統而言，這些優點極 為有效。 以下將參照數個附圖，說明本發明數個較佳實例。以下 說明中，全部附圖的相同的參考數字表示相同的零件。 (第一實例） -' 圖1A為一等效電路圖，根據-本發明第一實例說明一建構 一脈衝寬改變電路的基本單位元件。 如圖1A所示，一基本單位元件1包括一N-通道MOS電晶 體（以下稱NMOS電晶體）2及一 P通道MOS電晶體（以下稱 PMOS電晶體）3，它們串聯在一高電位電源供應Vdd與一低 電位電源供應Vss(即接地電位）之間，基本上與一習用反轉 電路類似。 根據本發明的基本單位元件1不同於習用反轉電路在 V 於，NMOS 2與PMOS 3的閘極各別包括電路元件4，各電路 元件4具有一電容C及電阻R互相並聯成一等效電路，而將 各NMOS 2與PMOS 3與電路元件4形成一複合元件。本說明 書中代表基本單位元件1的記號如圖1B所示。 、將對NMOS 2側的複合元件操作與PMOS 3側的複合元件 操作加以說明。 圖2A以電路圖說明NMOS 2側的複合元件，而圖2B以波形 -10 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1269527 A7 B7 五、發明説明（7 ) 圖表說明其操作。圖3A以以電路圖說明PMOS 3側的複合元 件，而圖3B以波形圖說明其操作。圖2及3的操作波形圖表 假設接收一極長輸入脈衝，藉由假設接收此極長輸入脈 衝，即使此脈衝不考慮其極性是短的，亦可藉在輸入脈衝 前導邊緣及尾巴邊緣的操作而預測一輸入脈衝。在NMOS 2 的複合元件操作。 如圖2B所示，一輸入in由0改成1，由於此時NMOS 2為截 止狀態，一閘極電容Cg非常小，因此藉由電容C的耦合令 一閘極電位Vg突然升高至NMOS 2的一門檻值Vth。 在此狀態的等效電路可視為只由電容C所構成。 當閘極電位Vg達到NMOS 2的門檻值Vth而將NMOS 2導 通，有效閘極電容Cg變大，而輸出out的電位開始由·於放電 而減少。在一方向進行耦合，其中減少上升閘極電位Vg， 令有效閘極電容Cg變得更大，此時的閘極電位Vg在電阻R 與閘極電容Cg所決定的一 RCg時間常數上升。 當可忽略電容C時，在此狀態的等效電路可視為由NMOS 2的電阻R與閘極電容Cg所構成。 閘極電位Vg達到與輸入in相同1位準需要很長的時間， 這段時間輸入in必須保持1，如果在輸入in的正脈衝是短 的，閘極電位Vg則無法充分地上升。 之後，輸入in由1變成0，閘電容Cg會存在直到NMOS 2 截止。閘極電位Vg以RCg時間常數下降，RCg時間常數係 由電阻R及閘極電容Cg所決定。 同時，輸出out由PMOS 3側的複合元件充電，而其電位 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 1269527 A7 - B7 五、發明説明（8 ) 上升，如圖2B的虛線所代表，此上升亦引起耦合，惟NMOS 2的電阻在截止操作中比在其導通操作時上升得更突然，所 以耦合迅速地減少，有效閘極電容Cg幾乎沒增加，RCg時 間常數比其在閘極電位Vg上升時有效地變小，且閘極電位 Vg急劇地改變。 當閘極電位Vg減至比NMOS 2的門檻值Vth還小，且將_ NMOS 2截止時，即可忽略閘極電容Cg。留在電容C中的電 荷經電阻R釋電，且閘極電位Vg迅速下降至0。 [在PMOS 3上複合元件之操作} 如圖3B所示，輸入in由0變成1，由於此時PMOS 3在導通 狀態，閘極電容Cg存在，且閘極電位Vg在電阻R及閘極電 容Cg決定的RCg時間常數上升。 · 同時，輸出out由NMOS 2側的複合元件釋電荷，且其電 位下降，如圖3B的虛線所代表。耦合令有效閘極電容Cg變 大，惟閘極電位Vg上升而致使PMOS 3截止。耦合相對變 小，且閘極電位Vg比在PM0S3導通操作時更快速上升。 此狀態的等效電路可視為只由電阻R及閘極電容Cg所構 成。 當閘極電位Vg超過PMOS 3的門檻值Vth而將PMOS 3截止 時，閘極電容Cg消失了。閘極電位Vg上升，以致由電阻R 將電容C充電。由電阻R及電容C得出的RC時間常數是小 的，且閘極電位Vg突然上升至4。 當輸入in由1變成0，在導通PMOS 3前可忽略不計閘極電 容Cg。根據輸入in，由電容C的耦合令閘極電位Vg下降至 -12 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1269527 A7 B7 五、發明説明（9 ) PMOS 3的門檻值Vth。 當閘極電位Vg達到PMOS 3的門檻值Vth而將PMOS 3導通 時，增加閘極電容Cg並開始將輸出out充電。在一方向進行 耦合，其中增加下降的閘極電位Vg，以致有效閘極電容Cg 變大，及有效RCg時間常數變大。閘極電位Vg相對緩慢地 下降。 為了將閘極電位Vg改成與輸出in相同的0，必須將輸入in 保持在0位準一段長的時間，因此緣故，如果將一短的負脈 衝施至輸出in，閘極電位Vg就無法完全下降至0。 圖4依據NMOS 2及PMOS 3的複合元件中閘極電位Vg的 操作，說明在輸入in —短脈衝的基本單位元件1的輸出out 狀態。 .

[正脈衝範例] 如圖4中正脈衝所代表，由電路元件4的電容C的耦合， 令NMOS 2的閘極電位Vg上升至類似輸入in的門檻值。當輸 出out下降至0，即存在與習用反轉電路相同的閘極延遲 D1。之後，因為NMOS 2及PMOS 3的閘極電位Vg並未在充 分時間内保持在1位準，於是在完全達到1之前就變成0。 當輸入in達到0，由電路元件4的電容C的耦合，令PMOS 3 的閘極電位Vg變成類似輸入in。由於改變在閘極電位Vg令 人滿意地達到1之前就開始，閘極電位Vg很快就達到PMOS 3的門檻值。輸出out以小於習用反轉電路延遲的一延遲D2 開始改變。 在基本單位元件1中，在輸出out的一負脈衝前導邊緣， -13 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

裝 訂

k 1269527 A7 B7 五、發明説明（1〇 ) 幾乎以同於習用反轉電路的閘極延遲〇1下降，但其尾巴邊 緣則以小於習用反轉電路的延遲D2上升。 圖5以圖表說明基本單位元件丨的延遲D1&D2，與輸入脈 衝的脈衝寬度間的關係。 如圖5所示，當在輸入in一脈衝寬度丨的時間縮短時，延 遲D2即快速減少。並未在一已知脈衝寬度w〇或更小的脈衝 寬度將PMOS 3截止。 因為以一脈衝寬度wi或更多的脈衝寬度在輸入in脈衝 寬度1的時間夠長，PMOS 3的閘極電位Vg在完全達到丨之後 即下降，藉此延遲D2變得幾乎與閘極延遲D1相等。 [負脈衝範例] 如圖4負脈衝所代表，由電路元件4的電容c的耦合，令 PMOS3的閘極電位Vg下降至類似輸入“的門檻值。當輸出 out上升至1 ,即存在與習用反轉電路相同的閘極延遲d ^。 然後類似正脈衝的情形，因為〇位準並未保持夠久，在 NM0S 2及PM0S 3的閘極電位Vg完全達到〇之前，輸入就 變成1。 當輸入in達到1時，由電路元件4的電容c的耦合，令 NM0S 2的閘極電位Vg變成類似輸入化。由於改變在閘極電 位Vg令人滿意地達到〇之前就開始，閘極電位▽§很快就達 到NM0S 2的臨界值。輸出_以小於習用反相^電路延遲 的一延遲D2開始改變1 、 與在輸入in的負脈衝比較，在輸出〇ut的正脈衝前導邊 緣，以幾乎同於習用反轉電路的閘極延遲m輸出，但尾巴 -14 -

1269527 A7 B7 五、發明説明（11 ) 邊緣則以小於習用反轉電路的閘極延遲D2輸出。 如圖5所示的關係，此延遲D2在輸入脈衝的部分〇減少時 亦快速減少。並未在一已知脈衝寬度W0或更少的脈衝寬度 將NMOS 2截止。 如上述，延遲在正負脈衝的尾巴邊緣均變得比習用反轉 電路的延遲更小。可將脈衝寬度減少量設計成比閘極延遲 D1更小。 當一輸入脈衝的脈衝寬度變短，脈衝的前導及尾巴邊緣 間的延遲差異會變大，且脈衝-寬度減少比率也變得更高， 脈衝寬度減<少比率可由將連接的基本單位元件1數目加以 調整。 此外，如果輸入脈衝具有一已知脈衝寬度或更士的脈衝 寬度，可以加以消除。 串聯數個具這些特性的基本單位元件1可實作一脈衝寬 度改變電路，能以一延遲小於反轉電路（邏輯閘極電路）的 閘極延遲而減少脈衝寬度，而其在習用原則上是不可能 的。此脈衝寬度改變電路的範例在圖6Α至6Ε及圖7Α至7Ε 中說明此脈衝寬度改變電路的範例。 圖6 Α以電路圖說明根據本發明第一實例之脈衝寬度改 變電路範例。 如圖6A所示，一根據範例的脈衝寬度改變電路5係以串 聯六個基本單位元件丨所構成。-第一基本單位元件1的輸入 (節點0)接收一輸入in，而第二、第四及第六基本單位元件1 的輸出（節點1至節點3)，輸出outl至〇ut3的輸出。 -15 - 本紙張尺㈣財s s家標準(CNS)— A4規格(21〇 X 297公爱)

裝 訂

1269527 A7 - B7 五、發明説明（12 ) 圖6B至6E以示意圖表說明，輸入in的脈衝寬度，與脈衝 寬度改變電路5中out 1至out3輸出的脈衝寬度間的關係。 圖6B至6E只描述脈衝寬度減小，不具任何由基本單位元 件1閘極延遲的延遲。 [Wl$輸入脈衝寬度Wa] 此情形如圖6B所示，節點0接收一輸入in，其脈衝寬度 Wa等於或大於脈衝寬度Wl(參考圖5)，其使得延遲D1與D2 大致相等。 -_ 此情形中、節點1至節點3將輸出out 1至out3輸出，其具 有與輸入in的脈衝寬度Wa相同的脈衝寬度Wa。 藉由將一輸入in(其具有大於或等於脈衝寬度wi的脈衝 寬度Wa)輸入至脈衝寬度改變電路5，電路5能將輸出out 1 至out3輸出以維持脈衝寬度Wa。 [W0<輸入脈衝寬度Wb<Wl; Wb<Wa] 此情形如圖6C所示，節點0接收一輸入in，其脈衝寬度 Wb小於脈衝寬度W1且大於可消除延遲D2的脈衝寬度W0。 此情形中，節點1至節點3輸出具有脈衝寬度Wb 1至Wb3 的輸出outl至out3，其脈衝寬度皆小於輸入in的脈衝寬度 Wb。Wbl 至 Wb3滿足 Wb3< Wb2< Wbl。 藉由將一輸入in輸入脈衝寬及改變電路5,其中輸入in的 脈衝寬度小於脈衝寬度W1且大於脈衝寬度W0，電路5即可 -16 - 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 1269527 A7 B7 五、發明説明（13 ) 輸出脈衝寬度小於脈衝寬度Wb的輸出outl至〇ut3。 由於輸出outl至out3的脈衝寬度Wbl至Wb3滿足Wb3 < Wb2< Wbl < Wb，亦可逐步減小輸入in的脈衝寬度Wb。 由於可適當抽取輸出outl至out3，所以可隨意地抽取逐 步減少的脈衝寬度Wbl至Wb3。脈衝寬度改變電路5可隨意 地選取脈衝寬度Wb 1至Wb3，以得到任可數目的輸出。 [W0<輸入脈衝寬度Wc<wi ; Wc<Wb] 此情形如圖6D所示，類似圖6C所示的情形，節點〇接收 一輸入in，此輸入的脈衝寬度Wc小於脈衝寬度W1，大於脈 衝寬度W0圖6D所示情形與圖6C所示不同處在於，脈衝 寬度Wc小於脈衝寬度Wb。 此情形中，節點1及節點2輸出具有脈衝寬度Wcl及Wc2 的輸出outl及out2，其脈衝寬度皆小於輸入匕的脈衝寬度 W c，而在節點3脈衝消失了。 同理，脈衝寬度改變電路5可在脈衝寬度W0至脈衝寬度 W1的範圍内（不包括W0及W1)，藉由改變輸入脈衝寬度而 消除一脈衝。 t 此情形中，類似圖6C所示，輸出outl及〇ut2的脈衝寬度 滿足Wc2<Wcl<Wc，輸入in的脈衝寬度Wc可逐步減小。 類似圖6C所示，由於可適當抽取輸出outi至out3，所以 可隨意地抽取逐步減少的脈衝寬度Wc 1及Wc2。 [輸入脈衝寬度Wd< W0] ‘ 此情形如圖6E所示，節點0接收一輸入in，其脈衝寬度 Wd等於或小於脈衝寬度W0。 -17 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)

裝 訂

1269527 A7 B7 五、發明説明（14 ) 此情形中，脈衝在節點1至節點3中任一節點消失。 在脈衝寬度改變電路5中，當輸入脈衝寬度等於或小於 脈衝寬度W0時，脈衝在節點1至節點3中任一節點消失。 從圖6E所示的特性中，脈衝寬度改變電路5不僅具有減 小脈衝寬度的功能，亦有遽波功能。 即，串聯基本單位元件1所配置的電路，可作為具有滤 波功能的脈衝寬度改變電路，或單純為一濾波電路。 圖7A至7E以圖示說明’在根據第一實例的脈衝寬度改變 電路的特點，與串聯習用反轉電路所配置的延遲電路間作 一比較。 ~ 圖7A以電路圖說明一習用延遲電路1〇1，其由串聯反轉 電路配置而成。圖7B以電路圖說明根據第一實例的脈衝寬 度改變電路5。 圖7C及7D說明當輸入一具有小脈衝寬度的輸入至圖7 A 延遲電路101的節點0，及圖7B脈衝寬度改變電路5的節點0 時，在各別階段（節點0至節點3)的波形間作一比較。 如圖7C所不’即使延遲電路1 〇 1的節點〇接收具小脈衝宽 度的一輸入，如W0<脈衝寬度< W1(見圖5)，脈衝亦只接 收一未變形的預定延遲。 相對地，如圖7D所示，當脈衝寬度改變電路5的節點0同 樣也接收具小脈衝寬度的一輸入時，迅速地以同於延遲電 路101的脈衝延遲量，減少脈衝寬度。 如圖7E所示，當延遲電路101及脈衝寬度改變電路5接收 到的輸入具有大到某些程度的脈衝寬度時，如W1 S脈衝寬 -18- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公爱) 訂

k 1269527 A7 ___B7 五、發明説明（15 ) 度（見圖5)，在電路101及5皆只延遲脈衝而未減少脈衝寬度。 由習用邏輯閘極電路所構成的脈衝寬度改變電路無法 實現此特點。 從圖7E所示的特性，脈衝寬度改變電路5不僅具有減少 脈衝寬度及滤波功能，亦有延遲功能。 換&之，由串聯基本單位元件1所配置的電路可作為具 延遲功能的脈衝寬度改變電路，作為具有延遲及濾波功能 的脈衝寬度改變電路，作為具延遲功能的濾波電路，或單 純作為延遲電路或延遲線路。-(第二實例p 根據本發明建構基本單位元件1的複合元件，可使用一 電容及電阻將其組合成一複合電路。惟，可由簡單元件形 成的複合元件無法令人滿意地展現此特點。在第二實例 中，將複合元件的特點實作為一單一電晶體閘極的電特性。 圖8A以側面圖說明在第二實例中所使用的M〇s電晶體 範例’而圖8B為一等效電路圖。 如圖8A所示，MOS電晶體的閘極結構由金屬所製成，此 類金屬如在一多晶矽（P〇LY-Si)上堆疊的鎢。因為此閘極結 構了利用一低金屬電阻與傳統的閘極特性，此閘極結構可 減少閘極電阻，並實作一高速電晶體。此外，在多晶碎與 金屬間的介面可形成一氧化物薄膜（薄氧化物）。 、在朝向MOS電晶體的通道區」從該金屬可看到以上結構 的閘極具有一 MIS結構。展現此結構電特性的等效電路， 係由互相並聯的一電容C及電阻R所組成。 -19 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 1269527 A7 B7 五、發明説明

如圖8B所示，此等效電路與第—實例中複合元件的電路 元件4的等效電H藉由使用金屬及多晶料為一電極 及另-電極而產生電容C’ i使用氧化膜作為絕緣膜。經 金屬與多晶矽間的氧化膜，藉由通道效應而產生電阻R。 在形成MOS電晶體的閘極步驟中，藉由只在多晶碎與金 屬間的介面形成-氧化膜’而得到此閘極結構。此形成步 驟幾乎與一般MOS電晶體形成步驟相同，其形狀亦同。 (第三實例） 如第一貫例，在電晶體的閘-極建構電路元件4，以得到 一複合元件時，為了檢測特性、在某些情況必須將一監控 器整合在一 1C晶片中，第三實例即相關此項配置。 圖9以方塊圖說明根據本發明第三實例之半導體積體電 路裝置範例。 Λ 即使利用具有如圖8Α及8Β閘極結構的部分M〇s電晶 體，以檢測一ic電晶體的特性，在一IC晶片6的部分亦會形 成-監控電路8，其包括由串聯基本單位元件i所備好的二 延遲線路7。並在延遲線路7供應一具短脈衝寬度的脈衝， 以監控脈衝減少比率。 、藉由監控是否得到想要的脈衝減少比率而獲致的資 訊’可將所獲致的資訊饋回1(2製造過程，或用以調 系統。 由 選 在調整電路系統上，適於基本單位元件丨的操作，為藉 使用如保險絲或將電阻程式化以開關電路，為電路系^ 取複合元件及類似元件。 “ ^ -20 - 1269527 A7 - B7 五、發明説明（17 ) 圖10說明在一已知延遲線路上，同時改變所有基本單位 元件1的電路元件4的電容C及電阻R時，脈衝減少比率的結 果。 縱座標以％代表脈衝減少，在輸入一 2奈秒脈衝至延遲線 路時，而100%意即脈衝消失。橫座標以埃代表電容C轉變 成氧化物薄膜的厚度（Teffect@Si02)。各電阻R為每單位面 積（μιη2)的電阻kD，作為一接觸電阻；面積增加，電阻即減 少 〇 由計算結果得知，如果延遲、線路的電阻R為10 kD · μιη2 或小於10 kQ · μπι2，不計電容C時脈衝的減少很小，基本 單位元件1的特性也微弱。相對地，如果電阻R高於10 ΙςΩ · μιη2，則基本單位元件1的特性即強烈。 - 雖然電容C及電阻R的值依照延遲線路的配置而改變，由 所算出的值可得到不同的減少。如圖9所示，藉由插入包括 延遲線路7的監控電路8，可以有效地掌控特性。 至於未使用脈衝寬度減少效應的電路，或一 LSI(大型積 體電路），亦可藉由監控電路8檢測脈衝寬度減少效應，藉 由控制製程而調整電容C及電阻R的值，及製造不用減少脈 衝寬度的系統。 亦可建構一種系統，其中脈衝寬度減少效應依部分LSI 而改變。 上述第一至第三實例可得到以下的效應。 根據第一實例，基本單位元件1由NMOS2及PMOS3所組 成，NMOS 2及PMOS 3具有閘極，各閘極包括電路元件4， -21 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 1269527 A7 _ _B7 明説明（18 ) '~" 其中並聯電容C及電阻R，以作為一等效電路。基本單位元 件1可根據一輸入脈衝寬度，在尾巴邊緣減少延遲D2，使 其小於脈衝前導邊緣的閘極延遲D 1。可使用此特性實作一 脈衝寬度改變電路5，以小於邏輯閘極電路的閘極延遲量的 量來減少脈衝寬度，原則上這在傳統上是不可能的。 此脈衝寬度改變電路5可實現一電路系統更小脈衝宽度 及更微調的設定，這在傳統上也是不可能的。這對被預測 會增加操作速度的電路系統非常有效。脈衝寬度改變電路5 亦可建構一種使用小類比量減少脈衝寬度的系統，此外， 脈衝寬度改鍰電路5可選擇性減少脈衝寬度，或消除脈衝本 身。 如圖13A、13B、14A、14B、15A及15B所示，由·於習用 脈衝寬度改變電路的配置，為合併一 and或OR閘與一包括 複數個邏輯閘極電路的延遲電路1〇1，所以需要大量電路元 件，而且太佔用空間。 惟，在第一實例所說明的脈衝寬度改變電路5可由串聯 基本單位元件1而得到，以致相較習用脈衝寬度改變電路， 可減少電路元件的數目。在第一實例所說明的脈衝寬度改 變電路5，相較習用脈衝寬度改變電路，在增加半導體積體 電路裝置的整合程度及減少晶片面積上更為有利。 根據弟·一貫例’一 MO S電晶體的閘極具有一導電多晶碎 層及金屬層的多層結構，此外t在導電多晶矽層及金屬層 間的介面亦配置電容及電阻元件。 在具有此閘極結構的MOS電晶體中，單以形成一閘極即 -22 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1269527 A7 - B7 五、發明説明（19 ) 可得到電路元件4，其中並聯電容C及電阻R作為一等效電 路。因此，無需加上任何額外電路即可得到第一實例所述 的脈衝寬度改變電路5。 根據第三實例，將第二實例所述的MIS電晶體所形成的 監控電路8整合入1C晶片6的部分區域，監控電路8且監控此 MIS電晶體的電容C及電阻R。在1C晶片6中，一脈衝延遲線 路的脈衝寬度減少量係根據監控結果（即由監控電路8所得 資訊）加以控制。 具有監控電路8的1C晶片6,可依據由監控電路8所得資訊 忽略或控制脈衝寬度的減少。- 本發明已由第一實例至第三實例加以說明，但並不限於 這些實例，不達背本發明的精神及範疇，本發明可·作多種 不同的改良。 例如，在以上實例中，基本單位元件1可如圖1A及1B所 示’以類似習用反轉電路的方式建構；或者如圖11所示， 以類似NAND閘的方式建構；或如圖12所示，以類似NOR 閘的方式建構。 在以上實例中，電晶體為一 MOS(金屬氧化物半導體）電 晶體。惟，閘絕緣膜並不限定為氧化物薄膜，只要可使閘 極與通道絕緣，可選用任何薄膜。換言之，只要是MIS(金 屬絕緣體半導體）電晶體，此電晶體可以屬任何型式。 、可適當合併以上的實例。 - 以上實例包括本發明多種不同階段，且亦可藉由適當結 合以上實例所揭示的組合元件而擷取本發明的不同階段。 -23 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

裝 訂

1269527 A7 B7 五、發明説明（20 ) 熟諳此藝者將很快明暸另外的優點及改良，因此本發明 其更廣泛的概念並不限定在以上所說明並展示的特定細節 及代表實例。因此，不脫離後附申請專利範圍及其同等物 所定義的一般創新概念的精神，可作多種不同的改良。 -24 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)

Claims (1)

1. A BCD

   06329號專利申請案 中文申請專利範圍替換本(95年7月) 六、申請專利範圍 1. 一種半導體積體電路裝置，包括： 複數個MIS電晶體，各MIS電晶體具有一包括電路元件 之閘極，此電路元件由其中並聯電容及電阻之等效電路 所代表；及 一包括邏輯閘極電路之積體電路單元，該邏輯閘極電 路由該複數個MIS電晶體之組合而配置，其中 該MIS電晶體之一閘極包括一導電多晶石夕層及一金屬 層，及 在導電多晶矽層與金屬層間之一介面具有電容及電阻 元件。 2. 如申請專利範圍第1項之裝置，其中 該複數個MIS電晶體同時包括P-及N-通道MIS電晶體， 及 該邏輯閘極電路包括由該P-及N-通道MIS電晶體之組 合而配置之反相器電路。 3. 如申請專利範圍第1項之裝置，其中 該複數個MIS電晶體同時包括P-及N-通道MIS電晶體， 及 該邏輯閘極電路包括該P-及N-通道MIS電晶體之組合 而配置之NAND閘極電路。 4. 如申請專利範圍第1項之裝置，其中 該複數個MIS電晶體同時包括P-及N-通道MIS電晶體， 及 該邏輯閘極電路包括由該P-及N-通道MIS電晶體之組 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）.

   1269527 合而配置之NOR閘極電路。 5. 如申請專利範圍第】項之裝置，其中該積體電路單元有一 脈衝改變功能，其中根據該輸入脈衝之脈衝寬度改 輸入脈衝之脈衝寬度。 ^ 6. 如申請專㈣圍第!項《裝置’其中該積體電路單元且有 -脈衝寬度改變功能’能根據一輸入脈衝之脈衝寬度， 選擇是否縮小該輸入脈衝之脈衝寬度，或消除該輸入脈 衝。 7·如申請專利範圍第：[項之裝置，其中該積體電路單元具有 一脈衝寬度改變功能，能根據一輸入脈衝之脈衝寬度， 選擇疋否維持或縮小該輸入脈衝之脈衝寬度。 8.如申請專利範圍第丨項之裝置，其中該積體電路單元具有 一脈衝覓度改變功能，能根據一輸入脈衝之脈衝寬度， 選擇是否維持該輸入脈衝之脈衝寬度、縮小該輸入：衝 之脈衝寬度’或消除該輸入脈衝。 9·如申請專利範圍第丨項之裝置，其中該積體電路單元具有 一遽波功此，能根據一輸入脈衝之脈衝寬度，選擇是否 通過或不通過該輸入脈衝。 10·如申請專利範圍第1項之裝置，其中該積體電路單元具有 一濾波功能，能根據一輸入脈衝之脈衝寬度，選擇是否 縮小該脈衝寬度並通過該輸入脈衝，或不通過該輸入脈 衝。 11 ·如申請專利範圍第1項之裝置，其中該積體電路單元具有 一脈衝寬度改變功能及滤波功能，能根據一輸入脈衝之 -2 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) A8

   申請專利範圍 Ϊ269527 脈衝寬度，選擇是否維持該脈衝寬度並通過該輸入脈 衝、縮小該脈衝寬度並通過該輸入脈衝，或不通過該輸 入脈衝。 12·如申請專利範圍第1項之裝置，其中該積體電路單元具有 延遲功能及濾波功能，能根據一輸入脈衝之脈衝寬 度’選擇是否在維持該脈衝寬度時，根據該邏輯閘極電 路之閘延遲量延遲該輸入脈衝，或不通過該輸入脈衝。 13.如申請專利範圍第1項之裝置，其中該積體電路單元具有 延遲功能及脈衝寬度改變功能，能根據一輸入脈衝之 脈衝寬度，選擇是否在維持該脈衝寬度時，根據該邏輯 閘極電路之閘延遲量延遲該輸入脈衝，或縮小該輸入脈 衝之脈衝寬度並通過該輸入脈衝。 14 ·如申请專利範圍第1項之裝置，其中該積體電路單元具有 一延遲功能、脈衝寬度改變功能，及濾波功能，能根據 一輸入脈衝之脈衝寬度，選擇是否在維持該脈衝寬度 時’根據該邏輯閘極電路之閘延遲量延遲該輸入脈衝， 或縮小該輸入脈衝之脈衝寬度並通過該輸入脈衝，或不 通過該輸入脈衝。 1 5.如申凊專利範圍第5項之裝置，其中該脈衝寬度改變功能 藉由小於該邏輯閘極電路之閘延遲量之量縮小一輸入脈 衝之脈衝冤度。 1 6.如申請專利範圍第】5項之裝置，其中該脈衝寬度改變功 能逐步縮小該輸入脈衝之脈衝寬度。 17.如申請專利範圍第16項之裝置，其中可隨意地抽取該逐 -3 - 本紙張尺度適用中國國家標準(CNS) A4規格(21〇χ297公釐) A B CD 1269527 六、申請專利範圍 步縮小之脈衝寬度。 18.如申請專利範圍第1項之裝.置，其中串聯該邏輯閘極電 路。 19·如申請專利範圍第丨項之裝置，其中由出現在該介面之絕 緣層取得該電容及電阻元件，該介面在導電多晶矽層與 金屬層之間。 20·如申請專利範圍第1項之裝置，尚包括： 一監控電路，其包括該複數個MIS電晶體，並可監控該 MIS電晶體之電容及電阻元件。 21 ·如申請專利範圍第2〇項之裝置，尚包括： 一脈衝延遲線路，由該邏輯閘極電路之組合而配置， 依監控該MIS電晶體之電容及電阻元件之結果，而控制該 脈衝延遲線路之脈衝減少。 22.如申請專利範圍第2〇項之裝置，其中該監控電路包括由 串聯該邏輯閘極電路而配置成一脈衝延遲線路。 23 ·如申請專利範圍第1項之裝置，其中該電阻元件具有一高 於10 1(Ω · μηι2之電阻。 24·如申請專利範圍第1項之裝置，其中該電阻元件具有一不 面於10 ΙίΩ · μιη2之電阻。 -4 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐)