JPS61123218A - 半導体論理回路 - Google Patents
半導体論理回路Info
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- JPS61123218A JPS61123218A JP59243307A JP24330784A JPS61123218A JP S61123218 A JPS61123218 A JP S61123218A JP 59243307 A JP59243307 A JP 59243307A JP 24330784 A JP24330784 A JP 24330784A JP S61123218 A JPS61123218 A JP S61123218A
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- Japan
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- input
- output
- input terminal
- transistor
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路に関し、特にｐ型及びｎ゛型ＭＩＳ電
界効果トランジスタ（ＭＴｎ９−？ＩＣＴ）を各々２す
組合せて排他的論理和（ｅｘｃｌｕｓｉｔｅ−０，１）
、若しくは排他的否定論理和（・ｘａｌｕｓｉマ・−
ＭＯＲ）を論理機能として有するようにした論理回路に
関する。
界効果トランジスタ（ＭＴｎ９−？ＩＣＴ）を各々２す
組合せて排他的論理和（ｅｘｃｌｕｓｉｔｅ−０，１）
、若しくは排他的否定論理和（・ｘａｌｕｓｉマ・−
ＭＯＲ）を論理機能として有するようにした論理回路に
関する。
第５図は従来のｓｘｏｌｕｇｉｖｓ−ＯＲ（ＩＩ！Ｘ−
０Ｒ）回路の一例、第６図は従来のｓｘｃｌｕｇ−１ｖ
ｅ−ＮＯＲ（ＩＸ−ＮＯＲ）回路のｍ−である。第５，
６図において１τｐ１パｐ２ｙ ”１１５ｐ ”ｐ４ｅ
Ｔｐ５はｐ型ＭＩＳ−’ ” ７％ ”ｎ、Ｉ ”！
１２？ Ｔｎ３．Ｔｎ４ｙ Ｔ！構成 はｎ型Ｍ工８−
Ｆｌｌ！Ｔを示Ｔ０ 通常、′ａ１の電源ｖＤＯは正電圧が印加され、第２の
電源ｖｓｓ は接地される。
０Ｒ）回路の一例、第６図は従来のｓｘｃｌｕｇ−１ｖ
ｅ−ＮＯＲ（ＩＸ−ＮＯＲ）回路のｍ−である。第５，
６図において１τｐ１パｐ２ｙ ”１１５ｐ ”ｐ４ｅ
Ｔｐ５はｐ型ＭＩＳ−’ ” ７％ ”ｎ、Ｉ ”！
１２？ Ｔｎ３．Ｔｎ４ｙ Ｔ！構成 はｎ型Ｍ工８−
Ｆｌｌ！Ｔを示Ｔ０ 通常、′ａ１の電源ｖＤＯは正電圧が印加され、第２の
電源ｖｓｓ は接地される。
このような構成において、第５図回路の動作を以下に説
明する。
明する。
今、入力端子ＢＣＬレベル″″０″か入力されている場
合、Ｐ型Ｍ工８−’Ｉ！ｌ＋ＴＴ およびＴｐｓはオ
ンであり、ｎ型Ｍ工５−ＩＦＩＴＴ およびτはオフ
である。このような状態において、入力端千人に信号Ｐ
が入力されるとＰのＨ又はＬに対応して？ｐ、、 Ｔユ
１ｔ”Ｐ５およびＴｎ、がオン又はオフ状態になる。こ
の場合、ＴＩ、２がオン、Ｔｎ２はオフであるために′
ｆ′１＞１と’Ｉ’ｒＬ１の組によって１段目のインバ
ータが形成され、その反転信号＠丁”がＴＩ、４ｇよび
Ｔ１４のゲートに入力される。さらに”ｐｓがオン、′
ｒユ、はオフであるためにＴＰ４とＴｎ４の組によって
２段目のインバータが形成され、反転信号下は非反転信
号Ｐとなり出力端子Ｘから出力される。このように入力
信号Ｐは２段のインバータを経て？（入力）→丁（１段
目）′→Ｐ（出力）となり出力端子Ｘより非反転出力Ｐ
として出力される◎一方、入力端子１にＲレペ／Ｉ／＠
１″が入力されている場合、Ｔｎ２およびＴｎ５はオン
であり、Ｔ、２およびＴｐ５はオフである。このような
状態において、前述と同様入力端千人に信号Ｐが入力さ
れる。
合、Ｐ型Ｍ工８−’Ｉ！ｌ＋ＴＴ およびＴｐｓはオ
ンであり、ｎ型Ｍ工５−ＩＦＩＴＴ およびτはオフ
である。このような状態において、入力端千人に信号Ｐ
が入力されるとＰのＨ又はＬに対応して？ｐ、、 Ｔユ
１ｔ”Ｐ５およびＴｎ、がオン又はオフ状態になる。こ
の場合、ＴＩ、２がオン、Ｔｎ２はオフであるために′
ｆ′１＞１と’Ｉ’ｒＬ１の組によって１段目のインバ
ータが形成され、その反転信号＠丁”がＴＩ、４ｇよび
Ｔ１４のゲートに入力される。さらに”ｐｓがオン、′
ｒユ、はオフであるためにＴＰ４とＴｎ４の組によって
２段目のインバータが形成され、反転信号下は非反転信
号Ｐとなり出力端子Ｘから出力される。このように入力
信号Ｐは２段のインバータを経て？（入力）→丁（１段
目）′→Ｐ（出力）となり出力端子Ｘより非反転出力Ｐ
として出力される◎一方、入力端子１にＲレペ／Ｉ／＠
１″が入力されている場合、Ｔｎ２およびＴｎ５はオン
であり、Ｔ、２およびＴｐ５はオフである。このような
状態において、前述と同様入力端千人に信号Ｐが入力さ
れる。
この場合には、”ｐ２および”ｐ５がオフであるために
前述の１段目、２段目のインバータは形成されず、代り
にち、がオンとなり、Ｔ□２がオンであることによって
τｐ４がオン、 Ｔｎ４はオフとなるのでτ、ＳとＴｎ
５の組によりインバータが形成される。
前述の１段目、２段目のインバータは形成されず、代り
にち、がオンとなり、Ｔ□２がオンであることによって
τｐ４がオン、 Ｔｎ４はオフとなるのでτ、ＳとＴｎ
５の組によりインバータが形成される。
従って、入力信号Ｐは１段のインバータご経てＰ（入力
）→Ｙ（出力］となり出力端子Ｘより反転出力Ｐとして
出力される。
）→Ｙ（出力］となり出力端子Ｘより反転出力Ｐとして
出力される。
第６図の従来回路も第５図回路の動作と同様なので説明
を省略するが、この場合には入力端千人に入力される。
を省略するが、この場合には入力端千人に入力される。
信号Ｐに対して、入力端子Ｂに＠０′が入力されている
と出力端子Ｘには第５図回路とは逆に反転出力下が出力
され、入力端子Ｂに′″１＃が入力されると非反転出力
Ｐが出力されるＯ 〔発明が解決しようとする問題点〕 上述した第５図、第６図の回路構成においては、例えば
入力端子Ｂが”０”の状態と１１″の状態とでは入力端
子Ａに入力される信号Ｐが出力されるまでの通過段故に
差が生じている。即ち、第５図回路の場合では、前述の
如く、入力端子Ｂが＠０”の場合には入力端子Ａの信号
Ｐはｐ−ｅτ−ｏｐとなりインバータ２段を経て出力さ
れ、一方、入力端子Ｂが“１ｍの場合には信号Ｐはｐ−
＋丁となりインバータ１段を経て出力される。
と出力端子Ｘには第５図回路とは逆に反転出力下が出力
され、入力端子Ｂに′″１＃が入力されると非反転出力
Ｐが出力されるＯ 〔発明が解決しようとする問題点〕 上述した第５図、第６図の回路構成においては、例えば
入力端子Ｂが”０”の状態と１１″の状態とでは入力端
子Ａに入力される信号Ｐが出力されるまでの通過段故に
差が生じている。即ち、第５図回路の場合では、前述の
如く、入力端子Ｂが＠０”の場合には入力端子Ａの信号
Ｐはｐ−ｅτ−ｏｐとなりインバータ２段を経て出力さ
れ、一方、入力端子Ｂが“１ｍの場合には信号Ｐはｐ−
＋丁となりインバータ１段を経て出力される。
このように他方の入力状態によつて非反転出力と反転出
力との通過段数に差があるために論理回路の設計上、伝
搬遅延時間の変動を考慮せねばならず全体としてシステ
ムのタイミング設計を厳しくする。即ち、システムの動
作速度の低下やサイクルタイムの増大などの問題を生ず
る。
力との通過段数に差があるために論理回路の設計上、伝
搬遅延時間の変動を考慮せねばならず全体としてシステ
ムのタイミング設計を厳しくする。即ち、システムの動
作速度の低下やサイクルタイムの増大などの問題を生ず
る。
さらに、入力から出力までの通過素子数が多いために伝
搬遅延時間を長くシ、かつ機能の高集積化の障害にもな
っている。
搬遅延時間を長くシ、かつ機能の高集積化の障害にもな
っている。
〔問題点を解決するための手段および作用〕本発明は上
述の問題点を解決した排他的論理和若しくは排他的否定
論理和機能を有する半導体論理回路であって、他方の人
力の状態によらず通過段数は１段のみでありかつ素子数
を少なくしこれにより伝搬遅延時間が短くなり機能の高
集積化が可能な論理回路を提供することであり、本発明
によれば、一方の入力端子にゲートを接続し他方の入力
端子にソース側を接続し出力端子にドレイン側を接続す
る第１のトランジスタ、該一方の入力端子にソース側を
接続し該他方の入力端子にゲートを接続し該出力端子に
ドレイン側を接続する第２のトランジスタ、該一方の入
力端子にゲートを接続し第２の電源にソース側を接続す
る第６のトランジスタ、および該、他方の入力端子にゲ
ートを接続し該第３のトランジスタのドレンン側にソー
ス側を接続し該出力端子にドレイン側を接続する第４の
トランジスタ、を具備することを特徴とする排他的論理
和機能を有する半導体論理回路が提供され、ざらに本発
明によれば、一方の入力端子にゲートを接続し出力端子
にドレイン側を接続する第１のトランジスタ、他方の入
力端子にゲートを接続し該第１のトランジスタのソース
側にドレイン側を接続し第１の電源にソース側を接続す
る第２のトランジスタ、該一方の入力端子にゲートを接
続し該他方の入力端子にソース側を接続し該出力端子に
ドレイン側を接続する第６のトランジスタ、および該一
方の入力端子にソース側を接続し該他方の入力端子にゲ
ートを接続し該出力端子にドレイン側を接続する第４の
トランジスタ、を具備することを特徴とする排他的否定
論理和機能を有する半導体論理回路が提供される。
述の問題点を解決した排他的論理和若しくは排他的否定
論理和機能を有する半導体論理回路であって、他方の人
力の状態によらず通過段数は１段のみでありかつ素子数
を少なくしこれにより伝搬遅延時間が短くなり機能の高
集積化が可能な論理回路を提供することであり、本発明
によれば、一方の入力端子にゲートを接続し他方の入力
端子にソース側を接続し出力端子にドレイン側を接続す
る第１のトランジスタ、該一方の入力端子にソース側を
接続し該他方の入力端子にゲートを接続し該出力端子に
ドレイン側を接続する第２のトランジスタ、該一方の入
力端子にゲートを接続し第２の電源にソース側を接続す
る第６のトランジスタ、および該、他方の入力端子にゲ
ートを接続し該第３のトランジスタのドレンン側にソー
ス側を接続し該出力端子にドレイン側を接続する第４の
トランジスタ、を具備することを特徴とする排他的論理
和機能を有する半導体論理回路が提供され、ざらに本発
明によれば、一方の入力端子にゲートを接続し出力端子
にドレイン側を接続する第１のトランジスタ、他方の入
力端子にゲートを接続し該第１のトランジスタのソース
側にドレイン側を接続し第１の電源にソース側を接続す
る第２のトランジスタ、該一方の入力端子にゲートを接
続し該他方の入力端子にソース側を接続し該出力端子に
ドレイン側を接続する第６のトランジスタ、および該一
方の入力端子にソース側を接続し該他方の入力端子にゲ
ートを接続し該出力端子にドレイン側を接続する第４の
トランジスタ、を具備することを特徴とする排他的否定
論理和機能を有する半導体論理回路が提供される。
第１図は第１の発明に係る排他的論理和機能【有する論
理回路の一実施例回路図である。＃！１図において、Ｔ
Ｉ）１ｓ”ｐ２はｐ型ＭＸ８−ＷＥＴ：、”ｎ、ｅ ”
ｎ２はｎ型ＭＩＩ９−ＩＦＩ’Ｅ’である。
理回路の一実施例回路図である。＃！１図において、Ｔ
Ｉ）１ｓ”ｐ２はｐ型ＭＸ８−ＷＥＴ：、”ｎ、ｅ ”
ｎ２はｎ型ＭＩＩ９−ＩＦＩ’Ｅ’である。
このような構成において、入力端子ＢにＬレベル＠０”
が入力されていると”ｐ２はオンとなり、Ｔｎ２はオフ
となる＠このような状態において、入力端千人に信号Ｐ
が入力されると、ＰのＨ又はＬに対応してで およびＴ
ｎ、がオン又はオフとなる◇この場合、で はオフとな
っているのでＴユ、の状態は出力に対して無効となり、
またＴｐ、のソースＳに接続された入力端子ＢはＴｐｌ
がオンのとき（信号Ｐが乙のとき）のみ出力端子と導通
ずる。
が入力されていると”ｐ２はオンとなり、Ｔｎ２はオフ
となる＠このような状態において、入力端千人に信号Ｐ
が入力されると、ＰのＨ又はＬに対応してで およびＴ
ｎ、がオン又はオフとなる◇この場合、で はオフとな
っているのでＴユ、の状態は出力に対して無効となり、
またＴｐ、のソースＳに接続された入力端子ＢはＴｐｌ
がオンのとき（信号Ｐが乙のとき）のみ出力端子と導通
ずる。
さらにＴＩ、２はオンとなつているので？ｐ□は転送ゲ
ートとして機能し、入力信号ＰのＨレベルはそのまま出
力端子Ｘに非反転出力Ｐとして出力され、一方、入力信
号ＰがＬレベルの場合には”ｐｌがオンし、Ｔｐ２もす
でにオンとなっているために出力側からＴｐｌおよび’
ｒｐ２ｆ：経て入力側に電荷を引抜くことになる。従っ
て、入力信号Ｐは転送ゲートとして機能する”Ｐ２と”
Ｐｌの並列１段分を経て出力されるので伝搬遅延時間を
短くすることができる。
ートとして機能し、入力信号ＰのＨレベルはそのまま出
力端子Ｘに非反転出力Ｐとして出力され、一方、入力信
号ＰがＬレベルの場合には”ｐｌがオンし、Ｔｐ２もす
でにオンとなっているために出力側からＴｐｌおよび’
ｒｐ２ｆ：経て入力側に電荷を引抜くことになる。従っ
て、入力信号Ｐは転送ゲートとして機能する”Ｐ２と”
Ｐｌの並列１段分を経て出力されるので伝搬遅延時間を
短くすることができる。
一方、入力端子ＢにＨレベル“１”が入力されていると
、前述とは逆にＴｐ２はオフとなり、Ｔｎ２、ユオッ、
！、ヶ、。ユ。ようヶ状態、おい工、１入力端子人に信
号Ｐが入力されるとＰのＨ又はＬに対応してＴｐ、およ
びＴ！ｌ、がオン又はオフとなる。この場合、Ｔ はオ
フとなっているのでＴｐ□に入力される信号Ｐは出力さ
れず、また”９１のソースＳに接続された入力端子Ｂは
Ｔｐｌがオンのとき（信号ＰがＬのときンのみ出力端子
Ｘと４通する。ざらにＴｎ２はオンとなっているので、
入力信号ＰのＨ又は乙に対応してオン・オフするＴｎ、
の出力は、出力端子Ｘと導通する。従ってＴｎｌはイン
バータとして機能し入力信号Ｐの反転出力ｙが出力され
る。入力信号ｒがＬレベルのときにけち、はオフとなり
Ｔ はオンとなるので”Ｅｌｌは転送ゲートとして機能
し入力端子Ｂの１１”が出力される◇従って入力信号Ｐ
はち、１段分のインバータ又は Ｔ１．の転送ゲートの
みなので前述と同様、伝搬遅延時間を短くすることがで
きる。
、前述とは逆にＴｐ２はオフとなり、Ｔｎ２、ユオッ、
！、ヶ、。ユ。ようヶ状態、おい工、１入力端子人に信
号Ｐが入力されるとＰのＨ又はＬに対応してＴｐ、およ
びＴ！ｌ、がオン又はオフとなる。この場合、Ｔ はオ
フとなっているのでＴｐ□に入力される信号Ｐは出力さ
れず、また”９１のソースＳに接続された入力端子Ｂは
Ｔｐｌがオンのとき（信号ＰがＬのときンのみ出力端子
Ｘと４通する。ざらにＴｎ２はオンとなっているので、
入力信号ＰのＨ又は乙に対応してオン・オフするＴｎ、
の出力は、出力端子Ｘと導通する。従ってＴｎｌはイン
バータとして機能し入力信号Ｐの反転出力ｙが出力され
る。入力信号ｒがＬレベルのときにけち、はオフとなり
Ｔ はオンとなるので”Ｅｌｌは転送ゲートとして機能
し入力端子Ｂの１１”が出力される◇従って入力信号Ｐ
はち、１段分のインバータ又は Ｔ１．の転送ゲートの
みなので前述と同様、伝搬遅延時間を短くすることがで
きる。
このように第１図回路では信号通過段数他方の入力の状
態によらず、転送ゲート１段分（入力端子Ｂの入力がＬ
レベルのときンか又はインバータ１段分（入力端子Ｂの
入力がＨレベルのとき）かの１段分のみであり、かつ入
力端子の負荷効果（本実施例では７１１？２個、転送ゲ
ート１個］が少なくないので伝搬遅延時間を均等化し、
かつ短くすることができて、論理設計上の不都合を一解
消することができ、さらに素子数が第５．６図の従来回
路に比べて半数以下となるので機能の高集積化が可能で
ある。
態によらず、転送ゲート１段分（入力端子Ｂの入力がＬ
レベルのときンか又はインバータ１段分（入力端子Ｂの
入力がＨレベルのとき）かの１段分のみであり、かつ入
力端子の負荷効果（本実施例では７１１？２個、転送ゲ
ート１個］が少なくないので伝搬遅延時間を均等化し、
かつ短くすることができて、論理設計上の不都合を一解
消することができ、さらに素子数が第５．６図の従来回
路に比べて半数以下となるので機能の高集積化が可能で
ある。
第２図は第２の発明に係る排他的否定論理和機能を有す
る論理回路の一実施例回路図である。第２図において、
第１図と同様Ｔｐ、ＩＴＩ）２はｐ型ＭｘＢ−ＦＥＴ、
Ｔ！１１．Ｔｎ２は！１型Ｍ ｒ Ｂ −’！ＷＴで
ある。
る論理回路の一実施例回路図である。第２図において、
第１図と同様Ｔｐ、ＩＴＩ）２はｐ型ＭｘＢ−ＦＥＴ、
Ｔ！１１．Ｔｎ２は！１型Ｍ ｒ Ｂ −’！ＷＴで
ある。
このような構成において、基本的動作は第１図回路と同
様なので説明を簡略化するが、入力端子ＢにＬレベル１
０１が入力された場合には、チ。
様なので説明を簡略化するが、入力端子ＢにＬレベル１
０１が入力された場合には、チ。
はオンとなりＴ！１２はオフとなる。このような状態に
おいて、入力端千人に信号Ｐが入力されるとＰのＥ又は
Ｌに対応してＴｐ、およびＴｎｌはオン又はオフとなる
。この場合、Ｔｎ２はオフしているので転送ゲートとし
て機能せず、そして入力端子ＡがＨのときはＴＩ）１は
オフとなりＴｎ、はオンとなるので出力端子Ｘから入力
端子ＢＧ、ニー電荷が引抜かれ出力に＠０′があられれ
る。従って、入力信号Ｐに・対して反転出力ｉが出力さ
れる。次に入力端子ＡがＬレベルになるとＴＩ）、はオ
ンとなりで□、はオフとなる◇従って”Ｐ２はすでにオ
ンとなっているので電源ｖＤＤから出力端子Ｘに電流が
流れまたＴユ。
おいて、入力端千人に信号Ｐが入力されるとＰのＥ又は
Ｌに対応してＴｐ、およびＴｎｌはオン又はオフとなる
。この場合、Ｔｎ２はオフしているので転送ゲートとし
て機能せず、そして入力端子ＡがＨのときはＴＩ）１は
オフとなりＴｎ、はオンとなるので出力端子Ｘから入力
端子ＢＧ、ニー電荷が引抜かれ出力に＠０′があられれ
る。従って、入力信号Ｐに・対して反転出力ｉが出力さ
れる。次に入力端子ＡがＬレベルになるとＴＩ）、はオ
ンとなりで□、はオフとなる◇従って”Ｐ２はすでにオ
ンとなっているので電源ｖＤＤから出力端子Ｘに電流が
流れまたＴユ。
はオフしているので電流は流れず、負荷容量をチャーシ
ア、プするので出力端子ＸはＨレベルとなる。即ち、入
力信号Ｐに対応して出力に非反転出力Ｐが出力される。
ア、プするので出力端子ＸはＨレベルとなる。即ち、入
力信号Ｐに対応して出力に非反転出力Ｐが出力される。
このようにＴｐ、の１段によってインバータが構成され
る。
る。
一方、入力端子ＢがＨレベル′１”のときはＴｐ２はオ
フとなり、Ｔ−２はオンとなる。このような状態におい
て、入力端子Ａに信号Ｐが入力されると、ＰがＨレベル
のときはち、はオンとなりかつＴｎ２はＴでにオンとな
っており転送ゲートとして機能しているので、入力端子
ＡのＨレベルと入力端子ＢのＨレベルとが並列に出力端
子Ｘにあられれ、負荷容量のチャーシア、プを早めるこ
とになり動作速度が高速化される。一方、入力端子Ａが
Ｌレベルのときはち、はオフとなるが丁でにＴ鳳２がオ
ンとなっているため転送ゲートとして機能し出力に”０
”があられれる。
フとなり、Ｔ−２はオンとなる。このような状態におい
て、入力端子Ａに信号Ｐが入力されると、ＰがＨレベル
のときはち、はオンとなりかつＴｎ２はＴでにオンとな
っており転送ゲートとして機能しているので、入力端子
ＡのＨレベルと入力端子ＢのＨレベルとが並列に出力端
子Ｘにあられれ、負荷容量のチャーシア、プを早めるこ
とになり動作速度が高速化される。一方、入力端子Ａが
Ｌレベルのときはち、はオフとなるが丁でにＴ鳳２がオ
ンとなっているため転送ゲートとして機能し出力に”０
”があられれる。
このように第２図回路では、第１図回路と同様、信号通
過段数が他方の入力の状態によらず転送ゲート１段分（
入力端子ＢがＨレベルのとき）か又はインバータ１段分
（入力端子ＢｆｆｉＬレベルのと含）かの１段分のみで
あり、前述と同様に入力端子の負荷効果が少ないので伝
搬遅延時間を短くすることができて論理設計上の不都合
を解消することができ、さらに素子数が第５，６図の従
来回路に比べて半数以下となるので機能の高集積化が可
能である。
過段数が他方の入力の状態によらず転送ゲート１段分（
入力端子ＢがＨレベルのとき）か又はインバータ１段分
（入力端子ＢｆｆｉＬレベルのと含）かの１段分のみで
あり、前述と同様に入力端子の負荷効果が少ないので伝
搬遅延時間を短くすることができて論理設計上の不都合
を解消することができ、さらに素子数が第５，６図の従
来回路に比べて半数以下となるので機能の高集積化が可
能である。
第３図（＋！り〜（ｅ）は第１図に示すＩＡＸ−ＯＲ回
路と第２図に示すＥＸ−ＮＯＲ回路とを０Ｍ０Ｓインバ
ータと共に相互接続した例であり、（α）ではＥＸ−Ｏ
Ｒおよび］！１Ｘ−ＮＯＲからＨレベルが出力され、（
ｂ）ではＥＸ−ＮＯＲおよびｌＸ−０Ｒから１１．ベル
が出力され、（Ｃ）ではＥＸ−ＯＲからＬレベル、ｌＸ
−ＮＯＲからＨレベルが出力される。図において、Ｐ型
およびｎ７３ＭＯ８−ＩＦＩＴに示される”ＯＮ’、”
０ＩＦＦ ”は、入力がＬ又はＨレベルのときの各Ｍ
ＯＳ −１ｆＥＴのオン・オフ状態を示したものである
。
路と第２図に示すＥＸ−ＮＯＲ回路とを０Ｍ０Ｓインバ
ータと共に相互接続した例であり、（α）ではＥＸ−Ｏ
Ｒおよび］！１Ｘ−ＮＯＲからＨレベルが出力され、（
ｂ）ではＥＸ−ＮＯＲおよびｌＸ−０Ｒから１１．ベル
が出力され、（Ｃ）ではＥＸ−ＯＲからＬレベル、ｌＸ
−ＮＯＲからＨレベルが出力される。図において、Ｐ型
およびｎ７３ＭＯ８−ＩＦＩＴに示される”ＯＮ’、”
０ＩＦＦ ”は、入力がＬ又はＨレベルのときの各Ｍ
ＯＳ −１ｆＥＴのオン・オフ状態を示したものである
。
（α）〜（Ｃ）で解るとおり人力状態がどのような組合
せであってもＭＯ３負荷駆動でさえあればＨＸ−ＯＲ，
ｘｘ−ｗｏｎ共にスタティック・パワーはゼロである。
せであってもＭＯ３負荷駆動でさえあればＨＸ−ＯＲ，
ｘｘ−ｗｏｎ共にスタティック・パワーはゼロである。
第４１ｉＵ（４）、 （Ａ）は第１ｖ！Ｊに示すＭＸ−
ＯＲ回路と第２図に示すＩＩ＋Ｘ−ＮＯＲ＠路の出力駆
動能力を強化させた回路例である。（α）はＥＸ−ＯＲ
とバイポーラトランジスタとの組合せ、（句はＥＸ−１
１０Ｒとバイポーラトランジスタとの組合せ例である。
ＯＲ回路と第２図に示すＩＩ＋Ｘ−ＮＯＲ＠路の出力駆
動能力を強化させた回路例である。（α）はＥＸ−ＯＲ
とバイポーラトランジスタとの組合せ、（句はＥＸ−１
１０Ｒとバイポーラトランジスタとの組合せ例である。
共にバイポーラトランジスタの相補型エミ、り７０ワ出
力となりているので０−ＭＯＳに比べて出力駆動能力が
大幅に向上し、スイッチング速度の高速化が可能である
。
力となりているので０−ＭＯＳに比べて出力駆動能力が
大幅に向上し、スイッチング速度の高速化が可能である
。
本発明によれば、入力信号が出力されるまでの通過段数
が他方の入力の状態によらず、１段のみに均等化されか
つ入力端子の負荷効果が少ないので伝搬遅延時間を短く
することができ、さらに素子数が従来回路に比べて半数
以下となるため機能の高集積化が可能な排他的論理和若
しくは排他的否定論理和機能ご有する論理回路を提供す
ることができる。
が他方の入力の状態によらず、１段のみに均等化されか
つ入力端子の負荷効果が少ないので伝搬遅延時間を短く
することができ、さらに素子数が従来回路に比べて半数
以下となるため機能の高集積化が可能な排他的論理和若
しくは排他的否定論理和機能ご有する論理回路を提供す
ることができる。
第１図は第１の発明に係る排他的論理和機能を有する半
導体論理回路の一実施例回路図、第２図は第２の発明に
係る排他的否定論理和機能？有する半４体論理回路の一
実施例回路図、第６図（α）〜（Ｃ）は第１図回路およ
び第２図回路と０−ＭＯＳインバータ回路との相互接続
？示す回路図、嵜す※第４図（α）、 （ｈ）は第１図
回路および第２ＦｙＪ回路と相補型バイポーラトランジ
スタとの組合せ例を示す回路図卆勿４で 第５図は従来の排他的論理和側能を有する半導体論理回
路の一例、および 第６図は従来の排他的否定論理和機能を有する半導体論
理回路の一例である。 （符号の説明〉 ＴＩ）１ ＝ Ｔｐ２．”ｐ５Ｔ Ｔｐ４１ Ｔｐ５・
・・ｐ型Ｍ工５−ＦＦ！ＴＴｎ１ ＋ Ｔｎ２＋ ＴＩ
ｉ３＋ Ｔｎ４． Ｔｎ５− ｎ ｉＭＭＩＳ −ＩＦ
ＩＩ！Ｔ嶋４図 （ａ） 第４図（ｂ）
導体論理回路の一実施例回路図、第２図は第２の発明に
係る排他的否定論理和機能？有する半４体論理回路の一
実施例回路図、第６図（α）〜（Ｃ）は第１図回路およ
び第２図回路と０−ＭＯＳインバータ回路との相互接続
？示す回路図、嵜す※第４図（α）、 （ｈ）は第１図
回路および第２ＦｙＪ回路と相補型バイポーラトランジ
スタとの組合せ例を示す回路図卆勿４で 第５図は従来の排他的論理和側能を有する半導体論理回
路の一例、および 第６図は従来の排他的否定論理和機能を有する半導体論
理回路の一例である。 （符号の説明〉 ＴＩ）１ ＝ Ｔｐ２．”ｐ５Ｔ Ｔｐ４１ Ｔｐ５・
・・ｐ型Ｍ工５−ＦＦ！ＴＴｎ１ ＋ Ｔｎ２＋ ＴＩ
ｉ３＋ Ｔｎ４． Ｔｎ５− ｎ ｉＭＭＩＳ −ＩＦ
ＩＩ！Ｔ嶋４図 （ａ） 第４図（ｂ）
Claims (1)
- 【特許請求の範囲】 １、一方の入力端子にゲートを接続し他方の入力端子に
ソース側を接続し出力端子にドレイン側を接続する第１
のトランジスタ、該一方の入力端子にソース側を接続し
該他方の入力端子にゲートを接続し、該出力端子にドレ
イン側を接続する第２のトランジスタ、該一方の入力端
子にゲートを接続し第２の電源にソース側を接続する第
３のトランジスタ、および該他方の入力端子にゲートを
接続し該第３のトランジスタのドレイン側にソース側を
接続し該出端子にドレイン側を接続する第４のトランジ
スタ、を具備することを特徴とする排他的論理和機能を
有する半導体論理回路。 ２、該第１および第２のトランジスタがｐ型ＭＩＳ電界
効果トランジスタにより構成される特許請求の範囲第１
項に記載の半導体論理回路。 ３、該第３および第４のトランジスタがｎ型ＭＩＳ電界
効果トランジスタにより構成される特許請求の範囲第１
項に記載の半導体論理回路。 ４、一方の入力端子にゲートを接続し出力端子にドレイ
ン側を接続する第１のトランジスタ、他方の入力端子に
ゲートを接続し該第１のトランジスタのソース側にドレ
イン側を接続し第１の電源にソース側を接続する第２の
トランジスタ、該一方の入力端子にゲートを接続し該他
方の入力端子にソース側を接続し該出力端子にドレイン
側を接続する第３のトランジスタ、および該一方の入力
端子にソース側を接続し該他方の入力端子にゲートを接
続し該出力端子にドレイン側を接続する第４のトランジ
スタ、を具備することを特徴とする排他的否定論理和機
能を有する半導体論理回路。 ５、該第１および第２のトランジスタがｐ型ＭＩＳ電界
効果トランジスタにより構成される特許請求の範囲第４
項に記載の半導体論理回路。 ６、該第３および第４のトランジスタがｎ型ＭＩＳ電界
効果トランジスタにより構成される特許請求の範囲第４
項に記載の半導体論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243307A JPS61123218A (ja) | 1984-11-20 | 1984-11-20 | 半導体論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243307A JPS61123218A (ja) | 1984-11-20 | 1984-11-20 | 半導体論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61123218A true JPS61123218A (ja) | 1986-06-11 |
Family
ID=17101885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59243307A Pending JPS61123218A (ja) | 1984-11-20 | 1984-11-20 | 半導体論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61123218A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6753695B2 (en) | 2001-03-29 | 2004-06-22 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device and pulse width changing circuit |
| EP2461483A1 (en) * | 2009-07-29 | 2012-06-06 | Kyocera Corporation | Transfer gate circuit, and power combining circuit, power amplifying circuit, transmission device, and communication device using the transfer gate circuit |
-
1984
- 1984-11-20 JP JP59243307A patent/JPS61123218A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6753695B2 (en) | 2001-03-29 | 2004-06-22 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device and pulse width changing circuit |
| KR100465082B1 (ko) * | 2001-03-29 | 2005-01-06 | 가부시끼가이샤 도시바 | 반도체 집적 회로 장치 및 펄스폭 변경 회로 |
| EP2461483A1 (en) * | 2009-07-29 | 2012-06-06 | Kyocera Corporation | Transfer gate circuit, and power combining circuit, power amplifying circuit, transmission device, and communication device using the transfer gate circuit |
| EP2461483A4 (en) * | 2009-07-29 | 2014-04-23 | Kyocera Corp | TRANSFER DOOR CIRCUIT, AND POWER COMBINATION CIRCUIT, POWER AMPLIFICATION CIRCUIT, TRANSMISSION DEVICE, AND COMMUNICATION DEVICE USING THE TRANSFER DOOR CIRCUIT |
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