JPH0666656B2 - シユミツトトリガ回路 - Google Patents
シユミツトトリガ回路Info
- Publication number
- JPH0666656B2 JPH0666656B2 JP25525585A JP25525585A JPH0666656B2 JP H0666656 B2 JPH0666656 B2 JP H0666656B2 JP 25525585 A JP25525585 A JP 25525585A JP 25525585 A JP25525585 A JP 25525585A JP H0666656 B2 JPH0666656 B2 JP H0666656B2
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- JP
- Japan
- Prior art keywords
- inverter circuit
- schmitt trigger
- circuit
- trigger circuit
- threshold voltage
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に相補型MOSトラン
ジスタ（以下CMOSと記す）構造を有するシュミットトリ
ガ回路に関するものである。
ジスタ（以下CMOSと記す）構造を有するシュミットトリ
ガ回路に関するものである。
一般にCMOSで構成されるシュミットトリガ回路は、第３
図に示すようにＰチャンネル型MOSトランジスタ（以下P
MOSと記す）ＱP1と、Ｎチャンネル型MOSトランジスタ
（以下NMOSと記す）ＱN1との直列回路、PMOS・ＱP2とNM
OS・ＱN2との直列回路を並列に配置し、それぞれのドレ
イン端子D1,D2を接続し、D2に信号反転用インバータINV
を介して出力端子OUTが接続される。INVの出力はＱP2及
びＱN2のゲートに帰還されるように接続される。またＱ
P1及びＱN2のゲートは入力端子INに接続されている。
図に示すようにＰチャンネル型MOSトランジスタ（以下P
MOSと記す）ＱP1と、Ｎチャンネル型MOSトランジスタ
（以下NMOSと記す）ＱN1との直列回路、PMOS・ＱP2とNM
OS・ＱN2との直列回路を並列に配置し、それぞれのドレ
イン端子D1,D2を接続し、D2に信号反転用インバータINV
を介して出力端子OUTが接続される。INVの出力はＱP2及
びＱN2のゲートに帰還されるように接続される。またＱ
P1及びＱN2のゲートは入力端子INに接続されている。
この、シュミットトリガ回路は、入力端子INに印加され
る入力電圧ＶINが低レベル（以下“L"と記す）の時、接
続点D1及びD2は高レベル（以下“H"と記す）であり、出
力端子OUTには“L"が出力されている。そして入力電圧
ＶINを“L"から徐々に増加させていくと、接続点D1,D2
の電位が低下し始め、さらに入力電圧ＶINが上昇し接続
点D1,D2の電位が信号反転用のインバータ回路INVのしき
い値電圧より低下すると、出力電圧ＶOUTが“H"に反転
する。この“H"がＱP2,QN2のゲートに印加されるため、
ＱP2がオフし、ＱN2がオンして接続点D1,D2の電位が急
激に低下し、出力電圧ＶOUTを安定せしめる。この時の
入力電圧ＶINがシュミットトリガ回路の上限しきい値電
圧ＶＴ ＋となる。
る入力電圧ＶINが低レベル（以下“L"と記す）の時、接
続点D1及びD2は高レベル（以下“H"と記す）であり、出
力端子OUTには“L"が出力されている。そして入力電圧
ＶINを“L"から徐々に増加させていくと、接続点D1,D2
の電位が低下し始め、さらに入力電圧ＶINが上昇し接続
点D1,D2の電位が信号反転用のインバータ回路INVのしき
い値電圧より低下すると、出力電圧ＶOUTが“H"に反転
する。この“H"がＱP2,QN2のゲートに印加されるため、
ＱP2がオフし、ＱN2がオンして接続点D1,D2の電位が急
激に低下し、出力電圧ＶOUTを安定せしめる。この時の
入力電圧ＶINがシュミットトリガ回路の上限しきい値電
圧ＶＴ ＋となる。
次にこの状態から入力電圧ＶINを減少させていくと、接
続点D1,D2の電位が上昇し始める。さらに入力電圧ＶIN
が低下し、接続点D1,D2の電位がインバータ回路INVのし
きい値電圧より上昇すると出力電圧ＶOUTが“L"に反転
する。この“L"がＱP2,QN2のゲートに印加されるため、
ＱP2がオンし、ＱN2がオフして接続点D1,D2の電位が急
激に上昇し出力電圧ＶOUTを安定せしめる。この時の入
力電圧ＶINがシュミットトリガ回路の下限しきい値電圧
ＶＴ −となる。
続点D1,D2の電位が上昇し始める。さらに入力電圧ＶIN
が低下し、接続点D1,D2の電位がインバータ回路INVのし
きい値電圧より上昇すると出力電圧ＶOUTが“L"に反転
する。この“L"がＱP2,QN2のゲートに印加されるため、
ＱP2がオンし、ＱN2がオフして接続点D1,D2の電位が急
激に上昇し出力電圧ＶOUTを安定せしめる。この時の入
力電圧ＶINがシュミットトリガ回路の下限しきい値電圧
ＶＴ −となる。
ここで、上限しきい値電圧ＶＴ ＋はＱP1のＷ／L,QN1の
Ｗ／ＬとＱP2のＷ／Ｌによって決まる。一方、下限しき
い値電圧ＶＴ −はＱP1のＷ／L,QN1のＷ／ＬとＱN2のＷ
／Ｌによって決まる。Ｗはトランジスタのチャンネル
幅、Ｌはトランジスタのチャンネル長である。
Ｗ／ＬとＱP2のＷ／Ｌによって決まる。一方、下限しき
い値電圧ＶＴ −はＱP1のＷ／L,QN1のＷ／ＬとＱN2のＷ
／Ｌによって決まる。Ｗはトランジスタのチャンネル
幅、Ｌはトランジスタのチャンネル長である。
上述した従来のシュミットトリガ回路においては、例え
ばヒステリシス幅△ＶＴ（＝ＶＴ ＋−ＶＴ −）を大きく
してノイズマージンを大きくしたい時に、ＶＴ ＋を高く
する場合は、ＱP1またはＱP2のＷ／Ｌを大きくするか、
ＱN1のＷ／Ｌを小さくする。またＶＴ −を低くする場合
は、ＱP1のＷ／Ｌを小さくするか、ＱN1またはＱN2のＷ
／Ｌを大きくする。しかしＱP1とＱN1のＷ／Ｌがしきい
値電圧ＶＴ ＋とＶＴ −の両方に関係しており且つ相反す
る条件を要求するため、ある一定のトランジスタサイズ
内で所望のしきい値電圧を実現すするには極めて困難で
あった。
ばヒステリシス幅△ＶＴ（＝ＶＴ ＋−ＶＴ −）を大きく
してノイズマージンを大きくしたい時に、ＶＴ ＋を高く
する場合は、ＱP1またはＱP2のＷ／Ｌを大きくするか、
ＱN1のＷ／Ｌを小さくする。またＶＴ −を低くする場合
は、ＱP1のＷ／Ｌを小さくするか、ＱN1またはＱN2のＷ
／Ｌを大きくする。しかしＱP1とＱN1のＷ／Ｌがしきい
値電圧ＶＴ ＋とＶＴ −の両方に関係しており且つ相反す
る条件を要求するため、ある一定のトランジスタサイズ
内で所望のしきい値電圧を実現すするには極めて困難で
あった。
本発明の目的はCMOS構造を有する集積回路のシュミット
トリガ回路の上限しきい値電圧ＶＴ ＋及び下限しきい値
電圧ＶＴ −をそれぞれ別の条件によって設定できるシュ
ミットトリガ回路を提供することにある。
トリガ回路の上限しきい値電圧ＶＴ ＋及び下限しきい値
電圧ＶＴ −をそれぞれ別の条件によって設定できるシュ
ミットトリガ回路を提供することにある。
本発明によれば、シュミットトリガ回路における下限し
きい値電圧を持つ第１インバータ回路と、シュミットト
リガ回路における上限しきい値電圧を持つ第２インバー
タ回路と、ソースが前記第１インバータ回路の出力端に
接続された第１導電型の第1MOSトランジスタと、ソース
が前記第２インバータ回路の出力端子に接続されドレイ
ンが前記第1MOSトランジスタのドレインに共通接続され
た第２導電型の第2MOSトランジスタとを有し、第１及び
第２インバータ回路の入力端と、第１及び第2MOSトラン
ジスタのゲートとが入力端子に共通接続されていること
を特徴とするシュミットトリガ回路を得ることが出来
る。
きい値電圧を持つ第１インバータ回路と、シュミットト
リガ回路における上限しきい値電圧を持つ第２インバー
タ回路と、ソースが前記第１インバータ回路の出力端に
接続された第１導電型の第1MOSトランジスタと、ソース
が前記第２インバータ回路の出力端子に接続されドレイ
ンが前記第1MOSトランジスタのドレインに共通接続され
た第２導電型の第2MOSトランジスタとを有し、第１及び
第２インバータ回路の入力端と、第１及び第2MOSトラン
ジスタのゲートとが入力端子に共通接続されていること
を特徴とするシュミットトリガ回路を得ることが出来
る。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すCMOS構造を有する集積
回路のシュミットトリガ回路である。シュミットトリガ
回路における下限しきい値電圧ＶＴ −を持つインバータ
回路NV1と、上限しきい値電圧ＶＴ ＋を持つインバータ
回路NV2を並列に配置し、それぞれの入力端は入力端子I
Nに接続される。PMOS・ＱP10のソースはインバータ回路
NV1の出力端に接続され、ゲートはNMOS・ＱN10のゲート
と共通接続され、さらに入力端子INに接続される。Ｑ
N10のソースはインバータ回路NV2の出力端に接続され、
ドレインＱP10のドレインと共通接続され、さらにイン
バータ回路NV3の入力端に接続される。インバータ回路N
V3の出力端は出力端子OUTは接続される。
回路のシュミットトリガ回路である。シュミットトリガ
回路における下限しきい値電圧ＶＴ −を持つインバータ
回路NV1と、上限しきい値電圧ＶＴ ＋を持つインバータ
回路NV2を並列に配置し、それぞれの入力端は入力端子I
Nに接続される。PMOS・ＱP10のソースはインバータ回路
NV1の出力端に接続され、ゲートはNMOS・ＱN10のゲート
と共通接続され、さらに入力端子INに接続される。Ｑ
N10のソースはインバータ回路NV2の出力端に接続され、
ドレインＱP10のドレインと共通接続され、さらにイン
バータ回路NV3の入力端に接続される。インバータ回路N
V3の出力端は出力端子OUTは接続される。
次に本実施例の動作を説明する。
第１図において入力端子INに“L"が入力されると、Ｑ
P10がオンし、ＱN10がオフする。また、インバータ回路
NV1の出力電圧V1及びインバータ回路NV2の出力電圧V
2は、それぞれインバータ回路NV1,NV2によって入力電圧
ＶINが反転されて“H"となり、V1はさらにＱP10を通っ
てNV3に入力されるので、出力電圧ＶOUTは“L"になる。
P10がオンし、ＱN10がオフする。また、インバータ回路
NV1の出力電圧V1及びインバータ回路NV2の出力電圧V
2は、それぞれインバータ回路NV1,NV2によって入力電圧
ＶINが反転されて“H"となり、V1はさらにＱP10を通っ
てNV3に入力されるので、出力電圧ＶOUTは“L"になる。
そしてこの状態から入力電圧ＶINを徐々に増加させてい
き、ＶIN＝ＶＴ −になると、V1が“H"から“L"に反転す
る。本回路において、NV1,QP10及びＱN10は、ＱP10がオ
ンからオフ,QN10からオフからオンへ切り換わる時間よ
りV1が“H"から“L"に反転する時に要するNV1の伝達遅
延時間の方が十分大きくなるように設計しておく。これ
を実現するための方法としては、インバータ回路NV1の
出力端とＱP10のソースとの間にMOSトランジスタ等で容
量を付加することなどがある。従ってV1（＝“L"）はＱ
P10によりしゃ断されるが、ＱN10はオンしているのでイ
ンバータ回路NV3の入力端にはV2（＝“H"）が印加され
ており、出力電圧ＶOUTは“L"を保持している。さらに
入力電圧ＶINを増加させ、ＶIN＝ＶＴ ＋になるとV2が
“H"から“L"に反転し、この結果、V2（＝“L"）がNV3
により反転し、ＶOUTは“H"となる。
き、ＶIN＝ＶＴ −になると、V1が“H"から“L"に反転す
る。本回路において、NV1,QP10及びＱN10は、ＱP10がオ
ンからオフ,QN10からオフからオンへ切り換わる時間よ
りV1が“H"から“L"に反転する時に要するNV1の伝達遅
延時間の方が十分大きくなるように設計しておく。これ
を実現するための方法としては、インバータ回路NV1の
出力端とＱP10のソースとの間にMOSトランジスタ等で容
量を付加することなどがある。従ってV1（＝“L"）はＱ
P10によりしゃ断されるが、ＱN10はオンしているのでイ
ンバータ回路NV3の入力端にはV2（＝“H"）が印加され
ており、出力電圧ＶOUTは“L"を保持している。さらに
入力電圧ＶINを増加させ、ＶIN＝ＶＴ ＋になるとV2が
“H"から“L"に反転し、この結果、V2（＝“L"）がNV3
により反転し、ＶOUTは“H"となる。
次に入力電圧ＶINを“H"から徐々に減少させていき、Ｖ
IN＝ＶＴ ＋になると、V2が“L"から“H"に反転する。本
回路においてNV2,QP10及びＱN10は、ＱP10がオフからオ
ン,QN10がオンからオフへ切り換わる時間より、V2が
“L"から“H"に反転する時に要するNV1の伝達遅延時間
の方が十分大きくなるように設計しておく。これを実現
するため方法は、前述のＶINが増加していく時と同様で
ある。
IN＝ＶＴ ＋になると、V2が“L"から“H"に反転する。本
回路においてNV2,QP10及びＱN10は、ＱP10がオフからオ
ン,QN10がオンからオフへ切り換わる時間より、V2が
“L"から“H"に反転する時に要するNV1の伝達遅延時間
の方が十分大きくなるように設計しておく。これを実現
するため方法は、前述のＶINが増加していく時と同様で
ある。
従ってV2（＝“H"）はＱN10によりしゃ断されるが、Ｑ
P10はオンしているのでインバータ回路NV3の入力端には
V1（＝“L"）が印加されており、出力電圧ＶOUTは“H"
を保持している。さらにＶINを減少させ、ＶIN＝ＶＴ −
になると、V1が“L"から“H"に反転し、この結果V1（＝
“H"）がインバータ回路NV3により反転し、出力電圧Ｖ
OUTは“L"となる。
P10はオンしているのでインバータ回路NV3の入力端には
V1（＝“L"）が印加されており、出力電圧ＶOUTは“H"
を保持している。さらにＶINを減少させ、ＶIN＝ＶＴ −
になると、V1が“L"から“H"に反転し、この結果V1（＝
“H"）がインバータ回路NV3により反転し、出力電圧Ｖ
OUTは“L"となる。
この回路においては、下限しきい値電圧ＶＴはインバー
タ回路NV1を構成しているPMOSトランジスタのＷ／ＬとN
MOSトランジスタのＷ／Ｌの比で決定し、上限しきい値
電圧ＶＴ ＋はインバータ回路NV2を構成しているPMOSト
ランジスタのＷ／ＬとNMOSトランジスタのＷ／Ｌの比で
決定される。
タ回路NV1を構成しているPMOSトランジスタのＷ／ＬとN
MOSトランジスタのＷ／Ｌの比で決定し、上限しきい値
電圧ＶＴ ＋はインバータ回路NV2を構成しているPMOSト
ランジスタのＷ／ＬとNMOSトランジスタのＷ／Ｌの比で
決定される。
以上説明したように本発明は、シュミットトリガ回路の
下限しきい値電圧及び上限しきい値電圧がそれぞれ別の
条件によって決まるため、所望のしきい値電圧を簡単に
設定でき、またノイズマージンを大きくするためにヒス
テリシス幅を広くすることも容易にできる効果がある。
下限しきい値電圧及び上限しきい値電圧がそれぞれ別の
条件によって決まるため、所望のしきい値電圧を簡単に
設定でき、またノイズマージンを大きくするためにヒス
テリシス幅を広くすることも容易にできる効果がある。
第１図は本発明の一実施例のシュミットトリガ回路を示
す回路図、第２図は第１図のシュミットトリガ回路のヒ
ステリシス特性を示す入出力特性図、第３図は従来のシ
ュミットトリガ回路を示す回路図である。 IN……入力端子、OUT……出力端子、ＶIN……入力電
圧、ＶOUT……出力電圧、ＱP1,QP2,QP10……Ｐチャンネ
ル型MOSトランジスタ、ＱN1,QN2,QN10……Ｎチャンネル
型MOSトランジスタ、INV,NV1,NV2,NV3……インバータ回
路。
す回路図、第２図は第１図のシュミットトリガ回路のヒ
ステリシス特性を示す入出力特性図、第３図は従来のシ
ュミットトリガ回路を示す回路図である。 IN……入力端子、OUT……出力端子、ＶIN……入力電
圧、ＶOUT……出力電圧、ＱP1,QP2,QP10……Ｐチャンネ
ル型MOSトランジスタ、ＱN1,QN2,QN10……Ｎチャンネル
型MOSトランジスタ、INV,NV1,NV2,NV3……インバータ回
路。
Claims (2)
- 【請求項１】第１のしきい値電圧を持つ第１インバータ
回路と、第２のしきい値電圧を持つ第２インバータ回路
と、ソースが前記第１インバータ回路の出力端に接続さ
れた第１導電型の第1MOSトランジスタと、ソースが前記
第２インバータ回路の出力端に接続されドレインが前記
第1MOSトランジスタのドレインに共通接続された第２導
電型の第2MOSトランジスタとを有し、前記第１及び第２
インバータ回路の入力端と前記第１及び第2MOSトランジ
スタのゲートとが入力端子に共通接続され、前記入力端
子に印加される入力信号にもとづき、前記第１及び第2M
OSトランジスタがオンからオフ、オフからオンへ切り替
わる時間よりも前記第１及び第２インバータ回路の出力
が反転するに要する伝達遅延時間の方が大きく設定され
ていることを特徴とするシュミットトリガ回路。 - 【請求項２】前記第１及び第２インバータの出力端にそ
れぞれ容量素子が接続されていることを特徴とする特許
請求の範囲１記載のシュミットトリガ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25525585A JPH0666656B2 (ja) | 1985-11-13 | 1985-11-13 | シユミツトトリガ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25525585A JPH0666656B2 (ja) | 1985-11-13 | 1985-11-13 | シユミツトトリガ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62114317A JPS62114317A (ja) | 1987-05-26 |
| JPH0666656B2 true JPH0666656B2 (ja) | 1994-08-24 |
Family
ID=17276199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25525585A Expired - Lifetime JPH0666656B2 (ja) | 1985-11-13 | 1985-11-13 | シユミツトトリガ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666656B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5524493A (en) * | 1991-09-03 | 1996-06-11 | Aichi Tokei Denki Co., Ltd. | Electromagnetic flowmeter |
| JP2005260602A (ja) * | 2004-03-11 | 2005-09-22 | Seiko Epson Corp | 高ヒステリシス幅入力回路 |
| JP5762230B2 (ja) * | 2011-09-16 | 2015-08-12 | ラピスセミコンダクタ株式会社 | シュミットインバータ回路及び半導体装置 |
-
1985
- 1985-11-13 JP JP25525585A patent/JPH0666656B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62114317A (ja) | 1987-05-26 |
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