JP3071034B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、メモリ等の半導体集積
回路に内蔵され、内部データに対応する信号を外部に出
力するための出力バッファ回路に関する。
回路に内蔵され、内部データに対応する信号を外部に出
力するための出力バッファ回路に関する。
【０００２】
【従来の技術】通常、半導体メモリ装置のメモリセルか
ら読み出されるデータは、センスアンプから出力端子を
介して、外部のバスライン等に出力される。このような
データの出力過程には、データ信号を増幅して大きな駆
動能力を得るための出力バッファ回路が設けられる。一
般に出力バッファ回路は、電源と接地点との間に直列接
続される一対のＭＯＳトランジスタのゲートを内部デー
タを受けるＣＭＯＳ回路の出力で駆動するように構成さ
れる。しかしながら、この場合には、内部データの反転
に伴うＣＭＯＳ回路の反転の際に出力側のＭＯＳトラン
ジスタを流れる電流が大きくなるため、電源ラインやデ
ータラインにノイズが重畳する虞れがある。そこで、出
力側のＭＯＳトランジスタのゲートを駆動するＣＭＯＳ
回路の動作を緩慢にしてトランジスタを流れる電流を制
限することが考えられている。
ら読み出されるデータは、センスアンプから出力端子を
介して、外部のバスライン等に出力される。このような
データの出力過程には、データ信号を増幅して大きな駆
動能力を得るための出力バッファ回路が設けられる。一
般に出力バッファ回路は、電源と接地点との間に直列接
続される一対のＭＯＳトランジスタのゲートを内部デー
タを受けるＣＭＯＳ回路の出力で駆動するように構成さ
れる。しかしながら、この場合には、内部データの反転
に伴うＣＭＯＳ回路の反転の際に出力側のＭＯＳトラン
ジスタを流れる電流が大きくなるため、電源ラインやデ
ータラインにノイズが重畳する虞れがある。そこで、出
力側のＭＯＳトランジスタのゲートを駆動するＣＭＯＳ
回路の動作を緩慢にしてトランジスタを流れる電流を制
限することが考えられている。
【０００３】図２は、出力側に流れる電流を制限するよ
うにした出力バッファ回路の構成を示す回路図である。
出力側のＰチャンネル型のＭＯＳトランジスタ１とＮチ
ャンネル型のＭＯＳトランジスタ２とは、電源と接地点
との間に直列接続され、この接続点から外部に出力が供
給される。これらのＭＯＳトランジスタ１、２のゲート
には、それぞれ内部回路からのデータ信号を受けるＣＭ
ＯＳ回路３、４の出力が与えられ、データの変動に応答
して各ＭＯＳトランジスタ１、２が駆動される。また、
ＭＯＳトランジスタ１を駆動するＣＭＯＳ回路３のＮチ
ャンネル側には、電流容量が異なる２つのＮチャンネル
型ＭＯＳトランジスタ５、６が並列に接続され、同様に
して、ＭＯＳトランジスタ２を駆動するＣＭＯＳ回路４
のＰチャンネル側に、電流容量が異なる２つのＰチャン
ネル型ＭＯＳトランジスタ７、８が並列に接続される。
そして、ＭＯＳトランジスタ６、８のゲートがそれぞれ
のドレインに接続され、ＭＯＳトランジスタ５、７のゲ
ートには、所定のレベルに固定された制御電圧ＶD2、Ｖ
D1がそれぞれ印加される。ここで、ＭＯＳトランジスタ
５、７は、ＭＯＳトランジスタ６、８と比較して電流容
量が大きく設定されており、ＭＯＳトランジスタ５、７
がオフしたときにはＣＭＯＳ回路３、４に流れる電流が
制限される。
うにした出力バッファ回路の構成を示す回路図である。
出力側のＰチャンネル型のＭＯＳトランジスタ１とＮチ
ャンネル型のＭＯＳトランジスタ２とは、電源と接地点
との間に直列接続され、この接続点から外部に出力が供
給される。これらのＭＯＳトランジスタ１、２のゲート
には、それぞれ内部回路からのデータ信号を受けるＣＭ
ＯＳ回路３、４の出力が与えられ、データの変動に応答
して各ＭＯＳトランジスタ１、２が駆動される。また、
ＭＯＳトランジスタ１を駆動するＣＭＯＳ回路３のＮチ
ャンネル側には、電流容量が異なる２つのＮチャンネル
型ＭＯＳトランジスタ５、６が並列に接続され、同様に
して、ＭＯＳトランジスタ２を駆動するＣＭＯＳ回路４
のＰチャンネル側に、電流容量が異なる２つのＰチャン
ネル型ＭＯＳトランジスタ７、８が並列に接続される。
そして、ＭＯＳトランジスタ６、８のゲートがそれぞれ
のドレインに接続され、ＭＯＳトランジスタ５、７のゲ
ートには、所定のレベルに固定された制御電圧ＶD2、Ｖ
D1がそれぞれ印加される。ここで、ＭＯＳトランジスタ
５、７は、ＭＯＳトランジスタ６、８と比較して電流容
量が大きく設定されており、ＭＯＳトランジスタ５、７
がオフしたときにはＣＭＯＳ回路３、４に流れる電流が
制限される。
【０００４】ＭＯＳトランジスタ５、７のゲートに与え
られる制御電圧ＶD2、ＶD1は、図３に示すように、ゲー
トをドレインに接続した適数個のＭＯＳトランジスタが
抵抗と直列に接続されたレベルシフト回路９、１０によ
り与えられ、電源電圧ＶCCや各ＭＯＳトランジスタの閾
値電圧ＶTP、ＶTNの変動に従って変化するように構成さ
れる。例えば、電源電圧ＶCCの上昇により制御電圧ＶD1
が高くなると、ＭＯＳトランジスタ７がオフするために
ＣＭＯＳ回路４に電流が流れにくくなり、反転動作が緩
慢になる。また、Ｎチャンネル型のＭＯＳトランジスタ
の閾値電圧ＶTNが低くなると、レベルシフト回路９での
シフト量が小さくなり、制御電圧ＶD1が高くなるためＣ
ＭＯＳ回路７に流れる電流が制限される。即ち、電源電
圧ＶCCの上昇や閾値電圧ＶTP、ＶTNの低下によりＣＭＯ
Ｓ回路３、４が動作しやすくなったときに電流容量の大
きいＭＯＳトランジスタ５、７をオフさせることによ
り、ＣＭＯＳ回路３、４に流れる電流を制限して出力部
分の急峻な変化を防止するようにしている。このような
出力バッファ回路によると、各ＭＯＳトランジスタの動
作条件が理想的状態にあるときにはＭＯＳトランジスタ
５、７がオン状態となり、所望の動作特性を示すことに
なるが、製造ばらつき等によりＭＯＳトランジスタの閾
値電圧がずれたり、温度変化等で電源電圧が変動してＣ
ＭＯＳ回路３、４の反転動作が急峻になったときにはＭ
ＯＳトランジスタ５、７がオフしてＣＭＯＳ回路３、４
に流れる電流を抑圧して反転動作を緩慢にするため、出
力側に流れる電流が抑圧されてノイズの発生が低減され
る。
られる制御電圧ＶD2、ＶD1は、図３に示すように、ゲー
トをドレインに接続した適数個のＭＯＳトランジスタが
抵抗と直列に接続されたレベルシフト回路９、１０によ
り与えられ、電源電圧ＶCCや各ＭＯＳトランジスタの閾
値電圧ＶTP、ＶTNの変動に従って変化するように構成さ
れる。例えば、電源電圧ＶCCの上昇により制御電圧ＶD1
が高くなると、ＭＯＳトランジスタ７がオフするために
ＣＭＯＳ回路４に電流が流れにくくなり、反転動作が緩
慢になる。また、Ｎチャンネル型のＭＯＳトランジスタ
の閾値電圧ＶTNが低くなると、レベルシフト回路９での
シフト量が小さくなり、制御電圧ＶD1が高くなるためＣ
ＭＯＳ回路７に流れる電流が制限される。即ち、電源電
圧ＶCCの上昇や閾値電圧ＶTP、ＶTNの低下によりＣＭＯ
Ｓ回路３、４が動作しやすくなったときに電流容量の大
きいＭＯＳトランジスタ５、７をオフさせることによ
り、ＣＭＯＳ回路３、４に流れる電流を制限して出力部
分の急峻な変化を防止するようにしている。このような
出力バッファ回路によると、各ＭＯＳトランジスタの動
作条件が理想的状態にあるときにはＭＯＳトランジスタ
５、７がオン状態となり、所望の動作特性を示すことに
なるが、製造ばらつき等によりＭＯＳトランジスタの閾
値電圧がずれたり、温度変化等で電源電圧が変動してＣ
ＭＯＳ回路３、４の反転動作が急峻になったときにはＭ
ＯＳトランジスタ５、７がオフしてＣＭＯＳ回路３、４
に流れる電流を抑圧して反転動作を緩慢にするため、出
力側に流れる電流が抑圧されてノイズの発生が低減され
る。
【０００５】
【発明が解決しようとする課題】しかしながら、ＭＯＳ
トランジスタの閾値電圧が所定の値を示したとしても、
製造ばらつきにより相互コンダクタンスが大きくなる
と、ＭＯＳトランジスタを流れる電流が増大するにも拘
わらずＣＭＯＳ回路３、４に接続されるＭＯＳトランジ
スタ５、７がオフ状態にならない。このため、ＣＭＯＳ
回路３、４の反転動作が急峻になり、出力側に流れる電
流を抑圧することができない。即ち、レベルシフト回路
９、１０から得られる制御電圧ＶD2、ＶD1は、ＭＯＳト
ランジスタの相互コンダクタンスが変動したとしても閾
値電圧ＶTP、ＶTN及び電源電圧ＶCCの変動がなければ一
定レベルを維持することになるため、相互コンダクタン
スの変動に対応することができない。
トランジスタの閾値電圧が所定の値を示したとしても、
製造ばらつきにより相互コンダクタンスが大きくなる
と、ＭＯＳトランジスタを流れる電流が増大するにも拘
わらずＣＭＯＳ回路３、４に接続されるＭＯＳトランジ
スタ５、７がオフ状態にならない。このため、ＣＭＯＳ
回路３、４の反転動作が急峻になり、出力側に流れる電
流を抑圧することができない。即ち、レベルシフト回路
９、１０から得られる制御電圧ＶD2、ＶD1は、ＭＯＳト
ランジスタの相互コンダクタンスが変動したとしても閾
値電圧ＶTP、ＶTN及び電源電圧ＶCCの変動がなければ一
定レベルを維持することになるため、相互コンダクタン
スの変動に対応することができない。
【０００６】そこで本発明は、ＭＯＳトランジスタの閾
値電圧や電源電圧の変動に加えて、ＭＯＳトランジスタ
の相互コンダクタンスの変動にも対応可能にすることを
目的とする。
値電圧や電源電圧の変動に加えて、ＭＯＳトランジスタ
の相互コンダクタンスの変動にも対応可能にすることを
目的とする。
【０００７】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、第１の電位と第２の電位との間にＰチャンネル型及
びＮチャンネル型の一対のＭＯＳトランジスタが直列接
続され、データ信号を受けるＣＭＯＳ回路の出力により
各ＭＯＳトランジスタのゲートが駆動されて、一対のＭ
ＯＳトランジスタの接続点よりデータ信号に従う出力を
得る出力バッファ回路において、駆動能力が互いに異な
り、上記ＣＭＯＳ回路のＰチャンネル側あるいはＮチャ
ンネル側にそれぞれ直列接続されてＣＭＯＳ回路に流れ
る電流を制御する第１及び第２のＭＯＳトランジスタ
と、ゲート、ソース間の電位差が固定されたＭＯＳトラ
ンジスタ及び抵抗素子が直列接続され、接続点より上記
第１の電位から上記第２の電位までの間の一電位を発生
する分圧回路と、この分圧回路が発生する一電位を受
け、出力を上記第１のＭＯＳトランジスタのゲートに与
えるインバータと、を備え、上記第１のＭＯＳトランジ
スタは、上記第２のＭＯＳトランジスタに比して駆動能
力が大きく設定されることにある。
解決するために成されたもので、その特徴とするところ
は、第１の電位と第２の電位との間にＰチャンネル型及
びＮチャンネル型の一対のＭＯＳトランジスタが直列接
続され、データ信号を受けるＣＭＯＳ回路の出力により
各ＭＯＳトランジスタのゲートが駆動されて、一対のＭ
ＯＳトランジスタの接続点よりデータ信号に従う出力を
得る出力バッファ回路において、駆動能力が互いに異な
り、上記ＣＭＯＳ回路のＰチャンネル側あるいはＮチャ
ンネル側にそれぞれ直列接続されてＣＭＯＳ回路に流れ
る電流を制御する第１及び第２のＭＯＳトランジスタ
と、ゲート、ソース間の電位差が固定されたＭＯＳトラ
ンジスタ及び抵抗素子が直列接続され、接続点より上記
第１の電位から上記第２の電位までの間の一電位を発生
する分圧回路と、この分圧回路が発生する一電位を受
け、出力を上記第１のＭＯＳトランジスタのゲートに与
えるインバータと、を備え、上記第１のＭＯＳトランジ
スタは、上記第２のＭＯＳトランジスタに比して駆動能
力が大きく設定されることにある。
【０００８】
【作用】本発明によれば、分圧回路を構成するＭＯＳト
ランジスタの相互コンダクタンスが大きくなると、抵抗
素子とのバランスが変わり、第１のＭＯＳトランジスタ
のゲートに与える電位が変動して第１のＭＯＳトランジ
スタをオフさせる。従って、データ信号を受けるＣＭＯ
Ｓ回路を流れる電流が制限されて反転動作が緩慢にな
る。
ランジスタの相互コンダクタンスが大きくなると、抵抗
素子とのバランスが変わり、第１のＭＯＳトランジスタ
のゲートに与える電位が変動して第１のＭＯＳトランジ
スタをオフさせる。従って、データ信号を受けるＣＭＯ
Ｓ回路を流れる電流が制限されて反転動作が緩慢にな
る。
【０００９】
【実施例】図１は、本発明の出力バッファ回路の構成を
示す回路図である。この図において、出力側のＭＯＳト
ランジスタ１、２及びＣＭＯＳ回路３、４については、
図２と同一であり、データを受けるＣＭＯＳ回路３、４
の出力により出力側のＭＯＳトランジスタ１、２のゲー
トを駆動してＭＯＳトランジスタ１、２の接続点より出
力を外部回路に供給するように構成される。
示す回路図である。この図において、出力側のＭＯＳト
ランジスタ１、２及びＣＭＯＳ回路３、４については、
図２と同一であり、データを受けるＣＭＯＳ回路３、４
の出力により出力側のＭＯＳトランジスタ１、２のゲー
トを駆動してＭＯＳトランジスタ１、２の接続点より出
力を外部回路に供給するように構成される。
【００１０】本発明の特徴とするところは、電位固定さ
れたＭＯＳトランジスタと抵抗素子とが直列接続された
分圧回路１１、１２により、ＣＭＯＳ回路３、４を流れ
る電流を制御するＭＯＳトランジスタ５、７のゲートに
与える制御電圧ＶD2、ＶD1を得ることにある。即ち、Ｎ
チャンネル型のＭＯＳトランジスタ１３のゲートを電源
電位に固定してソースを接地すると共にドレインを抵抗
素子１４を介して電源に接続して分圧回路１１を構成
し、同様に、Ｐチャンネル型のＭＯＳトランジスタ１５
のゲートを接地電位に固定してソースを電源に接続する
と共にドレインを抵抗素子１６を介して接地して分圧回
路１２を構成する。そして、分圧回路１１、１２の出力
となる各ＭＯＳトランジスタ１３、１５のドレインの電
位を受けるインバータ１７、１８の出力を制御電圧
ＶD2、ＶD1としてＭＯＳトランジスタ５、７のゲートに
与え、制御電圧ＶD2、ＶD1に対応させてＭＯＳトランジ
スタ５、７を動作させることで、ＭＯＳトランジスタの
相互コンダクタンスが大きくなった場合にＭＯＳトラン
ジスタ５、７をオフしてＣＭＯＳ回路３、４を流れる電
流を制限している。
れたＭＯＳトランジスタと抵抗素子とが直列接続された
分圧回路１１、１２により、ＣＭＯＳ回路３、４を流れ
る電流を制御するＭＯＳトランジスタ５、７のゲートに
与える制御電圧ＶD2、ＶD1を得ることにある。即ち、Ｎ
チャンネル型のＭＯＳトランジスタ１３のゲートを電源
電位に固定してソースを接地すると共にドレインを抵抗
素子１４を介して電源に接続して分圧回路１１を構成
し、同様に、Ｐチャンネル型のＭＯＳトランジスタ１５
のゲートを接地電位に固定してソースを電源に接続する
と共にドレインを抵抗素子１６を介して接地して分圧回
路１２を構成する。そして、分圧回路１１、１２の出力
となる各ＭＯＳトランジスタ１３、１５のドレインの電
位を受けるインバータ１７、１８の出力を制御電圧
ＶD2、ＶD1としてＭＯＳトランジスタ５、７のゲートに
与え、制御電圧ＶD2、ＶD1に対応させてＭＯＳトランジ
スタ５、７を動作させることで、ＭＯＳトランジスタの
相互コンダクタンスが大きくなった場合にＭＯＳトラン
ジスタ５、７をオフしてＣＭＯＳ回路３、４を流れる電
流を制限している。
【００１１】ここで、各分圧回路１１、１２について
は、ＭＯＳトランジスタ１３、１５のドレインの電位が
インバータ１７、１８の閾値電圧に近くなるようにＭＯ
Ｓトランジスタ１３、１５及び抵抗素子１４、１６の抵
抗値がそれぞれ設定される。ＭＯＳトランジスタ１３、
１５については、トランジスタサイズや不純物濃度によ
りオン状態のときの抵抗値を設定し、抵抗素子１４、１
６については、半導体基板に形成する不純物拡散領域を
利用し、その領域のサイズや不純物濃度により抵抗値を
設定する。
は、ＭＯＳトランジスタ１３、１５のドレインの電位が
インバータ１７、１８の閾値電圧に近くなるようにＭＯ
Ｓトランジスタ１３、１５及び抵抗素子１４、１６の抵
抗値がそれぞれ設定される。ＭＯＳトランジスタ１３、
１５については、トランジスタサイズや不純物濃度によ
りオン状態のときの抵抗値を設定し、抵抗素子１４、１
６については、半導体基板に形成する不純物拡散領域を
利用し、その領域のサイズや不純物濃度により抵抗値を
設定する。
【００１２】ところで、同一の半導体基板上に共通の製
造プロセスにより形成される各ＭＯＳトランジスタにつ
いては、各種の条件が同じであるため、相互コンダクタ
ンスや閾値電圧の変動が略同一のレベルで発生する。こ
のことより、ＣＭＯＳ回路３、４を構成するＭＯＳトラ
ンジスタの相互コンダクタンスや閾値電圧が変動してＣ
ＭＯＳ回路３、４の反転動作が急峻に成り得るときに
は、分圧回路１１、１２のＭＯＳトランジスタ１３、１
５の相互コンダクタンス等も同様に変動して制御電圧Ｖ
D1、ＶD2が各ＭＯＳトランジスタ５、７をオフさせるよ
うに変化する。例えば、相互コンダクタンスが大きくな
ると、ＭＯＳトランジスタ１３、１５のオン抵抗値が小
さくなり、ＭＯＳトランジスタ１３のドレインの電位が
下がると共に、ＭＯＳトランジスタ１５のドレインの電
位が上がるため、制御電圧ＶD1が高くなって制御電圧Ｖ
D2が低くなる。従って、ＭＯＳトランジスタ５、７がそ
れぞれオフ状態となってＣＭＯＳ回路３、４を流れる電
流が制限され、出力側に大量の電流が急激に流れること
がなくなる。
造プロセスにより形成される各ＭＯＳトランジスタにつ
いては、各種の条件が同じであるため、相互コンダクタ
ンスや閾値電圧の変動が略同一のレベルで発生する。こ
のことより、ＣＭＯＳ回路３、４を構成するＭＯＳトラ
ンジスタの相互コンダクタンスや閾値電圧が変動してＣ
ＭＯＳ回路３、４の反転動作が急峻に成り得るときに
は、分圧回路１１、１２のＭＯＳトランジスタ１３、１
５の相互コンダクタンス等も同様に変動して制御電圧Ｖ
D1、ＶD2が各ＭＯＳトランジスタ５、７をオフさせるよ
うに変化する。例えば、相互コンダクタンスが大きくな
ると、ＭＯＳトランジスタ１３、１５のオン抵抗値が小
さくなり、ＭＯＳトランジスタ１３のドレインの電位が
下がると共に、ＭＯＳトランジスタ１５のドレインの電
位が上がるため、制御電圧ＶD1が高くなって制御電圧Ｖ
D2が低くなる。従って、ＭＯＳトランジスタ５、７がそ
れぞれオフ状態となってＣＭＯＳ回路３、４を流れる電
流が制限され、出力側に大量の電流が急激に流れること
がなくなる。
【００１３】
【発明の効果】本発明によれば、電源電圧の上昇等によ
りＣＭＯＳ回路の反転動作が急峻になったときに加え、
回路を構成するＭＯＳトランジスタの相互コンダクタン
スの変動によりＣＭＯＳ回路の動作特性が変化した場合
でも出力側に流れる電流が制限される。従って、電源電
圧の変動及びＭＯＳトランジスタの相互コンダクタンス
の変化に起因するノイズの発生を抑圧することができ
る。
りＣＭＯＳ回路の反転動作が急峻になったときに加え、
回路を構成するＭＯＳトランジスタの相互コンダクタン
スの変動によりＣＭＯＳ回路の動作特性が変化した場合
でも出力側に流れる電流が制限される。従って、電源電
圧の変動及びＭＯＳトランジスタの相互コンダクタンス
の変化に起因するノイズの発生を抑圧することができ
る。
【図１】本発明の出力バッファ回路の回路図である。
【図２】従来の出力バッファ回路の回路図である。
【図３】レベルシフト回路の回路図である。
１、７、８、１５ Ｐチャンネル型ＭＯＳトランジスタ ２、５、６、１３ Ｎチャンネル型ＭＯＳトランジスタ ３、４ ＣＭＯＳ回路 ９、１０ レベルシフト回路 １１、１２ 分圧回路
Claims (2)
- 【請求項１】 第１の電位と第２の電位との間にＰチャ
ンネル型及びＮチャンネル型の一対のＭＯＳトランジス
タが直列接続され、データ信号を受けるＣＭＯＳ回路の
出力により各ＭＯＳトランジスタのゲートが駆動され
て、一対のＭＯＳトランジスタの接続点よりデータ信号
に従う出力を得る出力バッファ回路において、駆動能力
が互いに異なり、上記ＣＭＯＳ回路のＰチャンネル側あ
るいはＮチャンネル側にそれぞれ直列接続されてＣＭＯ
Ｓ回路に流れる電流を制御する第１及び第２のＭＯＳト
ランジスタと、ゲート、ソース間の電位差が固定された
ＭＯＳトランジスタ及び抵抗素子が直列接続され、接続
点より上記第１の電位から上記第２の電位までの間の一
電位を発生する分圧回路と、この分圧回路が発生する一
電位を受け、出力を上記第１のＭＯＳトランジスタのゲ
ートに与えるインバータと、を備え、上記第１のＭＯＳ
トランジスタは、上記第２のＭＯＳトランジスタに比し
て電流容量が大きく設定されることを特徴とする出力バ
ッファ回路。 - 【請求項２】 上記分圧回路の抵抗素子は、ＭＯＳトラ
ンジスタのドレインに接続される半導体基板の拡散領域
よりなることを特徴とする請求項１記載の出力バッファ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4121829A JP3071034B2 (ja) | 1992-05-14 | 1992-05-14 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4121829A JP3071034B2 (ja) | 1992-05-14 | 1992-05-14 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05315932A JPH05315932A (ja) | 1993-11-26 |
| JP3071034B2 true JP3071034B2 (ja) | 2000-07-31 |
Family
ID=14820964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4121829A Expired - Lifetime JP3071034B2 (ja) | 1992-05-14 | 1992-05-14 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3071034B2 (ja) |
-
1992
- 1992-05-14 JP JP4121829A patent/JP3071034B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05315932A (ja) | 1993-11-26 |
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