JP2864494B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2864494B2 JP2864494B2 JP63051046A JP5104688A JP2864494B2 JP 2864494 B2 JP2864494 B2 JP 2864494B2 JP 63051046 A JP63051046 A JP 63051046A JP 5104688 A JP5104688 A JP 5104688A JP 2864494 B2 JP2864494 B2 JP 2864494B2
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- Japan
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- circuit
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- potential
- inverting circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に反転回路を用い
て遅延時間を稼ぎ出力に遅延を生じさせる半導体集積回
路に関する。
て遅延時間を稼ぎ出力に遅延を生じさせる半導体集積回
路に関する。
メモリ等の半導体集積回路を製造して評価する際に、
その内部で生成させる信号に対してその生成のタイミン
グを遅らせる必要が生じることがある。又、その際回路
の評価時において容易に実施できること、及び、その評
価結果を速かに製品にフィードバックできるように拡散
工程の比較的後工程での修正が可能であることが必要で
ある。
その内部で生成させる信号に対してその生成のタイミン
グを遅らせる必要が生じることがある。又、その際回路
の評価時において容易に実施できること、及び、その評
価結果を速かに製品にフィードバックできるように拡散
工程の比較的後工程での修正が可能であることが必要で
ある。
第３図は従来の半導体集積回路の一例のブロック図で
ある。
ある。
第３図に示すように、従来の半導体集積回路は第１の
節点N31と第２の節点N32とを介して直列に接続される第
１の反転回路I31と第２の反転回路I32と、入力端が節点
N31に接続され出力端が節点N32に接続される第３の節点
N33を介して直列に接続された第３の反転回路I33と第４
の反転回路I34とを含んで構成されていた。
節点N31と第２の節点N32とを介して直列に接続される第
１の反転回路I31と第２の反転回路I32と、入力端が節点
N31に接続され出力端が節点N32に接続される第３の節点
N33を介して直列に接続された第３の反転回路I33と第４
の反転回路I34とを含んで構成されていた。
節点N31と節点N32との間の配線を切断することによ
り、反転回路I33及び反転回路I34は遅延回路として動作
し、反転回路I32の出力信号の発生時刻を遅らせてい
る。
り、反転回路I33及び反転回路I34は遅延回路として動作
し、反転回路I32の出力信号の発生時刻を遅らせてい
る。
例えば、切断する配線をアルミニウムとすれば、評価
時にレーザ等の溶断装置により容易に切断が可能であ
る。それにより、拡散工程の比較的後工程において修正
が可能となり、短時間で修正の結果を知ることができ
る。
時にレーザ等の溶断装置により容易に切断が可能であ
る。それにより、拡散工程の比較的後工程において修正
が可能となり、短時間で修正の結果を知ることができ
る。
上述した従来の半導体集積回路は、反転回路I32の出
力を遅らせない場合の為に反転回路I34の駆動能力を反
転回路I31に比べて充分に小さくする必要があるという
欠点がある。なぜなら、反転回路I31の入力電位が低電
位から高電位になる場合を例にとると、節点N31及びN32
の電位は高電位から低電位になろうとするが、節点N33
の電位は低電位にあるので、反転回路I34の電源から節
点N32,N31を経て反転回路I31の接地へと流れる電流経路
ができる。この場合、反転回路I34の駆動能力が反転回
路I31に比べて同程度かあるいはそれ以上の能力を持っ
ていると、反転回路I31の出力電位が十分下がらず反転
回路I32は反転しなくなるからである。
力を遅らせない場合の為に反転回路I34の駆動能力を反
転回路I31に比べて充分に小さくする必要があるという
欠点がある。なぜなら、反転回路I31の入力電位が低電
位から高電位になる場合を例にとると、節点N31及びN32
の電位は高電位から低電位になろうとするが、節点N33
の電位は低電位にあるので、反転回路I34の電源から節
点N32,N31を経て反転回路I31の接地へと流れる電流経路
ができる。この場合、反転回路I34の駆動能力が反転回
路I31に比べて同程度かあるいはそれ以上の能力を持っ
ていると、反転回路I31の出力電位が十分下がらず反転
回路I32は反転しなくなるからである。
一方、節点N31とN32の間の配線を切離すことで反転回
路I32の出力に遅延を生じさせる場合は、反転回路I34の
駆動能力が低いために、反転回路I32の入力ゲートを駆
動するために時間がかかってしまう。従って、反転回路
I34の出力の切換り時において、貫通電流の流れる時間
が長くなるという欠点がある。又、反転回路の切換り時
間のみで遅延時間を稼ぐことができないという欠点があ
る。
路I32の出力に遅延を生じさせる場合は、反転回路I34の
駆動能力が低いために、反転回路I32の入力ゲートを駆
動するために時間がかかってしまう。従って、反転回路
I34の出力の切換り時において、貫通電流の流れる時間
が長くなるという欠点がある。又、反転回路の切換り時
間のみで遅延時間を稼ぐことができないという欠点があ
る。
本発明の半導体集積回路は、入力信号を反転する第１
の反転回路と、この第１の反転回路の出力端の第１の節
点に接続された第２の節点を入力端としこの入力を反転
する第２の反転回路と、前記第１の節点に入力端を接続
しこの入力を所定時間遅延し反転出力する遅延回路と、
ソースドレインがそれぞれ前記遅延回路の出力と前記第
２の節点に接続されたトランスファーゲートと、このト
ランスファーゲートのオン、オフを制御する制御回路と
を有し、この制御回路内の所定の接続配線を切断するこ
とにより前記トランスファーゲートをオンにするととも
に、前記第１の節点と前記第２の節点との間の接続を切
断して遅延時間が切り替えられるように構成される。
の反転回路と、この第１の反転回路の出力端の第１の節
点に接続された第２の節点を入力端としこの入力を反転
する第２の反転回路と、前記第１の節点に入力端を接続
しこの入力を所定時間遅延し反転出力する遅延回路と、
ソースドレインがそれぞれ前記遅延回路の出力と前記第
２の節点に接続されたトランスファーゲートと、このト
ランスファーゲートのオン、オフを制御する制御回路と
を有し、この制御回路内の所定の接続配線を切断するこ
とにより前記トランスファーゲートをオンにするととも
に、前記第１の節点と前記第２の節点との間の接続を切
断して遅延時間が切り替えられるように構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の関連技術のもののブロック図であ
る。
る。
第１図に示すように、第１の節点N11及び第２の節点N
12を介して直列に接続される第１の反転回路I11と第２
の反転回路I12と、入力端が節点N11に接続される議論反
転型の第１の遅延回路D11と、ソースが電源端子に接続
されゲートが反転回路I11の入力端に接続されるＰチャ
ネル型のトランジスタQ13とソースがトランジスタQ13の
ドレインに接続されゲートが第３の節点N13を介して遅
延回路D11の出力端に接続されるＰチャネル型のトラン
ジスタQ11とドレインがトランジスタQ11のドレインに接
続されゲートが節点N13に接続されるＮチャネル型のト
ランジスタQ12とドレインがトランジスタQ12のソースに
接続されゲートが反転回路I11の入力端に接続されソー
スが接地端子に接続されるＮチャネル型のトランジスタ
Q14とから成りトランジスタQ11のドレインを節点N12に
接続するクロックドインバータ構成のスイッチ回路S11
とを含む。
12を介して直列に接続される第１の反転回路I11と第２
の反転回路I12と、入力端が節点N11に接続される議論反
転型の第１の遅延回路D11と、ソースが電源端子に接続
されゲートが反転回路I11の入力端に接続されるＰチャ
ネル型のトランジスタQ13とソースがトランジスタQ13の
ドレインに接続されゲートが第３の節点N13を介して遅
延回路D11の出力端に接続されるＰチャネル型のトラン
ジスタQ11とドレインがトランジスタQ11のドレインに接
続されゲートが節点N13に接続されるＮチャネル型のト
ランジスタQ12とドレインがトランジスタQ12のソースに
接続されゲートが反転回路I11の入力端に接続されソー
スが接地端子に接続されるＮチャネル型のトランジスタ
Q14とから成りトランジスタQ11のドレインを節点N12に
接続するクロックドインバータ構成のスイッチ回路S11
とを含む。
第１図において、節点N11とN12が接続されていて反転
回路I11の入力電位が低電位から高電位となる時、遅延
回路D11の出力側の節点N13の電位は低電位にある。しか
し、トランジスタQ13のゲート電位が高電位となるの
で、電源から節点N12,N11を経て反転回路I11の接地へと
流れる電流径路は生じない。従って、節点N11及びN12の
電位は速かに反転され、反転回路I12の出力も低電位か
ら高電位へと反転する。
回路I11の入力電位が低電位から高電位となる時、遅延
回路D11の出力側の節点N13の電位は低電位にある。しか
し、トランジスタQ13のゲート電位が高電位となるの
で、電源から節点N12,N11を経て反転回路I11の接地へと
流れる電流径路は生じない。従って、節点N11及びN12の
電位は速かに反転され、反転回路I12の出力も低電位か
ら高電位へと反転する。
次に、節点N11とN12の間が切離されていて反転回路I
11の入力電位が低電位から高電位へと変化する場合につ
いて説明する。
11の入力電位が低電位から高電位へと変化する場合につ
いて説明する。
スイッチ回路S11が節点N12の電位を高電位から低電位
へと反転するのは、このスイッチ回路S11の入力側の節
点N13の電位が遅延回路D11の遅延時間を経て低電位から
高電位となり、トランジスタQ12,Q14によって放電され
る時である。この後、反転回路I12の出力は低電位から
高電位へと反転される。従って、遅延回路D11の持つ遅
延時間だけ反転回路I12の出力は遅れる。
へと反転するのは、このスイッチ回路S11の入力側の節
点N13の電位が遅延回路D11の遅延時間を経て低電位から
高電位となり、トランジスタQ12,Q14によって放電され
る時である。この後、反転回路I12の出力は低電位から
高電位へと反転される。従って、遅延回路D11の持つ遅
延時間だけ反転回路I12の出力は遅れる。
第２図は本発明の実施例のブロック図である。
第２図に示すように、第２の実施例では第１の節点N
21と第２の節点N22とを介して直列に接続される第１の
反転回路I21と第２の反転回路I22と、入力端が節点N21
に接続される入力論理と同じ論理出力を持つ第２の遅延
回路D21と、ドレインが第４の節点N24を介して電源端子
に接続されソースが接地端子に接続されるＮチャネル型
のトランジスタQ23と入力端が節点N24に接続され出力端
がトランジスタQ23のゲートに接続される第３の反転回
路I23と入力端が反転回路I23の出力端に接続される第４
の反転回路I24とソースが節点N22に接続されドレインが
第３の節点N23を介して遅延回路D21の出力端に接続され
ゲートが反転回路I24の出力端に接続されるＰチャネル
型のトランジスタQ21とソースがトランジスタQ21のドレ
インに接続されドレインが節点N22に接続されゲートが
反転回路I23の出力端に接続されるＮチャネル型のトラ
ンジスタQ22とを備える第２のスイッチ回路S21とを含
む。この第２のスイッチ回路において、Ｐチャネル型の
トランジスタQ21とＮチャネル型のトランジスタQ22がト
ランスファーゲートをなし、Ｎチャネル型のトランジス
タQ23と第３の反転回路I23と第４の反転回路I24とが前
記トランスファーゲートの制御回路をなしている。
21と第２の節点N22とを介して直列に接続される第１の
反転回路I21と第２の反転回路I22と、入力端が節点N21
に接続される入力論理と同じ論理出力を持つ第２の遅延
回路D21と、ドレインが第４の節点N24を介して電源端子
に接続されソースが接地端子に接続されるＮチャネル型
のトランジスタQ23と入力端が節点N24に接続され出力端
がトランジスタQ23のゲートに接続される第３の反転回
路I23と入力端が反転回路I23の出力端に接続される第４
の反転回路I24とソースが節点N22に接続されドレインが
第３の節点N23を介して遅延回路D21の出力端に接続され
ゲートが反転回路I24の出力端に接続されるＰチャネル
型のトランジスタQ21とソースがトランジスタQ21のドレ
インに接続されドレインが節点N22に接続されゲートが
反転回路I23の出力端に接続されるＮチャネル型のトラ
ンジスタQ22とを備える第２のスイッチ回路S21とを含
む。この第２のスイッチ回路において、Ｐチャネル型の
トランジスタQ21とＮチャネル型のトランジスタQ22がト
ランスファーゲートをなし、Ｎチャネル型のトランジス
タQ23と第３の反転回路I23と第４の反転回路I24とが前
記トランスファーゲートの制御回路をなしている。
第２図において、反転回路I21の出力側の節点N21と節
点N22の間の配線が切離されてなくトランジスタQ21のゲ
ート電位は高電位にあり、トランジスタQ22のゲート電
位は低電位にあるときは、反転回路I21の入力電位が低
電位から高電位へと変化すると遅延回路D21の出力側の
節点N23は高電位になるが、節点N22と接続されていない
ために、遅延回路D21の電源から反転回路I21の接地へと
流れる電流径路はない。従って、節点N21とN22の電位は
速かに高電位から低電位へと反転し、反転回路I22の出
力も高電位から低電位へと反転する。
点N22の間の配線が切離されてなくトランジスタQ21のゲ
ート電位は高電位にあり、トランジスタQ22のゲート電
位は低電位にあるときは、反転回路I21の入力電位が低
電位から高電位へと変化すると遅延回路D21の出力側の
節点N23は高電位になるが、節点N22と接続されていない
ために、遅延回路D21の電源から反転回路I21の接地へと
流れる電流径路はない。従って、節点N21とN22の電位は
速かに高電位から低電位へと反転し、反転回路I22の出
力も高電位から低電位へと反転する。
一方、反転回路I22の出力に遅延を生じさせる時は、
節点N21とN22の間の配線及び電源端子と節点N24の間の
配線を切離す。節点N24の電位はトランジスタQ23により
接地電位となるため、反転回路I23の出力は高電位とな
り反転回路I24の出力は低電位となる。即ち、節点N22と
N23はトランジスタQ21とQ22により常に接続されること
になる。
節点N21とN22の間の配線及び電源端子と節点N24の間の
配線を切離す。節点N24の電位はトランジスタQ23により
接地電位となるため、反転回路I23の出力は高電位とな
り反転回路I24の出力は低電位となる。即ち、節点N22と
N23はトランジスタQ21とQ22により常に接続されること
になる。
従って、反転回路I21の入力が低電位から高電位へと
変化すれば、遅延回路D21の持つ遅延時間を経過した
後、節点N22とN23の電位は高電位から低電位へと反転
し、従って、反転回路I22の出力も低電位から高電位へ
と反転する。
変化すれば、遅延回路D21の持つ遅延時間を経過した
後、節点N22とN23の電位は高電位から低電位へと反転
し、従って、反転回路I22の出力も低電位から高電位へ
と反転する。
以上説明したように本発明は、第１の反転回路の動作
時に遅延回路の出力段の電源から第１の反転回路の接地
への電流径路と第１の反転回路の電源から遅延回路の出
力段の接地への電流径路を遮断することができる。従っ
て、遅延回路の出力段の駆動能力を第１の反転回路と同
等にすることができる効果がある。又、第２の反転回路
の出力を遅らす場合に、第２の反転回路の貫通電流が流
れる時間を短かくすることができ、遅延回路の遅延時間
のみで決まる遅延時間を設定することができる効果があ
る。
時に遅延回路の出力段の電源から第１の反転回路の接地
への電流径路と第１の反転回路の電源から遅延回路の出
力段の接地への電流径路を遮断することができる。従っ
て、遅延回路の出力段の駆動能力を第１の反転回路と同
等にすることができる効果がある。又、第２の反転回路
の出力を遅らす場合に、第２の反転回路の貫通電流が流
れる時間を短かくすることができ、遅延回路の遅延時間
のみで決まる遅延時間を設定することができる効果があ
る。
第１図は本発明の関連技術のもののブロック図、第２図
は本発明の実施例のブロック図、第３図は従来の半導体
集積回路の一例のブロック図である。 D11,D21……遅延回路、I11,I12,I21〜I24,I31〜I34……
反転回路、N11〜N13,N21〜N24,N31〜N33……節点、Q11,
Q13,Q21……Ｐチャネル型のトランジスタ、Q12,Q14,
Q22,Q23……Ｎチャネル型のトランジスタ、S11,S21……
スイッチ回路。
は本発明の実施例のブロック図、第３図は従来の半導体
集積回路の一例のブロック図である。 D11,D21……遅延回路、I11,I12,I21〜I24,I31〜I34……
反転回路、N11〜N13,N21〜N24,N31〜N33……節点、Q11,
Q13,Q21……Ｐチャネル型のトランジスタ、Q12,Q14,
Q22,Q23……Ｎチャネル型のトランジスタ、S11,S21……
スイッチ回路。
Claims (1)
- 【請求項１】入力信号を反転する第１の反転回路と、こ
の第１の反転回路の出力端の第１の節点に接続された第
２の節点を入力端としこの入力を反転する第２の反転回
路と、前記第１の節点に入力端を接続しこの入力を所定
時間遅延し同じ位相で出力する遅延回路と、ソースとド
レインがそれぞれ前記遅延回路の出力と前記第２の節点
に接続されたトランスファーゲートと、このトランスフ
ァーゲートのオン、オフを制御する制御回路とを有し、
この制御回路内の所定の接続配線を切断することにより
前記トランスファーゲートをオンにするとともに、前記
第１の節点と前記第２の節点との間の接続を切断して、
遅延時間が切り替えられるようにしたことを特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63051046A JP2864494B2 (ja) | 1988-03-03 | 1988-03-03 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63051046A JP2864494B2 (ja) | 1988-03-03 | 1988-03-03 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01225221A JPH01225221A (ja) | 1989-09-08 |
| JP2864494B2 true JP2864494B2 (ja) | 1999-03-03 |
Family
ID=12875862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63051046A Expired - Lifetime JP2864494B2 (ja) | 1988-03-03 | 1988-03-03 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2864494B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0150160B1 (ko) * | 1995-07-19 | 1998-10-15 | 김광호 | 버스라인의 로딩보상회로를 구비하는 반도체장치 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6351046A (ja) * | 1986-08-20 | 1988-03-04 | Matsushita Electric Ind Co Ltd | 鉛蓄電池用セパレ−タ |
-
1988
- 1988-03-03 JP JP63051046A patent/JP2864494B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01225221A (ja) | 1989-09-08 |
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