JPH05327444A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05327444A JPH05327444A JP4133393A JP13339392A JPH05327444A JP H05327444 A JPH05327444 A JP H05327444A JP 4133393 A JP4133393 A JP 4133393A JP 13339392 A JP13339392 A JP 13339392A JP H05327444 A JPH05327444 A JP H05327444A
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Abstract
(57)【要約】
【目的】 半導体装置で出力バッファの出力変化時に電
源、ＧＮＤに発生するノイズを小さくし、かつ出力変化
時の出力バッファの貫通電流と不定レベルの出力時間を
小さくする。 【構成】 プリドライバ３の出力端子１０を最終段ドラ
イバ５のＭＯＳトランジスタｐ２、ｎ２のゲートに接続
し、遅延回路部４の出力端子８を最終段ドライバ５のｐ
ＭＯＳトランジスタｐ１のゲートに、出力端子９を最終
段ドライバ５のｎＭＯＳトランジスタｎ１のゲートにそ
れぞれ接続する。入力端子１の電位が“０”から“１”
へ変化する時に、ｐＭＯＳトランジスタｐ２よりｐＭＯ
Ｓトランジスタｐ１は遅延ブロック６の遅延だけ遅く
“オン”状態に変化する。ｎＭＯＳトランジスタｎ１、
ｎ２はほぼ、プリドライバ３の出力が変化したときに
“オン”状態から“オフ”状態に変化する。
源、ＧＮＤに発生するノイズを小さくし、かつ出力変化
時の出力バッファの貫通電流と不定レベルの出力時間を
小さくする。 【構成】 プリドライバ３の出力端子１０を最終段ドラ
イバ５のＭＯＳトランジスタｐ２、ｎ２のゲートに接続
し、遅延回路部４の出力端子８を最終段ドライバ５のｐ
ＭＯＳトランジスタｐ１のゲートに、出力端子９を最終
段ドライバ５のｎＭＯＳトランジスタｎ１のゲートにそ
れぞれ接続する。入力端子１の電位が“０”から“１”
へ変化する時に、ｐＭＯＳトランジスタｐ２よりｐＭＯ
Ｓトランジスタｐ１は遅延ブロック６の遅延だけ遅く
“オン”状態に変化する。ｎＭＯＳトランジスタｎ１、
ｎ２はほぼ、プリドライバ３の出力が変化したときに
“オン”状態から“オフ”状態に変化する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、出力バッファに関する。
に、出力バッファに関する。
【０００２】
【従来の技術】従来においては図４に示すように、出力
バッファの動作時に発生する電源、ＧＮＤのノイズを小
さくするために、出力バッファの入力信号の反転信号を
出力するプリドライバ部２３と、プリドライバ部２３の
出力３０を遅延させる遅延ブロック２６と、プリドライ
バ部２３の出力３０を入力信号としてスイッチングする
ドライバと遅延ブロック２６の出力２８、２９を入力と
してスイッチングするドライバを備え前記ドライバの出
力同志をつないでいる最終段ドライバ部２５とで出力バ
ッファを構成していた。このような出力バッファは、例
えば、荒川他“多ピンＡＳＩＣのテストにおける同時ス
イッチングノイズ低減方法”、電子情報通信学会技術研
究報告（ＩＣＤ９０−１５３）に記載されている。
バッファの動作時に発生する電源、ＧＮＤのノイズを小
さくするために、出力バッファの入力信号の反転信号を
出力するプリドライバ部２３と、プリドライバ部２３の
出力３０を遅延させる遅延ブロック２６と、プリドライ
バ部２３の出力３０を入力信号としてスイッチングする
ドライバと遅延ブロック２６の出力２８、２９を入力と
してスイッチングするドライバを備え前記ドライバの出
力同志をつないでいる最終段ドライバ部２５とで出力バ
ッファを構成していた。このような出力バッファは、例
えば、荒川他“多ピンＡＳＩＣのテストにおける同時ス
イッチングノイズ低減方法”、電子情報通信学会技術研
究報告（ＩＣＤ９０−１５３）に記載されている。
【０００３】次に上記従来技術の動作について説明す
る。
る。
【０００４】入力信号が“０”から“１”へ変化する
と、プリドライバ部２３の出力３０は“１”から“０”
へ変化し、最終段ドライバ部２５のｐＭＯＳトランジス
タｐ４は、“オフ”状態から“オン”状態に、ｎＭＯＳ
トランジスタｎ４は“オン”状態から“オフ”状態に変
化する。一方、遅延ブロック２６の出力２８、２９は遅
延ブロック２６の遅延時間後に“１”から“０”へ変化
するために、ｐＭＯＳトランジスタｐ３はｐＭＯＳトラ
ンジスタｐ４よりも遅れて“オフ”状態から“オン”状
態に、ｎＭＯＳトランジスタｎ３はｎＭＯＳトランジス
タｎ４より遅れて“オン”状態から“オフ”状態に変化
する。したがって、プリドライバ部２３の出力が変化し
てから遅延ブロック２６の出力が変化する間、ｐＭＯＳ
トランジスタｐ４とｎＭＯＳトランジスタｎ３は“オ
ン”状態となる。
と、プリドライバ部２３の出力３０は“１”から“０”
へ変化し、最終段ドライバ部２５のｐＭＯＳトランジス
タｐ４は、“オフ”状態から“オン”状態に、ｎＭＯＳ
トランジスタｎ４は“オン”状態から“オフ”状態に変
化する。一方、遅延ブロック２６の出力２８、２９は遅
延ブロック２６の遅延時間後に“１”から“０”へ変化
するために、ｐＭＯＳトランジスタｐ３はｐＭＯＳトラ
ンジスタｐ４よりも遅れて“オフ”状態から“オン”状
態に、ｎＭＯＳトランジスタｎ３はｎＭＯＳトランジス
タｎ４より遅れて“オン”状態から“オフ”状態に変化
する。したがって、プリドライバ部２３の出力が変化し
てから遅延ブロック２６の出力が変化する間、ｐＭＯＳ
トランジスタｐ４とｎＭＯＳトランジスタｎ３は“オ
ン”状態となる。
【０００５】
【発明が解決しようとする課題】しかしながら、この従
来の半導体装置では、プリドライバ部の出力が変化して
から、遅延ブロックの出力が変化するまでの間出力バッ
ファの最終段ドライバのｐＭＯＳトランジスタとｎＭＯ
Ｓトランジスタ共“オン”状態となるために、プリドラ
イバの出力が変化してから遅延ブロックの出力が変化す
る間、最終段ドライバに大きな貫通電流が流れ、かつ出
力バッファの出力値が不安定なレベルになるという課題
があった。
来の半導体装置では、プリドライバ部の出力が変化して
から、遅延ブロックの出力が変化するまでの間出力バッ
ファの最終段ドライバのｐＭＯＳトランジスタとｎＭＯ
Ｓトランジスタ共“オン”状態となるために、プリドラ
イバの出力が変化してから遅延ブロックの出力が変化す
る間、最終段ドライバに大きな貫通電流が流れ、かつ出
力バッファの出力値が不安定なレベルになるという課題
があった。
【０００６】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な半導体
装置を提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な半導体
装置を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置は、出力バッファにおい
て、入力信号が変化する時に、遅延回路部の出力信号を
入力としてスイッチングする第２ドライバを構成する全
てのトランジスタがプリドライバの出力が変化してから
遅延回路部で設定した遅延時間の間“オフ”状態とな
り、遅延時間後に、プリドライバの出力信号を入力して
スイッチングする第１のドライバのトランジスタと同じ
状態にする信号を出力する遅延回路部と、入力信号変化
時に出力信号が変化するプリドライバ部と、前記遅延回
路部の出力信号を入力としてスイッチングする第２のド
ライバと前記プリドライバ部の出力信号を入力としてス
イッチングする第１のドライバを備え、第１、第２のド
ライバの出力同志を接続している最終段バッファ部とを
備えて構成される。
に、本発明に係る半導体装置は、出力バッファにおい
て、入力信号が変化する時に、遅延回路部の出力信号を
入力としてスイッチングする第２ドライバを構成する全
てのトランジスタがプリドライバの出力が変化してから
遅延回路部で設定した遅延時間の間“オフ”状態とな
り、遅延時間後に、プリドライバの出力信号を入力して
スイッチングする第１のドライバのトランジスタと同じ
状態にする信号を出力する遅延回路部と、入力信号変化
時に出力信号が変化するプリドライバ部と、前記遅延回
路部の出力信号を入力としてスイッチングする第２のド
ライバと前記プリドライバ部の出力信号を入力としてス
イッチングする第１のドライバを備え、第１、第２のド
ライバの出力同志を接続している最終段バッファ部とを
備えて構成される。
【０００８】
【実施例】次に本発明をその好ましい一実施例について
図面を参照して具体的に説明する。
図面を参照して具体的に説明する。
【０００９】図１は本発明に係る出力バッファの一実施
例を示す回路ブロック構成図である。
例を示す回路ブロック構成図である。
【００１０】図１を参照するに、本発明の一実施例は、
入力端子１、出力端子２、プリドライバ部３、遅延回路
部４、及び最終段バッファ部５より構成されている。入
力端子１はプリドライバ３と遅延回路部４に接続され、
遅延回路部４の出力端子８は最終段ドライバ５のｐＭＯ
Ｓトランジスタｐ１のゲートに、遅延回路部４の出力端
子９は最終段ドライバ５のｎＭＯＳトランジスタｎ１の
ゲートにそれぞれ接続されている。遅延回路部４の遅延
ブロック６の出力は遅延時間Ｔ後に入力と同じ変化をす
る。プリドライバ部３の出力端子１０は最終段ドライバ
５のｐＭＯＳトランジスタｐ２とｎＭＯＳトランジスタ
ｎ２のゲートに接続されている。最終段ドライバ５のｐ
ＭＯＳトランジスタｐ１、ｐ２のソースは高位側電位１
３に、ドレインは出力端子２に接続され、ｎＭＯＳトラ
ンジスタｎ１とｎＭＯＳトランジスタｎ２のソースはグ
ランド１４に、ドレインは出力端子２に接続されてい
る。
入力端子１、出力端子２、プリドライバ部３、遅延回路
部４、及び最終段バッファ部５より構成されている。入
力端子１はプリドライバ３と遅延回路部４に接続され、
遅延回路部４の出力端子８は最終段ドライバ５のｐＭＯ
Ｓトランジスタｐ１のゲートに、遅延回路部４の出力端
子９は最終段ドライバ５のｎＭＯＳトランジスタｎ１の
ゲートにそれぞれ接続されている。遅延回路部４の遅延
ブロック６の出力は遅延時間Ｔ後に入力と同じ変化をす
る。プリドライバ部３の出力端子１０は最終段ドライバ
５のｐＭＯＳトランジスタｐ２とｎＭＯＳトランジスタ
ｎ２のゲートに接続されている。最終段ドライバ５のｐ
ＭＯＳトランジスタｐ１、ｐ２のソースは高位側電位１
３に、ドレインは出力端子２に接続され、ｎＭＯＳトラ
ンジスタｎ１とｎＭＯＳトランジスタｎ２のソースはグ
ランド１４に、ドレインは出力端子２に接続されてい
る。
【００１１】次に本発明に係る回路の動作について図
２、図３のタイミングチャートを参照して説明する。
２、図３のタイミングチャートを参照して説明する。
【００１２】図２（ａ）〜（ｅ）は、入力端子１が
“０”から“１”へ変化した時の図１における節点のタ
イミングチャートである。
“０”から“１”へ変化した時の図１における節点のタ
イミングチャートである。
【００１３】図２（ａ）〜（ｅ）のうち、（ａ）は入力
端子１のタイミングチャート、（ｂ）は遅延回路部４の
遅延ブロック６の出力端子７のタイミングチャート、
（ｃ）は遅延回路部４の出力端子８のタイミングチャー
ト、（ｄ）は遅延回路部４の出力端子９のタイミングチ
ャート、（ｅ）はプリドライバ部３の出力端子１０のタ
イミングチャートをそれぞれ示している。
端子１のタイミングチャート、（ｂ）は遅延回路部４の
遅延ブロック６の出力端子７のタイミングチャート、
（ｃ）は遅延回路部４の出力端子８のタイミングチャー
ト、（ｄ）は遅延回路部４の出力端子９のタイミングチ
ャート、（ｅ）はプリドライバ部３の出力端子１０のタ
イミングチャートをそれぞれ示している。
【００１４】時刻ｔ１で、入力端子１が“０”から
“１”へ変化すると（図２（ａ）参照）、遅延ブロック
６の出力端子７は“０”のまま（図２（ｂ）参照）、遅
延回路部４の出力端子８は“１”のままである（図２
（ｃ）参照）。遅延回路部４の出力端子９とプリドライ
バ３の出力端子１０は両方共“１”から“０”へ変化す
る（図２（ｄ）、（ｅ）参照）。したがって、時刻ｔ１
では、ｐＭＯＳトランジスタｐ１は“オフ”状態のま
ま、ｎＭＯＳトランジスタｎ１、ｎ２は“オン”状態か
ら“オフ”状態に、ｐＭＯＳトランジスタｐ２は“オ
フ”状態から“オン”状態に変化し、出力端子２は
“０”から“１”へ変化する。
“１”へ変化すると（図２（ａ）参照）、遅延ブロック
６の出力端子７は“０”のまま（図２（ｂ）参照）、遅
延回路部４の出力端子８は“１”のままである（図２
（ｃ）参照）。遅延回路部４の出力端子９とプリドライ
バ３の出力端子１０は両方共“１”から“０”へ変化す
る（図２（ｄ）、（ｅ）参照）。したがって、時刻ｔ１
では、ｐＭＯＳトランジスタｐ１は“オフ”状態のま
ま、ｎＭＯＳトランジスタｎ１、ｎ２は“オン”状態か
ら“オフ”状態に、ｐＭＯＳトランジスタｐ２は“オ
フ”状態から“オン”状態に変化し、出力端子２は
“０”から“１”へ変化する。
【００１５】遅延ブロック６の遅延時間Ｔ＝ｔ２−ｔ１
とすると、時刻ｔ２で遅延ブロック６の出力端子７は
“０”から“１”へ（図２（ｂ）参照）、遅延回路部４
の出力端子８は“１”から“０”へ変化する（図２
（ｃ）参照）。したがって、時刻ｔ２では、ｐＭＯＳト
ランジスタｐ１が“オフ”状態から“オン”状態に変化
し（出力端子２は“１”のまま）、出力バッファの駆動
能力はｔ１の時と比較して大きくなり、時刻ｔ１からｔ
２の間で最終段ドライバ５で貫通電流は流れない。
とすると、時刻ｔ２で遅延ブロック６の出力端子７は
“０”から“１”へ（図２（ｂ）参照）、遅延回路部４
の出力端子８は“１”から“０”へ変化する（図２
（ｃ）参照）。したがって、時刻ｔ２では、ｐＭＯＳト
ランジスタｐ１が“オフ”状態から“オン”状態に変化
し（出力端子２は“１”のまま）、出力バッファの駆動
能力はｔ１の時と比較して大きくなり、時刻ｔ１からｔ
２の間で最終段ドライバ５で貫通電流は流れない。
【００１６】図３（ａ）〜（ｅ）は入力端子１が“１”
から“０”へ変化する時の図１における節点のタイミン
グチャートである。
から“０”へ変化する時の図１における節点のタイミン
グチャートである。
【００１７】図３（ａ）〜（ｅ）のうち（ａ）は入力端
子１のタイミングチャート、（ｂ）は遅延回路部４の遅
延ブロック６の出力端子７のタイミングチャート、
（ｃ）は遅延回路部４の出力端子８のタイミングチャー
ト、（ｄ）は遅延回路部４の出力端子９のタイミングチ
ャート、（ｅ）はプリドライバ部３の出力端子１０のタ
イミングチャートをそれぞれ示す。
子１のタイミングチャート、（ｂ）は遅延回路部４の遅
延ブロック６の出力端子７のタイミングチャート、
（ｃ）は遅延回路部４の出力端子８のタイミングチャー
ト、（ｄ）は遅延回路部４の出力端子９のタイミングチ
ャート、（ｅ）はプリドライバ部３の出力端子１０のタ
イミングチャートをそれぞれ示す。
【００１８】時刻ｔ１で入力端子１が“１”から“０”
へ変化すると（図３（ａ）参照）、遅延ブロック６の出
力端子７は“１”のまま（図３（ｂ）参照）、遅延回路
部４の出力端子９は“０”のまま（図３（ｄ）参照）で
あり、遅延回路部４の出力端子８とプリドライバ３の出
力端子１０は“０”から“１”へ変化する（図３
（ｃ）、（ｅ）参照）。したがって、時刻ｔ１ではｎＭ
ＯＳトランジスタｎ１は“オフ”状態のまま、ｐＭＯＳ
トランジスタｐ１、ｐ２は“オン”状態から“オフ”状
態に、ｎＭＯＳトランジスタｎ２は“オフ”状態から
“オン”状態に変化するので、出力端子２は“１”から
“０”へ変化する。
へ変化すると（図３（ａ）参照）、遅延ブロック６の出
力端子７は“１”のまま（図３（ｂ）参照）、遅延回路
部４の出力端子９は“０”のまま（図３（ｄ）参照）で
あり、遅延回路部４の出力端子８とプリドライバ３の出
力端子１０は“０”から“１”へ変化する（図３
（ｃ）、（ｅ）参照）。したがって、時刻ｔ１ではｎＭ
ＯＳトランジスタｎ１は“オフ”状態のまま、ｐＭＯＳ
トランジスタｐ１、ｐ２は“オン”状態から“オフ”状
態に、ｎＭＯＳトランジスタｎ２は“オフ”状態から
“オン”状態に変化するので、出力端子２は“１”から
“０”へ変化する。
【００１９】時刻ｔ２で遅延ブロック６の出力端子７は
“１”から“０”へ（図３（ｂ）参照）、遅延回路部４
の出力端子９は“０”から“１”へ（図３（ｄ）参照）
変化する。したがって、時刻ｔ２ではｎＭＯＳトランジ
スタｎ１が“オフ”状態から“オン”状態に変化し（出
力端子は“０”のまま）、出力バッファの駆動能力はｔ
１の時と比較して大きくなり、時刻ｔ１からｔ２の間
で、最終段ドライバ５で貫通電流は流れない。
“１”から“０”へ（図３（ｂ）参照）、遅延回路部４
の出力端子９は“０”から“１”へ（図３（ｄ）参照）
変化する。したがって、時刻ｔ２ではｎＭＯＳトランジ
スタｎ１が“オフ”状態から“オン”状態に変化し（出
力端子は“０”のまま）、出力バッファの駆動能力はｔ
１の時と比較して大きくなり、時刻ｔ１からｔ２の間
で、最終段ドライバ５で貫通電流は流れない。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
半導体装置の出力バッファにおいて入力信号が変化時
に、遅延回路部の出力信号を入力としてスイッチングす
るドライバを構成する全てのトランジスタをプリドライ
バ部の出力が変化してから遅延回路部で設定した遅延時
間の間“オフ”状態とし、遅延時間後にプリドライバの
出力信号を入力してスイッチングするドライバのトラン
ジスタと同じ状態にする遅延回路部を備えているため
に、遅延ブロックの遅延時間の間、出力バッファの最終
段ドライバのｐＭＯＳトランジスタ、ｎＭＯＳトランジ
スタ共に“オフ”状態となり、最終段ドライバに大きな
貫通電流を流さず、出力バッファの出力値は固定され
る。
半導体装置の出力バッファにおいて入力信号が変化時
に、遅延回路部の出力信号を入力としてスイッチングす
るドライバを構成する全てのトランジスタをプリドライ
バ部の出力が変化してから遅延回路部で設定した遅延時
間の間“オフ”状態とし、遅延時間後にプリドライバの
出力信号を入力してスイッチングするドライバのトラン
ジスタと同じ状態にする遅延回路部を備えているため
に、遅延ブロックの遅延時間の間、出力バッファの最終
段ドライバのｐＭＯＳトランジスタ、ｎＭＯＳトランジ
スタ共に“オフ”状態となり、最終段ドライバに大きな
貫通電流を流さず、出力バッファの出力値は固定され
る。
【００２１】さらに本発明によれば、同時刻に最終段ド
ライバの全てのトランジスタがスイッチイングすること
がないので、出力バッファの変化時に発生する電源、Ｇ
ＮＤに発生するノイズが小さくなるという効果が得られ
る。
ライバの全てのトランジスタがスイッチイングすること
がないので、出力バッファの変化時に発生する電源、Ｇ
ＮＤに発生するノイズが小さくなるという効果が得られ
る。
【図１】本発明の一実施例を示す回路構成図である。
【図２】図１において入力端子が“０”から“１”へ変
化した時のタイミングチャートである。
化した時のタイミングチャートである。
【図３】図１において入力端子が“１”から“０”へ変
化した時のタイミングチャートである。
化した時のタイミングチャートである。
【図４】従来技術による回路図である。
１、２１…入力端子 ２、２２…出力端子 ３、２３…プリドライバ部 ４…遅延回路部 ５、２５…最終段ドライバ ６、２６…遅延ブロック ７…遅延ブロックの出力端子 ８、２８…遅延ブロック部の出力端子 ９、２９…遅延ブロック部の出力端子 １０、３０…プリドライバ部 １１…ＮＡＮＤ回路 １２…ＮＯＲ回路 １３…高位側電位 １４…グランド（ＧＮＤ）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/003 Ｚ 8941−5Ｊ 19/0948
Claims (1)
- 【請求項１】 入力信号の変化時に出力信号が変化する
プリドライバ部と、入力信号の変化時に前記プリドライ
バ部より大きい遅延時間もしくは同等の遅延時間で出力
信号が変化する遅延回路部と、前記プリドライバ部の出
力信号を入力してスイッチングする第１のドライバと、
前記遅延回路部の出力信号を入力してスイッチングする
第２のドライバとを備えかつ前記第１、第２のドライバ
の出力同志が接続されている最終段ドライバとを有する
出力バッファであって、前記遅延回路部は、前記出力バ
ッファの入力信号変化時に前記プリドライバ部の出力が
変化してから前記遅延回路部で設定された遅延時間の間
該遅延回路部の出力信号を入力としてスイッチングする
第２のドライバを構成しているトランジスタを全て“オ
フ”状態にし、前記遅延時間後に前記プリドライバ部の
出力信号を入力してスイッチングする前記第１のドライ
バのトランジスタと同じ状態にする信号を出力する回路
構成であることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4133393A JPH05327444A (ja) | 1992-05-26 | 1992-05-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4133393A JPH05327444A (ja) | 1992-05-26 | 1992-05-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05327444A true JPH05327444A (ja) | 1993-12-10 |
Family
ID=15103702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4133393A Pending JPH05327444A (ja) | 1992-05-26 | 1992-05-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05327444A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998008224A1 (fr) * | 1996-08-16 | 1998-02-26 | Mitsubishi Denki Kabushiki Kaisha | Dispositif de circuit integre a semi-conducteurs |
-
1992
- 1992-05-26 JP JP4133393A patent/JPH05327444A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998008224A1 (fr) * | 1996-08-16 | 1998-02-26 | Mitsubishi Denki Kabushiki Kaisha | Dispositif de circuit integre a semi-conducteurs |
| US6052316A (en) * | 1996-08-16 | 2000-04-18 | Mitsubishi Denki Kabushiki Kaisha | Output buffer circuitry for semiconductor integrated circuit device |
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