JP2935294B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2935294B2 JP2935294B2 JP3161260A JP16126091A JP2935294B2 JP 2935294 B2 JP2935294 B2 JP 2935294B2 JP 3161260 A JP3161260 A JP 3161260A JP 16126091 A JP16126091 A JP 16126091A JP 2935294 B2 JP2935294 B2 JP 2935294B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に、テスト回路における出力回路として形成される半
導体集積回路に関する。
特に、テスト回路における出力回路として形成される半
導体集積回路に関する。
【０００２】
【従来の技術】従来の、この種の半導体集積回路は、図
５に示されるように、端子６３よりは所定の電源が供給
されており、端子６１から入力される入力信号は、ＮＡ
ＮＤ回路３７およびＮＯＲ回路３８の一方の入力端に入
力され、これらのＮＡＮＤ回路３７およびＮＯＲ回路３
８の出力は、それぞれＰチャネルＭＯＳトランジスタ４
１およびＮチャネルＭＯＳトランジスタの４２のゲート
に入力されるとともに、また、それぞれインバータ３９
および４０を介して、ＮＯＲ回路３８およびＮＡＮＤ回
路３７の、もう一方の入力端に入力される。このよう
に、ＮＡＮＤ回路３７およびＮＯＲ回路３８を経由して
時間遅延させた信号を、それぞれ相手方のＮＯＲ回路３
８およびＮＡＮＤ回路３７に入力することにより、Ｐチ
ャネルＭＯＳトランジスタ４１およびＮチャネルＭＯＳ
トランジスタ４２が、同時に導通状態とならないように
回路構成が為されており、これにより、出力回路におけ
る貫通電流を低減させている。
５に示されるように、端子６３よりは所定の電源が供給
されており、端子６１から入力される入力信号は、ＮＡ
ＮＤ回路３７およびＮＯＲ回路３８の一方の入力端に入
力され、これらのＮＡＮＤ回路３７およびＮＯＲ回路３
８の出力は、それぞれＰチャネルＭＯＳトランジスタ４
１およびＮチャネルＭＯＳトランジスタの４２のゲート
に入力されるとともに、また、それぞれインバータ３９
および４０を介して、ＮＯＲ回路３８およびＮＡＮＤ回
路３７の、もう一方の入力端に入力される。このよう
に、ＮＡＮＤ回路３７およびＮＯＲ回路３８を経由して
時間遅延させた信号を、それぞれ相手方のＮＯＲ回路３
８およびＮＡＮＤ回路３７に入力することにより、Ｐチ
ャネルＭＯＳトランジスタ４１およびＮチャネルＭＯＳ
トランジスタ４２が、同時に導通状態とならないように
回路構成が為されており、これにより、出力回路におけ
る貫通電流を低減させている。
【０００３】
【発明が解決しようとする課題】上述した従来の半導体
集積回路により形成される出力回路においては、ＮＡＮ
Ｄ回路およびＮＯＲ回路等を用いて信号を遅延させ、Ｐ
チャネルＭＯＳトランジスタおよびＮチャネルＭＯＳト
ランジスタが、同時には導通状態にならないように回路
構成が為されているために、当該出力回路の遅延時間が
必然的に増加するという欠点がある。
集積回路により形成される出力回路においては、ＮＡＮ
Ｄ回路およびＮＯＲ回路等を用いて信号を遅延させ、Ｐ
チャネルＭＯＳトランジスタおよびＮチャネルＭＯＳト
ランジスタが、同時には導通状態にならないように回路
構成が為されているために、当該出力回路の遅延時間が
必然的に増加するという欠点がある。
【０００４】
【課題を解決するための手段】本発明の半導体終戦回路
は、半導体集積回路により形成される内部回路ブロック
のテスト用ならびに当該内部回路ブロックの対外部回路
接続用として機能する入出力バッファ回路を構成する半
導体集積回路において、前記内部回路ブロックから出力
される信号を外部回路に出力するために設けられる少な
くとも１個以上のバッファ回路と、前記内部回路ブロッ
クのテストの時点およびテスト以外の時点に対応して、
所定の制御信号を入力するために設けられる少なくとも
１個以上のテスト専用端子と、を備え、前記内部回路ブ
ロックのテスト時において、当該内部回路ブロックから
前記バッファ回路に入力される信号のレベル転換時点に
おいて、当該バッファ回路の出力回路をハイインピーダ
ンス状態に設定するとともに、前記信号のレベル転換
後、当該信号のレベルが定常状態となっている時点にお
いて、前記出力回路のハイインピーダンス状態を解除す
るように作用する制御信号を、前記テスト専用端子を介
して、前記バッファ回路に入力することを特徴としてい
る。
は、半導体集積回路により形成される内部回路ブロック
のテスト用ならびに当該内部回路ブロックの対外部回路
接続用として機能する入出力バッファ回路を構成する半
導体集積回路において、前記内部回路ブロックから出力
される信号を外部回路に出力するために設けられる少な
くとも１個以上のバッファ回路と、前記内部回路ブロッ
クのテストの時点およびテスト以外の時点に対応して、
所定の制御信号を入力するために設けられる少なくとも
１個以上のテスト専用端子と、を備え、前記内部回路ブ
ロックのテスト時において、当該内部回路ブロックから
前記バッファ回路に入力される信号のレベル転換時点に
おいて、当該バッファ回路の出力回路をハイインピーダ
ンス状態に設定するとともに、前記信号のレベル転換
後、当該信号のレベルが定常状態となっている時点にお
いて、前記出力回路のハイインピーダンス状態を解除す
るように作用する制御信号を、前記テスト専用端子を介
して、前記バッファ回路に入力することを特徴としてい
る。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、内部
回路ブロック１に対応して、ＯＲ回路４、ＡＮＤ回路
５、インバータ６、ＰチャネルＭＯＳトランジスタ７お
よびＮチャネルＭＯＳトランジスタ８により形成される
出力バッファ回路３と、ＯＲ回路１０、ＡＮＤ回路１
１、インバータ１２、ＰチャネルＭＯＳトランジスタ１
３およびＮチャネルＭＯＳトランジスタ１４により形成
される出力バッファ回路９と、入力バッファ回路１５〜
１７とを含むバッファ回路２として構成される。
ク図である。図１に示されるように、本実施例は、内部
回路ブロック１に対応して、ＯＲ回路４、ＡＮＤ回路
５、インバータ６、ＰチャネルＭＯＳトランジスタ７お
よびＮチャネルＭＯＳトランジスタ８により形成される
出力バッファ回路３と、ＯＲ回路１０、ＡＮＤ回路１
１、インバータ１２、ＰチャネルＭＯＳトランジスタ１
３およびＮチャネルＭＯＳトランジスタ１４により形成
される出力バッファ回路９と、入力バッファ回路１５〜
１７とを含むバッファ回路２として構成される。
【０００７】図１において、本実施例をテスト時以外の
出力回路として用いる場合には、テスト専用端子５５よ
り入力される制御信号１０５は“Ｈ”レベルに固定され
る。この場合、入力信号１０１および１０２は、それぞ
れ端子５１および５２より入力され、それぞれ入力バッ
ファ１５および１６を経由して内部回路ブロック１に入
力される。そして、テスト専用端子５５の制御信号１０
５が“Ｈ”レベルに固定されているために、出力バッフ
ァ回路３におけるＡＮＤ回路５の出力レベルは“Ｈ”レ
ベル、またＯＲ回路４の出力レベルは“Ｌ”レベルとな
り、内部回路１から出力され、出力バッファ回路３に入
力される信号は、ＰチャネルＭＯＳトランジスタ７およ
びＮチャネルＭＯＳトランジスタ８を介して、出力信号
１０３として端子５３より出力される。このことは、出
力バッファ回路９についても同様であり、内部回路１か
ら出力され、出力バッファ回路９に入力される信号は、
ＰチャネルＭＯＳトランジスタ１３およびＮチャネルＭ
ＯＳトランジスタ１４を介して、出力信号１０４として
端子５４より出力される。この場合、従来のように、出
力バッファ回路３および９には、遅延回路が用いられて
いないので、これらの出力バッファ回路における遅延時
間は無視することができる。
出力回路として用いる場合には、テスト専用端子５５よ
り入力される制御信号１０５は“Ｈ”レベルに固定され
る。この場合、入力信号１０１および１０２は、それぞ
れ端子５１および５２より入力され、それぞれ入力バッ
ファ１５および１６を経由して内部回路ブロック１に入
力される。そして、テスト専用端子５５の制御信号１０
５が“Ｈ”レベルに固定されているために、出力バッフ
ァ回路３におけるＡＮＤ回路５の出力レベルは“Ｈ”レ
ベル、またＯＲ回路４の出力レベルは“Ｌ”レベルとな
り、内部回路１から出力され、出力バッファ回路３に入
力される信号は、ＰチャネルＭＯＳトランジスタ７およ
びＮチャネルＭＯＳトランジスタ８を介して、出力信号
１０３として端子５３より出力される。このことは、出
力バッファ回路９についても同様であり、内部回路１か
ら出力され、出力バッファ回路９に入力される信号は、
ＰチャネルＭＯＳトランジスタ１３およびＮチャネルＭ
ＯＳトランジスタ１４を介して、出力信号１０４として
端子５４より出力される。この場合、従来のように、出
力バッファ回路３および９には、遅延回路が用いられて
いないので、これらの出力バッファ回路における遅延時
間は無視することができる。
【０００８】なお、図２（ａ）、（ｂ）および（ｃ）に
示されるのは、上記のテスト時以外の時点における入出
力信号等を示すタイミング図であり、それぞれ、入力信
号１０１／１０２、出力信号１０３／１０４および出力
側における貫通電流を示している。
示されるのは、上記のテスト時以外の時点における入出
力信号等を示すタイミング図であり、それぞれ、入力信
号１０１／１０２、出力信号１０３／１０４および出力
側における貫通電流を示している。
【０００９】次に、テスト時においては、テスト専用端
子５５に制御信号１０５が入力されるが、内部回路ブロ
ック１から出力バッファ回路３および９に入力される信
号の電圧レベルが反転する際に、制御信号１０５は
“Ｌ”レベルとなるように制御される。この制御信号が
“Ｌ”レベルになると、出力バッファ回路３におけるＡ
ＮＤ回路５の出力レベルは“Ｌ”レベル、またＯＲ回路
４の出力レベルは“Ｈ”レベルとなり、ＰチャネルＭＯ
Ｓトランジスタ７およびＮチャネルＭＯＳトランジスタ
８は共にオフ状態となり、出力回路はハイインピーダン
ス状態になって、出力バッファ回路３からの出力は遮断
される。このことは、出力バッファ回路９においても同
様であり、制御信号が“Ｌ”レベルになることにより、
ＡＮＤ回路１１の出力レベルは“Ｌ”レベル、ＯＲ回路
１０の出力レベルは“Ｈ”レベルとなり、ＰチャネルＭ
ＯＳトランジスタ１３およびＮチャネルＭＯＳトランジ
スタ１４は共にオフ状態となって、出力回路はハイイン
ピーダンス状態になり、出力バッファ回路９からの出力
は遮断される。これにより、出力回路側における貫通電
流は除去される。
子５５に制御信号１０５が入力されるが、内部回路ブロ
ック１から出力バッファ回路３および９に入力される信
号の電圧レベルが反転する際に、制御信号１０５は
“Ｌ”レベルとなるように制御される。この制御信号が
“Ｌ”レベルになると、出力バッファ回路３におけるＡ
ＮＤ回路５の出力レベルは“Ｌ”レベル、またＯＲ回路
４の出力レベルは“Ｈ”レベルとなり、ＰチャネルＭＯ
Ｓトランジスタ７およびＮチャネルＭＯＳトランジスタ
８は共にオフ状態となり、出力回路はハイインピーダン
ス状態になって、出力バッファ回路３からの出力は遮断
される。このことは、出力バッファ回路９においても同
様であり、制御信号が“Ｌ”レベルになることにより、
ＡＮＤ回路１１の出力レベルは“Ｌ”レベル、ＯＲ回路
１０の出力レベルは“Ｈ”レベルとなり、ＰチャネルＭ
ＯＳトランジスタ１３およびＮチャネルＭＯＳトランジ
スタ１４は共にオフ状態となって、出力回路はハイイン
ピーダンス状態になり、出力バッファ回路９からの出力
は遮断される。これにより、出力回路側における貫通電
流は除去される。
【００１０】そして、出力バッファ回路３および９に入
力された信号の電圧レベルの反転後において、当該電圧
レベルが“Ｈ”レベルか、または“Ｌ”レベルの何れか
のレベルの安定状態になると、テスト専用端子５５の制
御信号は“Ｈ”レベルに転移される。これにより、出力
バッファ回路３および９におけるＰチャネルＭＯＳトラ
ンジスタとＮチャネルＭＯＳトランジスタは、これらの
出力バッファ回路に対する入力信号の論理レベルに対応
して、その内の、少なくとも一方が導通状態となり、当
該入力信号レベルの反転されたレベル信号が、それぞれ
端子５３および５４を介して出力される。
力された信号の電圧レベルの反転後において、当該電圧
レベルが“Ｈ”レベルか、または“Ｌ”レベルの何れか
のレベルの安定状態になると、テスト専用端子５５の制
御信号は“Ｈ”レベルに転移される。これにより、出力
バッファ回路３および９におけるＰチャネルＭＯＳトラ
ンジスタとＮチャネルＭＯＳトランジスタは、これらの
出力バッファ回路に対する入力信号の論理レベルに対応
して、その内の、少なくとも一方が導通状態となり、当
該入力信号レベルの反転されたレベル信号が、それぞれ
端子５３および５４を介して出力される。
【００１１】図３（ａ）、（ｂ）、（ｃ）、（ｄ）およ
び（ｅ）に示されるのは、上記のテスト時の時点におけ
る入出力信号等を示すタイミング図であり、それぞれ、
入力信号１０１／１０２、制御信号１０５、出力信号１
０３／１０４、出力信号１０２／１０４の観測点、およ
び出力側における貫通電流を示している。
び（ｅ）に示されるのは、上記のテスト時の時点におけ
る入出力信号等を示すタイミング図であり、それぞれ、
入力信号１０１／１０２、制御信号１０５、出力信号１
０３／１０４、出力信号１０２／１０４の観測点、およ
び出力側における貫通電流を示している。
【００１２】図３（ｃ）、（ｄ）および（ｅ）より明ら
かなように、テスト時における観測点は、出力信号１０
３／１０４のレベル変換点以外の時点に設定されてお
り、また、出力回路におけるテスト時においては、上述
のように、各出力バッファ回路に含まれるＰチャネルＭ
ＯＳトランジスタまたはＮチャネルＭＯＳトランジスタ
の何れか一方が導通状態になるだけであるため、貫通電
流が全く流れない。従って、当該貫通電流に起因する接
地雑音が低減される。
かなように、テスト時における観測点は、出力信号１０
３／１０４のレベル変換点以外の時点に設定されてお
り、また、出力回路におけるテスト時においては、上述
のように、各出力バッファ回路に含まれるＰチャネルＭ
ＯＳトランジスタまたはＮチャネルＭＯＳトランジスタ
の何れか一方が導通状態になるだけであるため、貫通電
流が全く流れない。従って、当該貫通電流に起因する接
地雑音が低減される。
【００１３】図４に示されるのは、本発明の第２の実施
例を示すブロック図である。図４に示されるように、本
実施例は、内部回路ブロック１８に対応して、ＯＲ回路
２１、ＡＮＤ回路２２、インバータ２３、ＰチャネルＭ
ＯＳトランジスタ２４およびＮチャネルＭＯＳトランジ
スタ２５により形成される出力バッファ回路２０と、Ｏ
Ｒ回路２７、ＡＮＤ回路２８および３２、インバータ２
９、ＰチャネルＭＯＳトランジスタ３０およびＮチャネ
ルＭＯＳトランジスタ３１により形成される入出力バッ
ファ回路２６と、入力バッファ回路３４〜３６とを含む
バッファ回路１９として構成される。
例を示すブロック図である。図４に示されるように、本
実施例は、内部回路ブロック１８に対応して、ＯＲ回路
２１、ＡＮＤ回路２２、インバータ２３、ＰチャネルＭ
ＯＳトランジスタ２４およびＮチャネルＭＯＳトランジ
スタ２５により形成される出力バッファ回路２０と、Ｏ
Ｒ回路２７、ＡＮＤ回路２８および３２、インバータ２
９、ＰチャネルＭＯＳトランジスタ３０およびＮチャネ
ルＭＯＳトランジスタ３１により形成される入出力バッ
ファ回路２６と、入力バッファ回路３４〜３６とを含む
バッファ回路１９として構成される。
【００１４】本実施例の第１の実施例との相違点は、一
方の出力バッファ回路が、入出力バッファ回路２６によ
り置換えられて、入出力兼用とされていることである。
本実施例においても、前述の第１の実施例の場合と同様
に出力側における貫通電流は除去され、接地雑音レベル
が低減される。
方の出力バッファ回路が、入出力バッファ回路２６によ
り置換えられて、入出力兼用とされていることである。
本実施例においても、前述の第１の実施例の場合と同様
に出力側における貫通電流は除去され、接地雑音レベル
が低減される。
【００１５】
【発明の効果】以上説明したように、本発明は、遅延回
路要素を排除することにより、出力回路としての遅延時
間を圧縮することができるという効果とともに、テスト
専用端子を設け、入力信号のレベル転換時に、当該テス
ト専用端子に所定の制御信号を付与することにより、出
力側における貫通電流を除去して接地雑音レベルを低減
することができるという効果がある。
路要素を排除することにより、出力回路としての遅延時
間を圧縮することができるという効果とともに、テスト
専用端子を設け、入力信号のレベル転換時に、当該テス
ト専用端子に所定の制御信号を付与することにより、出
力側における貫通電流を除去して接地雑音レベルを低減
することができるという効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本実施例のテスト時外における動作を示すタイ
ミング図である。
ミング図である。
【図３】本実施例のテスト時における動作を示すタイミ
ング図である。
ング図である。
【図４】本発明の第２の実施例を示すブロック図であ
る。
る。
【図５】従来例を示すブロック図である。
１、１８ 内部回路 ２、１９ バッファ回路 ３、９、２０ 出力バッファ回路 ４、１０、２１、２７ ＯＲ回路 ５、１１、２２、２８、３２ ＡＮＤ回路 ６、１２、２３、２９、３９、４０ インバータ ７、１３、２４、３０、４１ ＰチャネルＭＯＳトラ
ンジスタ ８、１４、２５、３１、４２ ＮチャネルＭＯＳトラ
ンジスタ １５〜１７、３３〜３６ 入力バッファ ２６ 入出力バッファ回路 ３７ ＮＡＮＤ回路 ３８ ＮＯＲ回路
ンジスタ ８、１４、２５、３１、４２ ＮチャネルＭＯＳトラ
ンジスタ １５〜１７、３３〜３６ 入力バッファ ２６ 入出力バッファ回路 ３７ ＮＡＮＤ回路 ３８ ＮＯＲ回路
フロントページの続き (56)参考文献 特開 平２−88980（ＪＰ，Ａ) 特開 平３−65672（ＪＰ，Ａ) 特開 昭62−55574（ＪＰ，Ａ) 特開 平３−109763（ＪＰ，Ａ) 特開 平３−77081（ＪＰ，Ａ) 特開 平３−65674（ＪＰ，Ａ) 特開 昭59−119284（ＪＰ，Ａ) 特開 昭63−29275（ＪＰ，Ａ) 特開 平１−205346（ＪＰ，Ａ) 特開 昭62−266476（ＪＰ，Ａ) 特開 昭64−59175（ＪＰ，Ａ) 特開 平３−249574（ＪＰ，Ａ) 特開 平３−172783（ＪＰ，Ａ) 特開 平３−276081（ＪＰ，Ａ) 特開 平３−103779（ＪＰ，Ａ) 特開 平２−280069（ＪＰ，Ａ) 特開 平３−12572（ＪＰ，Ａ) 特開 昭62−19776（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28 - 31/3193 H01L 21/66
Claims (1)
- 【請求項１】 半導体集積回路により形成される内部回
路ブロックのテスト用ならびに当該内部回路ブロックの
対外部回路接続用として機能する入出力バッファ回路を
構成する半導体集積回路において、 前記内部回路ブロックから出力される信号を外部回路に
出力するために設けられる少なくとも１個以上のバッフ
ァ回路と、 前記内部回路ブロックのテストの時点およびテスト以外
の時点に対応して、所定の制御信号を入力するために設
けられる少なくとも１個以上のテスト専用端子と、 を備え、前記内部回路ブロックのテスト時において、当
該内部回路ブロックから前記バッファ回路に入力される
信号のレベル転換時点において、当該バッファ回路の出
力回路をハイインピーダンス状態に設定するとともに、
前記信号のレベル転換後、当該信号のレベルが定常状態
となっている時点において、前記出力回路のハイインピ
ーダンス状態を解除するように作用する制御信号を、前
記テスト専用端子を介して、前記バッファ回路に入力す
ることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3161260A JP2935294B2 (ja) | 1991-07-02 | 1991-07-02 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3161260A JP2935294B2 (ja) | 1991-07-02 | 1991-07-02 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0534417A JPH0534417A (ja) | 1993-02-09 |
| JP2935294B2 true JP2935294B2 (ja) | 1999-08-16 |
Family
ID=15731718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3161260A Expired - Lifetime JP2935294B2 (ja) | 1991-07-02 | 1991-07-02 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2935294B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2626538B2 (ja) * | 1993-12-13 | 1997-07-02 | 日本電気株式会社 | 半導体装置 |
-
1991
- 1991-07-02 JP JP3161260A patent/JP2935294B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0534417A (ja) | 1993-02-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990506 |