JP3119601B2 - 出力バッファ - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、出力バッファに係
り、特に半導体集積回路内に形成されるＣＭＯＳ出力バ
ッファに関する。
り、特に半導体集積回路内に形成されるＣＭＯＳ出力バ
ッファに関する。
【０００２】
【従来の技術】このような従来例としては、特開平３−
４４１０９号公報に、「出力バッファ」として、特に、
半導体集積回路内に形成されるＣＭＯＳ出力バッファに
関する技術が開示されている。
４４１０９号公報に、「出力バッファ」として、特に、
半導体集積回路内に形成されるＣＭＯＳ出力バッファに
関する技術が開示されている。
【０００３】図７に従来のトライステート型のＣＭＯＳ
バッファの回路図を示す。従来のこの種のＣＭＯＳ出力
バッファは、高電位電源（以下ＶＤＤと記す）と低電位
電源（以下ＧＮＤと記す）との間に、ＰチャネルＭＯＳ
トランジスタ（以下ＰＭＯＳと記す）：Ｐ１、およびＮ
チャネルＭＯＳトランジスタ（以下ＮＭＯＳと記す）：
Ｎ１とが直列に接続されており、前記ＰＭＯＳ：Ｐ１の
ゲート電極には、データ信号ＩＮとデータ信号ＩＮの遅
延信号ＩＮＤＬと出力イネーブル信号ＣＮＴとを入力す
るＮＡＮＤゲートＮＡ１の出力が接続され、前記ＮＭＯ
Ｓ：Ｎ１のゲート電極には、前記データ信号ＩＮと前記
データ信号ＩＮの遅延信号ＩＮＤＬと前記出力イネーブ
ル信号ＣＮＴがインバータＩＮＶ１によって反転された
信号とを入力するＮＯＲゲートＮＯ１の出力が接続さ
れ、前記ＰＭＯＳ：Ｐ１とＮＭＯＳ：Ｎ１、それぞれの
ドレイン電極の接続点により出力端子ＯＵＴに出力信号
を取り出すようになっていた。遅延回路ＤＬＹにインバ
ータを使用する事が多く最低でも２個は必要となる。
バッファの回路図を示す。従来のこの種のＣＭＯＳ出力
バッファは、高電位電源（以下ＶＤＤと記す）と低電位
電源（以下ＧＮＤと記す）との間に、ＰチャネルＭＯＳ
トランジスタ（以下ＰＭＯＳと記す）：Ｐ１、およびＮ
チャネルＭＯＳトランジスタ（以下ＮＭＯＳと記す）：
Ｎ１とが直列に接続されており、前記ＰＭＯＳ：Ｐ１の
ゲート電極には、データ信号ＩＮとデータ信号ＩＮの遅
延信号ＩＮＤＬと出力イネーブル信号ＣＮＴとを入力す
るＮＡＮＤゲートＮＡ１の出力が接続され、前記ＮＭＯ
Ｓ：Ｎ１のゲート電極には、前記データ信号ＩＮと前記
データ信号ＩＮの遅延信号ＩＮＤＬと前記出力イネーブ
ル信号ＣＮＴがインバータＩＮＶ１によって反転された
信号とを入力するＮＯＲゲートＮＯ１の出力が接続さ
れ、前記ＰＭＯＳ：Ｐ１とＮＭＯＳ：Ｎ１、それぞれの
ドレイン電極の接続点により出力端子ＯＵＴに出力信号
を取り出すようになっていた。遅延回路ＤＬＹにインバ
ータを使用する事が多く最低でも２個は必要となる。
【０００４】次に前述した従来の出力バッファの動作
を、図８を参照しながら、説明する。出力イネーブル信
号ＣＮＴがロウレベルのときには、ＮＡＮＤゲートＮＡ
１の出力がハイレベル、ＮＯＲゲートＮＯ１の出力レベ
ルがロウレベルとなるので、ＰＭＯＳ：Ｐ１とＮＭＯ
Ｓ：Ｎ１は共にＯＦＦ状態となり、出力信号ＯＵＴはハ
イ・インピーダンス状態になる。
を、図８を参照しながら、説明する。出力イネーブル信
号ＣＮＴがロウレベルのときには、ＮＡＮＤゲートＮＡ
１の出力がハイレベル、ＮＯＲゲートＮＯ１の出力レベ
ルがロウレベルとなるので、ＰＭＯＳ：Ｐ１とＮＭＯ
Ｓ：Ｎ１は共にＯＦＦ状態となり、出力信号ＯＵＴはハ
イ・インピーダンス状態になる。
【０００５】逆に、出力イネーブル信号ＣＮＴがハイレ
ベルの場合には、データ信号ＩＮがロウレベルに変化す
ると、ＰＭＯＳ：Ｐ１がＯＦＦ状態、ＮＭＯＳ：Ｎ１は
データ信号ＩＮの遅延信号ＩＮＤＬの遅延時間だけ遅れ
てＯＮ状態となり、出力信号ＯＵＴもデータ信号ＩＮの
遅延信号ＩＮＤＬの遅延時間だけ遅れてロウレベルに変
化する。データ信号ＩＮがハイレベルに変化すると、Ｐ
ＭＯＳ：Ｐ１がデータ信号ＩＮの遅延信号ＩＮＤＬの遅
延時間だけ遅れてＯＮ状態、ＮＭＯＳ：Ｎ１がＯＦＦ状
態となり出力信号ＯＵＴもデータ信号ＩＮの遅延信号Ｉ
ＮＤＬの遅延時間だけ遅れてハイレベルに変化する。す
なわち、出力信号ＯＵＴが変化するときは、遅延回路に
よる遅延時間ぶんのＰＭＯＳ：Ｐ１とＮＭＯＳ：Ｎ１が
共にＯＦＦ状態をつくり貫通電流が流れないようになっ
ている。
ベルの場合には、データ信号ＩＮがロウレベルに変化す
ると、ＰＭＯＳ：Ｐ１がＯＦＦ状態、ＮＭＯＳ：Ｎ１は
データ信号ＩＮの遅延信号ＩＮＤＬの遅延時間だけ遅れ
てＯＮ状態となり、出力信号ＯＵＴもデータ信号ＩＮの
遅延信号ＩＮＤＬの遅延時間だけ遅れてロウレベルに変
化する。データ信号ＩＮがハイレベルに変化すると、Ｐ
ＭＯＳ：Ｐ１がデータ信号ＩＮの遅延信号ＩＮＤＬの遅
延時間だけ遅れてＯＮ状態、ＮＭＯＳ：Ｎ１がＯＦＦ状
態となり出力信号ＯＵＴもデータ信号ＩＮの遅延信号Ｉ
ＮＤＬの遅延時間だけ遅れてハイレベルに変化する。す
なわち、出力信号ＯＵＴが変化するときは、遅延回路に
よる遅延時間ぶんのＰＭＯＳ：Ｐ１とＮＭＯＳ：Ｎ１が
共にＯＦＦ状態をつくり貫通電流が流れないようになっ
ている。
【０００６】
【発明が解決しようとする課題】前述した従来のＣＭＯ
Ｓ出力バッファは、出力バッファが出力イネーブル信号
ＣＮＴがハイレベルの時、データ信号ＩＮのレベルの変
化に応じて出力信号ＯＵＴが反転する途中で、ＰＭＯ
Ｓ：Ｐ１とＮＭＯＳ：Ｎ１が共にＯＮ状態になり貫通電
流が流れることの無いように出力信号ＯＵＴを遅延した
信号ＩＮＤＬで、必ずＰＭＯＳ：Ｐ１とＮＭＯＳ：Ｎ１
が共にＯＦＦする状態をつくっていた。
Ｓ出力バッファは、出力バッファが出力イネーブル信号
ＣＮＴがハイレベルの時、データ信号ＩＮのレベルの変
化に応じて出力信号ＯＵＴが反転する途中で、ＰＭＯ
Ｓ：Ｐ１とＮＭＯＳ：Ｎ１が共にＯＮ状態になり貫通電
流が流れることの無いように出力信号ＯＵＴを遅延した
信号ＩＮＤＬで、必ずＰＭＯＳ：Ｐ１とＮＭＯＳ：Ｎ１
が共にＯＦＦする状態をつくっていた。
【０００７】このため、遅延した信号ＩＮＤＬという信
号が増えたため、ＮＡＮＤゲートＮＡ１とＮＯＲゲート
ＮＯ１の入力が入力信号ＩＮと入力信号ＩＮを遅延した
信号ＩＮＤＬとイネーブル信号ＣＮＴの３入力となって
いた。ＰＭＯＳ：Ｐ１とＮＭＯＳ：Ｎ１は電流駆動能力
の大きいＭＯＳトランジスタを使用する事が多く、その
入力であるＮＡＮＤゲートＮＡ１とＮＯＲゲートＮＯ１
の入力も比較的電流駆動能力の大きいＭＯＳトランジス
タを使用するため、ＮＡＮＤゲートＮＡ１とＮＯＲゲー
トＮＯ１は入力が増えたことでトランジスタの占有面積
が大きくなっていた。
号が増えたため、ＮＡＮＤゲートＮＡ１とＮＯＲゲート
ＮＯ１の入力が入力信号ＩＮと入力信号ＩＮを遅延した
信号ＩＮＤＬとイネーブル信号ＣＮＴの３入力となって
いた。ＰＭＯＳ：Ｐ１とＮＭＯＳ：Ｎ１は電流駆動能力
の大きいＭＯＳトランジスタを使用する事が多く、その
入力であるＮＡＮＤゲートＮＡ１とＮＯＲゲートＮＯ１
の入力も比較的電流駆動能力の大きいＭＯＳトランジス
タを使用するため、ＮＡＮＤゲートＮＡ１とＮＯＲゲー
トＮＯ１は入力が増えたことでトランジスタの占有面積
が大きくなっていた。
【０００８】また、遅延信号ＩＮＤＬは素子数を減らす
とその出力がハイレベルからロウレベルにゆるやかに変
化するときにＮＡＮＤゲートＮＡ１で貫通電流が流れ、
逆に遅延信号ＩＮＤＬがロウレベルからハイレベルにゆ
るやかに変化するときにＮＯＲゲートＮＯ１で貫通電流
が流れてしまうので出力波形を整形する必要がある。
とその出力がハイレベルからロウレベルにゆるやかに変
化するときにＮＡＮＤゲートＮＡ１で貫通電流が流れ、
逆に遅延信号ＩＮＤＬがロウレベルからハイレベルにゆ
るやかに変化するときにＮＯＲゲートＮＯ１で貫通電流
が流れてしまうので出力波形を整形する必要がある。
【０００９】［発明の目的］本発明の目的は、ＮＡＮＤ
ゲートとＮＯＲゲートに入力信号を遅延した信号を少な
い回路構成で入力することで入力数を減らしトランジス
タの占有面積を減少させＰＭＯＳ：Ｐ１とＮＭＯＳ：Ｎ
１に貫通電流を流さず、また遅延信号ＩＮＤＬの変化が
ゆるやかな場合にＮＡＮＤゲートやＮＯＲゲートで貫通
電流が流れない出力バッファを提供することにある。
ゲートとＮＯＲゲートに入力信号を遅延した信号を少な
い回路構成で入力することで入力数を減らしトランジス
タの占有面積を減少させＰＭＯＳ：Ｐ１とＮＭＯＳ：Ｎ
１に貫通電流を流さず、また遅延信号ＩＮＤＬの変化が
ゆるやかな場合にＮＡＮＤゲートやＮＯＲゲートで貫通
電流が流れない出力バッファを提供することにある。
【００１０】
【課題を解決するための手段】本発明の出力バッファ
は、上記目的を達成するため、ソース電極を高電位電源
に接続した第一のＰＭＯＳとソース電極を低電位電源に
接続した第一のＮＭＯＳのドレイン電極どうしを接続し
て出力端子とし、前記第一のＰＭＯＳのゲート電極に第
二のＰＭＯＳと第二のＮＭＯＳのドレイン電極を接続
し、前記第一のＮＭＯＳのゲート電極に第三のＰＭＯＳ
と第三のＮＭＯＳのドレイン電極を接続し、前記第二の
ＮＭＯＳのゲート電極には入力端子から入力されるデー
タ信号の立ち上がりのみを遅延させた信号を入力し、前
記第三のＰＭＯＳのゲート電極には前記データ信号の立
ち下がりのみを遅延させた信号を入力し、前記第二のＰ
ＭＯＳのゲート電極と前記第三のＮＭＯＳのゲート電極
は前記入力端子に接続し、前記第二のＰＭＯＳと第三の
ＰＭＯＳのソース電極を高電位電源に接続し、前記第二
のＮＭＯＳと第三のＮＭＯＳのソース電極を低電位電源
に接続して構成したことを特徴としている。
は、上記目的を達成するため、ソース電極を高電位電源
に接続した第一のＰＭＯＳとソース電極を低電位電源に
接続した第一のＮＭＯＳのドレイン電極どうしを接続し
て出力端子とし、前記第一のＰＭＯＳのゲート電極に第
二のＰＭＯＳと第二のＮＭＯＳのドレイン電極を接続
し、前記第一のＮＭＯＳのゲート電極に第三のＰＭＯＳ
と第三のＮＭＯＳのドレイン電極を接続し、前記第二の
ＮＭＯＳのゲート電極には入力端子から入力されるデー
タ信号の立ち上がりのみを遅延させた信号を入力し、前
記第三のＰＭＯＳのゲート電極には前記データ信号の立
ち下がりのみを遅延させた信号を入力し、前記第二のＰ
ＭＯＳのゲート電極と前記第三のＮＭＯＳのゲート電極
は前記入力端子に接続し、前記第二のＰＭＯＳと第三の
ＰＭＯＳのソース電極を高電位電源に接続し、前記第二
のＮＭＯＳと第三のＮＭＯＳのソース電極を低電位電源
に接続して構成したことを特徴としている。
【００１１】また、本発明の出力バッファは上記目的を
達成するため、ソース電極を高電位電源に接続した第一
のＰＭＯＳとソース電極を低電位電源に接続した第一の
ＮＭＯＳのドレイン電極どうしを接続して出力端子と
し、前記第一のＰＭＯＳのゲート電極に第二のＰＭＯＳ
と第二のＮＭＯＳのドレイン電極を接続し、前記第一の
ＮＭＯＳのゲート電極に第三のＰＭＯＳと第三のＮＭＯ
Ｓのドレイン電極を接続し、前記第二のＮＭＯＳのゲー
ト電極には入力端子から入力されるデータ信号の立ち上
がりのみを遅延させた信号を入力し、前記第三のＰＭＯ
Ｓのゲート電極には前記データ信号の立ち下がりのみを
遅延させた信号を入力し、前記第二のＰＭＯＳのゲート
電極と前記第三のＮＭＯＳのゲート電極は前記入力端子
に接続し、前記第二のＰＭＯＳに並列に第四のＰＭＯＳ
を接続して、これら第二及び第四のＰＭＯＳのソース電
極を高電位電源に接続し、前記第二のＮＭＯＳのソース
電極と低電位電源の間に第四のＮＭＯＳを接続し、前記
第三のＰＭＯＳのソース電極と高電位電源の間に第五の
ＰＭＯＳを接続し、前記第三のＮＭＯＳに並列に第五の
ＮＭＯＳを接続して、これら第三及び第五のＮＭＯＳの
ソース電極を低電位電源に接続し、前記第四のＰＭＯＳ
及びＮＭＯＳのゲート電極に前記出力イネーブル信号
を、前記第五のＰＭＯＳ及びＮＭＯＳのゲート電極に出
力イネーブル信号を反転させた信号をそれぞれ入力して
構成したことを特徴としている。
達成するため、ソース電極を高電位電源に接続した第一
のＰＭＯＳとソース電極を低電位電源に接続した第一の
ＮＭＯＳのドレイン電極どうしを接続して出力端子と
し、前記第一のＰＭＯＳのゲート電極に第二のＰＭＯＳ
と第二のＮＭＯＳのドレイン電極を接続し、前記第一の
ＮＭＯＳのゲート電極に第三のＰＭＯＳと第三のＮＭＯ
Ｓのドレイン電極を接続し、前記第二のＮＭＯＳのゲー
ト電極には入力端子から入力されるデータ信号の立ち上
がりのみを遅延させた信号を入力し、前記第三のＰＭＯ
Ｓのゲート電極には前記データ信号の立ち下がりのみを
遅延させた信号を入力し、前記第二のＰＭＯＳのゲート
電極と前記第三のＮＭＯＳのゲート電極は前記入力端子
に接続し、前記第二のＰＭＯＳに並列に第四のＰＭＯＳ
を接続して、これら第二及び第四のＰＭＯＳのソース電
極を高電位電源に接続し、前記第二のＮＭＯＳのソース
電極と低電位電源の間に第四のＮＭＯＳを接続し、前記
第三のＰＭＯＳのソース電極と高電位電源の間に第五の
ＰＭＯＳを接続し、前記第三のＮＭＯＳに並列に第五の
ＮＭＯＳを接続して、これら第三及び第五のＮＭＯＳの
ソース電極を低電位電源に接続し、前記第四のＰＭＯＳ
及びＮＭＯＳのゲート電極に前記出力イネーブル信号
を、前記第五のＰＭＯＳ及びＮＭＯＳのゲート電極に出
力イネーブル信号を反転させた信号をそれぞれ入力して
構成したことを特徴としている。
【００１２】
【００１３】
【００１４】［作用］本発明によれば、上記手段で回路
構成することで、出力イネーブル信号がロウレベルのと
きは、ドレインを出力信号とした前記第一のＰＭＯＳと
ＮＭＯＳがＯＦＦ状態で出力信号はハイ・インピーダン
スである。
構成することで、出力イネーブル信号がロウレベルのと
きは、ドレインを出力信号とした前記第一のＰＭＯＳと
ＮＭＯＳがＯＦＦ状態で出力信号はハイ・インピーダン
スである。
【００１５】以下、出力イネーブル信号がハイレベルの
ときには、データ信号がロウレベルのとき前記第一のＰ
ＭＯＳはＯＦＦ状態、前記第一のＮＭＯＳはＯＮ状態で
出力信号はロウレベルであり、この状態からデータ信号
がハイレベルに変化すると、ＮＯＲ構成はデータ信号と
データ信号の遅延の無い信号が入力されるので前記第一
のＮＭＯＳはすぐＯＦＦ状態になり、ＮＡＮＤ構成はデ
ータ信号とデータ信号を遅延した信号が入力されるので
前記第一のＰＭＯＳはデータ信号を遅延した時間分ＯＦ
Ｆ状態のままで、データ信号の遅延信号がハイレベルに
変化したときにＯＮ状態となり出力信号はハイレベルに
変化する。
ときには、データ信号がロウレベルのとき前記第一のＰ
ＭＯＳはＯＦＦ状態、前記第一のＮＭＯＳはＯＮ状態で
出力信号はロウレベルであり、この状態からデータ信号
がハイレベルに変化すると、ＮＯＲ構成はデータ信号と
データ信号の遅延の無い信号が入力されるので前記第一
のＮＭＯＳはすぐＯＦＦ状態になり、ＮＡＮＤ構成はデ
ータ信号とデータ信号を遅延した信号が入力されるので
前記第一のＰＭＯＳはデータ信号を遅延した時間分ＯＦ
Ｆ状態のままで、データ信号の遅延信号がハイレベルに
変化したときにＯＮ状態となり出力信号はハイレベルに
変化する。
【００１６】逆に、データ信号がハイレベルからロウレ
ベルに変化すると、ＮＡＮＤ構成はデータ信号とデータ
信号の遅延の無い信号が入力されるので前記第一のＰＭ
ＯＳはすぐＯＦＦ状態になり、ＮＯＲ構成はデータ信号
とデータ信号を遅延した信号が入力されるので前記第一
のＮＭＯＳはデータ信号を遅延した時間分ＯＦＦ状態の
ままで、データ信号の遅延信号がロウレベルに変化した
ときにＯＮ状態となり、出力信号はロウレベルに変化す
る。
ベルに変化すると、ＮＡＮＤ構成はデータ信号とデータ
信号の遅延の無い信号が入力されるので前記第一のＰＭ
ＯＳはすぐＯＦＦ状態になり、ＮＯＲ構成はデータ信号
とデータ信号を遅延した信号が入力されるので前記第一
のＮＭＯＳはデータ信号を遅延した時間分ＯＦＦ状態の
ままで、データ信号の遅延信号がロウレベルに変化した
ときにＯＮ状態となり、出力信号はロウレベルに変化す
る。
【００１７】よって、出力信号が変化するときには必ず
前記第一のＰＭＯＳとＮＭＯＳが共にＯＦＦの状態があ
り、従来よりも少ない回路構成で同じ効果を実現でき
る。
前記第一のＰＭＯＳとＮＭＯＳが共にＯＦＦの状態があ
り、従来よりも少ない回路構成で同じ効果を実現でき
る。
【００１８】以下、更に、本発明の作用について説明す
る。
る。
【００１９】従来、出力バッファの貫通電流を減少する
ためには、出力バッファのＰ−ＴｒとＮ−Ｔｒが同時に
変化しないようにする必要がある。
ためには、出力バッファのＰ−ＴｒとＮ−Ｔｒが同時に
変化しないようにする必要がある。
【００２０】つまり、従来の信号に加え、遅延させた信
号を加える事により出力バッファのＰ−ＴｒとＮ−Ｔｒ
の変化が重ならない様にしている。
号を加える事により出力バッファのＰ−ＴｒとＮ−Ｔｒ
の変化が重ならない様にしている。
【００２１】しかし、入力信号が増えた事によりレイア
ウト面積が大きくなっている。
ウト面積が大きくなっている。
【００２２】そこで、本発明では、出力バッファのドラ
イバである２ＮＡＮＤと２ＮＯＲを構成するトランジス
タのうち、出力バッファをＯＦＦするゲートにのみ遅延
の無い信号を入力し、出力バッファをＯＮするゲートに
のみ遅延させた信号を入力する。よって、従来の回路よ
り少ないトランジスタ数で構成する事が出来る。
イバである２ＮＡＮＤと２ＮＯＲを構成するトランジス
タのうち、出力バッファをＯＦＦするゲートにのみ遅延
の無い信号を入力し、出力バッファをＯＮするゲートに
のみ遅延させた信号を入力する。よって、従来の回路よ
り少ないトランジスタ数で構成する事が出来る。
【００２３】但し、遅延した信号は立ち上がりと立ち下
がりで、信号の変化スピードを変える必要がある。
がりで、信号の変化スピードを変える必要がある。
【００２４】本発明の効果のデータとしては、以下のデ
ータが得られた。
ータが得られた。
【００２５】［従来］： ３ＮＡＮＤ−２：面積４１５μｍ2 、３ＮＯＲ−２：面
積４２５μｍ2 ＩＮＶ−１（２個）：１３５μｍ2 ×２＝２７０μｍ2
合計１１００μｍ2 ［本発明］： ２ＮＡＮＤ−２：面積２７６μｍ2 、２ＮＯＲ−２：面
積２７６μｍ2 ＩＮＶ−１（３個）：１３５μｍ2 ×３＝４０５μｍ2
合計９５７μｍ2 面積が１３％小さくなる（自動レイアウトのセルで見積
もったので実際のレイアウトはもっと小さくなる）。
積４２５μｍ2 ＩＮＶ−１（２個）：１３５μｍ2 ×２＝２７０μｍ2
合計１１００μｍ2 ［本発明］： ２ＮＡＮＤ−２：面積２７６μｍ2 、２ＮＯＲ−２：面
積２７６μｍ2 ＩＮＶ−１（３個）：１３５μｍ2 ×３＝４０５μｍ2
合計９５７μｍ2 面積が１３％小さくなる（自動レイアウトのセルで見積
もったので実際のレイアウトはもっと小さくなる）。
【００２６】また、入力信号ＩＮをディレイ回路で、遅
らせた信号を３ＮＡＮＤと３ＮＯＲに入れる事により、
出力ＯＵＴが変化するときに、バッファのＰ−ＴｒとＮ
−Ｔｒ両方がＯＦＦしているタイミングが出来る（貫通
電流を防止できる。）。
らせた信号を３ＮＡＮＤと３ＮＯＲに入れる事により、
出力ＯＵＴが変化するときに、バッファのＰ−ＴｒとＮ
−Ｔｒ両方がＯＦＦしているタイミングが出来る（貫通
電流を防止できる。）。
【００２７】出力バッファＰ−ＴｒをＯＮさせるトラン
ジスタにのみ遅延させた信号を入力する。同様にＮ−
ＴｒをＯＮさせるトランジスタにも遅延させた信号を
入力する。よって、Ｐ−ＴｒとＮ−ＴｒのＯＮするタイ
ミングを遅らせる事が出来る。
ジスタにのみ遅延させた信号を入力する。同様にＮ−
ＴｒをＯＮさせるトランジスタにも遅延させた信号を
入力する。よって、Ｐ−ＴｒとＮ−ＴｒのＯＮするタイ
ミングを遅らせる事が出来る。
【００２８】逆にＰ−Ｔｒ，Ｎ−ＴｒをＯＦＦする時に
は、遅延のない信号を入力する。
は、遅延のない信号を入力する。
【００２９】上記動作のため、のトランジスタには立
ち上がりが遅く、立ち下がりは速い信号を入力し、の
トランジスタには立ち上がりが速く、立ち下がりの遅い
信号を入力する必要がある（このようにしないと、ここ
で貫通電流が流れる。）。
ち上がりが遅く、立ち下がりは速い信号を入力し、の
トランジスタには立ち上がりが速く、立ち下がりの遅い
信号を入力する必要がある（このようにしないと、ここ
で貫通電流が流れる。）。
【００３０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００３１】［第１実施例］図１は、本発明の第１実施
例の出力バッファを示す回路図である。
例の出力バッファを示す回路図である。
【００３２】ソース電極をＶＤＤに接続したＰＭＯＳ：
Ｐ１５と、ソース電極をＧＮＤに接続したＮＭＯＳ：Ｎ
１５のドレイン電極どうしを接続して出力信号ＯＵＴと
し、前記ＰＭＯＳ：Ｐ１５のゲート電極にＮＡＮＤ構成
ＮＡ１１のトランジスタ（ソース電極をＶＤＤに接続し
たＰＭＯＳ：Ｐ１１，Ｐ１２とＮＭＯＳ：Ｎ１１のそれ
ぞれのドレイン電極が接続されてこのＮＡＮＤ構成の出
力とし、ソース電極をＧＮＤに接続したＮＭＯＳ：Ｎ１
２のドレイン電極と前記ＮＭＯＳ：Ｎ１１のソース電極
とを接続し、前記ＰＭＯＳ：Ｐ１２のゲート電極、前記
ＮＭＯＳ：Ｎ１２のゲート電極に出力イネーブル信号Ｃ
ＮＴを共通に接続し、前記ＮＭＯＳ：Ｎ１１のゲート電
極にインバータＩ１３の出力と接続し、前記ＰＭＯＳ：
Ｐ１１のゲート電極にデータ信号ＩＮと接続したもの）
の出力を接続し、前記ＮＭＯＳ：Ｎ１５のゲート電極に
ＮＯＲ構成ＮＯ１１のトランジスタ（ソース電極をＧＮ
Ｄに接続したＮＭＯＳ：Ｎ１３，Ｎ１４とＰＭＯＳ：Ｐ
１４のそれぞれのドレイン電極が接続されてこのＮＯＲ
構成の出力とし、ソース電極をＶＤＤに接続したＰＭＯ
Ｓ：Ｐ１３のドレイン電極と前記ＰＭＯＳ：Ｐ１４のソ
ース電極とを接続し、前記ＰＭＯＳ：Ｐ１３のゲート電
極と前記ＮＭＯＳ：Ｎ１４のゲート電極にインバータＩ
１１の出力を共通に接続し、前記ＰＭＯＳ：Ｐ１４のゲ
ート電極にインバータＩ１４の出力と接続し、前記ＮＭ
ＯＳ：Ｎ１３のゲート電極にデータ信号ＩＮと接続した
もの）の出力を接続し、前記インバータＩ１３の入力と
前記インバータＩ１４の入力にインバータＩ１２の出力
を共通に接続し、前記インバータＩ１２の入力にデータ
信号ＩＮを接続し、前記インバータＩ１１の入力にイネ
ーブル信号ＣＮＴを接続する。
Ｐ１５と、ソース電極をＧＮＤに接続したＮＭＯＳ：Ｎ
１５のドレイン電極どうしを接続して出力信号ＯＵＴと
し、前記ＰＭＯＳ：Ｐ１５のゲート電極にＮＡＮＤ構成
ＮＡ１１のトランジスタ（ソース電極をＶＤＤに接続し
たＰＭＯＳ：Ｐ１１，Ｐ１２とＮＭＯＳ：Ｎ１１のそれ
ぞれのドレイン電極が接続されてこのＮＡＮＤ構成の出
力とし、ソース電極をＧＮＤに接続したＮＭＯＳ：Ｎ１
２のドレイン電極と前記ＮＭＯＳ：Ｎ１１のソース電極
とを接続し、前記ＰＭＯＳ：Ｐ１２のゲート電極、前記
ＮＭＯＳ：Ｎ１２のゲート電極に出力イネーブル信号Ｃ
ＮＴを共通に接続し、前記ＮＭＯＳ：Ｎ１１のゲート電
極にインバータＩ１３の出力と接続し、前記ＰＭＯＳ：
Ｐ１１のゲート電極にデータ信号ＩＮと接続したもの）
の出力を接続し、前記ＮＭＯＳ：Ｎ１５のゲート電極に
ＮＯＲ構成ＮＯ１１のトランジスタ（ソース電極をＧＮ
Ｄに接続したＮＭＯＳ：Ｎ１３，Ｎ１４とＰＭＯＳ：Ｐ
１４のそれぞれのドレイン電極が接続されてこのＮＯＲ
構成の出力とし、ソース電極をＶＤＤに接続したＰＭＯ
Ｓ：Ｐ１３のドレイン電極と前記ＰＭＯＳ：Ｐ１４のソ
ース電極とを接続し、前記ＰＭＯＳ：Ｐ１３のゲート電
極と前記ＮＭＯＳ：Ｎ１４のゲート電極にインバータＩ
１１の出力を共通に接続し、前記ＰＭＯＳ：Ｐ１４のゲ
ート電極にインバータＩ１４の出力と接続し、前記ＮＭ
ＯＳ：Ｎ１３のゲート電極にデータ信号ＩＮと接続した
もの）の出力を接続し、前記インバータＩ１３の入力と
前記インバータＩ１４の入力にインバータＩ１２の出力
を共通に接続し、前記インバータＩ１２の入力にデータ
信号ＩＮを接続し、前記インバータＩ１１の入力にイネ
ーブル信号ＣＮＴを接続する。
【００３３】このとき、インバータＩ１３は、ハイレベ
ルを出力する時のみ遅延するように立ち上がりの電流駆
動能力を小さくして信号が遅延するようにし、インバー
タＩ１４はロウレベルを出力する時のみ遅延するように
立ち下がりの電流駆動能力を小さくする。
ルを出力する時のみ遅延するように立ち上がりの電流駆
動能力を小さくして信号が遅延するようにし、インバー
タＩ１４はロウレベルを出力する時のみ遅延するように
立ち下がりの電流駆動能力を小さくする。
【００３４】次に図１に示す回路の動作について説明す
る。
る。
【００３５】図２は、図１に示す出力バッファ回路のタ
イミングチャートである。
イミングチャートである。
【００３６】図２において、出力イネーブル信号ＣＮＴ
がロウレベルのときには、ＰＭＯＳ：Ｐ１５とＮＭＯ
Ｓ：Ｎ１５がＯＦＦ状態で出力信号ＯＵＴはハイ・イン
ピーダンス状態になる。
がロウレベルのときには、ＰＭＯＳ：Ｐ１５とＮＭＯ
Ｓ：Ｎ１５がＯＦＦ状態で出力信号ＯＵＴはハイ・イン
ピーダンス状態になる。
【００３７】以下は、出力イネーブル信号ＣＮＴがハイ
レベルの時の説明である。
レベルの時の説明である。
【００３８】データ信号ＩＮがロウレベルのとき、ＰＭ
ＯＳ：Ｐ１５はＯＦＦ状態、ＮＭＯＳ：Ｎ１５はＯＮ状
態で出力信号ＯＵＴはロウレベルで安定しており、この
状態からデータ信号ＩＮがハイレベルに変化すると、イ
ンバータＩ１４の出力は遅延することなく変化する。ゆ
えに、ＮＯＲ構成ＮＯ１１のＰＭＯＳ：Ｐ１４とＮＭＯ
Ｓ：Ｎ１３には、遅延なくハイレベルが入力されて、Ｎ
ＭＯＳ：Ｎ１５をＯＦＦ状態にする。またインバータＩ
１３の出力は遅延して変化するので、ＰＭＯＳ：Ｐ１５
はインバータＩ１３の遅延時間後にＯＮ状態となる。す
なわち出力信号ＯＵＴがロウレベルからハイレベルに変
化するときに、インバータＩ１３のハイレベル出力遅延
時間分だけＰＭＯＳ：Ｐ１５とＮＭＯＳ：Ｎ１５は共に
ＯＦＦ状態となり、貫通電流の流れることは無い。
ＯＳ：Ｐ１５はＯＦＦ状態、ＮＭＯＳ：Ｎ１５はＯＮ状
態で出力信号ＯＵＴはロウレベルで安定しており、この
状態からデータ信号ＩＮがハイレベルに変化すると、イ
ンバータＩ１４の出力は遅延することなく変化する。ゆ
えに、ＮＯＲ構成ＮＯ１１のＰＭＯＳ：Ｐ１４とＮＭＯ
Ｓ：Ｎ１３には、遅延なくハイレベルが入力されて、Ｎ
ＭＯＳ：Ｎ１５をＯＦＦ状態にする。またインバータＩ
１３の出力は遅延して変化するので、ＰＭＯＳ：Ｐ１５
はインバータＩ１３の遅延時間後にＯＮ状態となる。す
なわち出力信号ＯＵＴがロウレベルからハイレベルに変
化するときに、インバータＩ１３のハイレベル出力遅延
時間分だけＰＭＯＳ：Ｐ１５とＮＭＯＳ：Ｎ１５は共に
ＯＦＦ状態となり、貫通電流の流れることは無い。
【００３９】次に、データ信号ＩＮがハイレベルのと
き、ＰＭＯＳ：Ｐ１５はＯＮ状態、ＮＭＯＳ：Ｎ１５は
ＯＦＦ状態で出力信号ＯＵＴはハイレベルで安定してお
り、この状態からデータ信号ＩＮがロウレベルに変化す
ると、インバータＩ１３の出力は遅延することなく変化
する。ゆえに、ＮＡＮＤ構成ＮＡ１１のＰＭＯＳ：Ｐ１
１とＮＭＯＳ：Ｎ１１には、遅延なくロウレベルが入力
されて、ＰＭＯＳ：Ｐ１５をＯＦＦ状態にする。またイ
ンバータＩ１４の出力は遅延して変化するので、ＮＭＯ
Ｓ：Ｎ１５はインバータＩ１３の遅延時間後にＯＮ状態
になり、出力信号ＯＵＴがハイレベルからロウレベルに
変化するときに、インバータＩ１４のロウレベル出力遅
延時間分だけＰＭＯＳ：Ｐ１５とＮＭＯＳ：Ｎ１５は共
にＯＦＦ状態となり、貫通電流の流れることは無い。
き、ＰＭＯＳ：Ｐ１５はＯＮ状態、ＮＭＯＳ：Ｎ１５は
ＯＦＦ状態で出力信号ＯＵＴはハイレベルで安定してお
り、この状態からデータ信号ＩＮがロウレベルに変化す
ると、インバータＩ１３の出力は遅延することなく変化
する。ゆえに、ＮＡＮＤ構成ＮＡ１１のＰＭＯＳ：Ｐ１
１とＮＭＯＳ：Ｎ１１には、遅延なくロウレベルが入力
されて、ＰＭＯＳ：Ｐ１５をＯＦＦ状態にする。またイ
ンバータＩ１４の出力は遅延して変化するので、ＮＭＯ
Ｓ：Ｎ１５はインバータＩ１３の遅延時間後にＯＮ状態
になり、出力信号ＯＵＴがハイレベルからロウレベルに
変化するときに、インバータＩ１４のロウレベル出力遅
延時間分だけＰＭＯＳ：Ｐ１５とＮＭＯＳ：Ｎ１５は共
にＯＦＦ状態となり、貫通電流の流れることは無い。
【００４０】以上のことより、ＰＭＯＳ：Ｐ１５とＮＭ
ＯＳ：Ｎ１５とが同時にＯＮ状態になることがないので
貫通電流が流れない。
ＯＳ：Ｎ１５とが同時にＯＮ状態になることがないので
貫通電流が流れない。
【００４１】［第２実施例］図３は、本発明の第２実施
例の出力バッファを示す回路図である。
例の出力バッファを示す回路図である。
【００４２】本第２実施例は、第１実施例のＮＡＮＤ構
成ＮＡ１１のＮＭＯＳ：Ｎ１１の代わりにＰＭＯＳ：Ｐ
３３を、第１実施例のＮＯＲ構成ＮＯ１１のＰＭＯＳ：
Ｐ１４の代わりにＮＭＯＳ：Ｎ３２を接続し、第１実施
例のインバータＩ１２を削除し、第１実施例のインバー
タＩ１３の代わりにロウレベルを出力する時のみ遅延す
るように立ち下がりの電流駆動能力を小さくしたインバ
ータＩ３２を接続し、第１実施例のインバータＩ１４の
代わりにハイレベルを出力する時のみ遅延するように立
ち上がりの電流駆動能力を小さくしたインバータＩ３３
を接続したものである。
成ＮＡ１１のＮＭＯＳ：Ｎ１１の代わりにＰＭＯＳ：Ｐ
３３を、第１実施例のＮＯＲ構成ＮＯ１１のＰＭＯＳ：
Ｐ１４の代わりにＮＭＯＳ：Ｎ３２を接続し、第１実施
例のインバータＩ１２を削除し、第１実施例のインバー
タＩ１３の代わりにロウレベルを出力する時のみ遅延す
るように立ち下がりの電流駆動能力を小さくしたインバ
ータＩ３２を接続し、第１実施例のインバータＩ１４の
代わりにハイレベルを出力する時のみ遅延するように立
ち上がりの電流駆動能力を小さくしたインバータＩ３３
を接続したものである。
【００４３】この第２実施例は、第１実施例よりインバ
ータが１個少ない為トランジスタの占有面積が第１実施
例よりも小さく出来る。ただし、ＮＡＮＤ構成ＮＡ３１
の出力はＰＭＯＳ：Ｐ３３でロウレベルを出力するため
ロウレベル出力は、ＧＮＤよりトランジスタ１段分高い
電圧になる。
ータが１個少ない為トランジスタの占有面積が第１実施
例よりも小さく出来る。ただし、ＮＡＮＤ構成ＮＡ３１
の出力はＰＭＯＳ：Ｐ３３でロウレベルを出力するため
ロウレベル出力は、ＧＮＤよりトランジスタ１段分高い
電圧になる。
【００４４】またＮＯＲ構成ＮＯ３１の出力はＮＭＯ
Ｓ：Ｎ３３でハイレベルを出力するためハイレベル出力
は、ＶＤＤよりトランジスタ１段分低い電圧になる。
Ｓ：Ｎ３３でハイレベルを出力するためハイレベル出力
は、ＶＤＤよりトランジスタ１段分低い電圧になる。
【００４５】以上の点を除けば、動作は図４のタイミン
グチャートに示すように第１実施例と同じである。
グチャートに示すように第１実施例と同じである。
【００４６】［第３実施例］図５は、本発明の第３実施
例の出力バッファを示す回路図である。
例の出力バッファを示す回路図である。
【００４７】本第３実施例は、第１実施例から出力イネ
ーブル信号ＣＮＴとこれに接続するＰＭＯＳ：Ｐ１２、
ＮＭＯＳ：Ｎ１２、インバータＩ１１とインバータＩ１
１（出力イネーブル信号の反転信号）に接続するＰＭＯ
Ｓ：Ｐ１３、ＮＭＯＳ：Ｎ１４を削除したものである。
ーブル信号ＣＮＴとこれに接続するＰＭＯＳ：Ｐ１２、
ＮＭＯＳ：Ｎ１２、インバータＩ１１とインバータＩ１
１（出力イネーブル信号の反転信号）に接続するＰＭＯ
Ｓ：Ｐ１３、ＮＭＯＳ：Ｎ１４を削除したものである。
【００４８】この第３実施例の動作は、図６のタイミン
グチャートに示すように、出力イネーブル信号がないの
で、第１実施例の出力イネーブル信号ＣＮＴが１のとき
と同じ動作であり効果も同じである。
グチャートに示すように、出力イネーブル信号がないの
で、第１実施例の出力イネーブル信号ＣＮＴが１のとき
と同じ動作であり効果も同じである。
【００４９】
【発明の効果】以上説明したように、本発明によれば、
従来より少ない回路構成で貫通電流を防止する出力バッ
ファを実現でき、ＮＡＮＤゲートとＮＯＲゲートの入力
信号数が減るためトランジスタの占有面積を２０％削減
することができる。さらに、遅延した信号がゆるやかに
変化した時に、立ち上がり又は立ち下がりのみ遅延した
信号をゲート入力している為、このＭＯＳトランジスタ
の貫通電流も流さない様にできる。
従来より少ない回路構成で貫通電流を防止する出力バッ
ファを実現でき、ＮＡＮＤゲートとＮＯＲゲートの入力
信号数が減るためトランジスタの占有面積を２０％削減
することができる。さらに、遅延した信号がゆるやかに
変化した時に、立ち上がり又は立ち下がりのみ遅延した
信号をゲート入力している為、このＭＯＳトランジスタ
の貫通電流も流さない様にできる。
【図１】本発明の実施例１を示す回路図である。
【図２】図１に示す回路のタイミングチャートである。
【図３】本発明の実施例２を示す回路図である。
【図４】図３に示す回路のタイミングチャートである。
【図５】本発明の実施例３を示す回路図である。
【図６】図５に示す回路のタイミングチャートである。
【図７】従来例を示す回路図である。
【図８】図７に示す回路のタイミングチャートである。
ＩＮ データ信号 ＣＮＴ 出力イネーブル信号 ＯＵＴ 出力信号 Ｉ１１，Ｉ１２，Ｉ３１，Ｉ５１，ＩＮＶ１ インバ
ータ Ｉ１３，Ｉ３３，Ｉ５２ インバータ（立ち上がり駆
動能力を低くしてある） Ｉ１４，Ｉ３２，Ｉ５３ インバータ（立ち下がり駆
動能力を低くしてある） ＤＬＹ 遅延回路 Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４，Ｐ１５，Ｐ３１，Ｐ
３２，Ｐ３３，Ｐ３４，Ｐ３５，Ｐ５１，Ｐ５２，Ｐ５
３，Ｐ１ ＰチャネルＭＯＳトランジスタ Ｎ１１，Ｎ１２，Ｎ１３，Ｎ１４，Ｎ１５，Ｎ３１，Ｎ
３２，Ｎ３３，Ｎ３４，Ｎ３５，Ｎ５１，Ｎ５２，Ｎ５
３，Ｎ１ ＮチャネルＭＯＳトランジスタ ＮＡ１ ＮＡＮＤゲート ＮＯ１ ＮＯＲゲート ＮＡ１１，ＮＡ３１ ＮＡＮＤ構成のゲート ＮＯ１１，ＮＯ３１ ＮＯＲ構成のゲート
ータ Ｉ１３，Ｉ３３，Ｉ５２ インバータ（立ち上がり駆
動能力を低くしてある） Ｉ１４，Ｉ３２，Ｉ５３ インバータ（立ち下がり駆
動能力を低くしてある） ＤＬＹ 遅延回路 Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４，Ｐ１５，Ｐ３１，Ｐ
３２，Ｐ３３，Ｐ３４，Ｐ３５，Ｐ５１，Ｐ５２，Ｐ５
３，Ｐ１ ＰチャネルＭＯＳトランジスタ Ｎ１１，Ｎ１２，Ｎ１３，Ｎ１４，Ｎ１５，Ｎ３１，Ｎ
３２，Ｎ３３，Ｎ３４，Ｎ３５，Ｎ５１，Ｎ５２，Ｎ５
３，Ｎ１ ＮチャネルＭＯＳトランジスタ ＮＡ１ ＮＡＮＤゲート ＮＯ１ ＮＯＲゲート ＮＡ１１，ＮＡ３１ ＮＡＮＤ構成のゲート ＮＯ１１，ＮＯ３１ ＮＯＲ構成のゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/687
Claims (3)
- 【請求項１】 ソース電極を高電位電源に接続した第一
のＰＭＯＳとソース電極を低電位電源に接続した第一の
ＮＭＯＳのドレイン電極どうしを接続して出力端子と
し、前記第一のＰＭＯＳのゲート電極に第二のＰＭＯＳ
と第二のＮＭＯＳのドレイン電極を接続し、前記第一の
ＮＭＯＳのゲート電極に第三のＰＭＯＳと第三のＮＭＯ
Ｓのドレイン電極を接続し、前記第二のＮＭＯＳのゲー
ト電極には入力端子から入力されるデータ信号の立ち上
がりのみを遅延させた信号を入力し、前記第三のＰＭＯ
Ｓのゲート電極には前記データ信号の立ち下がりのみを
遅延させた信号を入力し、前記第二のＰＭＯＳのゲート
電極と前記第三のＮＭＯＳのゲート電極は前記入力端子
に接続し、前記第二のＰＭＯＳと第三のＰＭＯＳのソー
ス電極を高電位電源に接続し、前記第二のＮＭＯＳと第
三のＮＭＯＳのソース電極を低電位電源に接続して構成
したことを特徴とする出力バッファ。 - 【請求項２】 ソース電極を高電位電源に接続した第一
のＰＭＯＳとソース電極を低電位電源に接続した第一の
ＮＭＯＳのドレイン電極どうしを接続して出力端子と
し、前記第一のＰＭＯＳのゲート電極に第二のＰＭＯＳ
と第二のＮＭＯＳのドレイン電極を接続し、前記第一の
ＮＭＯＳのゲート電極に第三のＰＭＯＳと第三のＮＭＯ
Ｓのドレイン電極を接続し、前記第二のＮＭＯＳのゲー
ト電極には入力端子から入力されるデータ信号の立ち上
がりのみを遅延させた信号を入力し、前記第三のＰＭＯ
Ｓのゲート電極には前記データ信号の立ち下がりのみを
遅延させた信号を入力し、前記第二のＰＭＯＳのゲート
電極と前記第三のＮＭＯＳのゲート電極は前記入力端子
に接続し、前記第二のＰＭＯＳに並列に第四のＰＭＯＳ
を接続して、これら第二及び第四のＰＭＯＳのソース電
極を高電位電源に接続し、前記第二のＮＭＯＳのソース
電極と低電位電源の間に第四のＮＭＯＳを接続し、前記
第三のＰＭＯＳのソース電極と高電位電源の間に第五の
ＰＭＯＳを接続し、前記第三のＮＭＯＳに並列に第五の
ＮＭＯＳを接続して、これら第三及び第五のＮＭＯＳの
ソース電極を低電位電源に接続し、前記第四のＰＭＯＳ
及びＮＭＯＳのゲート電極に出力イネーブル信号を、前
記第五のＰＭＯＳ及びＮＭＯＳのゲート電極に前記出力
イネーブル信号を反転させた信号をそれぞれ入力して構
成したことを特徴とする出力バッファ。 - 【請求項３】 前記第二のＮＭＯＳの代わりに第六のＰ
ＭＯＳを接続し、その入力は前記データ信号を反転させ
た信号の立ち下がりのみを遅延させた信号を入力し、前
記第三のＰＭＯＳの代わりに第六のＮＭＯＳを接続し、
その入力は前記データ信号を反転させた信号の立ち上が
りのみを遅延させた信号を入力することを特徴とする請
求項２に記載の出力バッファ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09174217A JP3119601B2 (ja) | 1997-06-30 | 1997-06-30 | 出力バッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09174217A JP3119601B2 (ja) | 1997-06-30 | 1997-06-30 | 出力バッファ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1127130A JPH1127130A (ja) | 1999-01-29 |
| JP3119601B2 true JP3119601B2 (ja) | 2000-12-25 |
Family
ID=15974783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09174217A Expired - Fee Related JP3119601B2 (ja) | 1997-06-30 | 1997-06-30 | 出力バッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3119601B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014184983A (ja) * | 2013-03-25 | 2014-10-02 | Sekisui Giken:Kk | カット豆腐用容器 |
-
1997
- 1997-06-30 JP JP09174217A patent/JP3119601B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014184983A (ja) * | 2013-03-25 | 2014-10-02 | Sekisui Giken:Kk | カット豆腐用容器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1127130A (ja) | 1999-01-29 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |