JPH05206832A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH05206832A JPH05206832A JP4014912A JP1491292A JPH05206832A JP H05206832 A JPH05206832 A JP H05206832A JP 4014912 A JP4014912 A JP 4014912A JP 1491292 A JP1491292 A JP 1491292A JP H05206832 A JPH05206832 A JP H05206832A
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- Japan
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- transistor
- inverter
- gate
- output
- buffer circuit
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Abstract
(57)【要約】
【目的】半導体集積回路の出力バッファ回路のゲート電
位を制御することで、トランジスタのＯＮ電流を低減
し、出力電位の変化を緩やかにし、雑音の発生を少なく
すること。 【構成】第１，第２のＣＭＯＳインバータＧ１，Ｇ２
と、ＰｃｈトランジスタＰ２，ＮｃｈトランジスタＮ
１，及びバッファ一段以上で構成された遅延回路Ｄとで
構成されている。
位を制御することで、トランジスタのＯＮ電流を低減
し、出力電位の変化を緩やかにし、雑音の発生を少なく
すること。 【構成】第１，第２のＣＭＯＳインバータＧ１，Ｇ２
と、ＰｃｈトランジスタＰ２，ＮｃｈトランジスタＮ
１，及びバッファ一段以上で構成された遅延回路Ｄとで
構成されている。
Description
【０００１】
【産業上の利用分野】本発明は出力バッファ回路に関
し、特に半導体集積回路からなる出力バッファ回路に関
する。
し、特に半導体集積回路からなる出力バッファ回路に関
する。
【０００２】
【従来の技術】従来、この種の出力バッファ回路は、図
３に示すように、入力端子Ｉに入力信号を受け、メイン
バッファ回路Ｇ７を駆動するＣＭＯＳインバータ構成の
プリバッファ回路Ｇ６と、この出力信号を受け出力端子
Ｏに接続された負荷を駆動する比較的駆動能力の大きい
ＣＭＯＳインバータ構成のメインバッファ回路Ｇ７とで
構成されている。
３に示すように、入力端子Ｉに入力信号を受け、メイン
バッファ回路Ｇ７を駆動するＣＭＯＳインバータ構成の
プリバッファ回路Ｇ６と、この出力信号を受け出力端子
Ｏに接続された負荷を駆動する比較的駆動能力の大きい
ＣＭＯＳインバータ構成のメインバッファ回路Ｇ７とで
構成されている。
【０００３】プリバッファ回路Ｇ６は、Ｐチャンネル
（ｃｈ）トランジスタＰ８とＮチャンネル（ｃｈ）Ｎ１
０とからなる。メインバッファ回路Ｇ７は、Ｐｃｈトラ
ンジスタＰ９とＮｃｈトランジスタＮ１１とからなる。
（ｃｈ）トランジスタＰ８とＮチャンネル（ｃｈ）Ｎ１
０とからなる。メインバッファ回路Ｇ７は、Ｐｃｈトラ
ンジスタＰ９とＮｃｈトランジスタＮ１１とからなる。
【０００４】ここで、トランジスタＰ９，Ｎ１１の直列
体には、電流Ｉ２が流れ、その共通接続点の出力端子Ｏ
には電位Ｖ２が出力される。
体には、電流Ｉ２が流れ、その共通接続点の出力端子Ｏ
には電位Ｖ２が出力される。
【０００５】
【発明が解決しようとする課題】前述した従来の出力バ
ッファ回路は、比較的大きい負荷を駆動するため、複数
の出力バッファ回路が同時に動作すると、電源供給配線
に瞬間的に大電流が流れて雑音が発生し、集積回路装置
周辺及び集積回路装置自体の誤動作を引き起こすという
問題点があった。
ッファ回路は、比較的大きい負荷を駆動するため、複数
の出力バッファ回路が同時に動作すると、電源供給配線
に瞬間的に大電流が流れて雑音が発生し、集積回路装置
周辺及び集積回路装置自体の誤動作を引き起こすという
問題点があった。
【０００６】本発明の目的は、前記問題点を解決し、電
源供給配線に大電流が流れないようにした出力バッファ
回路を提供することにある。
源供給配線に大電流が流れないようにした出力バッファ
回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明の出力バッファ回
路の構成は、第１，第２のトランジスタの並列体と、第
３のトランジスタと、第４のトランジスタとを前記並列
体を挟んで直列に接続し、前記並列体の一端を第１のゲ
ート入力，他端を第２のゲート入力とする出力段インバ
ータを設け、前記第１，第３のトランジスタのゲートを
入力端子に接続し、前記第１，第２のトランジスタのゲ
ートと前記入力端子との間に遅延回路を設けたことを特
徴とする。
路の構成は、第１，第２のトランジスタの並列体と、第
３のトランジスタと、第４のトランジスタとを前記並列
体を挟んで直列に接続し、前記並列体の一端を第１のゲ
ート入力，他端を第２のゲート入力とする出力段インバ
ータを設け、前記第１，第３のトランジスタのゲートを
入力端子に接続し、前記第１，第２のトランジスタのゲ
ートと前記入力端子との間に遅延回路を設けたことを特
徴とする。
【０００８】
【実施例】図１は本発明の一実施例の出力バッファ回路
の回路図である。
の回路図である。
【０００９】図１において、本実施例は、第１のＣＭＯ
ＳインバータＧ１を構成するＰｃｈトランジスタＰ１と
ＮｃｈトランジスタＮ３とのドレイン間に、Ｐｃｈトラ
ンジスタＰ２とＮｃｈトランジスタＮ１との並列体を直
列に接続し、前記ＰｃｈトランジスタＰ１のドレインを
第２のＣＭＯＳインバータＧ２を構成するＰｃｈトラン
ジスタＰ３のゲートに接続し、前記Ｎｃｈトランジスタ
Ｎ３のドレインを第２のＣＭＯＳインバータＧ２のＮｃ
ｈトランジスタＮ２のゲートに接続し、１段以上のバッ
ファで構成された遅延回路Ｄの入力と第１のＣＭＯＳイ
ンバータＧ１のゲートとに入力端子Ｉからの信号を接続
し、遅延回路Ｄの出力を前記ＰｃｈトランジスタＰ２，
ＮｃｈトランジスタＮ１のゲートにそれぞれ接続する。
ＳインバータＧ１を構成するＰｃｈトランジスタＰ１と
ＮｃｈトランジスタＮ３とのドレイン間に、Ｐｃｈトラ
ンジスタＰ２とＮｃｈトランジスタＮ１との並列体を直
列に接続し、前記ＰｃｈトランジスタＰ１のドレインを
第２のＣＭＯＳインバータＧ２を構成するＰｃｈトラン
ジスタＰ３のゲートに接続し、前記Ｎｃｈトランジスタ
Ｎ３のドレインを第２のＣＭＯＳインバータＧ２のＮｃ
ｈトランジスタＮ２のゲートに接続し、１段以上のバッ
ファで構成された遅延回路Ｄの入力と第１のＣＭＯＳイ
ンバータＧ１のゲートとに入力端子Ｉからの信号を接続
し、遅延回路Ｄの出力を前記ＰｃｈトランジスタＰ２，
ＮｃｈトランジスタＮ１のゲートにそれぞれ接続する。
【００１０】次に、本実施例の回路の動作を説明する。
今、入力端子Ｉが低電位状態（以後Ｌレベルと略す）の
とき、第１のＣＭＯＳインバータＧ１のＮｃｈトランジ
スタＮ３は不活性状態（以後ＯＦＦと略す）で、Ｐｃｈ
トランジスタＰ１は活性状態（以後ＯＮと略す）とな
る。
今、入力端子Ｉが低電位状態（以後Ｌレベルと略す）の
とき、第１のＣＭＯＳインバータＧ１のＮｃｈトランジ
スタＮ３は不活性状態（以後ＯＦＦと略す）で、Ｐｃｈ
トランジスタＰ１は活性状態（以後ＯＮと略す）とな
る。
【００１１】遅延回路Ｄの遅延時間分遅れてＰｃｈトラ
ンジスタＰ２かＯＮして、第２のＣＭＯＳインバータＧ
２のＮｃｈトランジスタＮ２がＯＮして、出力端子Ｏは
Ｌレベルとなる。この時、第１のＣＭＯＳインバータＧ
１のＮｃｈトランジスタＮ１と第２のＣＭＯＳインバー
タＧ２のＰｃｈトランジスタＰ３はＯＦＦ。
ンジスタＰ２かＯＮして、第２のＣＭＯＳインバータＧ
２のＮｃｈトランジスタＮ２がＯＮして、出力端子Ｏは
Ｌレベルとなる。この時、第１のＣＭＯＳインバータＧ
１のＮｃｈトランジスタＮ１と第２のＣＭＯＳインバー
タＧ２のＰｃｈトランジスタＰ３はＯＦＦ。
【００１２】又、入力端子Ｉが高電位状態（以後Ｈレベ
ルと略す）のときは、第１のＣＭＯＳインバータＧ１の
ＮｃｈトランジスタＮ３はＯＮし、遅延回路Ｄの遅延時
間だけ遅れて、ＮｃｈトランジスタＮ１がＯＮし、第２
のＣＭＯＳインバータＧ２のＰｃｈトランジスタＰ３が
ＯＮして、出力端子ＯはＨレベルとなる。この時、第１
のＣＭＯＳインバータのＰｃｈトランジスタＰ１とＰｃ
ｈトランジスタＰ２，第２のＣＭＯＳインバータＧ２の
ＮｃｈトランジスタＮ２は、全てＯＦＦ状態となる。
ルと略す）のときは、第１のＣＭＯＳインバータＧ１の
ＮｃｈトランジスタＮ３はＯＮし、遅延回路Ｄの遅延時
間だけ遅れて、ＮｃｈトランジスタＮ１がＯＮし、第２
のＣＭＯＳインバータＧ２のＰｃｈトランジスタＰ３が
ＯＮして、出力端子ＯはＨレベルとなる。この時、第１
のＣＭＯＳインバータのＰｃｈトランジスタＰ１とＰｃ
ｈトランジスタＰ２，第２のＣＭＯＳインバータＧ２の
ＮｃｈトランジスタＮ２は、全てＯＦＦ状態となる。
【００１３】次に、入力端子がＬレベルからＨレベルに
変化するとき、第１のＣＭＯＳインバータＧ１のＰｃｈ
トランジスタＰ１はＯＮからＯＦＦ、Ｎｃｈトランジス
タＮ３はＯＦＦからＯＮとなる。さらに、並列に接続さ
れたＰｃｈトランジスタＰ２は、入力信号が遅延回路Ｄ
によって遅れる為、トランジスタＰ２はある一定時間は
ＯＮしたままとなる。
変化するとき、第１のＣＭＯＳインバータＧ１のＰｃｈ
トランジスタＰ１はＯＮからＯＦＦ、Ｎｃｈトランジス
タＮ３はＯＦＦからＯＮとなる。さらに、並列に接続さ
れたＰｃｈトランジスタＰ２は、入力信号が遅延回路Ｄ
によって遅れる為、トランジスタＰ２はある一定時間は
ＯＮしたままとなる。
【００１４】よって、ＰｃｈトランジスタＰ３の入力は
トランジスタＰ２のＶＴ分だけ接地電位より高い電位が
入力される為、、ＰｃｈトランジスタＰ３のＯＦＦから
ＯＮへの変化が緩やかになり、ＯＮ電流は小さくなる。
よって、電源供給配線へ流れ出す電流のピーク値は低減
される。
トランジスタＰ２のＶＴ分だけ接地電位より高い電位が
入力される為、、ＰｃｈトランジスタＰ３のＯＦＦから
ＯＮへの変化が緩やかになり、ＯＮ電流は小さくなる。
よって、電源供給配線へ流れ出す電流のピーク値は低減
される。
【００１５】図２は本発明の他の実施例のＴＴＬ出力バ
ッファ回路を示す回路図である。
ッファ回路を示す回路図である。
【００１６】図２において、本実施例が前記一実施例と
異なる点は、第１のＣＭＯＳインバータ（図１Ｇ１）を
２段のＣＭＯＳインバータＧ３とＧ４にして、第２のＣ
ＭＯＳインバータをＴＴＬ出力段Ｇ５にして、Ｎｃｈト
ランジスタＮ６のドレイン側を電源電位にＮｃｈトラン
ジスタＮ９のソースを接地電位に接続し、お互いのソー
スとドレインを接続して、出力端子Ｏとなす点である。
入力端子Ｉからの信号そのままを、ＣＭＯＳインバータ
Ｇ４のトランジスタＰ６，Ｎ８に入力する。また、入力
信号にインバータＢを接続したものを、ＣＭＯＳインバ
ータＧ３のトランジスタＰ５，Ｎ４に入力する。さらに
入力端子Ｉに選択回路Ｄを接続したものを、トランジス
タＰ７，Ｎ７に入力し、入力端子Ｉに１個以上の遅延回
路ＤとインバータＢとを接続したものを、トランジスタ
Ｐ５，Ｎ４に入力している。
異なる点は、第１のＣＭＯＳインバータ（図１Ｇ１）を
２段のＣＭＯＳインバータＧ３とＧ４にして、第２のＣ
ＭＯＳインバータをＴＴＬ出力段Ｇ５にして、Ｎｃｈト
ランジスタＮ６のドレイン側を電源電位にＮｃｈトラン
ジスタＮ９のソースを接地電位に接続し、お互いのソー
スとドレインを接続して、出力端子Ｏとなす点である。
入力端子Ｉからの信号そのままを、ＣＭＯＳインバータ
Ｇ４のトランジスタＰ６，Ｎ８に入力する。また、入力
信号にインバータＢを接続したものを、ＣＭＯＳインバ
ータＧ３のトランジスタＰ５，Ｎ４に入力する。さらに
入力端子Ｉに選択回路Ｄを接続したものを、トランジス
タＰ７，Ｎ７に入力し、入力端子Ｉに１個以上の遅延回
路ＤとインバータＢとを接続したものを、トランジスタ
Ｐ５，Ｎ４に入力している。
【００１７】図４は図１と図３の入力端子ＩがＨレベル
からＬレベルへ変化する時のシミュレーション結果を示
す特性図である。
からＬレベルへ変化する時のシミュレーション結果を示
す特性図である。
【００１８】図４において、実線の曲線４３は図１の出
力端子Ｏの電位Ｖ１を示し、点線の曲線４２は図３の出
力端子Ｏの電位Ｖ２を示し、一点鎖線の曲線４０は図３
の電流Ｉ２を示し、点線の曲線４１は図１の電流Ｉ１を
示している。曲線４２，４３は左側の電圧〔ＶＯＬＴ〕
の目盛りを、曲線４０，４１は右側のアンペア〔ｍＡ〕
の目盛りを使用する。横軸は、時間〔μｓ〕の軸であ
る。図４において、電源供給配線に瞬間的に流れる電流
と電位を見ている。
力端子Ｏの電位Ｖ１を示し、点線の曲線４２は図３の出
力端子Ｏの電位Ｖ２を示し、一点鎖線の曲線４０は図３
の電流Ｉ２を示し、点線の曲線４１は図１の電流Ｉ１を
示している。曲線４２，４３は左側の電圧〔ＶＯＬＴ〕
の目盛りを、曲線４０，４１は右側のアンペア〔ｍＡ〕
の目盛りを使用する。横軸は、時間〔μｓ〕の軸であ
る。図４において、電源供給配線に瞬間的に流れる電流
と電位を見ている。
【００１９】従来例の出力バッファ回路の出力電流変動
は−２０ｍＡとなっちぇいるが、本発明の一実施例の出
力バッファ回路の出力電流変動は−８ｍＡなので、基準
電位の変動がなく、雑音の発生を少なくしている。
は−２０ｍＡとなっちぇいるが、本発明の一実施例の出
力バッファ回路の出力電流変動は−８ｍＡなので、基準
電位の変動がなく、雑音の発生を少なくしている。
【００２０】
【発明の効果】以上説明したように、本発明の出力バッ
ファ回路は、出力端子を駆動するメインバッファ回路と
なるインバータ構成のＰｃｈトランジスタやＮｃｈトラ
ンジスタのゲート電位を制御することで、トランジスタ
のＯＮ電流を低減し、出力電位の変化を緩やかにし、雑
音の発生を少なくするという効果がある。
ファ回路は、出力端子を駆動するメインバッファ回路と
なるインバータ構成のＰｃｈトランジスタやＮｃｈトラ
ンジスタのゲート電位を制御することで、トランジスタ
のＯＮ電流を低減し、出力電位の変化を緩やかにし、雑
音の発生を少なくするという効果がある。
【図１】本発明の一実施例の出力バッファ回路を示す回
路図である。
路図である。
【図２】本発明の他の実施例のＴＴＬ出力バッファ回路
を示す回路図である。
を示す回路図である。
【図３】従来の出力バッファ回路を示す回路図である。
【図４】図１，図３の回路のシミュレーション結果を示
す特性図である。
す特性図である。
Ｉ 入力端子 Ｏ 出力端子 Ｇ１，Ｇ２，Ｇ３，Ｇ４，Ｇ６，Ｇ７ ＣＭＯＳイン
バータ Ｇ５ ＴＴＬ出力段 Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７，Ｐ８，Ｐ
９ Ｐｃｈトランジスタ Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６，Ｎ７，Ｎ８，Ｎ
９，Ｎ１０，Ｎ１１Ｎｃｈトランジスタ Ｄ ディレイ回路 Ｂ インバータ Ｖ１，Ｖ２ 節点電位 Ｉ１，Ｉ２ 節点電流
バータ Ｇ５ ＴＴＬ出力段 Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７，Ｐ８，Ｐ
９ Ｐｃｈトランジスタ Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６，Ｎ７，Ｎ８，Ｎ
９，Ｎ１０，Ｎ１１Ｎｃｈトランジスタ Ｄ ディレイ回路 Ｂ インバータ Ｖ１，Ｖ２ 節点電位 Ｉ１，Ｉ２ 節点電流
Claims (3)
- 【請求項１】 第１，第２のトランジスタの並列体と、
第３のトランジスタと、第４のトランジスタとを前記並
列体を挟んで直列に接続し、前記並列体の一端を第１の
ゲート入力，他端を第２のゲート入力とする出力段イン
バータを設け、前記第１，第３のトランジスタのゲート
を入力端子に接続し、前記第１，第２のトランジスタの
ゲートと前記入力端子との間に遅延回路を設けたことを
特徴とする出力バッファ回路。 - 【請求項２】 入力端子に接続された遅延回路と、第
１，第２のインバータと、前記第１，第２のインバータ
の出力をゲート入力とする第３のインバータと、前記入
力端子及び前記遅延回路の出力を前記第２のインバータ
のゲート入力とし、前記入力端子の反転信号及び前記遅
延回路の出力の反転信号を前記第１のインバータのゲー
ト入力とすることを特徴とする出力バッファ回路。 - 【請求項３】 遅延回路がバッファからなる請求項１又
は２記載の出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014912A JPH05206832A (ja) | 1992-01-30 | 1992-01-30 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014912A JPH05206832A (ja) | 1992-01-30 | 1992-01-30 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206832A true JPH05206832A (ja) | 1993-08-13 |
Family
ID=11874191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4014912A Withdrawn JPH05206832A (ja) | 1992-01-30 | 1992-01-30 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206832A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5751180A (en) * | 1996-09-03 | 1998-05-12 | Motorola, Inc. | Electrical device structure having reduced crowbar current and power consumption |
| US6222403B1 (en) | 1998-06-02 | 2001-04-24 | Nec Corporation | Slew rate output circuit with an improved driving capability of driving an output MOS field effect transistor |
-
1992
- 1992-01-30 JP JP4014912A patent/JPH05206832A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5751180A (en) * | 1996-09-03 | 1998-05-12 | Motorola, Inc. | Electrical device structure having reduced crowbar current and power consumption |
| US6222403B1 (en) | 1998-06-02 | 2001-04-24 | Nec Corporation | Slew rate output circuit with an improved driving capability of driving an output MOS field effect transistor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |