KR0161463B1 - 출력 잡음을 감소시킨 버퍼회로 - Google Patents

Abstract

본 발명은 버퍼회로에 관한 것으로서, 특히 출력 잡음을 감소시키는 출력버퍼 회로에 관한 것이다.

출력 잡음을 감소시키는 출력버퍼 회로는, 입력신호를 유입하여 출력신호의 상승에지를 지연시키는 제1인버터; 상기 제1인버터의 출력신호를 유입하여 출력신호의 전류를 보강하는 제1전류전달블록; 입력신호를 유입하여 출력신호의 상승에지를 지연시키는 제1인버터; 상기 제1인버터의 출력신호를 유입하여 출력신호의 전류를 보강하는 제2전류전달블록; 및 상기 제1/제2전류전달블록의 출력신호를 버퍼하여 출력하는 버퍼트랜지스터부를 포함함을 특징으로 한다.

상술한 바와 같이 본 발명에 따른 출력버퍼회로는 그동불록에서 상승과 하강에지의 신호를 각각 지연하여 구동함으로써 출력신호 레벨변환시에 발생하는 패스전류를 감소시켜 잡음을 감소시키며 이에 따른 회로블록의 오동작을 방지한다.

Description

출력 잡음을 감소시킨 버퍼회로

제1도는 본 발명에 따른 출력버퍼를 설명하기 위한 회로도이다.

제2도는 제1도에 따른 구동블록의 출력파형도이다.

제3도는 종래의 출력버퍼회로에 대한 구동블록의 출력파형이다.

제4도는 종래의 출력버퍼회로에 대한 버퍼트랜지스터의 패스전류치 파형도이다.

제5도는 제1도에 따른 버퍼트랜지스터의 패스전류치 파형도이다.

제6도는 제1도에 따른 출력신호 파형도이다.

본 발명은 버퍼회로에 관한 것으로서, 특히 출력 잡음을 감소시키는 출력버퍼 회로에 관한 것이다.

종래의 기술에 의한 버퍼의 PMOS, NMOS를 동시에 구동함으로써 버퍼를 패스하는 전류값이 컸으며 이로 인하여 출력 잡음이 커질 우려가 있었다. 또한 출력버퍼의 사이즈는 다른 블록의 MOS 사이즈보다 매우 크기 때문에 버퍼의 출력잡음은 다른 블록의 MOS에 영향을 줄 수 있는 문제점이 있었다.

본 발명은 상기 문제점을 해결하고자 창안한 것으로서 출력버퍼 회로의 출력 잡음을 감소시키는 데 목적이 있다.

상기 목적을 달성하기 위한 본 발명에 따른 출력 잡음을 감소시키는 출력버퍼 회로는, 입력신호를 유입하여 출력신호의 상승에지를 지연시키는 제1인버터; 상기 제1인버터의 출력신호를 유입하여 출력신호의 전류를 보강하는 제1전류전달블록; 입력신호를 유입하여 출력신호의 상승에지를 지연시키는 제1인버터; 상기 제1인버터의 출력신호를 유입하여 출력신호의 전류를 보강하는 제2전류전달블록; 및 상기 제1/제2전류전달블록의 출력신호를 드라이브하여 출력하는 버퍼트랜지스터부를 포함함을 특징으로 한다.

이하 첨부 도면을 참조하여 본 발명을 상세히 설명한다.

제1도는 본 발명에 따른 출력 잡음을 감소시킨 출력버퍼의 회로도이다.

본 발명에 의한 버퍼회로는 버퍼트랜지스터부(140)와 버퍼트랜지스터(140)를 구동하는 두 개의 제1/제2구동블록(100,120)으로 구성되어 있다.

제1구동 블록(100)은 제1인버터(109)와 제1전류전달블록(110)으로 구성되어 있으며 입력된 신호는 전원(Vcc)와 접지간에 연결된 트랜지스터(101,102)의 중간점에서 인버터된 신호를 전류전달블록(110)에 출력한다. 이 때, 트랜지스터(101)는 정상적인 속도로 신호전달하는 PMOS로 구성되어 입력신호가 로우레벨일 경우에는 전원(Vcc)을 도통시켜 빠른 상승에지의 신호를 출력한다.

반면에 트랜지스터(102)는 신호지연이 큰 NMOS로 구성되어 입력신호단자에 하이레벨이 입력되면 OUT1의 출력신호선을 접지에 접속시켜 완만한 하강에지의 신호를 출력하게 된다. 여기서 전류전달블록(110)의 트랜지스터(103,104)는 버퍼트랜지스터(105)를 충분히 구동시킬 수 있도록 OUT1의 출력신호 전류를 보강시킨다.

한편, 제2그동블록(120)는 제2인버터(129)와 제2전류전달블록(130)으로 구성되어 있으며 입력된 신호는 전원(Vcc)와 접지간에 연결된 트랜지스터(121,122)의 중간점에서 인버터된 신호를 전류전달블록(130)에 출력한다. 이 때, 트랜지스터(121)는 신호지연이 큰 PMOS로 구성되어 입력신호가 로우레벨일 경우에는 전원(Vcc)를 도통시켜 느린 상승에지의 신호를 출력한다.

또한 트랜지스터(122)는 신호전달 속도가 정상적인 NMOS로 구성되어 입력신호가 하이레벨일 경우에는 출력신호 OUT2를 접지에 접속시켜 바른 하강에지를 갖는 로우레벨신호를 출력한다.

전류전달블록(130)은 상기 전류전달블록(110)의 기능과 동일하게 작동되며 OUT2 출력신호선이 하이레벨일 경우에는 전원(Vcc)를 트랜지스터(123)에서 도통시켜 OUT2 출력신호선의 전류를 보강시키며 OUT2 출력신호선이 로우레벨일 경우에는 트랜지스터(124)에서 OUT2 출력신호선을 접지에 접속시킨다.

제2도는 제1도에 따른 구동블록의 출력파형이다.

여기서, OUT1의 파형은 점선이고 OUT2의 파형은 실선으로 나타낸다. 상기 OUT1과 OUT2의 출력신호는 제2도에 도시되어 있는 바와 같이 OUT1의 출력신호는 하강에지는 느린 반명에 상승에지는 바르고 OUT2의 출력신호는 상승에지는 느린 반면에 하강에지는 빠르게 처리된다.

종래 기술을 설명하기 위하여 제1도의 버퍼트랜지스터부(140)을 인용하면 종래 기술에서 OUT1과 OUT2의 출력신호가 동일한 빠르기의 상승과 하강에지를 갖게되면 버퍼트랜지스터(105)의 게이트에 하이레벨에서 로우레벨이 인가되는 동안에 버퍼트랜지스터(125)의 게이트에도 동시에 미약하게 하이레벨이 겹치는 구간이 발생하여 결과적으로 버퍼트랜지스터(105)와 버퍼트랜지스터(125)가 동시에 턴온되는 현상이 나타나게 된다.

이는, 버퍼트랜지스터(105,125)를 통하여 접지로 급격히 높은 패스전류가 출력레벨이 바뀔 때마다 제3도와 같이 흐르게 되어 버퍼잡음이 원인이 된다. 또한, 제4도에 도시된 바와 같이 출력파형에서 큰 오버슈트와 언더슈트가 발생한다.

반면에 본 발명에 따른 버퍼회로는 OUT1과 OUT2의 출력신호가 상스에지와 하강에지의 전달속도가 서로 상이하기 때문에 출력신호의 레벨이 변환되는 구간에 버퍼트랜지스터(140)의 버퍼트랜지스터(105,125)가 동시에 턴온되는 현상을 방지하기 때문에 과도한 패스전류가 흐르지 않게 된다.

제5도는 제1도에 다른 버퍼트랜지스터의 패스전류치 파형도이다. 또한 제6도는 제1도에 다른 출력신호의 파형도이다.

따라서, 제5도에서와 같이 출력신호 레벨변환시 상당히 미약한 패스전류가 흐르게 되고 미약한 패스전류로 인하여 오버슈트와 언더슈트가 감소된 안정된 버퍼의 출력파형이 나타난다.

상술한 바와 같이 본 발명에 따른 출력버퍼회로는 구동블록에서 상승과 하강에지의 신호를 각각 지연하여 구동함으로써 출력신호 레벨변환시에 발생하는 패스전류를 감소시켜 잡음을 감소시키며 이에 다른 회로블록의 오동작을 방지한다.

Claims (7)

1. 출력 잡음을 감소시키는 출력버퍼 회로에 있어서, 입력신호를 유입하여 출력신호의 하강에지를 지연시키는 제1인버터; 상기 제1인버터의 출력신호를 유입하여 출력신호의 전류를 보강하는 제1전류전달블록; 입력신호를 유입하여 출력신호의 상승에지를 지연시키는 제2인버터; 상기 제2인버터의 출력신호를 유입하여 출력신호의 전류를 보강하는 제2전류전달블록; 및 전원과 접지사이에 PMO트랜지스터와 NMOS트랜지스터가 직렬로 접속되며, 상기 PMOS트랜지스터의 게이트에은 상기 제1전류전달블록의 출력신호가 접속되고 상기 NMOS트랜지스터의 게이트에는 상기 제2전류전달블록의 출력신호가 접속되어 상기 제1/제2전류전달블록의 출력신호를 버퍼하여 출력하는 버퍼트랜지스터부를 포함함을 특징으로 하는 출력 잡음을 감소시킨 출력 버퍼회로.
2. 제1항에 있어서, 상기 제1인버터는 전원과 접지를 사이에 두고 PMOS트랜지스터와 NMOS트랜지스터로 접속되며 각 트랜지스터의 게이트는 입력신호에 연결되고 상기 각 트랜지스터의 중간 접속부에서 신호를 출력함을 특징으로 하는 출력 잡음을 감소시킨 출력 버퍼회로.
3. 제2항에 있어서, 상기 NMOS트랜지스터SMS 정상 속도보다 느린 소정의 지연시간을 갖는 트랜지스터임을 특징으로 하는 출력 잡음을 감소시킨 출력버퍼 회로.
4. 제1항에 있어서, 상기 제2인버터는 전원과 접지를 사이에 PMOS 트랜지스터와 NMOS트랜지스터로 접속되며 각 트랜지스터의 게이트는 입력신호에 연결되고 상기 각 트랜지스터의 중간 접속부에서 신호를 출력함을 특징으로 하는 출력 잡음을 감소시킨 출력버퍼 회로.
5. 제4항에 있어서, 상기 PMOS트랜지스터는 정상 속도보다 느린 소정의 지연지시간을 갖는 트랜지스터임을 특징으로 하는 출력 잡음을 감소시킨 출력버퍼 회로.
6. 제1항에 있어서, 상기 제1전달블록은 전원과 접지를 사이에 NMOS트랜지스터와 PMOS트랜지스터와 접속되며 각 트랜지스터의 게이트는 상기 인버터출력신호와 연결되고 상기 각 트랜지스터간의 중간 접속부에서 접속되어 신호의 전류용량을 증가시킴을 특징으로 하는 출력 잡음을 감소시킨 출력 버퍼회로.
7. 제1항에 있어서, 상기 제2전달블록은 전원과 접지 사이를 두고 NMOS트랜지스터와 PMOS트랜지스터로 접속되면 각 트랜지스터의 게이트는 상기 인버터출력신호와 연결되고 상기 각 트랜지스터간의 중간 접속부에서 접속되어 신호의 전류용량을 증가시킴을 특징으로 하는 출력 잡음을 감소시킨 출력 버퍼회로.