JP3050289B2 - 出力バッファ回路の出力インピーダンス調整回路 - Google Patents
出力バッファ回路の出力インピーダンス調整回路Info
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- JP3050289B2 JP3050289B2 JP9041272A JP4127297A JP3050289B2 JP 3050289 B2 JP3050289 B2 JP 3050289B2 JP 9041272 A JP9041272 A JP 9041272A JP 4127297 A JP4127297 A JP 4127297A JP 3050289 B2 JP3050289 B2 JP 3050289B2
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Description
【0001】
【発明の属する技術分野】本発明は出力バッファ回路の
出力インピーダンス調整回路に関し、特に入力信号に応
じて負荷を駆動するためのMOSトランジスタを有する
出力バッファ回路の出力インピーダンス調整回路に関す
るものである。
出力インピーダンス調整回路に関し、特に入力信号に応
じて負荷を駆動するためのMOSトランジスタを有する
出力バッファ回路の出力インピーダンス調整回路に関す
るものである。
【0002】
【従来の技術】LSI間を接続するための出力バッファ
回路は、特に高速インタフェースとして使用する場合、
出力インピーダンスをLSI間の伝送路のそれと合わせ
る必要がある。図7はこの種の従来例の出力バッファ回
路を示しており、高速にインタフェースを行う機能を有
する回路である。
回路は、特に高速インタフェースとして使用する場合、
出力インピーダンスをLSI間の伝送路のそれと合わせ
る必要がある。図7はこの種の従来例の出力バッファ回
路を示しており、高速にインタフェースを行う機能を有
する回路である。
【0003】図7を参照すると、入力信号3は一対のC
−MOS(相補型MOS)トランジスタ1,2の共通ゲ
ートへ入力され、その共通ドレインより、出力インピー
ダンス調整用抵抗4を介して出力信号5として導出され
る。
−MOS(相補型MOS)トランジスタ1,2の共通ゲ
ートへ入力され、その共通ドレインより、出力インピー
ダンス調整用抵抗4を介して出力信号5として導出され
る。
【0004】高速なインタフェースにおいては、送信回
路,受信回路,LSI間の伝送線路共に分布定数回路と
しての取扱いが要求され、インピーダンス整合を行うた
めには、出力バッファ回路の出力に抵抗4を、LSIに
内蔵する形で取付けたり、LSI外部に外付けたりする
形で付加したりして、この抵抗の抵抗値とMOSトラン
ジスタの抵抗値との組合わせでインピーダンス整合を行
っている。これにより、伝送線路と負荷とのインピーダ
ンス不整合による反射波を防止する様になっている。
路,受信回路,LSI間の伝送線路共に分布定数回路と
しての取扱いが要求され、インピーダンス整合を行うた
めには、出力バッファ回路の出力に抵抗4を、LSIに
内蔵する形で取付けたり、LSI外部に外付けたりする
形で付加したりして、この抵抗の抵抗値とMOSトラン
ジスタの抵抗値との組合わせでインピーダンス整合を行
っている。これにより、伝送線路と負荷とのインピーダ
ンス不整合による反射波を防止する様になっている。
【0005】
【発明が解決しようとする課題】この様な出力バッファ
回路のインピーダンス整合方式では、温度変動依存やプ
ロセス変動依存を受けにくい抵抗素子4の抵抗値の整合
を、MOSトランジスタ1,2の抵抗値よりも大きくす
る必要がある。その理由は、MOSトランジスタ1,2
の抵抗値が温度変動依存,電源電圧変動依存,プロセス
変動依存に影響を受け易いためである。
回路のインピーダンス整合方式では、温度変動依存やプ
ロセス変動依存を受けにくい抵抗素子4の抵抗値の整合
を、MOSトランジスタ1,2の抵抗値よりも大きくす
る必要がある。その理由は、MOSトランジスタ1,2
の抵抗値が温度変動依存,電源電圧変動依存,プロセス
変動依存に影響を受け易いためである。
【0006】その結果、MOSトランジスタのサイズが
大きくなり、LSI内部領域の収容性の悪化,貫通電流
の増加によるノイズ,パワーの増加等、大きな悪影響が
生じるという欠点がある。
大きくなり、LSI内部領域の収容性の悪化,貫通電流
の増加によるノイズ,パワーの増加等、大きな悪影響が
生じるという欠点がある。
【0007】本発明の目的は、出力部分での抵抗素子を
なくして出力インピーダンスの調整をバラツキなく簡便
に行うことが可能な出力バッファ回路の出力インピーダ
ンス調整回路を提供することである。
なくして出力インピーダンスの調整をバラツキなく簡便
に行うことが可能な出力バッファ回路の出力インピーダ
ンス調整回路を提供することである。
【0008】本発明の他の目的は、MOSトランジスタ
サイズを大とすることなく、高速インタフェースと収容
性の改善とを図り、またノイズやパワーの低減を可能と
した出力バッファ回路の出力インピーダンス調整回路を
提供することである。
サイズを大とすることなく、高速インタフェースと収容
性の改善とを図り、またノイズやパワーの低減を可能と
した出力バッファ回路の出力インピーダンス調整回路を
提供することである。
【0009】
【課題を解決するための手段】本発明によれば、入力信
号に応じて負荷を駆動するための出力MOSトランジス
タを有する出力バッファ回路の出力インピーダンス調整
回路であって、電流源と、この電流源の出力電流を入力
とするカレントミラー回路と、前記入力信号が前記出力
MOSトランジスタをオフ状態とするレベルの時に導通
して、前記カレントミラー回路の出力に応じた制御信号
を前記出力MOSトランジスタのゲートへ供給して当該
ゲート電位を制御するゲート電位制御手段を有すること
を特徴とする出力インピーダンス調整回路が得られる。
号に応じて負荷を駆動するための出力MOSトランジス
タを有する出力バッファ回路の出力インピーダンス調整
回路であって、電流源と、この電流源の出力電流を入力
とするカレントミラー回路と、前記入力信号が前記出力
MOSトランジスタをオフ状態とするレベルの時に導通
して、前記カレントミラー回路の出力に応じた制御信号
を前記出力MOSトランジスタのゲートへ供給して当該
ゲート電位を制御するゲート電位制御手段を有すること
を特徴とする出力インピーダンス調整回路が得られる。
【0010】そして、前記ゲート電位制御手段は、前記
入力信号がゲートに印加され、前記制御信号を前記出力
MOSトランジスタのゲートへ伝達する、前記出力MO
Sトランジスタとは逆導電型の第一のMOSトランジス
タを有することを特徴とし、また前記入力信号がゲート
に印加され、電源電位を前記出力MOSトランジスタの
ゲートへ伝達する、前記出力MOSトランジスタとは同
一導電型の第二のMOSトランジスタを、更に有するこ
とを特徴としている。
入力信号がゲートに印加され、前記制御信号を前記出力
MOSトランジスタのゲートへ伝達する、前記出力MO
Sトランジスタとは逆導電型の第一のMOSトランジス
タを有することを特徴とし、また前記入力信号がゲート
に印加され、電源電位を前記出力MOSトランジスタの
ゲートへ伝達する、前記出力MOSトランジスタとは同
一導電型の第二のMOSトランジスタを、更に有するこ
とを特徴としている。
【0011】本発明の作用を述べる。出力バッファ回路
の出力MOSトランジスタの出力インピターダンスを、
当該トランジスタのゲート電位またはドレイン電流を調
整することにより簡便に行うものであり、そのためにバ
ラツキの少ない電流源を使用して、この電流源の電流を
カレントラー回路により取出し、このカレントミラー回
路の出力に応じて当該出力MOSトランジスタのゲート
電位またはドレイン電流を調整する構成としている。こ
れにより、出力部に抵抗素子を付加することが必要なく
なり、またMOSトランジスタのサイズを大にすること
が必要なくなるので、上記目的が達成される。
の出力MOSトランジスタの出力インピターダンスを、
当該トランジスタのゲート電位またはドレイン電流を調
整することにより簡便に行うものであり、そのためにバ
ラツキの少ない電流源を使用して、この電流源の電流を
カレントラー回路により取出し、このカレントミラー回
路の出力に応じて当該出力MOSトランジスタのゲート
電位またはドレイン電流を調整する構成としている。こ
れにより、出力部に抵抗素子を付加することが必要なく
なり、またMOSトランジスタのサイズを大にすること
が必要なくなるので、上記目的が達成される。
【0012】
【発明の実施の形態】以下に図面を参照しつつ本発明の
実施例を説明する。
実施例を説明する。
【0013】図1は本発明の実施例の回路図である。図
1において、出力バッファ回路6は入力信号3をバッフ
ァリングして出力信号5を導出し、図示せぬ負荷を駆動
するものであり、図5,6にその具体的回路図を示す如
く、C−MOSトランジスタ構成となっている。
1において、出力バッファ回路6は入力信号3をバッフ
ァリングして出力信号5を導出し、図示せぬ負荷を駆動
するものであり、図5,6にその具体的回路図を示す如
く、C−MOSトランジスタ構成となっている。
【0014】図1を参照すると、電流源11の出力電流
はNMOSトランジスタ12,13によるカレントミラ
ー回路の入力電流となっている。トランジスタ12はド
レインとゲートとが共通接続されており、そのゲートは
トランジスタ13のゲートと接続されている。両トラン
ジスタ12,13のソースは共に基準電位(低電源電
位)に接続されている。
はNMOSトランジスタ12,13によるカレントミラ
ー回路の入力電流となっている。トランジスタ12はド
レインとゲートとが共通接続されており、そのゲートは
トランジスタ13のゲートと接続されている。両トラン
ジスタ12,13のソースは共に基準電位(低電源電
位)に接続されている。
【0015】トランジスタ13のドレインと高電源電位
との間には、ゲートとドレインとが共通接続されたPM
OSトランジスタ14が設けられており、このトランジ
スタ14はトランジスタ13の負荷として機能する。ト
ランジスタ13のドレイン出力は出力バッファ回路6の
制御入力Aとなっている。
との間には、ゲートとドレインとが共通接続されたPM
OSトランジスタ14が設けられており、このトランジ
スタ14はトランジスタ13の負荷として機能する。ト
ランジスタ13のドレイン出力は出力バッファ回路6の
制御入力Aとなっている。
【0016】一方、電流源15の出力電流はPMOSト
ランジスタ16,17によるカレントミラー回路の入力
電流となっている。トランジスタ16はドレインとゲー
トとが共通接続されており、そのゲートはトランジスタ
17のゲートと接続されている。両トランジスタ16,
17のソースは共に高電源電位に接続されている。
ランジスタ16,17によるカレントミラー回路の入力
電流となっている。トランジスタ16はドレインとゲー
トとが共通接続されており、そのゲートはトランジスタ
17のゲートと接続されている。両トランジスタ16,
17のソースは共に高電源電位に接続されている。
【0017】トランジスタ17のドレインと基準電位と
の間には、ゲートとドレインとが共通接続されたNMO
Sトランジスタ18が設けられており、このトランジス
タ18はトランジスタ17の負荷として機能する。トラ
ンジスタ17のドレイン出力は出力バッファ回路6の制
御入力Bとなっている。
の間には、ゲートとドレインとが共通接続されたNMO
Sトランジスタ18が設けられており、このトランジス
タ18はトランジスタ17の負荷として機能する。トラ
ンジスタ17のドレイン出力は出力バッファ回路6の制
御入力Bとなっている。
【0018】電流源11の電流をトランジスタ12〜1
4からなるカレントミラー回路により出力バッファ回路
6へ伝達させ、この出力バッファ回路6内のPMOSト
ランジスタの駆動能力を制御する。また、電流源15の
電流をトランジスタ16〜18からなるカレントミラー
回路により出力バッファ回路6へ伝達させ、この出力バ
ッファ回路6内のNMOSトランジスタの駆動能力を制
御する。こうして、出力バッファ回路6の出力インピー
ダンスの制御が可能となるものである。
4からなるカレントミラー回路により出力バッファ回路
6へ伝達させ、この出力バッファ回路6内のPMOSト
ランジスタの駆動能力を制御する。また、電流源15の
電流をトランジスタ16〜18からなるカレントミラー
回路により出力バッファ回路6へ伝達させ、この出力バ
ッファ回路6内のNMOSトランジスタの駆動能力を制
御する。こうして、出力バッファ回路6の出力インピー
ダンスの制御が可能となるものである。
【0019】図2は本発明の他の実施例の回路図であ
り、図1と同等部分は同一符号にて示している。図2の
回路では、図1の電流源15とMOSトランジスタ16
〜18の代りに、出力バッファ回路6内のNMOSトラ
ンジスタを制御する制御入力Bを、電流源11の出力電
流端子へ直接接続している。
り、図1と同等部分は同一符号にて示している。図2の
回路では、図1の電流源15とMOSトランジスタ16
〜18の代りに、出力バッファ回路6内のNMOSトラ
ンジスタを制御する制御入力Bを、電流源11の出力電
流端子へ直接接続している。
【0020】図3は本発明の更に他の実施例の回路図で
あり、図1と同等部分は同一符号にて示している。図3
の回路では、図1の電流源11とMOSトランジスタ1
2〜14の代りに、出力バッファ回路6内のPMOSト
ランジスタを制御する制御入力Bを、電流源15の出力
電流端子へ直接接続している。
あり、図1と同等部分は同一符号にて示している。図3
の回路では、図1の電流源11とMOSトランジスタ1
2〜14の代りに、出力バッファ回路6内のPMOSト
ランジスタを制御する制御入力Bを、電流源15の出力
電流端子へ直接接続している。
【0021】図4は図1〜3の電流源11,15の例を
示しており、(A)は抵抗101により構成し、(B)
は定電流源102により構成している。(A)に示した
抵抗101は電源変動依存を(B)のものに比し受け易
いが、構成は簡単であり、インピーダンス調整範囲のバ
ラツキが許されるのであれば、好ましいものである。
示しており、(A)は抵抗101により構成し、(B)
は定電流源102により構成している。(A)に示した
抵抗101は電源変動依存を(B)のものに比し受け易
いが、構成は簡単であり、インピーダンス調整範囲のバ
ラツキが許されるのであれば、好ましいものである。
【0022】図5は出力バッファ回路6の一例を示す図
である。図5において、出力部のPMOSトランジスタ
1のゲートと制御入力Aとの間には、NMOSトランジ
スタ20が設けられており、そのゲートには入力信号3
が印加される。また、トランジスタ1のゲートと高電源
電位との間には、PMOSトランジスタ21が設けられ
ており、そのゲートには同じく入力信号3が印加され
る。
である。図5において、出力部のPMOSトランジスタ
1のゲートと制御入力Aとの間には、NMOSトランジ
スタ20が設けられており、そのゲートには入力信号3
が印加される。また、トランジスタ1のゲートと高電源
電位との間には、PMOSトランジスタ21が設けられ
ており、そのゲートには同じく入力信号3が印加され
る。
【0023】出力部のNMOSトランジスタ2のゲート
と制御入力Bとの間には、PMOSトランジスタ22が
設けられており、そのゲートには入力信号3が印加され
る。また、トランジスタ2のゲートと低電源電位との間
には、NMOSトランジスタ23が設けられており、そ
のゲートには同じく入力信号3が印加されている。
と制御入力Bとの間には、PMOSトランジスタ22が
設けられており、そのゲートには入力信号3が印加され
る。また、トランジスタ2のゲートと低電源電位との間
には、NMOSトランジスタ23が設けられており、そ
のゲートには同じく入力信号3が印加されている。
【0024】出力部のPMOSトランジスタ1のゲート
に対して、このトランジスタ1を制御する制御信号A
を、入力信号3のロー/ハイの変化により制御されるト
ランジスタ20,21を介して供給する。すなわち、入
力信号3がハイの時、トランジスタ20はオン,トラン
ジスタ21はオフとなり、制御信号Aはトランジスタ1
のゲートへ印加される。入力信号がローの時、トランジ
スタ20はオフ,トランジスタ21はオンとなり、トラ
ンジスタ1のゲートへは高電源電位が印加される。
に対して、このトランジスタ1を制御する制御信号A
を、入力信号3のロー/ハイの変化により制御されるト
ランジスタ20,21を介して供給する。すなわち、入
力信号3がハイの時、トランジスタ20はオン,トラン
ジスタ21はオフとなり、制御信号Aはトランジスタ1
のゲートへ印加される。入力信号がローの時、トランジ
スタ20はオフ,トランジスタ21はオンとなり、トラ
ンジスタ1のゲートへは高電源電位が印加される。
【0025】これにより、トランジスタ1は入力信号3
がハイの時に制御信号Aが印加されてそのゲート電位が
制御されるので、図1,2の電流源11の電流値の調整
により、トランジスタ1の出力インピーダンスが調整可
能となる。
がハイの時に制御信号Aが印加されてそのゲート電位が
制御されるので、図1,2の電流源11の電流値の調整
により、トランジスタ1の出力インピーダンスが調整可
能となる。
【0026】出力部のNMOSトランジスタ2のゲート
に対して、このトランジスタ2を制御する制御信号Bを
入力信号3のロー/ハイの変化により制御されるトラン
ジスタ22,23を介して供給する。すなわち、入力信
号がローの時、トランジスタ22はオン,トランジスタ
23はオフとなり、制御信号Bはトランジスタ2のゲー
トへ印加される。入力信号3がハイの時、トランジスタ
22はオフ,トランジスタ23はオンとなり、トランジ
スタ2のゲートは低電源電位が印加される。
に対して、このトランジスタ2を制御する制御信号Bを
入力信号3のロー/ハイの変化により制御されるトラン
ジスタ22,23を介して供給する。すなわち、入力信
号がローの時、トランジスタ22はオン,トランジスタ
23はオフとなり、制御信号Bはトランジスタ2のゲー
トへ印加される。入力信号3がハイの時、トランジスタ
22はオフ,トランジスタ23はオンとなり、トランジ
スタ2のゲートは低電源電位が印加される。
【0027】これにより、トランジスタ2は入力信号が
ローの時に制御信号Bが印加されてそのゲート電位が制
御されるので、図1,3の電流源15の電流値の調整に
より、トランジスタ2の出力インピーダンスが調整可能
となる。
ローの時に制御信号Bが印加されてそのゲート電位が制
御されるので、図1,3の電流源15の電流値の調整に
より、トランジスタ2の出力インピーダンスが調整可能
となる。
【0028】図6は出力バッファ6の他の例を示す図で
ある。図6において、出力部のPMOSトランジスタ1
と高電源電位との間に、制御信号Aにより制御されるP
MOSトランジスタ24を設け、またNMOSトランジ
スタ2と低電源電位との間に、制御信号Bにより制御さ
れるNMOSトランジスタ25を設けている。
ある。図6において、出力部のPMOSトランジスタ1
と高電源電位との間に、制御信号Aにより制御されるP
MOSトランジスタ24を設け、またNMOSトランジ
スタ2と低電源電位との間に、制御信号Bにより制御さ
れるNMOSトランジスタ25を設けている。
【0029】出力部のPMOSトランジスタ1は入力信
号3のロー/ハイによりオン/オフするが、オン時にそ
の駆動能力を、ゲートに制御信号Aが印加されたトラン
ジスタ24により制御する様にして、トランジスタ1の
ドレイン電流を調整し、結果的に出力インピーダンスの
調整を行っている。
号3のロー/ハイによりオン/オフするが、オン時にそ
の駆動能力を、ゲートに制御信号Aが印加されたトラン
ジスタ24により制御する様にして、トランジスタ1の
ドレイン電流を調整し、結果的に出力インピーダンスの
調整を行っている。
【0030】出力部のNMOSトランジスタ2は入力信
号3のハイ/ローによりオン/オフするが、オン時にそ
の駆動能力すなわちドレイン電流を、ゲートに制御信号
Bが印加されたトランジスタ25により制御する様にな
っている。
号3のハイ/ローによりオン/オフするが、オン時にそ
の駆動能力すなわちドレイン電流を、ゲートに制御信号
Bが印加されたトランジスタ25により制御する様にな
っている。
【0031】尚、上記各実施例においては、出力バッフ
ァ回路6は1個に限定されることなく、複数個設けて、
これ等を図1〜図3の各制御信号A,Bにて並列駆動す
ることも可能である。
ァ回路6は1個に限定されることなく、複数個設けて、
これ等を図1〜図3の各制御信号A,Bにて並列駆動す
ることも可能である。
【0032】
【発明の効果】以上述べた如く、本発明によれば、電流
源を用いたインピーダンス調整回路を付加することによ
り、従来必要であった出力部での抵抗素子を削除するこ
とができ、出力収容性の改善,ノイズ,パワーの低減等
が可能となり、高速なインタフェースを図ることができ
るという効果がある。
源を用いたインピーダンス調整回路を付加することによ
り、従来必要であった出力部での抵抗素子を削除するこ
とができ、出力収容性の改善,ノイズ,パワーの低減等
が可能となり、高速なインタフェースを図ることができ
るという効果がある。
【図1】本発明の一実施例の回路図である。
【図2】本発明の他の実施例の回路図である。
【図3】本発明の更に他の実施例の回路図である。
【図4】図1〜3の電流源の例を示す図である。
【図5】本発明の実施例に用いる出力バッファ回路の一
例を示す図である。
例を示す図である。
【図6】本発明の実施例に用いる出力バッファ回路の他
の例を示す図である。
の例を示す図である。
【図7】従来の出力バッファ回路の出力インピーダンス
調整を示すための図である。
調整を示すための図である。
1 出力部のPMOSトランジスタ 2 出力部のNMOSトランジスタ 3 入力信号 5 出力信号 11,15 電流源 12,13,18,20,23,25 NMOSトラン
ジスタ 14,16,17,21,22,24 PMOSトラン
ジスタ
ジスタ 14,16,17,21,22,24 PMOSトラン
ジスタ
Claims (6)
- 【請求項1】 入力信号に応じて負荷を駆動するための
出力MOSトランジスタを有する出力バッファ回路の出
力インピーダンス調整回路であって、電流源と、この電
流源の出力電流を入力とするカレントミラー回路と、前
記入力信号が前記出力MOSトランジスタをオフ状態と
するレベルの時に導通して、前記カレントミラー回路の
出力に応じた制御信号を前記出力MOSトランジスタの
ゲートへ供給して当該ゲート電位を制御するゲート電位
制御手段を有することを特徴とする出力インピーダンス
調整回路。 - 【請求項2】 前記ゲート電位制御手段は、前記入力信
号がゲートに印加され、前記制御信号を前記出力MOS
トランジスタのゲートへ伝達する、前記出力MOSトラ
ンジスタとは逆導電型の第一のMOSトランジスタを有
することを特徴とする請求項1記載の出力インピーダン
ス調整回路。 - 【請求項3】 前記ゲート電位制御手段は、前記入力信
号がゲートに印加され、電源電位を前記出力MOSトラ
ンジスタのゲートへ伝達する、前記出力MOSトランジ
スタとは同一導電型の第二のMOSトランジスタを、更
に有することを特徴とする請求項2記載の出力インピー
ダンス調整回路。 - 【請求項4】 前記電流源は抵抗素子、または定電流源
回路であることを特徴とする請求項1〜3いずれか記載
の出力インピーダンス調整回路。 - 【請求項5】 前記出力MOSトランジスタは互いに相
補導電型の一対の出力トランジスタであり、前記ゲート
電位制御手段は前記一対の出力トランジスタの各々に対
応して設けられていることを特徴とする請求項1〜4い
ずれか記載の出力インピーダンス調整回路。 - 【請求項6】 前記カレントミラー回路の出力によっ
て、複数の前記ゲート電位制御手段を並列に駆動するよ
うにしたことを特徴とする請求項1〜5いずれか記載の
出力インピーダンス調整回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9041272A JP3050289B2 (ja) | 1997-02-26 | 1997-02-26 | 出力バッファ回路の出力インピーダンス調整回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9041272A JP3050289B2 (ja) | 1997-02-26 | 1997-02-26 | 出力バッファ回路の出力インピーダンス調整回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10242833A JPH10242833A (ja) | 1998-09-11 |
JP3050289B2 true JP3050289B2 (ja) | 2000-06-12 |
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ID=12603815
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9041272A Expired - Fee Related JP3050289B2 (ja) | 1997-02-26 | 1997-02-26 | 出力バッファ回路の出力インピーダンス調整回路 |
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---|---|
JP (1) | JP3050289B2 (ja) |
Cited By (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US8119150B2 (en) | 2002-10-25 | 2012-02-21 | Foamix Ltd. | Non-flammable insecticide composition and uses thereof |
US8343945B2 (en) | 2007-12-07 | 2013-01-01 | Foamix Ltd. | Carriers, formulations, methods for formulating unstable active agents for external application and uses thereof |
US8362091B2 (en) | 2003-08-04 | 2013-01-29 | Foamix Ltd. | Foamable vehicle and pharmaceutical compositions thereof |
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