JPH10242833A - 出力バッファ回路の出力インピーダンス調整回路 - Google Patents
出力バッファ回路の出力インピーダンス調整回路Info
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- JPH10242833A JPH10242833A JP9041272A JP4127297A JPH10242833A JP H10242833 A JPH10242833 A JP H10242833A JP 9041272 A JP9041272 A JP 9041272A JP 4127297 A JP4127297 A JP 4127297A JP H10242833 A JPH10242833 A JP H10242833A
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Abstract
(57)【要約】
【課題】 ＭＯＳトランジスタからなる出力バッファ回
路の出力インピダーンスを調整する場合、出力部にバラ
ツキの大きい抵抗を使用せずに、簡便に行う。 【解決手段】 出力バッファ回路６のＣＭＯＳトランジ
スタのＰＭＯＳ用の駆動能力調整用として、電流源１１
と、この電流出力を制御入力Ａへ伝達するカレントミラ
ー回路（ＭＯＳ１２〜１４）とを設ける。また、ＮＭＯ
Ｓ用の駆動能力調整用として、電流源１５と、この電流
出力を制御入力Ｂへ伝達するカレントミラー回路（ＭＯ
Ｓ１６〜１８）とを設ける。電流源１１，１５の調整に
より容易に出力バッファ回路６のＣＭＯＳトランジスタ
の駆動能力の調整（ゲート電位調整やドレイン電流調
整）が可能となり、結果的に出力インピーダンスの制御
が可能となる。
路の出力インピダーンスを調整する場合、出力部にバラ
ツキの大きい抵抗を使用せずに、簡便に行う。 【解決手段】 出力バッファ回路６のＣＭＯＳトランジ
スタのＰＭＯＳ用の駆動能力調整用として、電流源１１
と、この電流出力を制御入力Ａへ伝達するカレントミラ
ー回路（ＭＯＳ１２〜１４）とを設ける。また、ＮＭＯ
Ｓ用の駆動能力調整用として、電流源１５と、この電流
出力を制御入力Ｂへ伝達するカレントミラー回路（ＭＯ
Ｓ１６〜１８）とを設ける。電流源１１，１５の調整に
より容易に出力バッファ回路６のＣＭＯＳトランジスタ
の駆動能力の調整（ゲート電位調整やドレイン電流調
整）が可能となり、結果的に出力インピーダンスの制御
が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は出力バッファ回路の
出力インピーダンス調整回路に関し、特に入力信号に応
じて負荷を駆動するためのＭＯＳトランジスタを有する
出力バッファ回路の出力インピーダンス調整回路に関す
るものである。
出力インピーダンス調整回路に関し、特に入力信号に応
じて負荷を駆動するためのＭＯＳトランジスタを有する
出力バッファ回路の出力インピーダンス調整回路に関す
るものである。
【０００２】
【従来の技術】ＬＳＩ間を接続するための出力バッファ
回路は、特に高速インタフェースとして使用する場合、
出力インピーダンスをＬＳＩ間の伝送路のそれと合わせ
る必要がある。図７はこの種の従来例の出力バッファ回
路を示しており、高速にインタフェースを行う機能を有
する回路である。
回路は、特に高速インタフェースとして使用する場合、
出力インピーダンスをＬＳＩ間の伝送路のそれと合わせ
る必要がある。図７はこの種の従来例の出力バッファ回
路を示しており、高速にインタフェースを行う機能を有
する回路である。
【０００３】図７を参照すると、入力信号３は一対のＣ
−ＭＯＳ（相補型ＭＯＳ）トランジスタ１，２の共通ゲ
ートへ入力され、その共通ドレインより、出力インピー
ダンス調整用抵抗４を介して出力信号５として導出され
る。
−ＭＯＳ（相補型ＭＯＳ）トランジスタ１，２の共通ゲ
ートへ入力され、その共通ドレインより、出力インピー
ダンス調整用抵抗４を介して出力信号５として導出され
る。
【０００４】高速なインタフェースにおいては、送信回
路，受信回路，ＬＳＩ間の伝送線路共に分布定数回路と
しての取扱いが要求され、インピーダンス整合を行うた
めには、出力バッファ回路の出力に抵抗４を、ＬＳＩに
内蔵する形で取付けたり、ＬＳＩ外部に外付けたりする
形で付加したりして、この抵抗の抵抗値とＭＯＳトラン
ジスタの抵抗値との組合わせでインピーダンス整合を行
っている。これにより、伝送線路と負荷とのインピーダ
ンス不整合による反射波を防止する様になっている。
路，受信回路，ＬＳＩ間の伝送線路共に分布定数回路と
しての取扱いが要求され、インピーダンス整合を行うた
めには、出力バッファ回路の出力に抵抗４を、ＬＳＩに
内蔵する形で取付けたり、ＬＳＩ外部に外付けたりする
形で付加したりして、この抵抗の抵抗値とＭＯＳトラン
ジスタの抵抗値との組合わせでインピーダンス整合を行
っている。これにより、伝送線路と負荷とのインピーダ
ンス不整合による反射波を防止する様になっている。
【０００５】
【発明が解決しようとする課題】この様な出力バッファ
回路のインピーダンス整合方式では、温度変動依存やプ
ロセス変動依存を受けにくい抵抗素子４の抵抗値の整合
を、ＭＯＳトランジスタ１，２の抵抗値よりも大きくす
る必要がある。その理由は、ＭＯＳトランジスタ１，２
の抵抗値が温度変動依存，電源電圧変動依存，プロセス
変動依存に影響を受け易いためである。
回路のインピーダンス整合方式では、温度変動依存やプ
ロセス変動依存を受けにくい抵抗素子４の抵抗値の整合
を、ＭＯＳトランジスタ１，２の抵抗値よりも大きくす
る必要がある。その理由は、ＭＯＳトランジスタ１，２
の抵抗値が温度変動依存，電源電圧変動依存，プロセス
変動依存に影響を受け易いためである。
【０００６】その結果、ＭＯＳトランジスタのサイズが
大きくなり、ＬＳＩ内部領域の収容性の悪化，貫通電流
の増加によるノイズ，パワーの増加等、大きな悪影響が
生じるという欠点がある。
大きくなり、ＬＳＩ内部領域の収容性の悪化，貫通電流
の増加によるノイズ，パワーの増加等、大きな悪影響が
生じるという欠点がある。
【０００７】本発明の目的は、出力部分での抵抗素子を
なくして出力インピーダンスの調整をバラツキなく簡便
に行うことが可能な出力バッファ回路の出力インピーダ
ンス調整回路を提供することである。
なくして出力インピーダンスの調整をバラツキなく簡便
に行うことが可能な出力バッファ回路の出力インピーダ
ンス調整回路を提供することである。
【０００８】本発明の他の目的は、ＭＯＳトランジスタ
サイズを大とすることなく、高速インタフェースと収容
性の改善とを図り、またノイズやパワーの低減を可能と
した出力バッファ回路の出力インピーダンス調整回路を
提供することである。
サイズを大とすることなく、高速インタフェースと収容
性の改善とを図り、またノイズやパワーの低減を可能と
した出力バッファ回路の出力インピーダンス調整回路を
提供することである。
【０００９】
【課題を解決するための手段】本発明によれば、入力信
号に応じて負荷を駆動するためのＭＯＳトランジスタを
有する出力バッファ回路の出力インピーダンス調整回路
であって、電流源と、この電流源の出力電流を入力とす
るカレントミラー回路と、このカレントミラー回路の出
力により前記ＭＯＳトランジスタの出力インピーダンス
を制御する制御手段とを含むことを特徴とする出力イン
ピーダンス調整回路が得られる。
号に応じて負荷を駆動するためのＭＯＳトランジスタを
有する出力バッファ回路の出力インピーダンス調整回路
であって、電流源と、この電流源の出力電流を入力とす
るカレントミラー回路と、このカレントミラー回路の出
力により前記ＭＯＳトランジスタの出力インピーダンス
を制御する制御手段とを含むことを特徴とする出力イン
ピーダンス調整回路が得られる。
【００１０】そして、前記制御手段は、前記カレントミ
ラー回路の出力により前記ＭＯＳトランジスタのゲート
電位を制御するゲート電位制御回路であり、また前記制
御手段は、前記カレントミラー回路の出力により前記Ｍ
ＯＳトランジスタのドレイン電流を制御するドレイン電
流制御回路であることを特徴としている。
ラー回路の出力により前記ＭＯＳトランジスタのゲート
電位を制御するゲート電位制御回路であり、また前記制
御手段は、前記カレントミラー回路の出力により前記Ｍ
ＯＳトランジスタのドレイン電流を制御するドレイン電
流制御回路であることを特徴としている。
【００１１】本発明の作用を述べる。出力バッファ回路
の出力ＭＯＳトランジスタの出力インピターダンスを、
当該トランジスタのゲート電位またはドレイン電流を調
整することにより簡便に行うものであり、そのためにバ
ラツキの少ない電流源を使用して、この電流源の電流を
カレントラー回路により取出し、このカレントミラー回
路の出力に応じて当該出力ＭＯＳトランジスタのゲート
電位またはドレイン電流を調整する構成としている。こ
れにより、出力部に抵抗素子を付加することが必要なく
なり、またＭＯＳトランジスタのサイズを大にすること
が必要なくなるので、上記目的が達成される。
の出力ＭＯＳトランジスタの出力インピターダンスを、
当該トランジスタのゲート電位またはドレイン電流を調
整することにより簡便に行うものであり、そのためにバ
ラツキの少ない電流源を使用して、この電流源の電流を
カレントラー回路により取出し、このカレントミラー回
路の出力に応じて当該出力ＭＯＳトランジスタのゲート
電位またはドレイン電流を調整する構成としている。こ
れにより、出力部に抵抗素子を付加することが必要なく
なり、またＭＯＳトランジスタのサイズを大にすること
が必要なくなるので、上記目的が達成される。
【００１２】
【発明の実施の形態】以下に図面を参照しつつ本発明の
実施例を説明する。
実施例を説明する。
【００１３】図１は本発明の実施例の回路図である。図
１において、出力バッファ回路６は入力信号３をバッフ
ァリングして出力信号５を導出し、図示せぬ負荷を駆動
するものであり、図５，６にその具体的回路図を示す如
く、Ｃ−ＭＯＳトランジスタ構成となっている。
１において、出力バッファ回路６は入力信号３をバッフ
ァリングして出力信号５を導出し、図示せぬ負荷を駆動
するものであり、図５，６にその具体的回路図を示す如
く、Ｃ−ＭＯＳトランジスタ構成となっている。
【００１４】図１を参照すると、電流源１１の出力電流
はＮＭＯＳトランジスタ１２，１３によるカレントミラ
ー回路の入力電流となっている。トランジスタ１２はド
レインとゲートとが共通接続されており、そのゲートは
トランジスタ１３のゲートと接続されている。両トラン
ジスタ１２，１３のソースは共に基準電位（低電源電
位）に接続されている。
はＮＭＯＳトランジスタ１２，１３によるカレントミラ
ー回路の入力電流となっている。トランジスタ１２はド
レインとゲートとが共通接続されており、そのゲートは
トランジスタ１３のゲートと接続されている。両トラン
ジスタ１２，１３のソースは共に基準電位（低電源電
位）に接続されている。
【００１５】トランジスタ１３のドレインと高電源電位
との間には、ゲートとドレインとが共通接続されたＰＭ
ＯＳトランジスタ１４が設けられており、このトランジ
スタ１４はトランジスタ１３の負荷として機能する。ト
ランジスタ１３のドレイン出力は出力バッファ回路６の
制御入力Ａとなっている。
との間には、ゲートとドレインとが共通接続されたＰＭ
ＯＳトランジスタ１４が設けられており、このトランジ
スタ１４はトランジスタ１３の負荷として機能する。ト
ランジスタ１３のドレイン出力は出力バッファ回路６の
制御入力Ａとなっている。
【００１６】一方、電流源１５の出力電流はＰＭＯＳト
ランジスタ１６，１７によるカレントミラー回路の入力
電流となっている。トランジスタ１６はドレインとゲー
トとが共通接続されており、そのゲートはトランジスタ
１７のゲートと接続されている。両トランジスタ１６，
１７のソースは共に高電源電位に接続されている。
ランジスタ１６，１７によるカレントミラー回路の入力
電流となっている。トランジスタ１６はドレインとゲー
トとが共通接続されており、そのゲートはトランジスタ
１７のゲートと接続されている。両トランジスタ１６，
１７のソースは共に高電源電位に接続されている。
【００１７】トランジスタ１７のドレインと基準電位と
の間には、ゲートとドレインとが共通接続されたＮＭＯ
Ｓトランジスタ１８が設けられており、このトランジス
タ１８はトランジスタ１７の負荷として機能する。トラ
ンジスタ１７のドレイン出力は出力バッファ回路６の制
御入力Ｂとなっている。
の間には、ゲートとドレインとが共通接続されたＮＭＯ
Ｓトランジスタ１８が設けられており、このトランジス
タ１８はトランジスタ１７の負荷として機能する。トラ
ンジスタ１７のドレイン出力は出力バッファ回路６の制
御入力Ｂとなっている。
【００１８】電流源１１の電流をトランジスタ１２〜１
４からなるカレントミラー回路により出力バッファ回路
６へ伝達させ、この出力バッファ回路６内のＰＭＯＳト
ランジスタの駆動能力を制御する。また、電流源１５の
電流をトランジスタ１６〜１８からなるカレントミラー
回路により出力バッファ回路６へ伝達させ、この出力バ
ッファ回路６内のＮＭＯＳトランジスタの駆動能力を制
御する。こうして、出力バッファ回路６の出力インピー
ダンスの制御が可能となるものである。
４からなるカレントミラー回路により出力バッファ回路
６へ伝達させ、この出力バッファ回路６内のＰＭＯＳト
ランジスタの駆動能力を制御する。また、電流源１５の
電流をトランジスタ１６〜１８からなるカレントミラー
回路により出力バッファ回路６へ伝達させ、この出力バ
ッファ回路６内のＮＭＯＳトランジスタの駆動能力を制
御する。こうして、出力バッファ回路６の出力インピー
ダンスの制御が可能となるものである。
【００１９】図２は本発明の他の実施例の回路図であ
り、図１と同等部分は同一符号にて示している。図２の
回路では、図１の電流源１５とＭＯＳトランジスタ１６
〜１８の代りに、出力バッファ回路６内のＮＭＯＳトラ
ンジスタを制御する制御入力Ｂを、電流源１１の出力電
流端子へ直接接続している。
り、図１と同等部分は同一符号にて示している。図２の
回路では、図１の電流源１５とＭＯＳトランジスタ１６
〜１８の代りに、出力バッファ回路６内のＮＭＯＳトラ
ンジスタを制御する制御入力Ｂを、電流源１１の出力電
流端子へ直接接続している。
【００２０】図３は本発明の更に他の実施例の回路図で
あり、図１と同等部分は同一符号にて示している。図３
の回路では、図１の電流源１１とＭＯＳトランジスタ１
２〜１４の代りに、出力バッファ回路６内のＰＭＯＳト
ランジスタを制御する制御入力Ｂを、電流源１５の出力
電流端子へ直接接続している。
あり、図１と同等部分は同一符号にて示している。図３
の回路では、図１の電流源１１とＭＯＳトランジスタ１
２〜１４の代りに、出力バッファ回路６内のＰＭＯＳト
ランジスタを制御する制御入力Ｂを、電流源１５の出力
電流端子へ直接接続している。
【００２１】図４は図１〜３の電流源１１，１５の例を
示しており、（Ａ）は抵抗１０１により構成し、（Ｂ）
は定電流源１０２により構成している。（Ａ）に示した
抵抗１０１は電源変動依存を（Ｂ）のものに比し受け易
いが、構成は簡単であり、インピーダンス調整範囲のバ
ラツキが許されるのであれば、好ましいものである。
示しており、（Ａ）は抵抗１０１により構成し、（Ｂ）
は定電流源１０２により構成している。（Ａ）に示した
抵抗１０１は電源変動依存を（Ｂ）のものに比し受け易
いが、構成は簡単であり、インピーダンス調整範囲のバ
ラツキが許されるのであれば、好ましいものである。
【００２２】図５は出力バッファ回路６の一例を示す図
である。図５において、出力部のＰＭＯＳトランジスタ
１のゲートと制御入力Ａとの間には、ＮＭＯＳトランジ
スタ２０が設けられており、そのゲートには入力信号３
が印加される。また、トランジスタ１のゲートと高電源
電位との間には、ＰＭＯＳトランジスタ２１が設けられ
ており、そのゲートには同じく入力信号３が印加され
る。
である。図５において、出力部のＰＭＯＳトランジスタ
１のゲートと制御入力Ａとの間には、ＮＭＯＳトランジ
スタ２０が設けられており、そのゲートには入力信号３
が印加される。また、トランジスタ１のゲートと高電源
電位との間には、ＰＭＯＳトランジスタ２１が設けられ
ており、そのゲートには同じく入力信号３が印加され
る。
【００２３】出力部のＮＭＯＳトランジスタ２のゲート
と制御入力Ｂとの間には、ＰＭＯＳトランジスタ２２が
設けられており、そのゲートには入力信号３が印加され
る。また、トランジスタ２のゲートと低電源電位との間
には、ＮＭＯＳトランジスタ２３が設けられており、そ
のゲートには同じく入力信号３が印加されている。
と制御入力Ｂとの間には、ＰＭＯＳトランジスタ２２が
設けられており、そのゲートには入力信号３が印加され
る。また、トランジスタ２のゲートと低電源電位との間
には、ＮＭＯＳトランジスタ２３が設けられており、そ
のゲートには同じく入力信号３が印加されている。
【００２４】出力部のＰＭＯＳトランジスタ１のゲート
に対して、このトランジスタ１を制御する制御信号Ａ
を、入力信号３のロー／ハイの変化により制御されるト
ランジスタ２０，２１を介して供給する。すなわち、入
力信号３がハイの時、トランジスタ２０はオン，トラン
ジスタ２１はオフとなり、制御信号Ａはトランジスタ１
のゲートへ印加される。入力信号がローの時、トランジ
スタ２０はオフ，トランジスタ２１はオンとなり、トラ
ンジスタ１のゲートへは高電源電位が印加される。
に対して、このトランジスタ１を制御する制御信号Ａ
を、入力信号３のロー／ハイの変化により制御されるト
ランジスタ２０，２１を介して供給する。すなわち、入
力信号３がハイの時、トランジスタ２０はオン，トラン
ジスタ２１はオフとなり、制御信号Ａはトランジスタ１
のゲートへ印加される。入力信号がローの時、トランジ
スタ２０はオフ，トランジスタ２１はオンとなり、トラ
ンジスタ１のゲートへは高電源電位が印加される。
【００２５】これにより、トランジスタ１は入力信号３
がハイの時に制御信号Ａが印加されてそのゲート電位が
制御されるので、図１，２の電流源１１の電流値の調整
により、トランジスタ１の出力インピーダンスが調整可
能となる。
がハイの時に制御信号Ａが印加されてそのゲート電位が
制御されるので、図１，２の電流源１１の電流値の調整
により、トランジスタ１の出力インピーダンスが調整可
能となる。
【００２６】出力部のＮＭＯＳトランジスタ２のゲート
に対して、このトランジスタ２を制御する制御信号Ｂを
入力信号３のロー／ハイの変化により制御されるトラン
ジスタ２２，２３を介して供給する。すなわち、入力信
号がローの時、トランジスタ２２はオン，トランジスタ
２３はオフとなり、制御信号Ｂはトランジスタ２のゲー
トへ印加される。入力信号３がハイの時、トランジスタ
２２はオフ，トランジスタ２３はオンとなり、トランジ
スタ２のゲートは低電源電位が印加される。
に対して、このトランジスタ２を制御する制御信号Ｂを
入力信号３のロー／ハイの変化により制御されるトラン
ジスタ２２，２３を介して供給する。すなわち、入力信
号がローの時、トランジスタ２２はオン，トランジスタ
２３はオフとなり、制御信号Ｂはトランジスタ２のゲー
トへ印加される。入力信号３がハイの時、トランジスタ
２２はオフ，トランジスタ２３はオンとなり、トランジ
スタ２のゲートは低電源電位が印加される。
【００２７】これにより、トランジスタ２は入力信号が
ローの時に制御信号Ｂが印加されてそのゲート電位が制
御されるので、図１，３の電流源１５の電流値の調整に
より、トランジスタ２の出力インピーダンスが調整可能
となる。
ローの時に制御信号Ｂが印加されてそのゲート電位が制
御されるので、図１，３の電流源１５の電流値の調整に
より、トランジスタ２の出力インピーダンスが調整可能
となる。
【００２８】図６は出力バッファ６の他の例を示す図で
ある。図６において、出力部のＰＭＯＳトランジスタ１
と高電源電位との間に、制御信号Ａにより制御されるＰ
ＭＯＳトランジスタ２４を設け、またＮＭＯＳトランジ
スタ２と低電源電位との間に、制御信号Ｂにより制御さ
れるＮＭＯＳトランジスタ２５を設けている。
ある。図６において、出力部のＰＭＯＳトランジスタ１
と高電源電位との間に、制御信号Ａにより制御されるＰ
ＭＯＳトランジスタ２４を設け、またＮＭＯＳトランジ
スタ２と低電源電位との間に、制御信号Ｂにより制御さ
れるＮＭＯＳトランジスタ２５を設けている。
【００２９】出力部のＰＭＯＳトランジスタ１は入力信
号３のロー／ハイによりオン／オフするが、オン時にそ
の駆動能力を、ゲートに制御信号Ａが印加されたトラン
ジスタ２４により制御する様にして、トランジスタ１の
ドレイン電流を調整し、結果的に出力インピーダンスの
調整を行っている。
号３のロー／ハイによりオン／オフするが、オン時にそ
の駆動能力を、ゲートに制御信号Ａが印加されたトラン
ジスタ２４により制御する様にして、トランジスタ１の
ドレイン電流を調整し、結果的に出力インピーダンスの
調整を行っている。
【００３０】出力部のＮＭＯＳトランジスタ２は入力信
号３のハイ／ローによりオン／オフするが、オン時にそ
の駆動能力すなわちドレイン電流を、ゲートに制御信号
Ｂが印加されたトランジスタ２５により制御する様にな
っている。
号３のハイ／ローによりオン／オフするが、オン時にそ
の駆動能力すなわちドレイン電流を、ゲートに制御信号
Ｂが印加されたトランジスタ２５により制御する様にな
っている。
【００３１】尚、上記各実施例においては、出力バッフ
ァ回路６は１個に限定されることなく、複数個設けて、
これ等を図１〜図３の各制御信号Ａ，Ｂにて並列駆動す
ることも可能である。
ァ回路６は１個に限定されることなく、複数個設けて、
これ等を図１〜図３の各制御信号Ａ，Ｂにて並列駆動す
ることも可能である。
【００３２】
【発明の効果】以上述べた如く、本発明によれば、電流
源を用いたインピーダンス調整回路を付加することによ
り、従来必要であった出力部での抵抗素子を削除するこ
とができ、出力収容性の改善，ノイズ，パワーの低減等
が可能となり、高速なインタフェースを図ることができ
るという効果がある。
源を用いたインピーダンス調整回路を付加することによ
り、従来必要であった出力部での抵抗素子を削除するこ
とができ、出力収容性の改善，ノイズ，パワーの低減等
が可能となり、高速なインタフェースを図ることができ
るという効果がある。
【図１】本発明の一実施例の回路図である。
【図２】本発明の他の実施例の回路図である。
【図３】本発明の更に他の実施例の回路図である。
【図４】図１〜３の電流源の例を示す図である。
【図５】本発明の実施例に用いる出力バッファ回路の一
例を示す図である。
例を示す図である。
【図６】本発明の実施例に用いる出力バッファ回路の他
の例を示す図である。
の例を示す図である。
【図７】従来の出力バッファ回路の出力インピーダンス
調整を示すための図である。
調整を示すための図である。
１ 出力部のＰＭＯＳトランジスタ ２ 出力部のＮＭＯＳトランジスタ ３ 入力信号 ５ 出力信号 １１，１５ 電流源 １２，１３，１８，２０，２３，２５ ＮＭＯＳトラン
ジスタ １４，１６，１７，２１，２２，２４ ＰＭＯＳトラン
ジスタ
ジスタ １４，１６，１７，２１，２２，２４ ＰＭＯＳトラン
ジスタ
Claims (6)
- 【請求項１】 入力信号に応じて負荷を駆動するための
ＭＯＳトランジスタを有する出力バッファ回路の出力イ
ンピーダンス調整回路であって、電流源と、この電流源
の出力電流を入力とするカレントミラー回路と、このカ
レントミラー回路の出力により前記ＭＯＳトランジスタ
の出力インピーダンスを制御する制御手段とを含むこと
を特徴とする出力インピーダンス調整回路。 - 【請求項２】 前記制御手段は、前記カレントミラー回
路の出力により前記ＭＯＳトランジスタのゲート電位を
制御するゲート電位制御回路を有することを特徴とする
請求項１記載の出力インピーダンス調整回路。 - 【請求項３】 前記制御手段は、前記カレントミラー回
路の出力により前記ＭＯＳトランジスタのドレイン電流
を制御するドレイン電流制御回路を有することを特徴と
する請求項１記載の出力インピーダンス調整回路。 - 【請求項４】 前記電流源は抵抗素子、または定電流源
回路であることを特徴とする請求項１〜３いずれか記載
の出力インピーダンス調整回路。 - 【請求項５】 前記ＭＯＳトランジスタは互いに相補導
電型の一対の出力トランジスタであり、前記制御手段は
前記一対の出力トランジスタの各々に対応して設けられ
ていることを特徴とする請求項１〜４いずれか記載の出
力インピーダンス調整回路。 - 【請求項６】 前記カレントミラー回路の出力によっ
て、複数の前記制御手段を並列に駆動するようにしたこ
とを特徴とする請求項１〜５いずれか記載の出力インピ
ーダンス調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9041272A JP3050289B2 (ja) | 1997-02-26 | 1997-02-26 | 出力バッファ回路の出力インピーダンス調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9041272A JP3050289B2 (ja) | 1997-02-26 | 1997-02-26 | 出力バッファ回路の出力インピーダンス調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10242833A true JPH10242833A (ja) | 1998-09-11 |
| JP3050289B2 JP3050289B2 (ja) | 2000-06-12 |
Family
ID=12603815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9041272A Expired - Fee Related JP3050289B2 (ja) | 1997-02-26 | 1997-02-26 | 出力バッファ回路の出力インピーダンス調整回路 |
Country Status (1)
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